JP4452698B2

JP4452698B2 - Game machine

Info

Publication number: JP4452698B2
Application number: JP2006157625A
Authority: JP
Inventors: 譲矢次
Original assignee: 株式会社藤商事
Priority date: 2006-06-06
Filing date: 2006-06-06
Publication date: 2010-04-21
Anticipated expiration: 2026-06-06
Also published as: JP2007325661A

Description

本発明は、コンピュータ回路を備えて構成される遊技機に関し、特に、不正遊技を有効に排除できると共に、乱数発生回路の異常に迅速かつ適切に対応可能な遊技機に関する。 The present invention relates to a gaming machine configured with a computer circuit, and more particularly to a gaming machine that can effectively eliminate fraudulent games and can quickly and appropriately respond to abnormalities in a random number generation circuit.

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数個の表示図柄を所定時間変動させた後に停止させるといった一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると、遊技球の入賞状態となり、図柄表示部で表示図柄を所定時間変動させる。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて遊技者に有利な利益状態を発生させるようにしている。 A ball and ball game machine such as a pachinko machine has a symbol start port provided on the game board, a symbol display unit for displaying a series of symbol variation modes such as stopping a plurality of display symbols after varying a predetermined time, and an opening / closing plate It is configured with a grand prize opening that opens and closes. When the detection switch provided at the symbol start port detects the passing of the game ball, the game ball is in a winning state and the symbol display unit changes the display symbol for a predetermined time. Thereafter, when the symbol stops in a predetermined manner such as 7-7-7, a big hit state is established, and the big winning opening is repeatedly opened to generate a profit state advantageous to the player.

大当り状態に突入するか否かは、例えば、図柄始動口を遊技球が通過した入賞時における乱数値に基づいて決定される。すなわち、遊技者の遊技動作に関連して所定の入賞状態が発生すると、これに起因する乱数値を用いた当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定している。 Whether or not to enter the big hit state is determined based on, for example, a random number value at the time of winning when the game ball passes through the symbol start opening. That is, when a predetermined winning state is generated in relation to the player's gaming operation, it is determined whether or not to generate a profit state advantageous to the player by a lottery determination using a random value resulting therefrom.

当否抽選に使用される乱数値は、プログラム処理によって所定時間毎に更新されるソフトウェア・カウンタで生成される場合と、プログラム処理を経ることなく自動的に更新されるハードウェア・カウンタで生成される場合とがある。ここで、ハードウェア・カウンタを用いる乱数発生回路では、ソフトウェア・カウンタを用いる場合に比べ、格段に更新速度を高めることができるので不正遊技を未然防止する上で有効であると言われている。 Random numbers used for winning / failing lotteries are generated by software counters that are updated every predetermined time by program processing and by hardware counters that are automatically updated without program processing There are cases. Here, it is said that a random number generation circuit using a hardware counter is effective in preventing illegal games since the update speed can be significantly increased as compared with the case of using a software counter.

但し、ハードウェア・カウンタによる乱数発生回路を用いて乱数値を生成する場合には、正常な抽選処理を維持するために、特に、カウンタ回路や、その前段に設ける発振回路の故障に対して万全の対策が必要となる。そこで、かかる故障対策の観点から、各種の提案がされている（例えば、特許文献１）。
特開２００４−０９７５７６公報 However, when generating random values using a hardware counter random number generation circuit, especially in order to maintain normal lottery processing, it is particularly safe from the failure of the counter circuit and the oscillation circuit provided in the preceding stage. Measures are required. Therefore, various proposals have been made from the viewpoint of such countermeasures (for example, Patent Document 1).
JP 2004-097576 A

特許文献１に記載の発明では、所定周波数のクロック信号を発生するクロック信号発生部と、前記クロック信号に基づいて数値データを更新する数値データ更新部と、数値データの更新が停止しているか否かを監視する監視部とを備え、前記監視部は、数値データの更新が停止していることを遊技制御用マイクロコンピュータに知らせるようにしている。 In the invention described in Patent Document 1, a clock signal generation unit that generates a clock signal of a predetermined frequency, a numerical data update unit that updates numerical data based on the clock signal, and whether or not updating of numerical data is stopped A monitoring unit that monitors whether or not the updating of numerical data is stopped to the game control microcomputer.

しかしながら、上記した特許文献１の対策には種々の問題点がある。先ず、監視回路の回路構成が極めて複雑であるという問題がある。すなわち、特許文献１に記載の監視回路は、クロック信号発生部のクロック信号を受けるカウンタ部と、所定時間毎にタイムアップ信号を出力するタイマ回路と、タイムアップ信号を受ける毎にカウンタ部のデータを取得し、これを前回のカウンタ部のデータと対比する異常判定回路と、カウンタ部から毎回取得するデータを記憶する記憶部とを別に設ける必要があり、回路構成が極めて複雑である。特に、異常判定回路は、単なる一致回路では実現できず、記憶部への書込み機能と記憶部からの読出し機能とが必要となり、相当に複雑な回路構成とならざるを得ない。 However, there are various problems in the countermeasure of the above-mentioned Patent Document 1. First, there is a problem that the circuit configuration of the monitoring circuit is extremely complicated. That is, the monitoring circuit described in Patent Document 1 includes a counter unit that receives a clock signal from a clock signal generation unit, a timer circuit that outputs a time-up signal every predetermined time, and data in the counter unit every time the time-up signal is received. Therefore, it is necessary to separately provide an abnormality determination circuit that compares this with the data of the previous counter unit, and a storage unit that stores data acquired every time from the counter unit, and the circuit configuration is extremely complicated. In particular, the abnormality determination circuit cannot be realized by a simple coincidence circuit, and requires a writing function to the storage unit and a reading function from the storage unit, and the circuit configuration must be considerably complicated.

また、特許文献１の監視回路では、乱数生成用のカウンタとは全く別のカウンタを使用して発振異常を監視しているので、せいぜい、クロック信号発生部の発振停止しか検出できないとう問題がある。そもそも、乱数生成回路の重要性に鑑みれば、発振回路の発振が全面的に停止した異常だけでなく、例えば、乱数生成用のカウンタの特定ビットが変化しないというような微妙な異常まで判定できる回路構成が強く望まれるところである。 In addition, since the monitoring circuit of Patent Document 1 monitors oscillation abnormality using a counter that is completely different from the counter for generating random numbers, there is a problem that only the oscillation stop of the clock signal generation unit can be detected at most. . In the first place, in view of the importance of the random number generation circuit, not only an abnormality in which the oscillation of the oscillation circuit has completely stopped, but also a circuit that can determine, for example, a subtle abnormality in which the specific bit of the random number generation counter does not change A configuration is highly desired.

更に、特許文献１の発明では、発振異常を検出した場合に、その状態を外部に報知するに止まり、最小限の自己復旧機能さえ全く発揮されないという問題点もある。また、不正遊技者による乱数生成回路の改造を検出したとしても、異常事態を報知するに止まるので、例えば、遊技機の周りを人垣で遮った状態で不正遊技が継続される可能性もあり、不正遊技の対策として万全でない。 Furthermore, in the invention of Patent Document 1, there is a problem that when an oscillation abnormality is detected, the state is only notified to the outside, and even the minimum self-recovery function is not exhibited at all. In addition, even if it detects a modification of the random number generation circuit by a fraudulent player, it only stops informing the abnormal situation, for example, there is a possibility that the fraudulent game may be continued in a state where the surroundings of the gaming machine are blocked by a fence, It is not perfect as a countermeasure against illegal games.

本発明は、上記の問題点に鑑みてなされたものであって、乱数発生回路の動作異常を簡単な回路構成で検出できる遊技機を提供することを目的とする。また、本発明は、乱数発生回路の発振動作が停止した場合に限らず、乱数発生回路の微妙な動作異常も検出可能な遊技機を提供することを目的とする。更にまた、本発明は、乱数発生回路の異常動作を検出した場合に、自己復旧機能を発揮する遊技機や、不正遊技に対して有効に機能する遊技機を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a gaming machine capable of detecting an operation abnormality of a random number generation circuit with a simple circuit configuration. Another object of the present invention is to provide a gaming machine that can detect a subtle operation abnormality of the random number generation circuit, not only when the oscillation operation of the random number generation circuit is stopped. Still another object of the present invention is to provide a gaming machine that exhibits a self-recovery function when an abnormal operation of a random number generation circuit is detected, and a gaming machine that functions effectively against illegal games.

上記の目的を達成するため、請求項１に係る発明は、遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、前記当否抽選に使用する乱数値を自動更新する乱数発生回路と、前記乱数発生回路の自動更新を監視する監視回路と、前記監視回路が異常を認識した場合に、遊技機がリセット許可状態であることを条件に、リセット信号をＣＰＵに出力するリセット回路とを備え、前記乱数発生回路は、ＣＰＵに供給されるシステムクロックとは独立したクロック信号を発振する発振器と、前記クロック信号を受けて計数動作を実行するカウンタと、前記検出状態の発生に関連して前記カウンタのカウント値を取得するラッチ回路とを有して構成され、前記監視回路は、自走状態では所定周期で警報パルスを出力する自走発振部と、前記警報パルスの出力タイミング以前に、前記カウンタから回避信号を受けると前記自走発振部の自走状態の動作を初期状態に戻す回避入力部とを有して構成され、前記リセット回路は、前記監視回路の警報パルスと、前記リセット許可状態か否かを示す許可信号と、を受けて、前記リセット許可状態であれば前記警報パルスを前記リセット信号として出力する論理回路で構成されている。 In order to achieve the above object, the invention according to claim 1 determines whether or not to generate a profit state advantageous to the player by a lottery determination resulting from the occurrence of a predetermined detection state related to the operation of the player. A random number generation circuit that automatically updates a random number value used in the success / failure lottery, a monitoring circuit that monitors automatic update of the random number generation circuit, and the monitoring circuit recognizes an abnormality And a reset circuit that outputs a reset signal to the CPU on condition that the gaming machine is in a reset-permitted state, and the random number generation circuit oscillates a clock signal independent of a system clock supplied to the CPU. An oscillator; a counter that receives the clock signal and executes a counting operation; and a latch circuit that acquires a count value of the counter in association with the occurrence of the detection state. The monitoring circuit is configured to output a self-running oscillation unit that outputs a warning pulse at a predetermined cycle in a free-running state, and a self-running oscillation unit that receives an avoidance signal from the counter before the output timing of the warning pulse. An avoidance input unit that returns the operation in the running state to the initial state, and the reset circuit receives an alarm pulse of the monitoring circuit and a permission signal indicating whether or not the reset permission state, When the reset is permitted, the alarm pulse is output from the logic circuit as the reset signal.

本発明において所定の検出状態とは、典型的には、遊技媒体が所定位置を通過したことの検出状態を意味する。例えば、弾球遊技機であれば遊技球が入賞状態になること、或いは、回胴遊技機であれば遊技媒体が投入されたことの検出状態が含まれる。 In the present invention, the predetermined detection state typically means a detection state that a game medium has passed a predetermined position. For example, a detection state that a game ball is in a winning state in the case of a ball game machine or that a game medium has been inserted in a spinning game machine is included.

前記カウンタはリップルカウンタで構成され、前記回避信号は、前記リップルカウンタの最上位ビットで生成されるのが好適である。ここで、リップルカウンタとは、フリップフロップのような１ビットの置数器を多段に接続し、前段の出力を後段のクロック端子などに入力することで、パルス数を数えるカウンタを意味する。このようなリップルカウンタの最上位ビットを監視すれば、発振停止の異常だけでなく、カウンタ下位ビットの動作異常も検出することが可能となる。なお、本発明のリップルカウンタは、必ずしも、２^Ｎ進カウンタに限定されるものではなく、任意数ＮのＮ進カウンタも含む概念である。 The counter is preferably composed of a ripple counter, and the avoidance signal is preferably generated by the most significant bit of the ripple counter. Here, the ripple counter means a counter that counts the number of pulses by connecting 1-bit counters such as flip-flops in multiple stages and inputting the output of the previous stage to the clock terminal of the subsequent stage. By monitoring the most significant bit of such a ripple counter, it is possible to detect not only an oscillation stop abnormality but also an operation abnormality of the counter lower bits. Note that the ripple counter of the present invention is not necessarily limited to the 2 ^N- ary counter, but is a concept including an arbitrary number N of N-ary counters.

前記リセット信号がＣＰＵに出力されるタイミングでは、前記カウンタの動作も初期状態にリセットされるよう構成されるのが好適である。このような構成を採ると、ＣＰＵのリセット時や異常報知時にカウンタの動作異常を自己修復できる可能性がある。また、前記リセット信号がＣＰＵに出力されるタイミングでは、前記カウンタ及び前記発振器への電源電圧が短時間だけ切断されるよう構成するのも好適である。このような構成を採ると、電源電圧の切断と再供給によって、カウンタや発振器の動作異常を自己修復できる可能性がある。 It is preferable that the operation of the counter is also reset to the initial state at the timing when the reset signal is output to the CPU. When such a configuration is adopted, there is a possibility that a counter operation abnormality can be self-repaired when the CPU is reset or an abnormality is notified. It is also preferable that the power supply voltage to the counter and the oscillator is cut off for a short time at the timing when the reset signal is output to the CPU. When such a configuration is adopted, there is a possibility that an abnormal operation of the counter or the oscillator can be self-repaired by disconnecting and resupplying the power supply voltage.

上記した本発明によれば、乱数発生回路の動作異常を簡単な回路構成で検出できる遊技機を実現できる。また、乱数発生回路の発振動作が停止した場合に限らず、乱数発生回路の微妙な動作異常も検出可能となる。更にまた、乱数発生回路の異常動作を検出した場合に、自己復旧機能を発揮することも可能となる。 According to the above-described present invention, it is possible to realize a gaming machine that can detect an abnormal operation of the random number generation circuit with a simple circuit configuration. Further, not only the case where the oscillation operation of the random number generation circuit is stopped but also a subtle operation abnormality of the random number generation circuit can be detected. Furthermore, when an abnormal operation of the random number generation circuit is detected, a self-recovery function can be exhibited.

以下、実施例に係る弾球遊技機に基づいて本発明の実施の形態を詳細に説明する。図１は、本実施例のパチンコ機を示す正面図である。図示のパチンコ機は、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が裏側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。 Hereinafter, the embodiment of the present invention will be described in detail based on the ball game machine according to the embodiment. FIG. 1 is a front view showing a pachinko machine according to the present embodiment. The illustrated pachinko machine includes a rectangular frame-shaped wooden outer frame 1 that is detachably attached to an island structure, and a front frame 3 that is pivotally mounted via a hinge 2 fixed to the outer frame 1. It is configured. A game board 5 is detachably attached to the front frame 3 from the back side, and a glass door 6 and a front plate 7 are pivotally attached to the front side so as to be freely opened and closed.

前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠４の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。 An upper plate 8 for storing game balls for launch is mounted on the front plate 7, and a lower plate 9 for storing game balls overflowing from or extracted from the upper plate 8 and a launch handle 10 are mounted at the bottom of the front frame 4. And are provided. The launch handle 10 is interlocked with the launch motor, and a game ball is launched by a striking rod that operates according to the rotation angle of the launch handle 10.

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。 A chance button 11 is provided on the outer peripheral surface of the upper plate 8. The chance button 11 is provided at a position where it can be operated with the left hand of the player, and the player can operate the chance button 11 without releasing the right hand from the firing handle 10. The chance button 11 does not function normally, but when the game state becomes the button chance state, the built-in lamp is turned on and can be operated. The button chance state is a game state provided as necessary.

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。 On the right side of the upper plate 8, an operation panel 12 for ball lending operation with respect to the card-type ball lending machine is provided, a frequency display unit for displaying the remaining amount of the card with a three-digit number, and a ball of game balls for a predetermined amount A ball lending switch for instructing lending and a return switch for instructing to return the card at the end of the game are provided.

図２に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その内側の遊技領域５ａの略中央には、液晶カラーディスプレイＤＩＳＰが配置されている。また、遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、複数個の普通入賞口１７（大入賞口１６の左右に４つ）、２つの通過口であるゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。 As shown in FIG. 2, the game board 5 is provided with a guide rail 13 formed of a metal outer rail and an inner rail in an annular shape, and a liquid crystal color display DISP is provided at the approximate center of the game area 5a inside. Has been placed. In addition, at a suitable place in the game area 5a, a symbol starting port 15, a big winning port 16, a plurality of normal winning ports 17 (four on the right and left sides of the big winning port 16), and a gate 18 serving as two passing ports are arranged. Has been. Each of these winning openings 15 to 18 has a detection switch inside, and can detect the passage of a game ball.

液晶ディスプレイＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行され、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。 The liquid crystal display DISP is a device that variably displays a specific symbol related to a big hit state and displays a background image and various characters in an animated manner. This liquid crystal display DISP has special symbol display portions Da to Dc in the center portion and a normal symbol display portion 19 in the upper right portion. The special symbol display portions Da to Dc execute a reach effect that expects a big hit state to be invited, and the special symbol display portions Da to Dc and the surroundings perform a notice effect that informs the result of the determination indefinitely. The

普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、表示される普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。 The normal symbol display unit 19 displays a normal symbol. When a game ball that has passed through the gate 18 is detected, the displayed normal symbol fluctuates for a predetermined time and is extracted at the time when the game ball passes through the gate 18. The stop symbol determined by the random number for lottery is displayed and stopped.

図柄始動口１５は、左右１対の開閉爪１５ａを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪１５ａが所定時間だけ開放されるようになっている。図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。 For example, the symbol start opening 15 is configured to be opened and closed by an electric tulip having a pair of left and right opening and closing claws 15a. When the stop symbol after the fluctuation of the normal symbol display unit 19 displays a winning symbol, the symbol start port 15 is opened and closed. The claw 15a is opened for a predetermined time. When a game ball wins the symbol start port 15, the display symbols of the special symbol display portions Da to Dc change for a predetermined time and are determined based on the lottery result corresponding to the winning timing of the game ball to the symbol start port 15. Stop at the stop symbol. In addition, in special symbol display parts Da-Dc and its circumference, a notice effect may be performed between a series of symbol effects.

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当り」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。大入賞口１６の内部に入賞領域１６ｂが設けられている。 The big winning opening 16 is controlled to open and close by, for example, an opening / closing plate 16a that can be opened forward. When the stop symbol after the symbol change of the special symbol display portions Da to Dc is a big hit symbol such as “777”, the “big hit” Is started, and the opening / closing plate 16a is opened. A winning area 16 b is provided inside the big winning opening 16.

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。通常、この特定図柄による大当りを「確変大当り」と言う。 After the opening / closing plate 16a of the big prize opening 16 is opened, the opening / closing plate 16a is closed when a predetermined time elapses or when a predetermined number (for example, 10) of game balls wins. In such an operation, the special game is continued up to 15 times, for example, and is controlled in a state advantageous to the player. In addition, when the stop symbol after the change of the special symbol display parts Da to Dc is a specific symbol of the special symbols, a privilege that the game after the end of the special game is in a high probability state is given. Usually, the big hit by this specific design is called “probable big hit”.

図３は、上記した各動作を実現するパチンコ機１の全体回路構成を示すブロック図である。図中の破線は、主に、直流電圧ラインを示している。 FIG. 3 is a block diagram showing an overall circuit configuration of the pachinko machine 1 that realizes the above-described operations. Broken lines in the figure mainly indicate DC voltage lines.

図３に示す通り、このパチンコ機１は、ＡＣ２４Ｖを受けて各種の直流電圧（５Ｖ，１２Ｖ，３２Ｖ，ＢＵ）を出力すると共に電源投入時にシステムリセット信号ＳＹＳを出力する電源基板２０と、遊技動作を中心的に制御する主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた信号を各部に伝送する演出インターフェイス基板２３と、演出インターフェイス基板２３から受けた制御コマンドＣＭＤ’に基づいて液晶ディスプレイＤＩＳＰを駆動する液晶制御基板２４と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２５と、遊技者の操作に応答して遊技球を発射させる発射制御基板２６とを中心に構成されている。 As shown in FIG. 3, the pachinko machine 1 receives AC 24V, outputs various DC voltages (5V, 12V, 32V, BU) and outputs a system reset signal SYS when the power is turned on, and a game operation The main control board 21 that centrally controls the effect, the effect control board 22 that executes the lamp effect and the sound effect based on the control command CMD received from the main control board 21, and the signal received from the effect control board 22 to each part The effect interface board 23 to be transmitted, the liquid crystal control board 24 for driving the liquid crystal display DISP based on the control command CMD ′ received from the effect interface board 23, and the payout motor based on the control command CMD ″ received from the main control board 21 The payout control board 25 for controlling the M to pay out the game ball, and the game ball in response to the player's operation It is organized around a firing control board 26 of firing.

ここで、主制御基板２１、演出制御基板２２、液晶制御基板２４、及び払出制御基板２５には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、主制御基板２１、演出制御基板２２、液晶制御基板２４、及び払出制御基板２５に搭載された回路及びその回路によって実現される動作を機能的に総称して、以下の説明では、主制御部２１、演出制御部２２、液晶制御部２４、及び払出制御部２５と言うことがある。また、演出制御部２２、液晶制御部２４、及び払出制御部２５の全部又は一部がサブ制御部である。 Here, the main control board 21, the effect control board 22, the liquid crystal control board 24, and the payout control board 25 are each mounted with a computer circuit including a one-chip microcomputer. Therefore, the functions mounted on the main control board 21, the production control board 22, the liquid crystal control board 24, and the payout control board 25 and the operations realized by the circuits are functionally named. Unit 21, effect control unit 22, liquid crystal control unit 24, and payout control unit 25. All or part of the effect control unit 22, the liquid crystal control unit 24, and the payout control unit 25 are sub-control units.

図４及び図５は、電源基板２０の内部構成を示すブロック図である。図４及び図５に示す通り、電源基板２０は、ＡＣ２４Ｖを脈流電圧（ＤＣ２４Ｖ）に変換する３つの全波整流回路４０〜４２と、全波整流回路４０，４１の出力電圧を平滑化する平滑回路４３ａ〜４３ｄと、三端子レギュレータなどによる安定化電源回路４４ａ〜４４ｃと、電源遮断後も直流電圧５Ｖを維持するバックアップ電源回路４５と、直流出力電圧（１２Ｖ，５Ｖ）が異常に上昇すると全波整流回路４０の出力を短絡させる強制遮断回路４６と、専用ＩＣ４７を使用した電源リセット回路（図５の左上欄参照）などを備えて構成されている。 4 and 5 are block diagrams showing the internal configuration of the power supply board 20. As shown in FIGS. 4 and 5, the power supply board 20 smoothes the output voltages of the three full-wave rectifier circuits 40 to 42 that convert AC 24 V into a pulsating voltage (DC 24 V), and the full-wave rectifier circuits 40 and 41. When the smoothing circuits 43a to 43d, the stabilized power supply circuits 44a to 44c using a three-terminal regulator, the backup power supply circuit 45 that maintains the DC voltage 5V even after the power supply is cut off, and the DC output voltage (12V, 5V) rise abnormally A forced cutoff circuit 46 that short-circuits the output of the full-wave rectifier circuit 40, a power reset circuit using a dedicated IC 47 (see the upper left column in FIG. 5), and the like are provided.

安定化電源回路４４ａ〜４４ｃは、それぞれ直流電圧５Ｖ，１２Ｖ，１２Ｖを出力する回路であり、コンデンサによる蓄電部と、ノイズ対策用のハイパスフィルタ部とが出力側に設けられている。この実施例では、同じ直流電圧値ＤＣ１２Ｖを二系統の回路で生成しており、その一方を、主制御基板２１と払出制御基板２５に供給し、他方を、電源中継基板３０を経由して、演出インターフェイス基板２３及び液晶制御基板２４に供給している（図３参照）。そのため、演出制御基板２２側の高周波ノイズが、電源供給ラインを通して、主制御基板２１や払出制御基板２５に伝送されることが防止される。 The stabilized power supply circuits 44a to 44c are circuits that output DC voltages 5V, 12V, and 12V, respectively, and a power storage unit using a capacitor and a high-pass filter unit for noise suppression are provided on the output side. In this embodiment, the same DC voltage value DC12V is generated by two systems of circuits, one of which is supplied to the main control board 21 and the payout control board 25, and the other via the power relay board 30. This is supplied to the production interface board 23 and the liquid crystal control board 24 (see FIG. 3). This prevents high-frequency noise on the effect control board 22 side from being transmitted to the main control board 21 and the payout control board 25 through the power supply line.

バックアップ電源回路４５は、ダイオードと大容量のコンデンサとで構成されており、その出力であるＤＣ５Ｖのバックアップ電源ＢＵは、主制御基板２１及び払出制御基板２５に供給されている。そして、このバックアップ電源ＢＵは、各制御基板２１，２５のワンチップマイコンに内蔵されたＲＡＭに供給されて、電源遮断状態でもＲＡＭの記憶内容を維持するようになっている。 The backup power supply circuit 45 is composed of a diode and a large-capacity capacitor, and a DC5V backup power supply BU, which is the output of the backup power supply circuit 45, is supplied to the main control board 21 and the payout control board 25. The backup power BU is supplied to a RAM built in the one-chip microcomputer of each control board 21 and 25 so that the stored contents of the RAM are maintained even when the power is cut off.

強制遮断回路４６は、電流制限抵抗とダイオードとチェナーダイオードとで構成された異常電圧検知部に、二系統の直流１２Ｖと直流５Ｖとを供給して構成されている。そして、異常電圧検知部に供給されている各電圧が、各チェナーダイオードの逆方向電圧を上回りコンデンサを所定レベル以上に充電すると、サイリスタが通電して、脈流電圧ＤＣ２４Ｖが短絡することになる。その結果、主制御基板２１と払出制御基板２５に対する通電と、電源中継基板３０を経由する直流電圧５Ｖとが一斉に遮断され各制御基板における異常動作が未然に回避される。 The forced cutoff circuit 46 is configured by supplying two systems of direct current 12V and direct current 5V to an abnormal voltage detection unit composed of a current limiting resistor, a diode, and a Zener diode. When each voltage supplied to the abnormal voltage detection unit exceeds the reverse voltage of each chain diode and charges the capacitor to a predetermined level or more, the thyristor is energized and the pulsating voltage DC24V is short-circuited. . As a result, the energization of the main control board 21 and the payout control board 25 and the DC voltage 5V passing through the power relay board 30 are cut off at the same time, so that abnormal operation in each control board is avoided.

電源リセット回路は、図５の左上欄に示す通り、システムリセットＩＣ４７と、入力禁止回路４８と、シュミットトリガで構成された出力回路４９とを中心に構成されている。システムリセットＩＣ４７は、電源投入時のシステムリセット信号（電源リセット信号）ＳＹＳと、電圧降下時の電源異常信号ＡＢＮとを自動的に生成する専用ＩＣであり、例えば、Ｍ５２９７Ｐ（ＲＥＮＥＳＡＳ社）が使用される。 As shown in the upper left column of FIG. 5, the power reset circuit is mainly configured by a system reset IC 47, an input prohibition circuit 48, and an output circuit 49 configured by a Schmitt trigger. The system reset IC 47 is a dedicated IC that automatically generates a system reset signal (power reset signal) SYS when the power is turned on and a power failure signal ABN when the voltage drops. For example, M5297P (RENESAS) is used. The

そして、システムリセットＩＣ４７のＡＣ入力端子に供給される脈流電圧ＤＣ２４Ｖの値が、監視時間Ｔ_ＯＦＦ２以上、監視レベルを下回ると、異常信号ＡＢＮをＬレベルに降下させるように動作する（図５（ｃ）参照）。ここで監視時間Ｔ_ＯＦＦ２は、コンデンサＣ２と抵抗Ｒ２の積に比例するが、この実施例では、監視時間Ｔ_ＯＦＦ２を３５ｍＳ程度に設計している。そのため、ＡＣ２４Ｖの遮断状態が１〜２サイクル（６０Ｈｚでは、１６〜３３ｍＳ）未満で回復する瞬停であれば、電源異常信号ＡＢＮが出力されないことになる。このような瞬停対策の動作によって、直流電圧（１２Ｖ，５Ｖ）が維持されている状態におけるシステムリセット信号ＳＹＳの無駄な出力動作が回避される。 When the value of the pulsating voltage DC24V supplied to the AC input terminal of the system reset IC ₄₇ falls below the monitoring level for the monitoring time T _OFF2 or more, the abnormal signal ABN is operated to drop to the L level (FIG. 5 ( c)). Here, the monitoring time T _OFF2 is proportional to the product of the capacitor C2 and the resistor R2, but in this embodiment, the monitoring time T _OFF2 is designed to be about ₃₅ mS. Therefore, if the AC24V cutoff state recovers in less than 1 to 2 cycles (16 to 33 mS at 60 Hz), the power supply abnormality signal ABN is not output. By such an operation for measures against instantaneous interruption, useless output operation of the system reset signal SYS in a state where the DC voltage (12V, 5V) is maintained is avoided.

また、図５（ｃ）に記載の通り、システムリセットＩＣ４７では、電源異常信号ＡＢＮが立ち下がってから所定時間（Ｔ_Ｄ＋Ｔ_ＯＦＦ３）経過した後にシステムリセット信号ＳＹＳがＬレベルに降下するよう構成されている。ここで、降下遅延時間Ｔ_ＯＦＦ３は、コンデンサＣ３と抵抗Ｒ３の積に比例するが、この実施例では、この所定の遅延時間（Ｔ_Ｄ＋Ｔ_ＯＦＦ３）を利用して、主制御部２１と払出制御部２５における最優先割込処理(non maskable interrupt)を終えるようにしている。したがって、主制御部２１と払出制御部２５では、必要なデータがＲＡＭ領域に退避された後に、各ＣＰＵコアがシステムリセット信号ＳＹＳによってリセットされることになる。なお、ＲＡＭ領域に退避されたデータは、バックアップ電源ＢＵによって少なくとも数日は維持される。 Further, as shown in FIG. 5C, the system reset IC ₄₇ is configured such that the system reset signal SYS falls to the L level after a predetermined time (T _D + T _OFF3 ) has elapsed since the power supply abnormality signal ABN falls. ing. Here, the drop delay time T _OFF3 is proportional to the product of the capacitor C3 and the resistor R3. In this embodiment, the predetermined delay time (T _D + T _OFF3 ) is used to control the main control unit 21 and the payout control. The highest priority interrupt processing (non maskable interrupt) in the unit 25 is finished. Therefore, in the main control unit 21 and the payout control unit 25, each CPU core is reset by the system reset signal SYS after necessary data is saved in the RAM area. The data saved in the RAM area is maintained for at least several days by the backup power supply BU.

図５（ｂ）に記載の通り、このシステムリセットＩＣ４７では、交流入力電圧ＡＣ２４Ｖが投入されて、システムリセットＩＣ４７のＡＣ入力端子に脈流電圧ＤＣ２４Ｖが供給されると、第１遅延時間Ｔ_ＯＮ４後に電源異常信号ＡＢＮが立上がり、第２遅延時間Ｔ_ＯＮ５後にシステムリセット信号ＳＹＳが立上るよう構成されている。ここで、遅延時間Ｔ_ＯＮ４と遅延時間Ｔ_ＯＮ５は、それぞれ、コンデンサＣ４，Ｃ５と抵抗Ｒ４，Ｒ５の積に比例するが、本実施例では、ＣＰＵが正常に動作し得ないＴ_ＯＮ５−Ｔ_ＯＮ４の時間帯は、主制御部２１のウォッチドッグタイマ５３を、論理回路５１，５２で自動的にクリアするようにしている。 As shown in FIG. 5B, in this system reset IC 47, when the AC input voltage AC24V is applied and the pulsating voltage DC24V is supplied to the AC input terminal of the system reset _IC47, after the first delay time _TON4 . The power supply abnormality signal ABN rises, and the system reset signal SYS rises after the second delay time _TON5 . Here, the delay time _{T ON5} and the delay time _{T ON4,} respectively, is proportional to the product of the capacitor C4, C5 and the resistor R4, R5, in the present embodiment, _T ON5 _{-T ON4} the CPU can not operate normally During this time period, the watchdog timer 53 of the main control unit 21 is automatically cleared by the logic circuits 51 and 52.

この点については、図５（ａ）の右欄に示す主制御基板２１を参照しつつ説明する。図示の通り、主制御部２１には、遅延回路５０と、２^Ｎ進カウンタ５１と、ＯＲゲート５２と、ＯＲゲート５２の出力信号の微分パルスでクリア処理されるウォッチドッグタイマ５３とが設けられている。そして、電源基板２０で生成されたシステムリセット信号ＳＹＳは、遅延回路５０を経てカウンタ５１のクリア端子ＣＬＲに供給され、一方、カウンタ５１のクロック端子ＣＬＫにはシステムクロックΦが供給されている。したがって、システムリセット信号ＳＹＳが立上るまでの遅延時間Ｔ_ＯＮ５の期間は、２^Ｎ進カウンタ５１のカウントアップ動作が可能となり、そのカウントアップ信号Ｓ１の微分パルスが、ウォッチドッグタイマ５３のクリア信号ＷＤとして機能することになる。そのため、主制御部２１のＣＰＵが機能しない時間帯に、ウォッチドッグタイマ５３が自走状態となってＣＰＵをリセットするようなトラブルが回避される。 This point will be described with reference to the main control board 21 shown in the right column of FIG. As shown, the main control unit 21 includes a delay circuit 50, and 2 ^N-ary counter 51, an OR gate 52, and watchdog timer 53 is cleared processed is provided in the differential pulse of the output signal of the OR gate 52 ing. The system reset signal SYS generated by the power supply board 20 is supplied to the clear terminal CLR of the counter 51 via the delay circuit 50, while the system clock Φ is supplied to the clock terminal CLK of the counter 51. Therefore, during the period of the delay time _TON5 until the system reset signal SYS rises, the 2 ^N- ary counter 51 can count up, and the differential pulse of the count-up signal S1 becomes the clear signal WD of the watchdog timer 53. Will function as. Therefore, trouble that the watchdog timer 53 is in a free-running state and resets the CPU during a time period when the CPU of the main control unit 21 does not function is avoided.

このように、カウントアップ信号Ｓ１が、ウォッチドッグタイマ５３が自走状態となることを禁止していると、やがて、システムリセット信号ＳＹＳが立上がるので（図５（ｂ）参照）、その後はカウンタ５１のカウント動作が禁止されることになる。しかし、その後は、ＣＰＵが定期的にクリアパルスＳ２を出力するので、このクリアパルスＳ２によってウォッチドッグタイマ５３の自走状態が引き続き禁止される。但し、プログラムの暴走状態などによってクリアパルスＳ２が途絶えて、ウォッチドッグタイマ５３が自走状態となると、リセット信号ＸＵＲＳＴが出力されて主制御部２１のＣＰＵがリセット状態となる。 In this way, if the count-up signal S1 prohibits the watchdog timer 53 from entering the free-running state, the system reset signal SYS will eventually rise (see FIG. 5B), and thereafter the counter The counting operation of 51 is prohibited. However, thereafter, since the CPU periodically outputs the clear pulse S2, the self-running state of the watchdog timer 53 is continuously prohibited by the clear pulse S2. However, when the clear pulse S2 is interrupted due to a program runaway state or the like and the watchdog timer 53 is in a free-running state, the reset signal XURST is output and the CPU of the main control unit 21 is reset.

一方、電源投入時には、システムリセット信号ＳＹＳが遅延回路５０で遅延されてリセット信号ＸＳＲＳＴとなるので、このリセット信号ＸＳＲＳＴの供給によって主制御部２１のＣＰＵがリセット状態となる。このように、本実施例では、ＸＵＲＳＴ信号またはＸＳＲＳＴ信号によってＣＰＵがリセット状態になるが、ＸＳＲＳＴ信号については、図６に関して更に後述する。 On the other hand, when the power is turned on, the system reset signal SYS is delayed by the delay circuit 50 and becomes the reset signal XSRST, so that the CPU of the main control unit 21 is reset by the supply of the reset signal XSRST. As described above, in this embodiment, the CPU is reset by the XURRST signal or the XSRST signal. The XSRST signal will be further described later with reference to FIG.

さて、図５（ａ）の左上欄に戻って、電源基板２０の電源リセット回路の説明を続ける。電源リセット回路の入力禁止回路４８は、２つのＮＯＲゲートとスイッチングトランジスタＱとを中心に構成されている。そして、システムリセット信号ＳＹＳがＨレベルで、電源異常信号ＡＢＮがＬレベルの場合だけ、２つのＮＯＲゲートがＨレベルの信号を出力して、トランジスタＱをＯＮ状態としている。 Now, returning to the upper left column of FIG. 5A, the description of the power supply reset circuit of the power supply board 20 will be continued. The input prohibition circuit 48 of the power reset circuit is configured around two NOR gates and a switching transistor Q. Only when the system reset signal SYS is at the H level and the power supply abnormality signal ABN is at the L level, the two NOR gates output a signal at the H level to turn on the transistor Q.

電源異常信号ＡＢＮ＝Ｌ、システムリセット信号ＳＹＳ＝Ｈの時間帯とは、図５（ｃ）に示す通り、電圧降下時のＴ_Ｄ＋Ｔ_ＯＦＦ３の時間帯である。本実施例では、この過渡状態では、トランジスタＱのＯＮ動作によって、システムリセットＩＣ４７のＡＣ入力端子への脈流電圧ＤＣ２４Ｖの供給が遮断されることになる。したがって、例えば、交流入力電圧ＡＣ２４Ｖは正常レベルでありながら、何らかの理由で、直流電圧５Ｖのみが遮断又は降下するような異常時にも、システムリセットＩＣ４７から、不安定な信号や不合理な信号が出力されるおそれが回避され、各制御基板での異常動作が未然に防止される。 The time zone of the power supply abnormality signal ABN = L and the system reset signal SYS = H is a time zone of T _D + T _OFF3 at the time of voltage drop, as shown in FIG. In this embodiment, in this transient state, the supply of the pulsating voltage DC24V to the AC input terminal of the system reset IC 47 is cut off by the ON operation of the transistor Q. Therefore, for example, an unstable signal or an unreasonable signal is output from the system reset IC 47 even when the AC input voltage AC24V is at a normal level, but for some reason, only when the DC voltage 5V is cut off or drops. This prevents the possibility of malfunction and prevents abnormal operation on each control board.

また、交流入力電圧ＡＣ２４Ｖが降下する通常の電源遮断時にも、各制御基板での異常動作が防止されるので、電圧降下時にデータの退避処理を実行する制御基板２１、２５においても、正常なＮＭＩ動作が保証される。 Further, even when the power supply is cut off when the AC input voltage AC24V drops, abnormal operation of each control board is prevented. Therefore, even in the control boards 21 and 25 that execute data saving processing when the voltage drops, normal NMI Operation is guaranteed.

以上で電源基板２０の説明が終わったので、続いて、図３を参照しつつ主制御基板２１について説明する。先に説明したように、主制御基板２１は、電源基板２０から、ＤＣ１２Ｖ、ＤＣ３２Ｖ、及びバックアップ電源ＢＵ（＝ＤＣ５Ｖ）の他に（図４参照）、電圧降下時に出力される電源異常信号ＡＢＮや、電源投入時に出力されるシステムリセット信号ＳＹＳを受けている（図５参照）。そして、主制御基板２１では、受けたＤＣ１２ＶをＤＣ５Ｖに降圧させて、基板内のコンピュータ回路の電源電圧としている。このように、主制御部２１では、その直流電源電圧５Ｖを電源基板２０から直接受けないので、ＤＣ５Ｖの電源供給ラインを通して、他の制御基板２５，２３，２２，２４から高周波ノイズなどを受けるおそれが回避される。 Now that the description of the power supply board 20 has been completed, the main control board 21 will be described with reference to FIG. As described above, the main control board 21 receives the power supply abnormality signal ABN output from the power supply board 20 in addition to the DC12V, DC32V, and backup power supply BU (= DC5V) (see FIG. 4). The system reset signal SYS output upon power-on is received (see FIG. 5). In the main control board 21, the received DC 12V is stepped down to DC 5V, and used as the power supply voltage of the computer circuit in the board. As described above, the main control unit 21 does not receive the DC power supply voltage 5V directly from the power supply board 20, and therefore may receive high-frequency noise from the other control boards 25, 23, 22, 24 through the DC5V power supply line. Is avoided.

また、主制御基板２１は、コマンド中継基板２９に接続されると共に、遊技盤中継基板２７を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。なお、図柄始動口１５からのスイッチ信号については、遊技盤中継基板２７を経由することなく、直接、主制御部２１が受けている。 The main control board 21 is connected to the command relay board 29 and is connected to each game component of the game board 5 via the game board relay board 27. And while receiving the switch signal of the detection switch built in each winning opening 16-18 on a game board, solenoids, such as an electric tulip, are driven. Note that the switch signal from the symbol start port 15 is received directly by the main control unit 21 without going through the game board relay board 27.

また、主制御部２１は、払出制御部２５に対して制御コマンドＣＭＤ”を一方向に送信する一方、払出制御部２５からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。 The main control unit 21 transmits a control command CMD ″ to the payout control unit 25 in one direction, while the payout control unit 25 receives a prize ball count signal indicating a game ball payout operation and a payout operation. The status signal CON related to the abnormality is received, and the status signal CON includes, for example, a replenishment out signal, a payout shortage error signal, and a lower plate full signal.

更にまた、主制御部２１は、乱数発生基板２８に対して、電源電圧５Ｖを供給すると共に、乱数発生基板２８から、例えば１６ビット長の乱数値ＲＮＤを受けている。この乱数値ＲＮＤは、遊技状態を大当り状態に移行させるか否かの大当り抽選処理に使用される極めて重要な数値である。 Furthermore, the main control unit 21 supplies a power supply voltage of 5 V to the random number generation board 28 and receives a random value RND having a 16-bit length, for example, from the random number generation board 28. This random number value RND is an extremely important numerical value used in the big hit lottery process for determining whether or not to shift the gaming state to the big hit state.

図６は、乱数発生基板２８の回路構成と、主制御部２１の要部とを示すブロック図である。乱数発生基板２８は、システムクロックΦとは無関係に２０ＭＨｚ程度の周波数を発振する発振器６０と、発振器６０の出力を受けて計数動作をする２^１６進カウンタ６１と、図柄始動口１５に設けられた入賞検出スイッチからラッチパルスを受けてカウンタ６１の出力値を取得するラッチ６２と、２^１６進カウンタ６１のＭＳＢ（最上ケタ）のデータによってクリア処理されるウォッチドッグタイマ６３と、ウォッチドッグタイマ６３が出力する異常信号ＥＲを通過又は遮断する論理回路６４と、発振器６０と２^１６進カウンタ６１の電源電圧を供給又は停止するアナログスイッチ６５とを中心に構成されている。 FIG. 6 is a block diagram showing the circuit configuration of the random number generation board 28 and the main part of the main control unit 21. Random number generating substrate 28 includes an oscillator 60 for oscillating a frequency of independent about 20MHz from the system clock [Phi, and 2 ^hexadecimal counter 61 for the counting operation in response to the output of the oscillator 60, disposed on the symbol start hole 15 a latch 62 for obtaining the output value of the counter 61 receives the latch pulse from the winning detection switch, the watchdog timer 63 is cleared processed by the data of 2 ^hexadecimal counter 61 MSB (most significant), the watchdog timer 63 a logic circuit 64 which passes or blocks the abnormal signal ER to output, and the power supply voltage of the oscillator 60 and 2 ¹⁶ binary counter 61 is organized around an analog switch 65 for supplying or stopping.

ウォッチドッグタイマ６３は、この実施例ではＴＡ８０３０５で構成され、この専用ＩＣのＴＣ端子には、抵抗Ｒ１０とコンデンサＣ１０とで決まる充放電電圧が供給されるよう構成されている。そして、専用ＩＣのＷＤ端子にクリア信号が供給されない自走状態（異常状態）では、２つの閾値ＶＴＨ（Ｌ），ＶＴＨ（Ｈ）で決まる充電時間ＴＷＤと放電時間ＴＲＳＴとに基づいて、ＲＳＴ１端子から所定周期（ＴＷＤ＋ＴＲＳＴ）の異常信号（警報パルス）ＥＲを出力するようになっている（図７（ａ）参照）。なお、ＶＴＨ（Ｌ）＝４Ｖ程度、ＶＴＨ（Ｈ）＝２Ｖ程度であり、この実施例では、ＴＷＤ＝１秒程度、ＴＲＳＴ＝７ｍ秒程度に設計されている。 In this embodiment, the watchdog timer 63 is configured by TA80305, and the charge / discharge voltage determined by the resistor R10 and the capacitor C10 is supplied to the TC terminal of the dedicated IC. In the self-running state (abnormal state) in which the clear signal is not supplied to the WD terminal of the dedicated IC, the RST1 terminal is based on the charging time TWD and the discharging time TRST determined by the two threshold values VTH (L) and VTH (H). To output an abnormal signal (alarm pulse) ER having a predetermined period (TWD + TRST) (see FIG. 7A). Note that VTH (L) = about 4 V and VTH (H) = 2 V, and in this embodiment, TWD = 1 seconds and TRST = 7 milliseconds are designed.

したがって、専用ＩＣのＷＤ端子に、微分コンデンサＣ１１を介して、周期ＴＷＤ未満のクリア信号を供給すれば、供給された微分パルスによって専用ＩＣ６３の内部回路が強制的に放電状態となり、ＲＳＴ１端子はＨレベル状態を維持することになる（図７（ｂ）参照）。そこで、この実施例では、２^１６進カウンタ６１のＭＳＢをクリア信号（回避信号）として、ＷＤ端子に供給している。 Therefore, if a clear signal having a period less than TWD is supplied to the WD terminal of the dedicated IC via the differential capacitor C11, the internal circuit of the dedicated IC 63 is forcibly discharged by the supplied differential pulse, and the RST1 terminal is set to H The level state is maintained (see FIG. 7B). Therefore, in this ^embodiment, the MSB of the ^{2 16} binary counter 61 as a clear signal (avoidance signal), and supplies to the WD pin.

２^１６進カウンタ６１は、１６個のレジスタが直列接続されてなるバイナリ・リップルカウンタであり、カウント動作が進行するに合わせて、下位ビットから上位ビットに順次、桁上げ動作が進行する。したがって、例えば、第ｉ番目のレジスタが故障して出力ビットが固定状態となると、第ｉ＋１番目以降のレジスタの出力ビットも固定状態となる。この動作を言い換えると、１６個のレジスタの何れかに不良があると、リップルカウンタ６１のＭＳＢは変化せず、逆に、ＭＳＢが変化することは、全ての内蔵レジスタが動作していることになる。 2 ¹⁶ binary counter 61, 16 registers are binary ripple counter which are connected in series, in synchronization with the count operation progresses sequentially from lower bits to the upper bits, carry operation progresses. Thus, for example, when the i-th register fails and the output bits are fixed, the output bits of the (i + 1) -th and subsequent registers are also fixed. In other words, if any of the 16 registers is defective, the MSB of the ripple counter 61 does not change. Conversely, the change of the MSB means that all the built-in registers are operating. Become.

そこで、この実施例では、２^１６進カウンタのＭＳＢのデータを微分コンデンサＣ１１を通して、ウォッチドッグタイマ６３のＷＤ端子に供給している。先に説明した通り、発振器の発振パルスは２０ＭＨｚ程度であるので、２^１６進カウンタ６１のＭＳＢの周波数は、２０ＭＨｚ／６５５３６≒３０５Ｈｚ程度となり、ウォッチドッグタイマ６３の内部回路は、３．３ｍＳ程度の時間間隔で放電状態となる。本実施例では、ＴＷＤ＝１秒程度に設計されているので、発振器６０とリップルカウンタ６１とが正常に動作している限り、ウォッチドッグタイマ６３のＲＳＴ１端子はＨレベルを維持することになる。 Therefore, in this ^embodiment, through the data of ^{2 hexadecimal} counter MSB differentiating capacitor C11, it is supplied to the WD terminal of the watchdog timer 63. As described above, the oscillation pulse of the oscillator is about 20 ^MHz, the frequency of the MSB of the ^{2 16} binary counter 61 becomes a 20MHz / 65536 ≒ 305Hz or so, the internal circuitry of the watchdog timer 63 is about 3.3mS Discharge occurs at time intervals. In this embodiment, since TWD is designed to be about 1 second, as long as the oscillator 60 and the ripple counter 61 are operating normally, the RST1 terminal of the watchdog timer 63 maintains the H level.

一方、発振器６０が故障して発振が停止したり発振不安定となるか、或いは、リップルカウンタ６１が故障すると、カウンタのＭＳＢデータによるクリア信号が途絶えるので、ウォッチドッグタイマ６３は自走状態となり、そのＲＳＴ１端子から図７(ａ)に示す警報パルス（異常信号）ＥＲが繰り返し出力されることになる。 On the other hand, if the oscillator 60 fails and oscillation stops or becomes unstable, or if the ripple counter 61 fails, the clear signal by the MSB data of the counter is interrupted, so that the watchdog timer 63 is in a free-running state, The alarm pulse (abnormal signal) ER shown in FIG. 7A is repeatedly output from the RST1 terminal.

図６の論理回路６４は、主制御部２１が出力する制御信号（許可信号）ＣＴＬの否定信号と、異常信号ＥＲとを受けるＡＮＤゲートと、ＡＮＤゲートの出力と制御信号ＣＴＬとを受けるＯＲゲートとを中心に構成されている。ここで、制御信号ＣＴＬは、主制御部２１のＣＰＵをリセット状態にして良いか否かを示す許可信号であり、制御信号ＣＴＬ＝Ｈレベルではリセット禁止状態、制御信号ＣＴＬ＝Ｌレベルではリセット許可状態を意味する。 The logic circuit 64 of FIG. 6 includes an AND gate that receives a negative signal of the control signal (permission signal) CTL output from the main control unit 21 and an abnormal signal ER, and an OR gate that receives the output of the AND gate and the control signal CTL. It is structured around. Here, the control signal CTL is a permission signal indicating whether or not the CPU of the main control unit 21 can be reset. When the control signal CTL is at the H level, the reset is prohibited, and when the control signal CTL is at the L level, the reset is permitted. Means state.

例えば、遊技機が大当り状態である場合のように、遊技者の利益に極めて大きく係わる遊技状態であればリセット禁止状態（Ｈレベル）となり、逆に、遊技者に特段の不信感を与えない遊技状態であれば、リセット許可状態（Ｌレベル）となるよう主制御部２１で制御されている。なお、制御信号ＣＴＬは主制御部２１の出力ポート７０を通して乱数発生基板２８に供給される。 For example, if the gaming state is extremely related to the player's profit, such as when the gaming machine is in a big hit state, the game is in a reset prohibited state (H level), and conversely, a game that does not give the player any particular distrust. If it is in the state, it is controlled by the main control unit 21 so as to be in the reset permission state (L level). The control signal CTL is supplied to the random number generation board 28 through the output port 70 of the main control unit 21.

図６の論理回路６４は、上記の通り構成されているので、制御信号ＣＴＬがＬレベル（リセット許可状態）である場合に限り、異常信号ＥＲがＯＲゲートから出力され、出力された異常信号ＥＲは、主制御部２１のＣＰＵをリセットするべく主制御基板２１に供給される。図５に関して説明した通り、主制御部２１のワンチップマイコンのＸＳＲＳＴ端子には、遅延回路５０で遅延されたシステムリセット信号ＳＹＳも供給されており、異常信号ＥＲとシステムリセット信号ＳＹＳは、負論理ＯＲゲートを経由して、ワンチップマイコンのＸＳＲＳＴ端子に供給される（図６右欄参照）。 Since the logic circuit 64 of FIG. 6 is configured as described above, the abnormal signal ER is output from the OR gate only when the control signal CTL is at the L level (reset permission state), and the output abnormal signal ER is output. Is supplied to the main control board 21 to reset the CPU of the main control unit 21. As described with reference to FIG. 5, the system reset signal SYS delayed by the delay circuit 50 is also supplied to the XSRST terminal of the one-chip microcomputer of the main control unit 21, and the abnormality signal ER and the system reset signal SYS are negative logic. It is supplied to the XSRST terminal of the one-chip microcomputer via the OR gate (see the right column in FIG. 6).

したがって、この実施例では、電源投入時だけでなく、発振器６０や２^１６進カウンタ６１の故障時にも、主制御部２１のＣＰＵが繰り返しリセットされることになり、乱数発生基板２８の異常状態のままで遊技状態が進行することがない。また、例えば、不正遊技者がリップルカウンタ６１の出力値を当選状態の数値に維持したような場合にも、主制御部２１のＣＰＵが繰り返しリセットされて不正遊技を成功させない。なお、制御信号ＣＴＬはプルアップ状態であるので、電源投入後のように、主制御部２１による制御動作が開始されていない状態では、制御信号ＣＴＬはＨレベルであり、ＣＰＵを無意味にリセットさせるおそれはない。 Thus, in this embodiment, not only at power-on of the oscillator 60 and 2 ¹⁶ binary counter 61 to be at fault, will be the CPU of the main control unit 21 is repeatedly reset, the random number generating substrate 28 in the abnormal state The game state does not progress as it is. In addition, for example, even when an unauthorized player maintains the output value of the ripple counter 61 at a winning value, the CPU of the main control unit 21 is repeatedly reset and does not succeed in an unauthorized game. Since the control signal CTL is in the pull-up state, the control signal CTL is at the H level when the control operation by the main control unit 21 is not started as after the power is turned on, and the CPU is reset meaninglessly. There is no fear.

ところで、論理回路６４から出力された異常信号ＥＲは、抵抗及びコンデンサによる遅延回路と、ＮＯＴゲートとを介して、リップルカウンタ６１のクリア端子ＣＬＲに供給されている。したがって、異常信号ＥＲがＬレベルとなるＴＲＳＴの期間に、リップルカウンタ６１の出力がゼロリセットされ、この動作によってカウンタ６１の異常が回復する可能性もある。 Incidentally, the abnormal signal ER output from the logic circuit 64 is supplied to the clear terminal CLR of the ripple counter 61 via a delay circuit including a resistor and a capacitor, and a NOT gate. Therefore, the output of the ripple counter 61 is reset to zero during the TRST period when the abnormal signal ER is at the L level, and the abnormality of the counter 61 may be recovered by this operation.

また、論理回路６４から出力された異常信号ＥＲは、アナログスイッチ６５の制御端子にも供給されている。そして、異常信号ＥＲがＬレベルとなるＴＲＳＴの期間は、アナログスイッチ６５がＯＦＦ状態となり、発振器６０とリップルカウンタ６１への電源電圧Ｖｃｃが遮断される。遮断された電源電圧は、その後、復旧状態となるが、この電源電圧の再投入動作によって発振器６０とリップルカウンタ６１の異常が回復する可能性がある。なお、電源投入後のように、主制御部２１による制御動作が開始されていない状態では、プルアップされている制御信号ＣＴＬはＨレベルであるから、発振器６０及びリップルカウンタ６１への電源電圧Ｖｃｃの供給が遮断されたり、リップルカウンタのカウント動作が禁止されるおそれはない。 The abnormal signal ER output from the logic circuit 64 is also supplied to the control terminal of the analog switch 65. During the TRST period when the abnormal signal ER is at the L level, the analog switch 65 is turned off, and the power supply voltage Vcc to the oscillator 60 and the ripple counter 61 is cut off. The interrupted power supply voltage is then restored, but the power supply voltage re-input operation may recover the abnormality of the oscillator 60 and the ripple counter 61. Since the control signal CTL pulled up is at the H level when the control operation by the main control unit 21 is not started as after the power is turned on, the power supply voltage Vcc to the oscillator 60 and the ripple counter 61 is increased. There is no possibility that the supply of power is interrupted or the count operation of the ripple counter is prohibited.

図８は、電源基板２０の交流入力電圧ＡＣ２４Ｖを一括して遮断→復旧させる実施例を図示したものである。この回路は、図６のように、アナログスイッチ６５を用いた、発振器６０及びリップルカウンタ６１への電源電圧の遮断→復旧する動作に代わる動作をする。 FIG. 8 illustrates an embodiment in which the AC input voltage AC24V of the power supply board 20 is collectively cut off and restored. As shown in FIG. 6, this circuit operates in place of the operation of cutting off and restoring the power supply voltage to the oscillator 60 and the ripple counter 61 using the analog switch 65.

図示の通り、この実施例では、異常信号ＥＲを受けるワンショットマルチバイブレータ６６と、ワンショットマルチバイブレータ６６の出力で開閉制御されるリレー回路６７とが電源基板２０に付加されている。なお、ワンショットマルチバイブレータ６６やリレー回路６７の電源は、バックアップ電源ＢＵその他が利用されるので、それらの素子が交流電圧ＡＣ２４Ｖの遮断によって影響を受けることはない。 As shown in the figure, in this embodiment, a one-shot multivibrator 66 that receives an abnormal signal ER and a relay circuit 67 that is controlled to open and close by the output of the one-shot multivibrator 66 are added to the power supply substrate 20. As the power source for the one-shot multivibrator 66 and the relay circuit 67, the backup power source BU or the like is used, so that these elements are not affected by the interruption of the AC voltage AC24V.

この実施例では、乱数発生基板２８の異常が検出されると、異常信号ＥＲが立ち下がるタイミングで、ワンショットマルチバイブレータ６６から所定幅の遮断パルスＣＵＴが出力され、そのパルス幅の時間だけ交流入力電圧ＡＣ２４Ｖが遮断される。 In this embodiment, when an abnormality of the random number generation board 28 is detected, a cut-off pulse CUT having a predetermined width is output from the one-shot multivibrator 66 at the timing when the abnormality signal ER falls, and AC input is performed for the duration of the pulse width. The voltage AC24V is cut off.

交流入力電圧ＡＣ２４Ｖが遮断されると、所定の遅延時間Ｔ_ＯＦＦ２後に専用ＩＣ４７の電源異常信号ＡＢＮがＬレベルに立ち下がり、主制御部２１と払出制御部２５において最優先（ＮＭＩ）の割込み処理プログラムが起動され、ＣＰＵの汎用レジスタの値がスタック領域に退避される（図１２（ｂ）参照）。そして、退避処理が終わるとバックアップフラグＢＰＦが１にセットされる。なお、スタック領域（ＲＡＭ）がバックアップ電源ＢＵで保護されること、及び、電源異常信号ＡＢＮが立ち下がってから、遅延時間Ｔ_Ｄ＋Ｔ_ＯＦＦ３までの期間（図５（ｃ）参照）は、システムリセット信号ＳＹＳが立ち下がらないよう構成され、図１２（ｂ）のＮＭＩの処理時間が十分に確保されているのは前記した通りである。 When the AC input voltage AC24V is cut off, the power supply abnormality signal ABN of the dedicated IC ₄₇ falls to L level after a predetermined delay time _TOFF2 , and the main control unit 21 and the payout control unit 25 have the highest priority (NMI) interrupt processing program. Is activated, and the value of the general-purpose register of the CPU is saved in the stack area (see FIG. 12B). When the saving process is completed, the backup flag BPF is set to 1. Note that the system is reset during the period (see FIG. _5C ) from when the stack area (RAM) is protected by the backup power supply BU and from when the power supply abnormality signal ABN falls to the delay time T _D + T _OFF3 . As described above, the signal SYS is configured not to fall, and the processing time of the NMI in FIG. 12B is sufficiently secured.

その後、遮断パルスがＨレベルに回復すると、交流入力電源ＡＣ２４Ｖが投入状態となり、電源基板２０から各制御基板に対してシステムリセット信号ＳＹＳが供給されて各ワンチップマイコンのＣＰＵが電源リセットされる。この場合、主制御部２１や払出制御部２５では、メイン処理の最初のタイミングでバックアップフラグＢＰＦの値がチェックされ、もしＢＰＦ＝１であれば、スタック領域に退避されているデータがＣＰＵの汎用レジスタに復帰される（図１２（ａ）参照）。そして、バックアップフラグＢＰＦをゼロにクリアした後に、電源停止前の遊技動作を再開することになる。 Thereafter, when the cutoff pulse recovers to the H level, the AC input power supply AC24V is turned on, the system reset signal SYS is supplied from the power supply board 20 to each control board, and the CPU of each one-chip microcomputer is reset. In this case, the main control unit 21 and the payout control unit 25 check the value of the backup flag BPF at the first timing of the main processing. If BPF = 1, the data saved in the stack area is the general purpose of the CPU. The register is restored (see FIG. 12A). Then, after the backup flag BPF is cleared to zero, the gaming operation before the power stop is resumed.

この実施例の場合にも、電源電圧の遮断→復旧によって発振器６０やリップルカウンタ６１の動作異常が回復する可能性があるので、もし乱数発生基板２８の異常が回復していれば、図１２（ａ）のプログラム処理を経て、遊技動作が正常に再開されることになる。一方、乱数発生基板２８が異常状態のままであれば、電源リセット動作が繰り返されるので、本実施例では、乱数発生基板２８の異常動作を放置したまま遊技状態が進行する弊害はない。 Also in this embodiment, since the abnormal operation of the oscillator 60 and the ripple counter 61 may be recovered by cutting off and restoring the power supply voltage, if the abnormality of the random number generation board 28 is recovered, FIG. Through the program processing of a), the game operation is resumed normally. On the other hand, if the random number generation board 28 remains in an abnormal state, the power reset operation is repeated. Therefore, in this embodiment, there is no adverse effect that the gaming state proceeds while the abnormal operation of the random number generation board 28 is left unattended.

ところで、図９（ａ）は、本実施例の主制御部２１のタイマ割込み動作の一部を示すフローチャートである。主制御部２１のタイマ割込み動作は、例えば２ｍＳ毎に、図１２（ａ）のメイン処理を中断させて開始され、図柄始動口を含む各種のスイッチ信号のＯＮ／ＯＦＦ状態が毎回チェックされる。 FIG. 9A is a flowchart showing a part of the timer interrupt operation of the main control unit 21 of this embodiment. The timer interrupt operation of the main control unit 21 is started, for example, every 2 mS by interrupting the main process of FIG. 12A, and the ON / OFF states of various switch signals including the symbol start port are checked every time.

そして、図柄始動口１５へ遊技球が入賞していた場合には、乱数発生基板２８から乱数値ＲＮＤが取得され、取得した乱数値ＲＮＤに基づいて大当り抽選が実行される。なお、大当り抽選に使用される乱数値ＲＮＤは、図柄始動口１５に遊技球が入賞したタイミングで、ラッチパルスに同期してラッチ６２に取得されたリップルカウンタ６１の値である（図６参照）。また、ラッチ６２に保持された乱数値ＲＮＤは、主制御部２１の入力ポート７１を通して取得される（図６参照）。 If the game ball has won the symbol starting port 15, the random number value RND is acquired from the random number generation board 28, and the big hit lottery is executed based on the acquired random number value RND. The random number value RND used for the big hit lottery is the value of the ripple counter 61 acquired in the latch 62 in synchronization with the latch pulse at the timing when the game ball is won at the symbol start port 15 (see FIG. 6). . Further, the random value RND held in the latch 62 is acquired through the input port 71 of the main control unit 21 (see FIG. 6).

但し、リップルカウンタ６１の値が変化しない異常時には、ＣＰＵが繰り返し自動的にリセットされるので、図９のタイマ割込み処理は、実質的には、何も実行されない。したがって、ラッチ６２の値が、仮に大当り当選値に維持されていたとしても、遊技動作が進行することはない。 However, when the value of the ripple counter 61 does not change, the CPU is automatically reset repeatedly, so that the timer interrupt process of FIG. 9 is not substantially executed. Therefore, even if the value of the latch 62 is maintained at the jackpot winning value, the gaming operation does not proceed.

図１０は、図６の回路を一部変更した別の実施例を示す回路図である。この実施例では異常信号ＥＲは、直接、主制御部２１の入力ポート７２に供給されると共に、ワンチップマイコンのＸＩＮＴ端子に供給されている。 FIG. 10 is a circuit diagram showing another embodiment in which the circuit of FIG. 6 is partially modified. In this embodiment, the abnormality signal ER is directly supplied to the input port 72 of the main control unit 21 and is also supplied to the XINT terminal of the one-chip microcomputer.

ワンチップマイコンの内部では、Ｚ８０ＣＴＣが出力する割込み信号と、ＸＩＮＴ端子から受けた割込み信号とが、負論理ＯＲゲートを通して、ＣＰＵコアの割込み端子ＩＮＴに供給されている。なお、この割込み端子ＩＮＴは、マスク可能な割込み信号(maskable interrupt)を受け付ける入力端子である。また、ＣＴＣ(Counter Timer Circuit)は、主制御部２１における２ｍＳ毎のタイマ割込みを実現するタイマ回路である。 Inside the one-chip microcomputer, the interrupt signal output from the Z80CTC and the interrupt signal received from the XINT terminal are supplied to the interrupt terminal INT of the CPU core through a negative logic OR gate. The interrupt terminal INT is an input terminal that receives a maskable interrupt signal. A CTC (Counter Timer Circuit) is a timer circuit that realizes a timer interrupt every 2 mS in the main control unit 21.

図９（ｂ）は、図１０の回路における割込み処理を説明するフローチャートである。この実施例では、タイマ割込みに混在して、ウォッチドッグタイマ６３による異常割込みが生じる可能性がある。そこで、タイマ割込みの最初に、入力ポート７２の値をチェックして、ウォッチドッグタイマ６３による異常割込みか否かを判定する（ＳＴ１）。そして、ウォッチドッグタイマ６３の出力信号ＲＳＴ１がＨレベルであれば通常の割込み処理を実行するが、出力信号ＲＳＴ１がＬレベルの場合には、異常報知動作を実行する（ＳＴ２）。異常報知動作は、特に限定されないが液晶ディスプレイやスピーカやＬＥＤランプを用いて実行される。 FIG. 9B is a flowchart for explaining interrupt processing in the circuit of FIG. In this embodiment, there is a possibility that an abnormal interruption by the watchdog timer 63 occurs in combination with the timer interruption. Therefore, at the beginning of the timer interrupt, the value of the input port 72 is checked to determine whether or not it is an abnormal interrupt due to the watchdog timer 63 (ST1). When the output signal RST1 of the watchdog timer 63 is at the H level, normal interrupt processing is executed, but when the output signal RST1 is at the L level, an abnormality notification operation is executed (ST2). The abnormality notification operation is performed using a liquid crystal display, a speaker, or an LED lamp, although not particularly limited.

但し、ウォッチドッグタイマ６３が異常信号ＥＲを出力するタイミングでは、発振器６０とリップルカウンタ６１の電源電圧が遮断した後に復旧しているので、乱数発生基板２８の異常が自動回復している可能性がある。そのような場合には、次のタイマ割込み時に異常信号ＥＲがＨレベルとなるので、異常報知は、自動的に停止制御されることになり（ＳＴ３）、遊技動作は問題なく再開される。 However, at the timing when the watchdog timer 63 outputs the abnormality signal ER, since the power supply voltage of the oscillator 60 and the ripple counter 61 is cut off, the abnormality of the random number generation board 28 may be automatically recovered. is there. In such a case, since the abnormality signal ER becomes H level at the next timer interruption, the abnormality notification is automatically stopped and controlled (ST3), and the gaming operation is resumed without any problem.

図１１は、図６の回路を更に変更した別の実施例を示す回路図であり、図８に示す電源基板２０と組み合わせて使用される。また、図１１の回路では、図１０の回路と異なり、発振器６０やリップルカウンタ６１への電源電圧Ｖｃｃの遮断回路６５は設けられていない。一方、図１０の回路と同様、図１１の回路構成でも、ウォッチドッグタイマ６３の出力信号ＲＳＴ１は、主制御部２１の入力ポート７２に供給されると共に、ワンチップマイコンのＸＩＮＴ端子に供給されている。 FIG. 11 is a circuit diagram showing another embodiment in which the circuit of FIG. 6 is further modified, and is used in combination with the power supply board 20 shown in FIG. In addition, unlike the circuit of FIG. 10, the circuit of FIG. 11 is not provided with the cutoff circuit 65 for the power supply voltage Vcc to the oscillator 60 and the ripple counter 61. On the other hand, similarly to the circuit of FIG. 10, in the circuit configuration of FIG. 11, the output signal RST1 of the watchdog timer 63 is supplied to the input port 72 of the main control unit 21 and also to the XINT terminal of the one-chip microcomputer. Yes.

図９（ｃ）は、図１１の回路におけるタイマ割込み処理を説明するフローチャートである。この実施例のステップＳＴ１１とＳＴ１２の処理は、図９（ｂ）のステップＳＴ１とＳＴ２の処理と同様である。但し、異常報知動作（ＳＴ１２）の後には、出力ポート７３から電源基板２０に対して異常信号ＥＲを出力する点が相違する（ＳＴ１３）。 FIG. 9C is a flowchart for explaining timer interrupt processing in the circuit of FIG. The processing in steps ST11 and ST12 in this embodiment is the same as the processing in steps ST1 and ST2 in FIG. 9B. However, after the abnormality notification operation (ST12), an abnormality signal ER is output from the output port 73 to the power supply board 20 (ST13).

ステップＳＴ１３の処理では、異常信号ＥＲを立ち下げるので、電源基板２０のワンショットマルチバイブレータ６６が機能して、交流入力電圧ＡＣ２４Ｖが所定時間だけ遮断状態となる。その後、交流入力電圧ＡＣ２４Ｖが回復した後、各制御基板にはシステムリセット信号ＳＹＳが供給される。 In the process of step ST13, since the abnormal signal ER is lowered, the one-shot multivibrator 66 of the power supply substrate 20 functions and the AC input voltage AC24V is cut off for a predetermined time. Thereafter, after the AC input voltage AC24V is recovered, the system reset signal SYS is supplied to each control board.

したがって、電源の遮断→復旧によって乱数発生基板２８の異常が回復した場合には、遊技動作が正常に再開されることになる。一方、乱数発生基板２８の異常が回復しない場合には、同一のリセット動作が繰り返されることになり、乱数発生基板２８が異常状態のままで遊技動作が進行することが回避される。 Therefore, when the abnormality of the random number generation board 28 is recovered by shutting off and restoring the power source, the game operation is resumed normally. On the other hand, when the abnormality of the random number generation board 28 does not recover, the same reset operation is repeated, and it is avoided that the game operation proceeds while the random number generation board 28 remains in an abnormal state.

以上、本発明の実施例を具体的に説明したが、具体的な記載内容は何ら本発明を限定するものではなく、各種の改変が可能である。特に、具体的に例示した回路構成や回路素子は適宜に変更されるのは勿論である。 Although the embodiments of the present invention have been specifically described above, the specific description content is not intended to limit the present invention, and various modifications can be made. In particular, the circuit configurations and circuit elements specifically illustrated are naturally changed as appropriate.

実施例に示すパチンコ機の斜視図である。It is a perspective view of the pachinko machine shown in an example. 図１のパチンコ機の遊技盤を詳細に図示した正面図である。It is the front view which illustrated in detail the game board of the pachinko machine of FIG. 図１のパチンコ機の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the pachinko machine of FIG. 電源基板の内部回路の一部を図示したものである。A part of internal circuit of a power supply board is illustrated. 電源基板の内部回路の残りの一部を図示すると共に、主制御基板との接続関係を示す回路図である。It is a circuit diagram which shows the remaining part of the internal circuit of a power supply board, and shows the connection relation with a main control board. 乱数発生基板の内部回路を図示すると共に、主制御基板との接続関係を示す回路図である。It is a circuit diagram which shows the internal circuit of a random number generation board, and shows the connection relation with a main control board. ウォッチドッグタイマの動作を説明するタイムチャートである。It is a time chart explaining operation | movement of a watchdog timer. 図４の回路構成の変形例を示す回路図である。FIG. 5 is a circuit diagram showing a modification of the circuit configuration of FIG. 4. 主制御部の割込み動作を説明するフローチャートである。It is a flowchart explaining the interruption operation | movement of a main control part. 図６の回路構成の変形例を示す回路図である。FIG. 7 is a circuit diagram showing a modification of the circuit configuration of FIG. 6. 図６の回路構成の別の変形例を示す回路図である。FIG. 7 is a circuit diagram showing another modification of the circuit configuration of FIG. 6. 主制御部のメイン処理とＮＭＩ割込み処理を説明するフローチャートである。It is a flowchart explaining the main process and NMI interruption process of a main control part.

Explanation of symbols

６０、６１乱数発生部
６３監視回路
６４リセット回路
６０発振器
６１カウンタ
６２ラッチ回路 60, 61 Random number generator 63 Monitoring circuit 64 Reset circuit 60 Oscillator 61 Counter 62 Latch circuit

Claims

A gaming machine that determines whether or not a profit state advantageous to a player is to be generated based on a winning / failing lottery resulting from a predetermined detection state related to a player's movement, and is used for the winning / losing lottery. A random number generation circuit that automatically updates a random number value, a monitoring circuit that monitors automatic update of the random number generation circuit, and a resetting on condition that the gaming machine is in a reset permission state when the monitoring circuit recognizes an abnormality A reset circuit that outputs a signal to the CPU,
The random number generation circuit includes an oscillator that oscillates a clock signal independent of a system clock supplied to the CPU, a counter that receives the clock signal and performs a counting operation, and the counter that is associated with the occurrence of the detection state And a latch circuit for acquiring the count value of
The monitoring circuit includes a self-running oscillation unit that outputs a warning pulse at a predetermined period in a free-running state, and a self-running state of the free-running oscillation unit upon receiving an avoidance signal from the counter before the output timing of the warning pulse. And an avoidance input unit for returning the operation to the initial state,
The reset circuit is configured by a logic circuit that receives the alarm pulse of the monitoring circuit and a permission signal indicating whether or not the reset is permitted, and outputs the alarm pulse as the reset signal if the reset is permitted. A gaming machine characterized by being made.

The gaming machine according to claim 1, wherein the counter is configured by a ripple counter, and the avoidance signal is generated by a most significant bit of the ripple counter.

The gaming machine according to claim 1, wherein the operation of the counter is also reset to an initial state at a timing when the reset signal is output to the CPU.

The gaming machine according to any one of claims 1 to 3, wherein a power supply voltage to the counter and the oscillator is cut off for a short time at a timing when the reset signal is output to the CPU.