JP4450892B2

JP4450892B2 - Analog signal processing circuit, AD converter, semiconductor device tester, and oscilloscope

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Publication number: JP4450892B2
Application number: JP17610599A
Authority: JP
Inventors: 雅之川端
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-06-22
Filing date: 1999-06-22
Publication date: 2010-04-14
Anticipated expiration: 2019-06-22
Also published as: JP2001007660A

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ信号を処理するアナログ信号処理回路に関し、特に、入力インピーダンスの切り替えが可能なアナログ信号処理回路に関する。
【０００２】
【従来の技術】
図１は、従来の差動信号処理回路１０のブロック図を示す。差動信号処理回路１０は、終端抵抗切替部１２、入力バッファ回路１４、差動増幅器１６、レベルシフト部１８およびゲインアンプ２０を備える。終端抵抗切替部１２が、アナログ信号２２（２２ａおよび２２ｂ）を差動で受け取る。終端抵抗切替部１２は、伝送されるアナログ信号２２に応じて、入力インピーダンスを切り替え、インピーダンスを整合する。入力バッファ回路１４は、終端抵抗切替部１２から出力されるアナログ信号２２を受け取り、差動増幅器１６に出力する。差動増幅器１６は、アナログ信号２２ａと２２ｂの差分に比例した電圧信号２４を、レベルシフト部１８に出力する。レベルシフト部１８は、電圧信号２４から所定のオフセット分を取り除いたシフト電圧信号２６を、ゲインアンプ２０に出力する。ゲインアンプ２０は、シフト電圧信号２６の振幅レンジを切り替えて、後段の回路（図示せず）に出力する。
【０００３】
図２は、従来の差動信号処理回路１０の具体的な回路構成を示す。図１と同様に、差動信号処理回路１０は、終端抵抗切替部１２、入力バッファ回路１４、差動増幅器１６、レベルシフト部１８およびゲインアンプ２０を備える。
【０００４】
終端抵抗切替部１２は、切替リレー２８ａ、２８ｂ、および終端抵抗３０ａ、３０ｂを有する。終端抵抗３０ａおよび３０ｂは、低い入力インピーダンスを実現するために設けられ、例えば、共に５０Ωの抵抗値をとる。また、入力バッファ回路１４は、バッファ３２ａおよび３２ｂを有する。バッファ３２ａおよび３２ｂの入力抵抗は、終端抵抗３０ａおよび３０ｂに比して非常に大きく、例えば、それぞれ１ＭΩ程度の抵抗値をとる。差動増幅器１６は、抵抗ｒ（３４ａ、３４ｂ）、抵抗Ｒ（３６ａ、３６ｂ）およびオペアンプ３８を有する。このとき、差動増幅器１６の増幅率は、Ｒ／ｒである。レベルシフト部１８は、差動増幅器１６で増幅された電圧信号２４から、所定のＤＣオフセット分（ＤＣＶ）を取り除く加算回路である。レベルシフト部１８は、シフト電圧信号２６をゲインアンプ２０に出力し、ゲインアンプ２０は、シフト電圧信号２６を増幅して出力する。
【０００５】
上述したとおり、バッファ３２ａおよび３２ｂは、高インピーダンスを有する。従来の差動信号処理回路１０においては、切替リレー２８ａおよび２８ｂを開閉することによって、入力インピーダンスの切り替えを行っていた。
【０００６】
図３は、従来の差動信号処理回路１０における入力インピーダンスの切り替えを説明するための図である。バッファ３２ａは、およそ１ＭΩの入力抵抗を有４８ａを有している。切替リレー２８ａが開いているとき（すなわち、図示される状態のとき）、入力インピーダンスは、高インピーダンス（１ＭΩ）となる。一方、切替リレー２８ａが閉じているとき、抵抗３０ａと抵抗４８ａとが並列接続するので、入力インピーダンスは、低インピーダンス（約５０Ω）となる。このように、従来の差動信号処理回路１０においては、切替リレー２８ａおよび２８ｂにより、伝送路と低抵抗部（５０Ω）とを接続または非接続とすることによって、入力インピーダンスの調整（切り替え）を行っていた。
【０００７】
【発明が解決しようとする課題】
上述したとおり、従来の差動信号処理回路１０は、切替リレー２８ａおよび２８ｂを開閉することによって、入力インピーダンスの調整を行っていた。例えば、特性インピーダンスが高い場合には、切替リレー２８ａおよび２８ｂを開いて、入力インピーダンスを、１ＭΩの高インピーダンスとする。一方、特性インピーダンスが低いときには、切替リレー２８ａおよび２８ｂを閉じて、入力インピーダンスを約５０Ωの低インピーダンスとする。
さらに、デバイスの駆動能力に応じて、入力インピーダンスの調整を行うこともある。例えば、デバイスの出力駆動能力が強く、出力信号周波数が高いときには、後段の経路の入力インピーダンスを約５０Ωの低インピーダンスとする。特に、出力信号周波数が１０ＭＨｚを越えると、インピーダンスを整合させるために、後段の経路入力インピーダンスを低インピーダンスとする必要がある。一方、デバイスの出力駆動能力が弱く、出力信号周波数が低い場合には、後段の経路の入力インピーダンスを１ＭΩの高インピーダンスとする。デバイスの出力信号周波数が低ければ、インピーダンスを整合する必要性に乏しいので、出力駆動能力に関わらず、後段の経路入力インピーダンスを高インピーダンスとしてもよい。
このように、差動信号処理回路１０は、伝送される信号の種類に応じて、入力インピーダンスの調整を行っていた。
【０００８】
高入力インピーダンスを実現するには、ＦＥＴの入力バッファ３２ａ、３２ｂを使用するのが有効である。しかしながら、ＦＥＴの入力バッファ３２ａおよび３２ｂを通る信号は、ＦＥＴの入力−出力特性により、歪特性が劣化するという欠点がある。特に、例えば１０ＭＨｚを超えるような高周波信号が入力バッファ３２ａおよび３２ｂに入力されると、そのような高周波信号は、許容できない程度に歪んでしまうことがある。そのため、高周波までの低歪の性能を確保できるＦＥＴバッファを使用するのが好ましいが、そのようなＦＥＴバッファを形成するのは実際には困難であり、また費用もかかる。従来の差動信号処理回路１０においては、伝送信号が必ずＦＥＴ入力バッファ３２ａ、３２ｂに入力されるので、歪特性を劣化することなく高周波信号を伝送することが困難であった。
【０００９】
そこで本発明は、上記課題を解決することのできるアナログ信号処理回路を提供することを目的とする。また、本発明によるアナログ信号処理回路の原理を、波形ディジタイザ、オシロスコープ、および半導体デバイス試験装置などの機器に応用することも、本発明の目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態は、アナログ信号を処理するアナログ信号処理回路であって、前記アナログ信号が入力される入力端子と、前記入力端子に対して設けられる、所定の入力インピーダンスを有する高インピーダンス入力経路と、前記入力端子に対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った、前記アナログ信号を出力する出力切替部とを備えることを特徴とするアナログ信号処理回路を提供する。第１の形態によるアナログ信号処理回路では、高インピーダンス入力経路と低インピーダンス入力経路の２つの経路を設けることによって、入力インピーダンスの調整を可能としたことを特徴とする。
【００１１】
第１の形態の一つの態様において、前記アナログ信号が差動信号である場合に、アナログ信号処理回路が、前記差動信号を構成する２つの信号が入力される２つの前記入力端子と、前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路、前記低インピーダンス入力経路および前記出力切替部とを備える。高インピーダンス入力経路および低インピーダンス入力経路を差動信号を構成する２つの信号のそれぞれに設けることによって、差動信号においても、入力インピーダンスを調整することが可能となる。
【００１２】
第１の形態の別の態様において、アナログ信号処理回路が、前記入力端子に入力された前記アナログ信号を、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方に供給する入力切替部を備えてもよい。
【００１３】
第１の形態の更に別の態様において、前記高インピーダンス入力経路が、バッファ回路を含む。
【００１４】
第１の形態の更に別の態様において、アナログ信号処理回路が、前記出力切替部に電気的に接続された、所定のインピーダンスを有する定インピーダンス回路を更に備えてもよい。
【００１５】
第１の形態の更に別の態様において、前記低インピーダンス入力経路とアースとを接続する抵抗が設けられ、前記抵抗と、前記定インピーダンス回路における前記所定のインピーダンスとが、前記高インピーダンス入力経路が有する前記入力インピーダンスよりも低いインピーダンスを構成してもよい。
【００１６】
第１の形態の更に別の態様において、アナログ信号処理回路が、前記出力切替部が出力する信号の少なくとも一方から、所定の電圧分を除去するレベルシフト部を更に備えてもよい。
【００１７】
第１の形態の更に別の態様において、前記レベルシフト部は、前記出力切替部が出力する双方の信号から、前記所定の電圧分を除去することができる。
【００１８】
第１の形態の更に別の態様において、前記レベルシフト部は、前記出力切替部が出力する信号の一方のみから、前記所定の電圧分を除去することができる。
【００１９】
第１の形態の更に別の態様において、前記レベルシフト部は、前記出力切替部に電気的に接続された、所定のインピーダンスを有する定インピーダンス回路を含んでもよい。
【００２０】
第１の形態の更に別の態様において、前記バッファ回路の電源電圧が、前記アナログ信号のオフセット電圧に基づいて変動されてもよい。
【００２１】
第１の形態の更に別の態様において、アナログ信号処理回路が、前記レベルシフト部の出力を増幅する増幅器を更に備えてもよい。
【００２２】
また、第１の形態におけるアナログ信号処理回路を利用して、本発明の第２の形態は、差動信号として入力されるアナログ信号を、ディジタル信号に変換するＡＤ変換装置を提供する。このＡＤ変換装置は、前記差動信号を構成する２つの信号が入力される２つの入力端子と、前記入力端子のそれぞれに対して設けられる、所定の入力インピーダンスを有する高インピーダンス入力経路と、前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った、前記アナログ信号を出力する出力切替部と、前記出力切替部から出力される前記アナログ信号の電圧差に基づいて、電圧信号を出力する差動増幅器と、前記電圧信号をディジタル信号に変換するＡＤコンバータとを備えることを特徴とする。ＡＤ変換装置の入力部に、高インピーダンス入力経路および低インピーダンス入力経路の２つの信号経路を設けることによって、ＡＤ変換装置における入力インピーダンスの調整を行うことが可能となる。したがって、このＡＤ変換装置は、信頼性の高いＡ／Ｄ変換を行うことが可能となる。
【００２３】
第２の形態の一つの態様において、ＡＤ変換装置が、前記出力切替部のそれぞれに電気的に接続された、所定のインピーダンスを有する定インピーダンス回路を更に備えてもよい。
【００２４】
第２の形態の別の態様において、前記インピーダンス入力経路とアースとを接続する抵抗が更に設けられ、前記抵抗と、前記定インピーダンス回路における前記所定のインピーダンスとが、前記高インピーダンス入力経路が有する前記入力インピーダンスよりも低いインピーダンスを構成することが好ましい。
【００２５】
また、第１の形態におけるアナログ信号処理回路を利用して、本発明の第３の形態は、前記被試験デバイスから出力されるアナログ信号をディジタル信号に変換する波形ディジタイザと、前記ディジタル信号に基づいて、前記被試験デバイスの良否を測定する測定部とを備えた、被試験デバイスを試験する半導体デバイス試験装置を提供する。この半導体デバイス試験装置において、前記波形ディジタイザが、前記アナログ信号が入力される入力端子と、前記入力端子に対して設けられる、所定の入力インピーダンスを有する高インピーダンス入力経路と、前記入力端子に対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った、前記アナログ信号を出力する出力切替部と、前記出力切替部から出力される前記アナログ信号を、前記ディジタル信号に変換するＡＤコンバータとを有することを特徴とする。第３の形態の半導体デバイス試験装置において、波形ディジタイザの入力部でインピーダンスを整合することが可能となるので、信頼性の高いアナログデバイスの試験が実現可能となる。
【００２６】
第３の形態の一つの態様において、前記波形ディジタイザが、差動信号である前記アナログ信号を構成する２つの信号が入力される２つの前記入力端子と、前記入力端子のそれぞれに対して設けられる、前記高インピーダンス入力経路、前記低インピーダンス入力経路および前記出力切替部と、前記出力切替部から出力される前記アナログ信号の電圧差に基づいて、電圧信号を出力する差動増幅器と、前記電圧信号を前記ディジタル信号に変換するＡＤコンバータとを有する。この波形ディジタイザは、差動で入力されるアナログ信号を、高い信頼性でディジタル信号に変換することができる。
【００２７】
また、第１の形態におけるアナログ信号処理回路を利用して、本発明の第４の形態は、少なくとも１つの接触端子と、前記接触端子に入力される電気信号を伝送する伝送路と、前記伝送路により伝送される前記電気信号が入力される信号入力回路と、前記信号入力回路に入力された前記電気信号を処理する処理部
とを備えるオシロスコープを提供する。このオシロスコープにおいて、前記信号入力回路が、前記電気信号が入力される入力端子と、前記入力端子に対して設けられる、所定の入力インピーダンスを有する高インピーダンス入力経路と、前記入力端子に対して設けられる、前記高インピーダンス入力経路よりも低い入力インピーダンスを有する低インピーダンス入力経路と、前記高インピーダンス入力経路または前記低インピーダンス入力経路のいずれか一方を通った前記電気信号を、前記処理部に出力する出力切替部とを備えることを特徴とする。第１の形態によるアナログ信号処理回路を利用することによって、本発明の第４の形態におけるオシロスコープは、インピーダンスを整合することのできる入力部を有することが可能となる。
【００２８】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００２９】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３０】
図４は、本発明の第１の実施形態による、アナログ信号を処理するアナログ信号処理回路１００を示す。アナログ信号処理回路１００は、信号入力回路７０、レベルシフト部６０、増幅器６２およびゲインアンプ２０を備える。信号入力回路７０は、入力端子５０、入力切替部５２、高インピーダンス入力経路５４、低インピーダンス入力経路５６、および出力切替部５８を有する。入力切替部５２、高インピーダンス入力経路５４、低インピーダンス入力経路５６および出力切替部５８は、入力端子５０に対して設けられている。高インピーダンス入力経路５４は、所定の高いインピーダンスを有する。一方、低インピーダンス入力経路５６は、高インピーダンス入力経路５４よりも低い入力インピーダンスを実現する。高インピーダンス入力経路５４と低インピーダンス入力経路５６とは、互いに並列に設けられる。
【００３１】
入力端子５０に、アナログ信号２２が入力される。入力切替部５２は、入力端子５０に入力されたアナログ信号２２を、高インピーダンス入力経路５４または低インピーダンス入力経路５６のいずれか一方に供給する。例えば、アナログ信号２２を出力するデバイスの駆動能力が弱く、アナログ信号２２が低周波信号である場合、入力切替部５２は、アナログ信号２２を高インピーダンス入力経路５４に供給するのが好ましい。一方、アナログ信号２２を出力するデバイスの駆動能力が強く、アナログ信号２２が高周波信号である場合、入力切替部５２は、アナログ信号２２を低インピーダンス入力経路５６に供給するのが好ましい。
【００３２】
出力切替部５８は、高インピーダンス入力経路５４または低インピーダンス入力経路５６のいずれか一方を通ったアナログ信号２２を出力する。入力切替部５２および出力切替部５８は、協働して、信号経路を選択的に切り替えることができる。すなわち、入力切替部５２がアナログ信号２２を高インピーダンス入力経路５４に供給すると、出力切替部５８は、高インピーダンス入力経路５４を通ったアナログ信号２２を出力する。一方、入力切替部５２がアナログ信号２２を低インピーダンス入力経路５６に供給すると、出力切替部５８は、低インピーダンス入力経路５６を通ったアナログ信号２２を出力する。ここで、低インピーダンス入力経路５６の抵抗成分と、レベルシフト部６０における抵抗成分とが、高インピーダンス入力経路５４の入力インピーダンスよりも低い入力インピーダンスを実現してもよい。
【００３３】
出力切替部５８から出力されたアナログ信号２２は、レベルシフト部６０に供給される。レベルシフト部６０は、アナログ信号２２から、所定の電圧分を除去することができる。例えば、レベルシフト部６０は、差動出力信号のＤＣコモンモード電圧や、出力信号のＤＣオフセット電圧を、アナログ信号２２から除去することができる。このようにして、レベルシフト部６０は、アナログ信号２２から所定のレベルだけシフトしたシフト電圧信号２６を増幅器６２に出力する。増幅器６２は、シフト電圧信号２６を増幅する。さらに、ゲインアンプ２０は、増幅器６２から出力される信号の振幅レンジを切り替えることができる。
【００３４】
以上のように、第１の実施形態によるアナログ信号処理回路１００は、アナログ信号２２の種類に応じて、信号経路を選択的に切り替えるので、インピーダンス整合をとることが可能となる。
【００３５】
図５は、本発明の第２の実施形態による、差動信号であるアナログ信号を処理するアナログ信号処理回路１００を示す。アナログ信号処理回路１００は、２つの信号入力回路７０ａ、７０ｂ、レベルシフト部６０、増幅器６２およびゲインアンプ２０を備える。信号入力回路７０ａは、入力端子５０ａ、入力切替部５２ａ、高インピーダンス入力経路５４ａ、低インピーダンス入力経路５６ａ、および出力切替部５８ａを有する。同様に、信号入力回路７０ｂは、入力端子５０ｂ、入力切替部５２ｂ、高インピーダンス入力経路５４ｂ、低インピーダンス入力経路５６ｂ、および出力切替部５８ｂを有する。入力切替部５２ａ、５２ｂ、高インピーダンス入力経路５４ａ、５４ｂ、低インピーダンス入力経路５６ａ、５６ｂおよび出力切替部５８ａ、５８ｂは、図４に示された入力切替部５２、高インピーダンス入力経路５４、低インピーダンス入力経路５６および出力切替部５８と同一または同様の構成および機能を有する。
【００３６】
入力端子５０ａおよび５０ｂに、差動信号を構成する２つのアナログ信号２２ａおよび２２ｂがそれぞれ入力される。信号入力回路７０ａおよび７０ｂは同様の構成を有するので、以下に、両者を代表して、信号入力回路７０ａの動作について説明する。
【００３７】
入力切替部５２ａは、入力端子５０に入力されたアナログ信号２２ａを、高インピーダンス入力経路５４ａまたは低インピーダンス入力経路５６ａのいずれか一方に供給する。例えば、アナログ信号２２ａを出力するデバイスの駆動能力が弱く、アナログ信号２２ａが低周波信号である場合、入力切替部５２ａは、アナログ信号２２ａを高インピーダンス入力経路５４ａに供給するのが好ましい。一方、アナログ信号２２ａを出力するデバイスの駆動能力が強く、アナログ信号２２ａが高周波信号である場合、入力切替部５２ａは、アナログ信号２２ａを低インピーダンス入力経路５６ａに供給するのが好ましい。
【００３８】
出力切替部５８ａは、高インピーダンス入力経路５４ａまたは低インピーダンス入力経路５６ａのいずれか一方を通ったアナログ信号２２ａを出力する。入力切替部５２ａおよび出力切替部５８ａは、協働して、信号経路を選択的に切り替えることができる。すなわち、入力切替部５２ａがアナログ信号２２ａを高インピーダンス入力経路５４ａに供給すると、出力切替部５８ａは、高インピーダンス入力経路５４ａを通ったアナログ信号２２ａを出力する。一方、入力切替部５２ａがアナログ信号２２ａを低インピーダンス入力経路５６ａに供給すると、出力切替部５８ａは、低インピーダンス入力経路５６ａを通ったアナログ信号２２ａを出力する。ここで、低インピーダンス入力経路５６ａの抵抗成分と、レベルシフト部６０における抵抗成分とが、高インピーダンス入力経路５４ａの入力インピーダンスよりも低い入力インピーダンスを実現してもよい。
【００３９】
同様に、信号入力回路７０ｂにおいても、出力切替部５８ｂが、高インピーダンス入力経路５４ｂまたは低インピーダンス入力経路５６ｂのいずれか一方を通ったアナログ信号２２ｂを出力する。信号入力回路７０ａおよび７０ｂにおいて選択される信号経路は、互いに同一であることが望ましい。
【００４０】
出力切替部５８ａから出力されたアナログ信号２２ａは、レベルシフト部６０に供給される。同様に、出力切替部５８ｂから出力されたアナログ信号２２ｂは、レベルシフト部６０に供給される。レベルシフト部６０は、アナログ信号２２ａおよび２２ｂのそれぞれから、所定の電圧分を除去することができる。例えば、レベルシフト部６０は、差動出力信号のＤＣコモンモード電圧や、出力信号のＤＣオフセット電圧を、アナログ信号２２から除去することができる。アナログ信号２２ａが差動信号の正成分であり、アナログ信号２２ｂが差動信号の負成分であるとき、レベルシフト部６０は、アナログ信号２２ａおよび２２ｂから、差動信号のコモン電圧を取り除いてもよい。また、アナログ信号２２ａがシングルエンド信号であり、アナログ信号２２ｂがグランド信号であるとき、レベルシフト部６０は、アナログ信号２２ａから、オフセット電圧を取り除いてもよい。レベルシフト部６０は、アナログ信号２２ａおよび２２ｂから、所定のレベルをシフトしたシフト電圧信号２６ａおよび２６ｂを出力する。
【００４１】
増幅器６２は、レベルシフト部６０の出力を増幅する。第２の実施形態において、増幅器６２は、シフト電圧信号２６ａおよび２６ｂの差分を増幅して出力する差動増幅器である。ゲインアンプ２０は、増幅器６２から出力される信号の振幅レンジを切り替えることができる。
【００４２】
以上のように、第２の実施形態によるアナログ信号処理回路１００は、差動信号であるアナログ信号２２の種類に応じて、信号経路を選択的に切り替えるので、インピーダンス整合をとることが可能となる。
【００４３】
図６は、本発明の第２の実施形態におけるアナログ信号処理回路１００の具体的な回路の一構成例を示す。アナログ信号処理回路１００は、２つの信号入力回路７０ａ、７０ｂ、レベルシフト部６０、増幅器６２およびゲインアンプ２０を備える。信号入力回路７０ａは、入力端子５０ａ、入力切替部５２ａ、高インピーダンス入力経路５４ａ、低インピーダンス入力経路５６ａ、出力切替部５８ａおよび抵抗８２ａを有する。同様に、信号入力回路７０ｂは、入力端子５０ｂ、入力切替部５２ｂ、高インピーダンス入力経路５４ｂ、低インピーダンス入力経路５６ｂ、出力切替部５８ｂおよび抵抗８２ｂを有する。信号入力回路７０ａおよび７０ｂは同様の構成を有しているので、以下において、両者を代表して、信号入力回路７０ａの構成および動作について説明する。
【００４４】
高インピーダンス入力経路５４ａは、バッファ回路８０ａを含み、このバッファ回路８０ａは、約１ＭΩの入力抵抗を有している。入力切替部５２ａおよび出力切替部５８ａが高インピーダンス入力経路５４ａと接続するとき、入力端子５０ａにおける入力インピーダンスは、高インピーダンスとなる。一方、低インピーダンス入力経路５６ａは、図示される構成においては、直列接続されるインピーダンス成分（抵抗成分）を有しない。この実施例において、低インピーダンス入力経路５６ａに、抵抗値Ｒの抵抗８２ａの一端が接続され、レベルシフト部６０に設けられた抵抗７２ａと抵抗８２ａとが、５０Ωの入力抵抗を実現する。抵抗８２ａの他端は、接地されている。したがって、入力切替部５２ａおよび出力切替部５８ａが低インピーダンス入力経路５６ａと接続するとき、入力端子５０ａにおける入力インピーダンスは、低インピーダンスとなる。入力切替部５２ａおよび出力切替部５８ａは、切替リレーであり、信号伝送経路を切り替える機能を有する。
【００４５】
レベルシフト部６０は、定インピーダンス回路８４ａ、８４ｂ、抵抗７２ｃ、７２ｄ、切替リレー７６および−Ｖoffset供給部７８を有する。定インピーダンス回路８４ａは、抵抗７２ａ、７２ｅ、およびオペアンプ７４ａを含み、所定のインピーダンスを有している。また、定インピーダンス回路８４ｂも同様に、抵抗７２ｂ、７２ｆ、およびオペアンプ７４ｂを含み、所定のインピーダンスを有している。抵抗７２ａ、７２ｂは、抵抗値ｒを有する。上述したように、本実施例においては、低インピーダンス入力経路５６ａに接続された抵抗８２ａ（抵抗値Ｒ）と抵抗７２ａ（抵抗値ｒ）は、５０Ωの入力抵抗（インピーダンス）を実現する。すなわち、ｒとＲは、
ｒ・Ｒ／（ｒ＋Ｒ）＝５０
の関係を満たす。したがって、低インピーダンス入力経路５６ａの抵抗値Ｒは、Ｒ＝ｒ・５０／（ｒ−５０）
に設定される。
【００４６】
入力切替部５２ａおよび出力切替部５８ａが、低インピーダンス入力経路５６ａ側の信号経路を選択することによって、５０Ωの低い入力インピーダンスを実現することができる。ｒ=５０、Ｒ=∞であってもよい。抵抗７２ａの抵抗値ｒが固定である場合、抵抗８２ａの抵抗値Ｒを可変とすることによって、信号経路の入力インピーダンスを任意に変更することが可能となる。このとき、信号経路の入力インピーダンスは５０Ωに限られず、所望の値に設定することができる。
【００４７】
レベルシフト部６０は、信号入力回路７０ａおよび７０ｂから供給されるアナログ信号２２ａおよび２２ｂの少なくとも一方から、所定の電圧分を除去する機能を有する。除去される電圧は、差動信号のコモン電圧や、シングルエンド信号における観測波形中心電圧などがある。以下に、これらの電圧を総称して、オフセット電圧Ｖoffsetと呼ぶ。
【００４８】
アナログ信号２２ａが差動信号の正成分であり、アナログ信号２２ｂが差動信号の負成分であるとき、レベルシフト部６０は、アナログ信号２２ａおよび２２ｂの双方から、差動信号のコモン電圧を除去することができる。このとき、−Ｖoffset供給部７８において、Ｖoffsetが差動出力のＤＣコモン電圧に設定され、切替リレー７６が、−Ｖoffset供給部７８側に切り替えられる。
【００４９】
また、アナログ信号２２ａがシングルエンド信号であり、アナログ信号２２ｂがグランド信号であるとき、レベルシフト部６０は、アナログ信号２２ａのみから、観測波形が０Ｖを中心に動作するように、観測波形中心電圧を除去することができる。このとき、−Ｖoffset供給部７８において、Ｖoffsetが観測波形中心電圧に設定される。また、グランド信号のレベルをシフトする必要がないので、切替リレー７６が、アース側に切り替えられる。
【００５０】
オペアンプ７４ａおよび７４ｂは、レベルシフトされたシフト電圧信号２６ａおよび２６ｂを出力する。前述したように、アナログ信号２２ｂがグランド信号であるとき、シフト電圧信号２６ｂは、レベルシフトされていなくてもよい。シフト電圧信号２６ａおよび２６ｂは、後段の増幅器６２に入力される。本実施例では、増幅器６２は、図２において示された差動増幅器１６であってよい。増幅器６２は、シフト電圧信号２６ａおよび２６ｂの差分を増幅した増幅信号６４を出力する。さらに、ゲインアンプ２０は、増幅信号６４の振幅レンジを切り替えることができる。
【００５１】
図７（ａ）は、アナログ信号２２ａが差動信号の正成分であり、アナログ信号２２ｂが差動信号の負成分であるときの、アナログ信号２２ａおよび２２ｂの信号波形を示す。図示されるように、差動信号２２ａおよび２２ｂの双方に、ＤＣコモン電圧であるオフセット電圧Ｖoffsetが加えられている。
【００５２】
図７（ｂ）は、図７（ａ）に示されるアナログ信号２２ａおよび２２ｂから、所定の電圧Ｖoffset（コモン電圧）が除去され、増幅器６２から出力された増幅信号６４の信号波形を示す。この例において、増幅信号６４の増幅率は１である。オフセット電圧Ｖoffsetを取り除いた結果、増幅信号６４が、０Ｖを中心とした信号波形を有するようになった。
【００５３】
図７（ｃ）は、アナログ信号２２ａがシングルエンド信号であり、アナログ信号２２ｂがグランド信号であるときの、アナログ信号２２ａおよび２２ｂの信号波形を示す。アナログ信号２２ａに、所定のオフセット電圧Ｖoffsetが加えられている。アナログ信号２２ｂは、０Ｖに固定されている。
【００５４】
図７（ｄ）は、図７（ｃ）に示されるアナログ信号２２ａから、所定の電圧Ｖoffset（観測波形中心電圧）が除去され、増幅器６４から出力された増幅信号６４の信号波形を示す。オフセット電圧Ｖoffsetを取り除いた結果、増幅信号６４が、０Ｖを中心とした信号波形を有するようになった。
【００５５】
図８は、図６に示された信号入力回路７０ａの変形実施例を示す。この信号入力回路７０ａは、図６に示された信号入力回路７０ａと異なり、入力切替部５２ａを有しない。高インピーダンス入力経路５４ａは、入力バッファ回路８０ａを含む。この変形実施例における出力切替部５８ａが、高インピーダンス入力経路５４ａまたは低インピーダンス入力経路５６ａを選択的に切り替えることにより、図６に示された信号入力回路７０ａと同様の機能を実現することが可能となる。出力切替部５８ａが低インピーダンス入力経路５６ａ側に閉じる場合に、抵抗８２ａと抵抗７２ａとが、例えば５０Ωの低抵抗を形成することが好ましい。
【００５６】
図９は、本発明の第２の実施形態におけるアナログ信号処理回路１００の具体的な回路図の変形例を示す。アナログ信号処理回路１００は、信号入力回路７０ａ、７０ｂ、レベルシフト部６０、増幅器６２およびゲインアンプ２０を備える。信号入力回路７０ａは、バッファ回路８０ａを含み、信号入力回路７０ｂは、バッファ回路８０ｂを含む。レベルシフト部６０は、−Ｖｐoffset供給部７８ａ、−Ｖｎoffset供給部７８ｂ、抵抗７２ｃ、７２ｄ、定インピーダンス回路８４ａ、８４ｂを有する。図９において図６における符号と同一の符号が付された構成は、図６における対応する構成と同一または同様の構成を有する。図９に示された変形例において、以下に、図６に示されたアナログ信号処理回路１００と異なる点について説明する。
【００５７】
信号入力回路７０ａにおけるバッファ回路８０ａは、正および負の電源電圧により駆動される。信号入力回路７０ｂにおけるバッファ回路８０ｂも、同様に、正および負の電源電圧により駆動される。例えば、通常の状態において、正の電源電圧は、＋５Ｖであり、負の電源電圧は、−５Ｖである。
【００５８】
この変形例においては、アナログ信号２２ａおよび２２ｂを０Ｖ中心の信号波形とするために、−Ｖｐoffset供給部７８ａおよび−Ｖｎoffset供給部７８ｂがそれぞれ設けられる。図６に示される実施例においては、アナログ信号２２ａおよび２２ｂの電圧をシフトさせるために、１つの−Ｖoffset供給部７８が設けられていた。これに対して、図９に示される変形例においては、アナログ信号２２ａおよび２２ｂのそれぞれに対して、−Ｖｐoffset供給部７８ａおよび−Ｖｎoffset供給部７８ｂを独立して設けたことを一つの特徴としている。−Ｖｐoffset供給部７８ａおよび−Ｖｎoffset供給部７８ｂを独立して設けることにより、アナログ信号２２ａおよびアナログ信号２２ｂのそれぞれのオフセット電圧を、独立して取り除くことも可能となる。
【００５９】
更に、図９に示されたアナログ信号処理回路１００においては、バッファ回路８０ａおよび８０ｂの電源電圧を調整することも一つの特徴としている。具体的には、バッファ回路８０ａに供給される正の電源電圧ＶＰＰおよび負の電源電圧ＶＰＭは、以下のように調整される。
【００６０】
ＶＰＰ＝＋５Ｖ＋Ｖｐoffset
ＶＰＭ＝−５Ｖ＋Ｖｐoffset
同様に、バッファ回路８０ｂに供給される正の電源電圧ＶＮＰおよび負の電源電圧ＶＮＭは、以下のように調整される。
【００６１】
ＶＮＰ＝＋５Ｖ＋Ｖｎoffset
ＶＮＭ＝−５Ｖ＋Ｖｎoffset
以上のように、オフセット電圧（ＶｐoffsetおよびＶｎoffset）に連動して電源電圧を調整することによって、バッファ回路８０ａおよび８０ｂが、最適な動作電圧を中心に駆動されることが可能となる。
【００６２】
図１０は、図９に示されたアナログ信号処理回路１００に、電源電圧（ＶＰＰ、ＶＰＭ、ＶＮＰ、ＶＮＭ）およびオフセット電圧（Ｖｐoffset、Ｖｎoffset）を供給する電圧供給回路９０の一つの実施例を示す。電圧供給回路９０は、ＤＡＣ（ディジタル／アナログコンバータ）９２、保護回路１４４、ポジティブ差動信号用電源電圧供給部１４０ａ、ネガティブ差動信号用電源電圧供給部１４０ｂ、オフセット電圧供給部１４２、およびアース切替部１３０を備える。ＤＡＣ９２は、電圧のシフト量を指定するディジタルの電圧シフト信号を受け取り、アナログの電圧シフト信号を出力する。
【００６３】
オフセット電圧供給部１４２は、フィルタ１４６、アース切替部１２８および出力端子１３２、１３４を有する。フィルタ１４６は、抵抗１２０、１２４、オペアンプ１２２、キャパシタンス１２６を含み、アクティブフィルタを構成する。フィルタ１４６において、抵抗１２０がオペアンプ１２２の負入力に接続されている。オペアンプ１２２の正入力は、接地されている。オペアンプ１２２の出力は、並列接続した抵抗１２４およびキャパシタンス１２６により負帰還される。オペアンプ１２２の出力は、出力端子１３２と、アース切替部１２８の一つの入力端子に接続される。したがって、フィルタ１４６でフィルタ処理された電圧シフト信号が、出力端子１３２と、アース切替部１２８の一つの入力端子に供給される。アース切替部１２８は、オペアンプ１２２の出力またはアース電位のいずれか一方を、出力端子１３４に供給する。
【００６４】
この結果、出力端子１３２には、オフセット電圧Ｖｐoffsetが供給され、出力端子１３４には、オフセット電圧Ｖｎoffsetが供給される。Ｖｎoffsetは、Ｖｐoffsetと等しいか、又はアース電位である。図９を参照して、オフセット電圧Ｖｐoffsetは、出力端子１３２から−Ｖｐoffset供給部７８ａに供給され、オフセット電圧Ｖｎoffsetは、出力端子１３４から−Ｖｎoffset供給部７８ｂに供給される。
【００６５】
保護回路１４４は、抵抗９４とツェナーダイオード部９６を有する。ツェナーダイオード部９６は、互いに反対向きのツェナーダイオードにより構成され、一端がアースに接続される。
【００６６】
ポジティブ差動信号用電源電圧供給部１４０ａは、フィルタ１４８ａ、電圧フォロワ１０４ａ、ツェナーダイオード１０６ａ、１０８ａ、定電流回路１１０ａ、バッファ１５０ａ、１５２ａ、および出力端子１１２、１１４を有する。フィルタ１４８ａは、抵抗９８ａとキャパシタンス１０２ａを有し、パッシブフィルタを構成する。同様に、ネガティブ差動信号用電源電圧供給部１４０ｂは、フィルタ１４８ｂ、電圧フォロワ１０４ｂ、ツェナーダイオード１０６ｂ、１０８ｂ、定電流回路１１０ｂ、バッファ１５０ｂ、１５２ｂ、および出力端子１１６、１１８を有する。フィルタ１４８ｂは、抵抗９８ｂとキャパシタンス１０２ｂを有し、パッシブフィルタを構成する。
【００６７】
フィルタ１４８ａの出力は、電圧フォロワ１０４ａの正入力に接続される。また、ツェナーダイオード１０６ａおよび１０８ａは、同じ向きで直列接続され、電圧フォロワ１０４ａの出力が、ツェナーダイオード１０６ａおよび１０８ａを結ぶ伝送線路に接続される。定電流回路１１０ａが、ツェナーダイオード１０６ａに対して、逆方向の電流を供給する。ツェナーダイオード１０６ａおよび１０８ａの接続の両端には、バッファ１５０ａおよび１５２ａがそれぞれ接続される。バッファ１５０ａおよび１５２ａは、それぞれ出力端子１１２および１１４に、電源電圧ＶＰＰおよびＶＰＭを供給する。図９を参照して、ＶＰＰは、バッファ回路８０ａに正の電源電圧として供給され、ＶＰＭは、負の電源電圧として供給される。
【００６８】
ネガティブ差動信号用電源電圧供給部１４０ｂも、ポジティブ差動信号用電源電圧供給部１４０ａと同一または同様の機能および構成を有する。ネガティブ差動信号用電源電圧供給部１４０ｂの前段には、切替部１３０が設けられている。切替部１３０の一方の入力端子は、保護回路１４４を介してＤＡＣ９２に接続され、他方の入力端子は、グランドに接地されている。切替部１３０は、前述した切替部１２８と連動して動作する。すなわち、切替部１２８が接続をグランド入力端子側に切り替えるときには、切替部１３０も接続をグランド入力端子側に切り替え、切替部１２８が接続を他方の入力端子に切り替えるときには、切替部１３０も接続を他方の入力端子に切り替える。ポジティブ差動信号用電源電圧供給部１４０ａに関して説明したように、ネガティブ差動信号用電源電圧供給部１４０ｂにおいても、出力端子１１６および１１８に、電源電圧ＶＮＰおよびＶＮＭのそれぞれが供給される。図９を参照して、ＶＮＰは、バッファ回路８０ｂに正の電源電圧として供給され、ＶＮＰは、負の電源電圧として供給される。
【００６９】
図１１は、図１０に示された電圧供給回路９０の別の変形例を示す。この変形例においては、オフセット電圧Ｖｐoffsetおよび電源電圧ＶＰＰ、ＶＰＭを生成する電圧生成回路と、オフセット電圧Ｖｎoffsetおよび電源電圧ＶＮＰ、ＶＮＭを生成する電圧生成回路とが、独立した構成を有している。この電圧供給回路９０は、ＤＡＣ９２ａ、９２ｂ、ポジティブ差動信号用電源電圧供給部１４０ａ、ネガティブ差動信号用電源電圧供給部１４０ｂ、保護回路１４４ａ、１４４ｂ、およびフィルタ１４６ａ、１４６ｂを備える。ポジティブ差動信号用電源電圧供給部１４０は、フィルタ１４８ａ、電圧フォロワ１０４ａ、ツェナーダイオード１０６ａ、１０８ａ、定電流回路１１０ａ、バッファ１５０ａ、１５２ａ、および出力端子１１２、１１４を有する。同様に、ネガティブ差動信号用電源電圧供給部１４０ｂは、フィルタ１４８ｂ、電圧フォロワ１０４ｂ、ツェナーダイオード１０６ｂ、１０８ｂ、定電流回路１１０ｂ、バッファ１５０ｂ、１５２ｂ、および出力端子１１６、１１８を有する。図１１において、図１０で付された符号と同一または同様の符号が付された構成は、図１０において対応する構成と同一または同様の構成である。
【００７０】
ＤＡＣ９２ａは、ポジティブ差動信号用のディジタルの電圧シフト信号を受け取り、アナログのポジティブ電圧シフト信号を出力する。一方、ＤＡＣ９２ｂは、ネガティブ差動信号用のディジタルの電圧シフト信号を受け取り、アナログのネガティブ電圧シフト信号を出力する。このように、電圧供給部９０には、ポジティブ差動信号用およびネガティブ差動信号用の電圧シフト信号が独立して供給され、その結果、オフセット電圧Ｖｐoffsetおよび電源電圧ＶＰＰ、ＶＰＭと、オフセット電圧Ｖｎoffsetおよび電源電圧ＶＮＰ、ＶＮＭとが独立して生成されることが可能となる。独立して生成されたＶｐoffset、ＶＰＰ、ＶＰＭと、Ｖｎoffset、ＶＮＰ、ＶＮＭは、それぞれ独立して、図９に示されたアナログ信号処理回路１００に供給される。
【００７１】
以下に、これまで説明してきたアナログ信号処理回路１００を応用した発明について説明する。
【００７２】
図１２は、被試験デバイス２１０を試験する半導体デバイス試験装置２００のブロック図を示す。半導体デバイス試験装置２００は、試験信号発生器２０２、信号入出力部２０４、波形ディジタイザ２０６、および測定部２０８を備える。試験中、被試験デバイス２１０は、信号入出力部２０４に電気的に接続される。被試験デバイス２１０がＩＣパッケージに実装されている場合、信号入出力部２０４は、デバイスのピンと電気的に接続する。この実施例において、被試験デバイス２１０は、アナログ回路であってよい。
【００７３】
試験信号発生器２０２は、被試験デバイス２１０に入力する試験信号を生成する。試験信号発生器２０２は、試験項目に応じて、任意の試験信号を生成することができる。信号入出力部２０４は、試験信号を受け取り、試験信号を被試験デバイス２１０に供給する。被試験デバイス２１０は、試験信号に基づいて、出力結果となるアナログ信号を出力する。出力されたアナログ信号は、信号入出力部２０４を介して、波形ディジタイザ２０６に供給される。波形ディジタイザ２０６は、アナログ信号をディジタル信号に変換し、測定部２０８に出力する。測定部２０８は、ディジタル信号に基づいて、被試験デバイス２１０の良否を測定する。具体的には、測定部２０８は、正常なデバイスの応答として期待される期待値と、波形ディジタイザ２０６から供給されるディジタル信号とを比較することにより、被試験デバイス２１０の良否を判定することができる。
図１２においては、被試験デバイス２１０に、試験信号発生器２０２で生成された試験信号が入力されているが、被試験デバイス２１０には、必ずしも試験信号が入力されなくてもよい。被試験デバイス２１０に試験信号が入力されるか否かは、被試験デバイス２１０の種類に依存する。例えば、被試験デバイス２１０が発振器を有するアナログ素子である場合、被試験デバイス２１０は、試験開始時にセットアップされ、その後、アナログ信号を出力することができる。
【００７４】
図１３は、図１２に示された半導体デバイス試験装置２００が有する波形ディジタイザ２０６の一実施例を示す。波形ディジタイザ２０６は、ＡＤ（アナログ／ディジタル）変換装置２２０、波形メモリ２２８およびクロック発生器２２６を備える。ＡＤ変換装置２２０は、アナログ信号処理回路１００、アンチエイリアジングローパスフィルタ２２２およびＡＤコンバータ２２４を有する。アンチエイリアジングローパスフィルタ２２２は、解析アナログ信号の帯域をナイキスト周波数以内に制限するために設けられるＡＤコンバータ前置フィルタである。この実施例においては、アナログ信号処理回路１００に差動信号であるアナログ信号（２２ａ、２２ｂ）が入力されているが、別の実施例においては、アナログ信号は、差動信号でなくてもよい。
【００７５】
アナログ信号処理回路１００は、図４から１１に関連して説明したアナログ信号処理回路１００に相当し、アナログ信号処理回路１００に関する詳細な説明については省略する。アナログ信号処理回路１００は、差動信号を構成する２つのアナログ信号２２ａおよび２２ｂの電圧差に基づいて、その電圧差に関連するアナログの電圧信号を出力する。電圧信号は、アンチエイリアジングローパスフィルタ２２２に入力される。アンチエイリアジングローパスフィルタ２２２は、電圧信号の帯域をナイキスト周波数以内に制限する。帯域を制限された電圧信号は、ＡＤコンバータ２２４に供給される。ＡＤコンバータ２２４は、電圧信号をディジタル信号に変換する。このようにして、ＡＤ変換装置２２０は、アナログ信号（２２ａ、２２ｂ）をディジタル信号に変換することができる。
【００７６】
クロック発生器２２６が、ＡＤコンバータ２２４および波形メモリ２２８の動作を制御する。ＡＤコンバータ２２４は、クロック発生器２２６から供給されるクロックに同期して、アナログ信号のサンプリングを行い、また、波形メモリ２２８は、クロックに同期して、変換されたディジタル信号（データ）を格納する。図１２に示された半導体デバイス試験装置２００において、格納されたディジタルデータは、後段の測定部２０８に読み出される。
【００７７】
図１４は、対象物の電気に関する量を表示または測定するオシロスコープ２４０を示す。オシロスコープ２４０は、オシロスコープ本体２４２、接触端子２４４ａ、２４４ｂおよび伝送路２４６を備える。オシロスコープ２４２は、信号入力回路７０、処理部２５０および表示部２５２を有する。本実施例において、接触端子（２４４ａ、２４４ｂ）は２つ設けられているが、他の実施例においては、接触端子は、１つまたは３つ以上設けられてもよい。また、接触端子（２４４ａ、２４４ｂ）は、定インピーダンスの導体により形成されるのが好ましい。
【００７８】
本実施例において、例えば、接触端子２４４ａが対象物の測定点に接触し、接触端子２４４ｂが接地される。伝送路２４６は、接触端子２４４ａおよび２４４ｂに入力される電気信号を、オシロスコープ本体２４２に伝送する。このとき、伝送路２４６は、同軸ケーブルであるのが好ましい。
【００７９】
電気信号は、差動で信号入力回路７０に入力される。信号入力回路７０は、図４から１１に関連して説明した信号入力回路７０に相当し、信号入力回路７０に関する詳細な説明については省略する。この実施例においては、信号入力回路７０は、２つの信号入力回路７０ａおよび７０ｂを含む。
【００８０】
信号入力回路７０の出力は、処理部２５０に供給される。処理部２５０は、入力部に、図６に示された定インピーダンス回路８４ａおよび８４ｂを有するレベルシフト部６０を有するのが好ましい。処理部２５０は、信号入力回路７０から出力された電気信号を処理する。例えば、処理部２５０は、表示部２５２において電圧波形を表示するための処理を行う。表示部２５２は、処理部２５０から送られる信号に基づいて、電圧波形などを表示することができる。
【００８１】
以上、図１２〜１４に関連して、本発明によるアナログ信号処理回路１００を応用した実施例について説明したが、他の機器等にも応用することが可能である。本発明によるアナログ信号処理回路１００は、入力インピーダンスを好適に変更することを可能とすることを一つの特徴とし、各種信号伝送路の入力部に設けられることが可能である。
【００８２】
上記説明から明らかなように、本発明によれば、入力インピーダンスを可変とするアナログ信号処理回路１００を提供することができる。また、本発明によれば、そのようなアナログ信号処理回路１００を組み込んだＡＤ変換装置、オシロスコープなどの機器を提供することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれることが、特許請求の範囲の記載から明らかである。
【００８３】
【発明の効果】
本発明によると、入力インピーダンスを変更することが可能なアナログ信号処理回路を提供することができる、という効果を奏する。
【図面の簡単な説明】
【図１】従来の差動信号処理回路１０のブロック図を示す。
【図２】従来の差動信号処理回路１０の具体的な回路構成を示す。
【図３】従来の差動信号処理回路１０において行われていたインピーダンスの切り替えを説明するための図である。
【図４】本発明の第１の実施形態による、アナログ信号を処理するアナログ信号処理回路１００を示す。
【図５】本発明の第２の実施形態による、差動信号であるアナログ信号を処理するアナログ信号処理回路１００を示す。
【図６】本発明の第２の実施形態におけるアナログ信号処理回路１００の具体的な回路図の一例を示す。
【図７】（ａ）は、アナログ信号２２ａおよび２２ｂの信号波形を示し、（ｂ）は、（ａ）に示されるアナログ信号２２ａおよび２２ｂに基づいて出力された増幅信号６４の信号波形を示し、（ｃ）は、アナログ信号２２ａおよび２２ｂの信号波形を示し、（ｄ）は、（ｃ）に示されるアナログ信号２２ａに基づいて出力された増幅信号６４の信号波形を示す。
【図８】図６に示された信号入力回路７０ａの変形実施例を示す。
【図９】本発明の第２の実施形態におけるアナログ信号処理回路１００の具体的な回路図の変形例を示す。
【図１０】図９に示されたアナログ信号処理回路１００に、電源電圧（ＶＰＰ、ＶＰＭ、ＶＮＰ、ＶＮＭ）およびオフセット電圧（Ｖｐoffset、Ｖｎoffset）を供給する電圧供給回路９０の一つの実施例を示す。
【図１１】図１０に示された電圧供給回路９０の別の変形例を示す。
【図１２】被試験デバイス２１０を試験する半導体デバイス試験装置２００のブロック図を示す。
【図１３】図１２に示された半導体デバイス試験装置２００が有する波形ディジタイザ２０６の一実施例を示す。
【図１４】対象物の電気に関する量を表示または測定するオシロスコープ２４０を示す。
【符号の説明】
１０・・・差動信号処理回路、１２・・・終端抵抗切替部、１４・・・入力バッファ回路、１６・・・差動増幅器、１８・・・レベルシフト部、２０・・・ゲインアンプ、２２、２２ａ、２２ｂ・・・アナログ信号、２４・・・電圧信号、２６、２６ａ、２６ｂ・・・シフト電圧信号、２８ａ、２８ｂ・・・切替リレー、３０ａ、３０ｂ・・・終端抵抗、３２ａ、３２ｂ・・・バッファ、３４ａ、３４ｂ、３６ａ、３６ｂ・・・抵抗、３８、４０・・・オペアンプ、４８ａ・・・入力抵抗、５０、５０ａ、５０ｂ・・・入力端子、５２、５２ａ、５２ｂ・・・入力切替部、５４、５４ａ、５４ｂ・・・高インピーダンス入力経路、５６、５６ａ、５６ｂ・・・低インピーダンス入力経路、５８、５８ａ、５８ｂ・・・出力切替部、６０・・・レベルシフト部、６２・・・増幅器、６４・・・増幅信号、７０、７０ａ、７０ｂ・・・信号入力回路、７２ａ、７２ｂ、７２ｃ、７２ｄ、７２ｅ、７２ｆ・・・抵抗、７４ａ、７４ｂ・・・オペアンプ、７６・・・切替リレー、７８・・・−Ｖoffset供給部、７８ａ・・・Ｖｐoffset供給部、７８ｂ・・・Ｖｎoffset供給部、８０ａ、８０ｂ・・・バッファ回路、８２ａ、８２ｂ・・・抵抗、８４ａ、８４ｂ・・・定インピーダンス回路、９０・・・電圧供給回路、９２・・・ＤＡＣ（ディジタル／アナログコンバータ）、９４・・・抵抗、９６・・・ツェナーダイオード部、９８ａ、９８ｂ・・・抵抗、１００・・・アナログ信号処理回路、１０２ａ、１０２ｂ・・・キャパシタンス、１０４ａ、１０４ｂ・・・電圧フォロワ、１０６ａ、１０６ｂ、１０８ａ、１０８ｂ・・・ツェナーダイオード、１１０ａ、１１０ｂ・・・定電流回路、１１２、１１４、１１６、１１８・・・出力端子、１２０、１２４・・・抵抗、１２２・・・オペアンプ、１２６・・・キャパシタンス、１２８・・・アース切替部、１３０・・・アース切替部、１３２、１３４・・・出力端子、１４０ａ・・・ポジティブ差動信号用電源電圧供給部、１４０ｂ・・・ネガティブ差動信号用電源電圧供給部、１４２・・・オフセット電圧供給部、１４４、１４４ａ、１４４ｂ・・・保護回路、１４６、１４６ａ、１４６ｂ・・・フィルタ、１４８ａ、１４８ｂ・・・フィルタ、１５０ａ、１５０ｂ、１５２ａ、１５２ｂ・・・バッファ、２００・・・半導体デバイス試験装置、２０２・・・試験信号発生器、２０４・・・信号入出力部、２０６・・・波形ディジタイザ、２０８・・・測定部、２１０・・・被試験デバイス、２２０・・・ＡＤ（アナログ／ディジタル）変換装置、２２２・・・アンチエイリアジングローパスフィルタ、２２４・・・ＡＤコンバータ、２２６・・・クロック発生器、２２８・・・波形メモリ、２４０・・・オシロスコープ、２４２・・・オシロスコープ本体、２４４ａ、２４４ｂ・・・接触端子、２４６・・・伝送路、２５０・・・処理部、２５２・・・表示部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an analog signal processing circuit for processing an analog signal, and more particularly to an analog signal processing circuit capable of switching input impedance.
[0002]
[Prior art]
FIG. 1 shows a block diagram of a conventional differential signal processing circuit 10. The differential signal processing circuit 10 includes a termination resistance switching unit 12, an input buffer circuit 14, a differential amplifier 16, a level shift unit 18, and a gain amplifier 20. The termination resistance switching unit 12 receives the analog signal 22 (22a and 22b) differentially. The termination resistance switching unit 12 switches the input impedance in accordance with the transmitted analog signal 22 and matches the impedance. The input buffer circuit 14 receives the analog signal 22 output from the termination resistance switching unit 12 and outputs the analog signal 22 to the differential amplifier 16. The differential amplifier 16 outputs a voltage signal 24 proportional to the difference between the analog signals 22 a and 22 b to the level shift unit 18. The level shift unit 18 outputs a shift voltage signal 26 obtained by removing a predetermined offset from the voltage signal 24 to the gain amplifier 20. The gain amplifier 20 switches the amplitude range of the shift voltage signal 26 and outputs it to a subsequent circuit (not shown).
[0003]
FIG. 2 shows a specific circuit configuration of the conventional differential signal processing circuit 10. Similar to FIG. 1, the differential signal processing circuit 10 includes a termination resistor switching unit 12, an input buffer circuit 14, a differential amplifier 16, a level shift unit 18, and a gain amplifier 20.
[0004]
The termination resistance switching unit 12 includes switching relays 28a and 28b and termination resistors 30a and 30b. The termination resistors 30a and 30b are provided to realize a low input impedance, and both have a resistance value of 50Ω, for example. The input buffer circuit 14 includes buffers 32a and 32b. The input resistances of the buffers 32a and 32b are very large as compared with the termination resistors 30a and 30b, and each has a resistance value of about 1 MΩ, for example. The differential amplifier 16 includes a resistor r (34a, 34b), a resistor R (36a, 36b), and an operational amplifier 38. At this time, the amplification factor of the differential amplifier 16 is R / r. The level shift unit 18 is an addition circuit that removes a predetermined DC offset (DCV) from the voltage signal 24 amplified by the differential amplifier 16. The level shift unit 18 outputs the shift voltage signal 26 to the gain amplifier 20, and the gain amplifier 20 amplifies and outputs the shift voltage signal 26.
[0005]
As described above, the buffers 32a and 32b have high impedance. In the conventional differential signal processing circuit 10, the input impedance is switched by opening and closing the switching relays 28a and 28b.
[0006]
FIG. 3 is a diagram for explaining switching of input impedance in the conventional differential signal processing circuit 10. The buffer 32a has an input resistance of about 1 MΩ and 48a. When the switching relay 28a is open (that is, in the state shown in the figure), the input impedance is high impedance (1 MΩ). On the other hand, when the switching relay 28a is closed, the resistor 30a and the resistor 48a are connected in parallel, so that the input impedance is low impedance (about 50Ω). As described above, in the conventional differential signal processing circuit 10, the input impedance is adjusted (switched) by connecting or disconnecting the transmission line and the low resistance portion (50Ω) by the switching relays 28 a and 28 b. I was going.
[0007]
[Problems to be solved by the invention]
As described above, the conventional differential signal processing circuit 10 adjusts the input impedance by opening and closing the switching relays 28a and 28b. For example, when the characteristic impedance is high, the switching relays 28a and 28b are opened, and the input impedance is set to a high impedance of 1 MΩ. On the other hand, when the characteristic impedance is low, the switching relays 28a and 28b are closed, and the input impedance is set to a low impedance of about 50Ω.
Furthermore, the input impedance may be adjusted according to the drive capability of the device. For example, when the output driving capability of the device is strong and the output signal frequency is high, the input impedance of the subsequent path is set to a low impedance of about 50Ω. In particular, when the output signal frequency exceeds 10 MHz, the subsequent path input impedance needs to be low impedance in order to match the impedance. On the other hand, when the output drive capability of the device is weak and the output signal frequency is low, the input impedance of the subsequent path is set to a high impedance of 1 MΩ. If the output signal frequency of the device is low, it is not necessary to match the impedance. Therefore, the path input impedance at the subsequent stage may be set to a high impedance regardless of the output drive capability.
As described above, the differential signal processing circuit 10 adjusts the input impedance in accordance with the type of signal to be transmitted.
[0008]
In order to realize a high input impedance, it is effective to use FET input buffers 32a and 32b. However, the signal passing through the input buffers 32a and 32b of the FET has a drawback that the distortion characteristic is deteriorated due to the input-output characteristic of the FET. In particular, when a high-frequency signal exceeding 10 MHz, for example, is input to the input buffers 32a and 32b, such a high-frequency signal may be unacceptably distorted. For this reason, it is preferable to use an FET buffer that can ensure the performance of low distortion up to a high frequency, but it is actually difficult and expensive to form such an FET buffer. In the conventional differential signal processing circuit 10, since a transmission signal is always input to the FET input buffers 32a and 32b, it is difficult to transmit a high-frequency signal without deteriorating distortion characteristics.
[0009]
Therefore, an object of the present invention is to provide an analog signal processing circuit that can solve the above-described problems. It is another object of the present invention to apply the principle of the analog signal processing circuit according to the present invention to devices such as a waveform digitizer, an oscilloscope, and a semiconductor device test apparatus. This object is achieved by a combination of features described in the independent claims. The dependent claims define further advantageous specific examples of the present invention.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, a first aspect of the present invention is an analog signal processing circuit that processes an analog signal, and is provided for an input terminal to which the analog signal is input and the input terminal. A high impedance input path having a predetermined input impedance, a low impedance input path having a lower input impedance than the high impedance input path, and the high impedance input path or the low impedance input path provided for the input terminal. An analog signal processing circuit comprising: an output switching unit that outputs the analog signal passing through any one of the above. The analog signal processing circuit according to the first embodiment is characterized in that the input impedance can be adjusted by providing two paths, a high impedance input path and a low impedance input path.
[0011]
In one aspect of the first aspect, when the analog signal is a differential signal, the analog signal processing circuit includes two input terminals to which two signals constituting the differential signal are input; and The high-impedance input path, the low-impedance input path, and the output switching unit provided for each of the input terminals. By providing the high-impedance input path and the low-impedance input path for each of the two signals constituting the differential signal, the input impedance can be adjusted even for the differential signal.
[0012]
In another aspect of the first aspect, the analog signal processing circuit includes an input switching unit that supplies the analog signal input to the input terminal to either the high impedance input path or the low impedance input path. You may prepare.
[0013]
In still another aspect of the first aspect, the high impedance input path includes a buffer circuit.
[0014]
In still another aspect of the first aspect, the analog signal processing circuit may further include a constant impedance circuit having a predetermined impedance electrically connected to the output switching unit.
[0015]
In still another aspect of the first aspect, a resistor that connects the low-impedance input path and ground is provided, and the high-impedance input path includes the resistor and the predetermined impedance in the constant impedance circuit. An impedance lower than the input impedance may be configured.
[0016]
In still another aspect of the first aspect, the analog signal processing circuit may further include a level shift unit that removes a predetermined voltage from at least one of the signals output from the output switching unit.
[0017]
In still another aspect of the first aspect, the level shift unit can remove the predetermined voltage from both signals output from the output switching unit.
[0018]
In still another aspect of the first aspect, the level shift unit can remove the predetermined voltage from only one of the signals output from the output switching unit.
[0019]
In still another aspect of the first aspect, the level shift unit may include a constant impedance circuit having a predetermined impedance and electrically connected to the output switching unit.
[0020]
In still another aspect of the first aspect, the power supply voltage of the buffer circuit may be varied based on the offset voltage of the analog signal.
[0021]
In still another aspect of the first aspect, the analog signal processing circuit may further include an amplifier that amplifies the output of the level shift unit.
[0022]
Further, the second embodiment of the present invention provides an AD converter that converts an analog signal input as a differential signal into a digital signal by using the analog signal processing circuit in the first embodiment. The AD converter includes two input terminals to which two signals constituting the differential signal are input, a high impedance input path having a predetermined input impedance provided for each of the input terminals, A low impedance input path having an input impedance lower than that of the high impedance input path provided for each of the input terminals, and a high impedance input path or the low impedance input path provided for each of the input terminals. An output switching unit that outputs the analog signal, a differential amplifier that outputs a voltage signal based on a voltage difference between the analog signals output from the output switching unit, and the voltage signal And an AD converter for converting the signal into a digital signal. By providing two signal paths, a high impedance input path and a low impedance input path, in the input unit of the AD conversion apparatus, it is possible to adjust the input impedance in the AD conversion apparatus. Therefore, this AD conversion apparatus can perform highly reliable A / D conversion.
[0023]
In one aspect of the second mode, the AD conversion apparatus may further include a constant impedance circuit having a predetermined impedance and electrically connected to each of the output switching units.
[0024]
In another aspect of the second mode, a resistor for connecting the impedance input path and ground is further provided, and the resistance and the predetermined impedance in the constant impedance circuit are included in the high impedance input path. It is preferable to configure an impedance lower than the input impedance.
[0025]
Further, using the analog signal processing circuit in the first embodiment, the third embodiment of the present invention is based on a waveform digitizer that converts an analog signal output from the device under test into a digital signal, and the digital signal. And a semiconductor device test apparatus for testing the device under test, comprising a measurement unit for measuring the quality of the device under test. In this semiconductor device test apparatus, the waveform digitizer includes an input terminal to which the analog signal is input, a high impedance input path having a predetermined input impedance provided for the input terminal, and the input terminal. A low-impedance input path having an input impedance lower than the high-impedance input path, and an output switching unit that outputs the analog signal that passes through either the high-impedance input path or the low-impedance input path; And an analog-to-digital converter that converts the analog signal output from the output switching unit into the digital signal. In the semiconductor device test apparatus of the third embodiment, impedance can be matched at the input part of the waveform digitizer, so that it is possible to realize a highly reliable analog device test.
[0026]
In one aspect of the third aspect, the waveform digitizer is provided for each of the two input terminals to which two signals constituting the analog signal which is a differential signal are input, and the input terminals. The high-impedance input path, the low-impedance input path, the output switching unit, a differential amplifier that outputs a voltage signal based on a voltage difference between the analog signals output from the output switching unit, and the voltage signal And an AD converter for converting the signal into the digital signal. This waveform digitizer can convert an analog signal inputted in a differential manner into a digital signal with high reliability.
[0027]
Further, using the analog signal processing circuit according to the first embodiment, the fourth embodiment of the present invention provides at least one contact terminal, a transmission path for transmitting an electric signal input to the contact terminal, and the transmission. A signal input circuit to which the electrical signal transmitted by a path is input, and a processing unit for processing the electrical signal input to the signal input circuit
An oscilloscope is provided. In this oscilloscope, the signal input circuit is provided for an input terminal to which the electrical signal is input, a high impedance input path having a predetermined input impedance provided for the input terminal, and the input terminal. A low impedance input path having an input impedance lower than that of the high impedance input path, and output switching for outputting the electrical signal passing through either the high impedance input path or the low impedance input path to the processing unit. And a section. By using the analog signal processing circuit according to the first mode, the oscilloscope according to the fourth mode of the present invention can have an input unit capable of matching impedance.
[0028]
The above summary of the invention does not enumerate all the necessary features of the present invention, and sub-combinations of these feature groups can also be the invention.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described through embodiments of the invention. However, the following embodiments do not limit the invention according to the claims, and all combinations of features described in the embodiments are included. It is not necessarily essential for the solution of the invention.
[0030]
FIG. 4 shows an analog signal processing circuit 100 for processing an analog signal according to the first embodiment of the present invention. The analog signal processing circuit 100 includes a signal input circuit 70, a level shift unit 60, an amplifier 62, and a gain amplifier 20. The signal input circuit 70 includes an input terminal 50, an input switching unit 52, a high impedance input path 54, a low impedance input path 56, and an output switching unit 58. The input switching unit 52, the high impedance input path 54, the low impedance input path 56, and the output switching unit 58 are provided for the input terminal 50. The high impedance input path 54 has a predetermined high impedance. On the other hand, the low impedance input path 56 realizes an input impedance lower than that of the high impedance input path 54. The high impedance input path 54 and the low impedance input path 56 are provided in parallel with each other.
[0031]
The analog signal 22 is input to the input terminal 50. The input switching unit 52 supplies the analog signal 22 input to the input terminal 50 to either the high impedance input path 54 or the low impedance input path 56. For example, when the driving capability of the device that outputs the analog signal 22 is weak and the analog signal 22 is a low-frequency signal, the input switching unit 52 preferably supplies the analog signal 22 to the high impedance input path 54. On the other hand, when the driving capability of the device that outputs the analog signal 22 is strong and the analog signal 22 is a high-frequency signal, the input switching unit 52 preferably supplies the analog signal 22 to the low impedance input path 56.
[0032]
The output switching unit 58 outputs the analog signal 22 that has passed through either the high impedance input path 54 or the low impedance input path 56. The input switching unit 52 and the output switching unit 58 can cooperate to selectively switch the signal path. That is, when the input switching unit 52 supplies the analog signal 22 to the high impedance input path 54, the output switching unit 58 outputs the analog signal 22 that has passed through the high impedance input path 54. On the other hand, when the input switching unit 52 supplies the analog signal 22 to the low impedance input path 56, the output switching unit 58 outputs the analog signal 22 that has passed through the low impedance input path 56. Here, the resistance component of the low impedance input path 56 and the resistance component in the level shift unit 60 may realize an input impedance lower than the input impedance of the high impedance input path 54.
[0033]
The analog signal 22 output from the output switching unit 58 is supplied to the level shift unit 60. The level shift unit 60 can remove a predetermined voltage from the analog signal 22. For example, the level shifter 60 can remove the DC common mode voltage of the differential output signal and the DC offset voltage of the output signal from the analog signal 22. In this manner, the level shift unit 60 outputs the shift voltage signal 26 shifted from the analog signal 22 by a predetermined level to the amplifier 62. The amplifier 62 amplifies the shift voltage signal 26. Further, the gain amplifier 20 can switch the amplitude range of the signal output from the amplifier 62.
[0034]
As described above, the analog signal processing circuit 100 according to the first embodiment selectively switches the signal path in accordance with the type of the analog signal 22, so that impedance matching can be achieved.
[0035]
FIG. 5 shows an analog signal processing circuit 100 for processing an analog signal, which is a differential signal, according to the second embodiment of the present invention. The analog signal processing circuit 100 includes two signal input circuits 70a and 70b, a level shift unit 60, an amplifier 62, and a gain amplifier 20. The signal input circuit 70a includes an input terminal 50a, an input switching unit 52a, a high impedance input path 54a, a low impedance input path 56a, and an output switching unit 58a. Similarly, the signal input circuit 70b includes an input terminal 50b, an input switching unit 52b, a high impedance input path 54b, a low impedance input path 56b, and an output switching unit 58b. The input switching units 52a and 52b, the high impedance input paths 54a and 54b, the low impedance input paths 56a and 56b, and the output switching units 58a and 58b are the same as the input switching unit 52, the high impedance input path 54, and the low impedance shown in FIG. The input path 56 and the output switching unit 58 have the same or similar configuration and function.
[0036]
Two analog signals 22a and 22b constituting a differential signal are input to the input terminals 50a and 50b, respectively. Since the signal input circuits 70a and 70b have the same configuration, the operation of the signal input circuit 70a will be described below as a representative of both.
[0037]
The input switching unit 52a supplies the analog signal 22a input to the input terminal 50 to either the high impedance input path 54a or the low impedance input path 56a. For example, when the driving capability of the device that outputs the analog signal 22a is weak and the analog signal 22a is a low-frequency signal, the input switching unit 52a preferably supplies the analog signal 22a to the high impedance input path 54a. On the other hand, when the drive capability of the device that outputs the analog signal 22a is strong and the analog signal 22a is a high-frequency signal, the input switching unit 52a preferably supplies the analog signal 22a to the low impedance input path 56a.
[0038]
The output switching unit 58a outputs the analog signal 22a that has passed through either the high impedance input path 54a or the low impedance input path 56a. The input switching unit 52a and the output switching unit 58a can cooperate to selectively switch the signal path. That is, when the input switching unit 52a supplies the analog signal 22a to the high impedance input path 54a, the output switching unit 58a outputs the analog signal 22a that has passed through the high impedance input path 54a. On the other hand, when the input switching unit 52a supplies the analog signal 22a to the low impedance input path 56a, the output switching unit 58a outputs the analog signal 22a that has passed through the low impedance input path 56a. Here, the resistance component of the low impedance input path 56a and the resistance component in the level shift unit 60 may realize an input impedance lower than the input impedance of the high impedance input path 54a.
[0039]
Similarly, also in the signal input circuit 70b, the output switching unit 58b outputs the analog signal 22b that has passed through either the high impedance input path 54b or the low impedance input path 56b. The signal paths selected in the signal input circuits 70a and 70b are preferably the same.
[0040]
The analog signal 22a output from the output switching unit 58a is supplied to the level shift unit 60. Similarly, the analog signal 22b output from the output switching unit 58b is supplied to the level shift unit 60. The level shift unit 60 can remove a predetermined voltage from each of the analog signals 22a and 22b. For example, the level shifter 60 can remove the DC common mode voltage of the differential output signal and the DC offset voltage of the output signal from the analog signal 22. When the analog signal 22a is a positive component of the differential signal and the analog signal 22b is a negative component of the differential signal, the level shift unit 60 may remove the common voltage of the differential signal from the analog signals 22a and 22b. Good. Further, when the analog signal 22a is a single end signal and the analog signal 22b is a ground signal, the level shift unit 60 may remove the offset voltage from the analog signal 22a. The level shift unit 60 outputs shift voltage signals 26a and 26b obtained by shifting a predetermined level from the analog signals 22a and 22b.
[0041]
The amplifier 62 amplifies the output of the level shift unit 60. In the second embodiment, the amplifier 62 is a differential amplifier that amplifies and outputs the difference between the shift voltage signals 26a and 26b. The gain amplifier 20 can switch the amplitude range of the signal output from the amplifier 62.
[0042]
As described above, the analog signal processing circuit 100 according to the second embodiment selectively switches the signal path according to the type of the analog signal 22 that is a differential signal, so that impedance matching can be achieved. .
[0043]
FIG. 6 shows a configuration example of a specific circuit of the analog signal processing circuit 100 according to the second embodiment of the present invention. The analog signal processing circuit 100 includes two signal input circuits 70a and 70b, a level shift unit 60, an amplifier 62, and a gain amplifier 20. The signal input circuit 70a includes an input terminal 50a, an input switching unit 52a, a high impedance input path 54a, a low impedance input path 56a, an output switching unit 58a, and a resistor 82a. Similarly, the signal input circuit 70b includes an input terminal 50b, an input switching unit 52b, a high impedance input path 54b, a low impedance input path 56b, an output switching unit 58b, and a resistor 82b. Since the signal input circuits 70a and 70b have the same configuration, the configuration and operation of the signal input circuit 70a will be described below as a representative of both.
[0044]
The high impedance input path 54a includes a buffer circuit 80a, and the buffer circuit 80a has an input resistance of about 1 MΩ. When the input switching unit 52a and the output switching unit 58a are connected to the high impedance input path 54a, the input impedance at the input terminal 50a is high impedance. On the other hand, the low impedance input path 56a does not have an impedance component (resistance component) connected in series in the illustrated configuration. In this embodiment, one end of a resistor 82a having a resistance value R is connected to the low impedance input path 56a, and the resistor 72a and the resistor 82a provided in the level shift unit 60 realize an input resistance of 50Ω. The other end of the resistor 82a is grounded. Therefore, when the input switching unit 52a and the output switching unit 58a are connected to the low impedance input path 56a, the input impedance at the input terminal 50a is low impedance. The input switching unit 52a and the output switching unit 58a are switching relays and have a function of switching signal transmission paths.
[0045]
The level shift unit 60 includes constant impedance circuits 84a and 84b, resistors 72c and 72d, a switching relay 76, and a −Voffset supply unit 78. The constant impedance circuit 84a includes resistors 72a and 72e and an operational amplifier 74a and has a predetermined impedance. Similarly, the constant impedance circuit 84b includes resistors 72b and 72f and an operational amplifier 74b, and has a predetermined impedance. The resistors 72a and 72b have a resistance value r. As described above, in this embodiment, the resistor 82a (resistance value R) and the resistor 72a (resistance value r) connected to the low impedance input path 56a realize an input resistance (impedance) of 50Ω. That is, r and R are
r · R / (r + R) = 50
Satisfy the relationship. Therefore, the resistance value R of the low impedance input path 56a is R = r · 50 / (r−50).
Set to
[0046]
When the input switching unit 52a and the output switching unit 58a select the signal path on the low impedance input path 56a side, a low input impedance of 50Ω can be realized. It may be r = 50 and R = ∞. When the resistance value r of the resistor 72a is fixed, the input impedance of the signal path can be arbitrarily changed by making the resistance value R of the resistor 82a variable. At this time, the input impedance of the signal path is not limited to 50Ω and can be set to a desired value.
[0047]
The level shift unit 60 has a function of removing a predetermined voltage from at least one of the analog signals 22a and 22b supplied from the signal input circuits 70a and 70b. Examples of the voltage to be removed include a common voltage for differential signals and an observed waveform center voltage for single-ended signals. Hereinafter, these voltages are collectively referred to as an offset voltage Voffset.
[0048]
When the analog signal 22a is a positive component of the differential signal and the analog signal 22b is a negative component of the differential signal, the level shift unit 60 removes the common voltage of the differential signal from both the analog signals 22a and 22b. can do. At this time, in the −Voffset supply unit 78, Voffset is set to the DC common voltage of the differential output, and the switching relay 76 is switched to the −Voffset supply unit 78 side.
[0049]
Further, when the analog signal 22a is a single-ended signal and the analog signal 22b is a ground signal, the level shift unit 60 uses only the analog signal 22a so that the observed waveform operates at a center around 0V. Can be removed. At this time, in the −Voffset supply unit 78, Voffset is set to the observed waveform center voltage. Further, since there is no need to shift the level of the ground signal, the switching relay 76 is switched to the ground side.
[0050]
The operational amplifiers 74a and 74b output the level-shifted shift voltage signals 26a and 26b. As described above, when the analog signal 22b is a ground signal, the shift voltage signal 26b may not be level-shifted. Shift voltage signals 26a and 26b are input to amplifier 62 at the subsequent stage. In this embodiment, the amplifier 62 may be the differential amplifier 16 shown in FIG. The amplifier 62 outputs an amplified signal 64 obtained by amplifying the difference between the shift voltage signals 26a and 26b. Furthermore, the gain amplifier 20 can switch the amplitude range of the amplified signal 64.
[0051]
FIG. 7A shows signal waveforms of the analog signals 22a and 22b when the analog signal 22a is a positive component of the differential signal and the analog signal 22b is a negative component of the differential signal. As shown in the figure, an offset voltage Voffset, which is a DC common voltage, is added to both of the differential signals 22a and 22b.
[0052]
FIG. 7B shows a signal waveform of the amplified signal 64 output from the amplifier 62 with the predetermined voltage Voffset (common voltage) removed from the analog signals 22a and 22b shown in FIG. In this example, the amplification factor of the amplified signal 64 is 1. As a result of removing the offset voltage Voffset, the amplified signal 64 has a signal waveform centered on 0V.
[0053]
FIG. 7C shows signal waveforms of the analog signals 22a and 22b when the analog signal 22a is a single-ended signal and the analog signal 22b is a ground signal. A predetermined offset voltage Voffset is added to the analog signal 22a. The analog signal 22b is fixed at 0V.
[0054]
FIG. 7D shows the signal waveform of the amplified signal 64 output from the amplifier 64 with the predetermined voltage Voffset (observed waveform center voltage) removed from the analog signal 22 a shown in FIG. As a result of removing the offset voltage Voffset, the amplified signal 64 has a signal waveform centered on 0V.
[0055]
FIG. 8 shows a modified embodiment of the signal input circuit 70a shown in FIG. Unlike the signal input circuit 70a shown in FIG. 6, the signal input circuit 70a does not have the input switching unit 52a. The high impedance input path 54a includes an input buffer circuit 80a. The output switching unit 58a in this modified embodiment can realize the same function as the signal input circuit 70a shown in FIG. 6 by selectively switching the high impedance input path 54a or the low impedance input path 56a. It becomes. When the output switching unit 58a is closed to the low impedance input path 56a side, it is preferable that the resistor 82a and the resistor 72a form a low resistance of 50Ω, for example.
[0056]
FIG. 9 shows a modification of the specific circuit diagram of the analog signal processing circuit 100 according to the second embodiment of the present invention. The analog signal processing circuit 100 includes signal input circuits 70a and 70b, a level shift unit 60, an amplifier 62, and a gain amplifier 20. The signal input circuit 70a includes a buffer circuit 80a, and the signal input circuit 70b includes a buffer circuit 80b. The level shift unit 60 includes a −Vpoffset supply unit 78a, a −Vnoffset supply unit 78b, resistors 72c and 72d, and constant impedance circuits 84a and 84b. In FIG. 9, the configuration given the same reference numeral as that in FIG. 6 has the same or similar configuration as the corresponding configuration in FIG. 6. In the modification shown in FIG. 9, differences from the analog signal processing circuit 100 shown in FIG. 6 will be described below.
[0057]
The buffer circuit 80a in the signal input circuit 70a is driven by positive and negative power supply voltages. Similarly, the buffer circuit 80b in the signal input circuit 70b is driven by positive and negative power supply voltages. For example, in a normal state, the positive power supply voltage is + 5V and the negative power supply voltage is −5V.
[0058]
In this modification, a −Vpoffset supply unit 78a and a −Vnoffset supply unit 78b are provided to make the analog signals 22a and 22b have a signal waveform centered on 0V, respectively. In the embodiment shown in FIG. 6, one -Voffset supply unit 78 is provided to shift the voltages of the analog signals 22a and 22b. On the other hand, the modification shown in FIG. 9 has one feature that the −Vpoffset supply unit 78a and the −Vnoffset supply unit 78b are provided independently for the analog signals 22a and 22b, respectively. . By providing the −Vpoffset supply unit 78a and the −Vnoffset supply unit 78b independently, the offset voltages of the analog signal 22a and the analog signal 22b can be independently removed.
[0059]
Further, the analog signal processing circuit 100 shown in FIG. 9 is characterized by adjusting the power supply voltages of the buffer circuits 80a and 80b. Specifically, the positive power supply voltage VPP and the negative power supply voltage VPM supplied to the buffer circuit 80a are adjusted as follows.
[0060]
VPP = + 5V + Vpoffset
VPM = -5V + Vpoffset
Similarly, positive power supply voltage VNP and negative power supply voltage VNM supplied to buffer circuit 80b are adjusted as follows.
[0061]
VNP = + 5V + Vnoffset
VNM = -5V + Vnoffset
As described above, by adjusting the power supply voltage in conjunction with the offset voltages (Vpoffset and Vnoffset), the buffer circuits 80a and 80b can be driven around the optimum operating voltage.
[0062]
FIG. 10 shows an embodiment of a voltage supply circuit 90 that supplies the power supply voltages (VPP, VPM, VNP, VNM) and the offset voltages (Vpoffset, Vnoffset) to the analog signal processing circuit 100 shown in FIG. . The voltage supply circuit 90 includes a DAC (digital / analog converter) 92, a protection circuit 144, a positive differential signal power supply voltage supply unit 140a, a negative differential signal power supply voltage supply unit 140b, an offset voltage supply unit 142, and a ground switch. Part 130 is provided. The DAC 92 receives a digital voltage shift signal that specifies a voltage shift amount, and outputs an analog voltage shift signal.
[0063]
The offset voltage supply unit 142 includes a filter 146, a ground switching unit 128, and output terminals 132 and 134. The filter 146 includes resistors 120 and 124, an operational amplifier 122, and a capacitance 126, and constitutes an active filter. In the filter 146, the resistor 120 is connected to the negative input of the operational amplifier 122. The positive input of the operational amplifier 122 is grounded. The output of the operational amplifier 122 is negatively fed back by a resistor 124 and a capacitance 126 connected in parallel. The output of the operational amplifier 122 is connected to the output terminal 132 and one input terminal of the earth switching unit 128. Therefore, the voltage shift signal filtered by the filter 146 is supplied to the output terminal 132 and one input terminal of the earth switching unit 128. The earth switching unit 128 supplies either the output of the operational amplifier 122 or the earth potential to the output terminal 134.
[0064]
As a result, the offset voltage Vpoffset is supplied to the output terminal 132, and the offset voltage Vnoffset is supplied to the output terminal 134. Vnoffset is equal to Vpoffset or is ground potential. Referring to FIG. 9, the offset voltage Vpoffset is supplied from the output terminal 132 to the −Vpoffset supply unit 78a, and the offset voltage Vnoffset is supplied from the output terminal 134 to the −Vnoffset supply unit 78b.
[0065]
The protection circuit 144 includes a resistor 94 and a Zener diode unit 96. The Zener diode portion 96 is composed of Zener diodes in opposite directions, and one end is connected to the ground.
[0066]
The positive differential signal power supply voltage supply unit 140a includes a filter 148a, a voltage follower 104a, Zener diodes 106a and 108a, a constant current circuit 110a, buffers 150a and 152a, and output terminals 112 and 114. The filter 148a has a resistor 98a and a capacitance 102a, and constitutes a passive filter. Similarly, the negative differential signal power supply voltage supply unit 140b includes a filter 148b, a voltage follower 104b, Zener diodes 106b and 108b, a constant current circuit 110b, buffers 150b and 152b, and output terminals 116 and 118. The filter 148b has a resistor 98b and a capacitance 102b, and constitutes a passive filter.
[0067]
The output of filter 148a is connected to the positive input of voltage follower 104a. The zener diodes 106a and 108a are connected in series in the same direction, and the output of the voltage follower 104a is connected to a transmission line that connects the zener diodes 106a and 108a. The constant current circuit 110a supplies a reverse current to the Zener diode 106a. Buffers 150a and 152a are connected to both ends of the connection of the Zener diodes 106a and 108a, respectively. Buffers 150a and 152a supply power supply voltages VPP and VPM to output terminals 112 and 114, respectively. Referring to FIG. 9, VPP is supplied as a positive power supply voltage to buffer circuit 80a, and VPM is supplied as a negative power supply voltage.
[0068]
The negative differential signal power supply voltage supply unit 140b also has the same or similar function and configuration as the positive differential signal power supply voltage supply unit 140a. A switching unit 130 is provided in front of the negative differential signal power supply voltage supply unit 140b. One input terminal of the switching unit 130 is connected to the DAC 92 via the protection circuit 144, and the other input terminal is grounded. The switching unit 130 operates in conjunction with the switching unit 128 described above. That is, when the switching unit 128 switches the connection to the ground input terminal side, the switching unit 130 also switches the connection to the ground input terminal side, and when the switching unit 128 switches the connection to the other input terminal, the switching unit 130 also switches the connection to the other side. Switch to the input terminal. As described with respect to the positive differential signal power supply voltage supply unit 140a, also in the negative differential signal power supply voltage supply unit 140b, the power supply voltages VNP and VNM are supplied to the output terminals 116 and 118, respectively. Referring to FIG. 9, VNP is supplied as a positive power supply voltage to buffer circuit 80b, and VNP is supplied as a negative power supply voltage.
[0069]
FIG. 11 shows another modification of the voltage supply circuit 90 shown in FIG. In this modification, the voltage generation circuit that generates the offset voltage Vpoffset and the power supply voltages VPP and VPM and the voltage generation circuit that generates the offset voltage Vnoffset and the power supply voltages VNP and VNM have independent configurations. The voltage supply circuit 90 includes DACs 92a and 92b, a positive differential signal power supply voltage supply unit 140a, a negative differential signal power supply voltage supply unit 140b, protection circuits 144a and 144b, and filters 146a and 146b. The positive differential signal power supply voltage supply unit 140 includes a filter 148a, a voltage follower 104a, Zener diodes 106a and 108a, a constant current circuit 110a, buffers 150a and 152a, and output terminals 112 and 114. Similarly, the negative differential signal power supply voltage supply unit 140b includes a filter 148b, a voltage follower 104b, Zener diodes 106b and 108b, a constant current circuit 110b, buffers 150b and 152b, and output terminals 116 and 118. In FIG. 11, a configuration with the same or similar reference numeral as that in FIG. 10 is the same or similar configuration as the corresponding configuration in FIG. 10.
[0070]
The DAC 92a receives a digital voltage shift signal for a positive differential signal and outputs an analog positive voltage shift signal. On the other hand, the DAC 92b receives a digital voltage shift signal for a negative differential signal and outputs an analog negative voltage shift signal. As described above, the voltage supply unit 90 is independently supplied with the voltage shift signals for the positive differential signal and the negative differential signal, and as a result, the offset voltage Vpoffset, the power supply voltages VPP and VPM, and the offset voltage Vnoffset. In addition, the power supply voltages VNP and VNM can be generated independently. The independently generated Vpoffset, VPP, and VPM and Vnoffset, VNP, and VNM are independently supplied to the analog signal processing circuit 100 shown in FIG.
[0071]
Hereinafter, an invention in which the analog signal processing circuit 100 described so far is applied will be described.
[0072]
FIG. 12 shows a block diagram of a semiconductor device test apparatus 200 for testing the device under test 210. The semiconductor device test apparatus 200 includes a test signal generator 202, a signal input / output unit 204, a waveform digitizer 206, and a measurement unit 208. During the test, the device under test 210 is electrically connected to the signal input / output unit 204. When the device under test 210 is mounted on an IC package, the signal input / output unit 204 is electrically connected to the pins of the device. In this embodiment, the device under test 210 may be an analog circuit.
[0073]
The test signal generator 202 generates a test signal that is input to the device under test 210. The test signal generator 202 can generate an arbitrary test signal according to the test item. The signal input / output unit 204 receives a test signal and supplies the test signal to the device under test 210. The device under test 210 outputs an analog signal as an output result based on the test signal. The output analog signal is supplied to the waveform digitizer 206 via the signal input / output unit 204. The waveform digitizer 206 converts an analog signal into a digital signal and outputs it to the measurement unit 208. The measuring unit 208 measures the quality of the device under test 210 based on the digital signal. Specifically, the measurement unit 208 can determine whether the device under test 210 is good or bad by comparing an expected value expected as a response of a normal device with a digital signal supplied from the waveform digitizer 206. it can.
In FIG. 12, the test signal generated by the test signal generator 202 is input to the device under test 210, but the test signal may not necessarily be input to the device under test 210. Whether or not a test signal is input to the device under test 210 depends on the type of the device under test 210. For example, if the device under test 210 is an analog element having an oscillator, the device under test 210 can be set up at the start of the test and then output an analog signal.
[0074]
FIG. 13 shows an embodiment of the waveform digitizer 206 included in the semiconductor device test apparatus 200 shown in FIG. The waveform digitizer 206 includes an AD (analog / digital) converter 220, a waveform memory 228, and a clock generator 226. The AD conversion apparatus 220 includes an analog signal processing circuit 100, an anti-aliasing low-pass filter 222, and an AD converter 224. The anti-aliasing low-pass filter 222 is an AD converter pre-filter provided to limit the band of the analysis analog signal within the Nyquist frequency. In this embodiment, analog signals (22a, 22b) that are differential signals are input to the analog signal processing circuit 100. However, in another embodiment, the analog signals may not be differential signals. .
[0075]
The analog signal processing circuit 100 corresponds to the analog signal processing circuit 100 described in relation to FIGS. 4 to 11, and a detailed description regarding the analog signal processing circuit 100 is omitted. The analog signal processing circuit 100 outputs an analog voltage signal related to the voltage difference based on the voltage difference between the two analog signals 22a and 22b constituting the differential signal. The voltage signal is input to the anti-aliasing low-pass filter 222. The anti-aliasing low-pass filter 222 limits the band of the voltage signal within the Nyquist frequency. The band-limited voltage signal is supplied to the AD converter 224. The AD converter 224 converts the voltage signal into a digital signal. In this way, the AD converter 220 can convert the analog signals (22a, 22b) into digital signals.
[0076]
A clock generator 226 controls the operation of the AD converter 224 and the waveform memory 228. The AD converter 224 samples an analog signal in synchronization with the clock supplied from the clock generator 226, and the waveform memory 228 stores the converted digital signal (data) in synchronization with the clock. . In the semiconductor device testing apparatus 200 shown in FIG. 12, the stored digital data is read out to the measurement unit 208 at the subsequent stage.
[0077]
FIG. 14 shows an oscilloscope 240 that displays or measures an electrical quantity of an object. The oscilloscope 240 includes an oscilloscope main body 242, contact terminals 244a and 244b, and a transmission path 246. The oscilloscope 242 includes a signal input circuit 70, a processing unit 250, and a display unit 252. In this embodiment, two contact terminals (244a, 244b) are provided. However, in other embodiments, one or three or more contact terminals may be provided. The contact terminals (244a, 244b) are preferably formed of a constant impedance conductor.
[0078]
In this embodiment, for example, the contact terminal 244a contacts the measurement point of the object, and the contact terminal 244b is grounded. The transmission path 246 transmits an electrical signal input to the contact terminals 244a and 244b to the oscilloscope body 242. At this time, the transmission line 246 is preferably a coaxial cable.
[0079]
The electrical signal is differentially input to the signal input circuit 70. The signal input circuit 70 corresponds to the signal input circuit 70 described with reference to FIGS. 4 to 11, and detailed description regarding the signal input circuit 70 is omitted. In this embodiment, the signal input circuit 70 includes two signal input circuits 70a and 70b.
[0080]
The output of the signal input circuit 70 is supplied to the processing unit 250. The processing unit 250 preferably has a level shift unit 60 having the constant impedance circuits 84a and 84b shown in FIG. 6 at the input unit. The processing unit 250 processes the electrical signal output from the signal input circuit 70. For example, the processing unit 250 performs processing for displaying a voltage waveform on the display unit 252. The display unit 252 can display a voltage waveform or the like based on the signal sent from the processing unit 250.
[0081]
As described above, the embodiment in which the analog signal processing circuit 100 according to the present invention is applied has been described with reference to FIGS. 12 to 14, but can be applied to other devices. The analog signal processing circuit 100 according to the present invention is characterized in that the input impedance can be suitably changed, and can be provided at the input section of various signal transmission paths.
[0082]
As is apparent from the above description, according to the present invention, it is possible to provide an analog signal processing circuit 100 in which the input impedance is variable. In addition, according to the present invention, it is possible to provide devices such as an AD converter and an oscilloscope in which such an analog signal processing circuit 100 is incorporated. As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements are also included in the technical scope of the present invention.
[0083]
【The invention's effect】
According to the present invention, it is possible to provide an analog signal processing circuit capable of changing the input impedance.
[Brief description of the drawings]
FIG. 1 is a block diagram of a conventional differential signal processing circuit 10;
FIG. 2 shows a specific circuit configuration of a conventional differential signal processing circuit 10;
FIG. 3 is a diagram for explaining impedance switching performed in a conventional differential signal processing circuit 10;
FIG. 4 shows an analog signal processing circuit 100 for processing an analog signal according to the first embodiment of the present invention.
FIG. 5 shows an analog signal processing circuit 100 for processing an analog signal which is a differential signal according to a second embodiment of the present invention.
FIG. 6 shows an example of a specific circuit diagram of an analog signal processing circuit 100 according to the second embodiment of the present invention.
7A shows the signal waveforms of the analog signals 22a and 22b, and FIG. 7B shows the signal waveform of the amplified signal 64 output based on the analog signals 22a and 22b shown in FIG. 7A. (C) shows the signal waveforms of the analog signals 22a and 22b, and (d) shows the signal waveform of the amplified signal 64 output based on the analog signal 22a shown in (c).
8 shows a modified embodiment of the signal input circuit 70a shown in FIG.
FIG. 9 shows a modification of the specific circuit diagram of the analog signal processing circuit 100 according to the second embodiment of the present invention.
10 shows one embodiment of a voltage supply circuit 90 that supplies a power supply voltage (VPP, VPM, VNP, VNM) and an offset voltage (Vpoffset, Vnoffset) to the analog signal processing circuit 100 shown in FIG. .
11 shows another modification of the voltage supply circuit 90 shown in FIG.
12 shows a block diagram of a semiconductor device test apparatus 200 for testing a device under test 210. FIG.
13 shows an example of a waveform digitizer 206 included in the semiconductor device test apparatus 200 shown in FIG.
FIG. 14 shows an oscilloscope 240 that displays or measures an electrical quantity of an object.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... Differential signal processing circuit, 12 ... Termination resistance switching part, 14 ... Input buffer circuit, 16 ... Differential amplifier, 18 ... Level shift part, 20 ... Gain amplifier, 22, 22a, 22b ... analog signal, 24 ... voltage signal, 26, 26a, 26b ... shift voltage signal, 28a, 28b ... switching relay, 30a, 30b ... terminating resistor, 32a, 32b: buffer, 34a, 34b, 36a, 36b ... resistor, 38, 40 ... operational amplifier, 48a ... input resistor, 50, 50a, 50b ... input terminal, 52, 52a, 52b ..Input switching unit, 54, 54a, 54b ... high impedance input path, 56, 56a, 56b ... low impedance input path, 58, 58a, 58b ... output switching unit, 60 ... Bell shift unit 62 ... Amplifier 64 ... Amplified signal 70, 70a, 70b ... Signal input circuit 72a, 72b, 72c, 72d, 72e, 72f ... Resistance, 74a, 74b ... Operational amplifier, 76 ... switching relay, 78 ... Voffset supply unit, 78a ... Vpoffset supply unit, 78b ... Vnoffset supply unit, 80a, 80b ... buffer circuit, 82a, 82b ... resistance 84a, 84b ... constant impedance circuit, 90 ... voltage supply circuit, 92 ... DAC (digital / analog converter), 94 ... resistor, 96 ... Zener diode part, 98a, 98b ... Resistance, 100: Analog signal processing circuit, 102a, 102b: Capacitance, 104a, 104b ... Voltage follower, 106a, 10 b, 108a, 108b ... Zener diodes, 110a, 110b ... constant current circuits, 112, 114, 116, 118 ... output terminals, 120, 124 ... resistors, 122 ... operational amplifiers, 126 ... ..Capacitance, 128... Earth switching unit, 130... Earth switching unit, 132, 134... Output terminal, 140a. Power supply voltage supply unit for signal, 142... Offset voltage supply unit, 144, 144 a, 144 b... Protection circuit, 146, 146 a, 146 b... Filter, 148 a, 148 b. , 152b... Buffer, 200... Semiconductor device test apparatus, 202... Test signal generator, 204 ... Signal input / output unit, 206 ... Wave digitizer, 208 ... Measurement unit, 210 ... Device under test, 220 ... AD (analog / digital) converter, 222 ... Anti-aliasing Low pass filter, 224 ... AD converter, 226 ... Clock generator, 228 ... Waveform memory, 240 ... Oscilloscope, 242 ... Oscilloscope body, 244a, 244b ... Contact terminal, 246 ...・ Transmission path, 250 ... Processing unit, 252 ... Display unit

Claims

An analog signal processing circuit for processing an analog signal,
An input terminal to which the analog signal is input;
An input path provided for the input terminal;
With a level shift unit,
The input path includes a high impedance input path having a buffer circuit;
A low impedance input path having an input impedance lower than the high impedance input path;
An output switching unit that outputs the analog signal through either the high impedance input path or the low impedance input path;
The level shift unit is connected to the output switching unit,
A constant impedance circuit for removing an offset voltage from a voltage of an output signal of the input path;
The power supply voltage of the buffer circuit is an analog signal processing circuit determined based on the offset voltage removed by the constant impedance circuit.

The positive power supply voltage of the buffer circuit connected to the input path is a value obtained by adding the offset voltage to a positive operating voltage,
The analog signal processing circuit according to claim 1, wherein the negative power supply voltage of the buffer circuit connected to the input path is a value obtained by adding the offset voltage to a negative operating voltage.

The level shift unit further includes a digital / analog converter, and an offset voltage supply unit that generates the offset voltage,
The analog signal processing circuit according to claim 1, wherein the offset voltage is generated based on an output value of the digital / analog converter.

The level shift unit further includes a voltage supply circuit,
The analog signal processing circuit according to claim 3, wherein the voltage supply circuit generates a positive power supply voltage of the buffer circuit and a negative power supply voltage of the buffer circuit based on an output value of the digital / analog converter.

The low impedance input path has a resistance connected to ground;
5. The analog signal processing circuit according to claim 1, wherein a combined impedance of the resistor and the impedance of the constant impedance circuit is lower than the input impedance of the high impedance input path.

The analog signal is a differential analog signal composed of two analog signals,
Two input terminals for each of the two analog signals;
Two input paths for each of the two analog signals;
With
Each of the two input paths is
A high impedance input path having a buffer circuit;
A low impedance input path having an input impedance lower than the high impedance input path;
An output switching unit that outputs the analog signal through either the high impedance input path or the low impedance input path;
The level shift unit includes:
Two constant impedance circuits for removing the offset voltage from the voltage of the output signal of the two input paths;
6. The analog signal processing circuit according to claim 1, wherein a power supply voltage of the buffer circuit is determined based on the offset voltage removed by one of the two constant impedance circuits.

The two constant impedance circuits include a positive component constant impedance circuit that removes a positive component offset voltage from a voltage of a positive component signal output from one of the two input paths, and another of the two input paths. Is a negative component constant impedance circuit that removes the negative component offset voltage from the voltage of the negative component signal output by one of
The power supply voltage of the buffer circuit connected to the input path for outputting the positive component signal is determined based on the positive component offset voltage removed by the positive component constant impedance circuit,
The analog signal processing according to claim 6, wherein a power supply voltage of the buffer circuit connected to the input path for outputting the negative component signal is determined based on the negative component offset voltage removed by the negative component constant impedance circuit. circuit.

The positive power supply voltage of the buffer circuit connected to the input path for outputting the positive component signal is a value obtained by adding the positive component offset voltage to a positive operating voltage,
The negative power supply voltage of the buffer circuit connected to the input path for outputting the positive component signal is a value obtained by adding the positive component offset voltage to a negative operating voltage,
The positive power supply voltage of the buffer circuit connected to the input path for outputting the negative component signal is a value obtained by adding the negative component offset voltage to a positive operating voltage,
The analog signal processing circuit according to claim 7, wherein the negative power supply voltage of the buffer circuit connected to the input path for outputting the negative component signal is a value obtained by adding the negative component offset voltage to a negative operating voltage.

The level shift unit further includes two digital / analog converters, and an offset voltage supply unit that generates the positive component offset voltage and the negative component offset voltage,
9. The analog signal processing circuit according to claim 7, wherein the positive component offset voltage and the negative component offset voltage are generated based on an output value of each of the digital / analog converters.

The level shift unit further includes a voltage supply circuit,
The analog signal processing circuit according to claim 9, wherein the voltage supply circuit generates a positive power supply voltage of the buffer circuit and a negative power supply voltage of the buffer circuit based on an output value of the digital / analog converter.

The level shift unit includes a positive component constant impedance circuit that removes an offset voltage from a voltage of a positive component signal output by one of the two input paths, and another output of the two input paths. A negative component constant impedance circuit for removing the offset voltage from the voltage of the negative component signal
In the first level shift mode, the positive component constant impedance circuit and the negative component constant impedance circuit remove the offset voltage from each of the voltages of the positive component signal and the negative component signal,
In the second level shift mode, the positive component constant impedance circuit removes the offset voltage from the voltage of the positive component signal, and the negative component constant impedance circuit removes a reference voltage from the voltage of the negative component signal. An analog signal processing circuit according to claim 6.

The level shift unit further includes an offset voltage supply unit that generates the offset voltage and a voltage switching unit,
The analog according to claim 11 , wherein the voltage switching unit switches whether the offset voltage or the reference voltage is input to the constant impedance circuit to which the voltage of the negative component signal is input. Signal processing circuit.

An AD converter that converts an analog signal input as a differential signal into a digital signal,
Two input terminals to which two signals constituting the differential signal are input;
A high-impedance input path having a buffer circuit with a predetermined input impedance provided for each of the input terminals;
A low impedance input path provided for each of the input terminals and having an input impedance lower than the high impedance input path;
An output switching unit that outputs the analog signal through either one of the high impedance input path or the low impedance input path, provided for each of the input terminals;
A level shift unit connected to the output switching unit;
Based on the voltage difference between the analog signals output from the output switching unit, a differential amplifier that outputs a voltage signal;
An AD converter for converting the voltage signal into a digital signal;
The level shift unit includes two constant impedance circuits for removing an offset voltage from a voltage of an output signal of the high impedance input path or the low impedance input path,
The power supply voltage of the buffer circuit is an AD conversion device that is determined based on the offset voltage removed by one of the two constant impedance circuits.

A resistor for connecting the impedance input path and ground;
The AD converter according to claim 13 , wherein the resistor and the predetermined impedance in the constant impedance circuit constitute an impedance lower than the input impedance of the high impedance input path.

A semiconductor device test apparatus for testing a device under test,
A waveform digitizer for converting an analog signal output from the device under test into a digital signal;
A measurement unit that measures the quality of the device under test based on the digital signal,
The waveform digitizer is
Two input terminals to which the analog signal is input;
A high-impedance input path having a buffer circuit with a predetermined input impedance provided for the input terminal;
A low impedance input path provided for the input terminal and having an input impedance lower than the high impedance input path;
An output switching unit that outputs the analog signal through either the high impedance input path or the low impedance input path;
A level shift unit connected to the output switching unit;
An AD converter that converts the analog signal output from the output switching unit into the digital signal;
The level shift unit includes a constant impedance circuit that removes an offset voltage from a voltage of an output signal of the high impedance input path or the low impedance input path,
The power supply voltage of the buffer circuit is a semiconductor device test apparatus determined based on the offset voltage removed by the constant impedance circuit.

At least one contact terminal;
A transmission path for transmitting an electrical signal input to the contact terminal;
A signal input circuit to which the electrical signal transmitted by the transmission path is input;
An oscilloscope comprising a processing unit for processing the electrical signal input to the signal input circuit,
The signal input circuit is
An input terminal to which the electrical signal is input;
A high-impedance input path having a buffer circuit with a predetermined input impedance provided for the input terminal;
A low impedance input path provided for the input terminal and having an input impedance lower than the high impedance input path;
An output switching unit that outputs the electrical signal that has passed through either the high impedance input path or the low impedance input path to the processing unit;
A level shift unit connected to the output switching unit;
Have
The level shift unit includes a constant impedance circuit that removes an offset voltage from a voltage of an output signal of the high impedance input path or the low impedance input path,
The power supply voltage of the buffer circuit is an oscilloscope determined based on the offset voltage removed by the constant impedance circuit.