JP4449284B2 - 映像表示装置 - Google Patents
映像表示装置 Download PDFInfo
- Publication number
- JP4449284B2 JP4449284B2 JP2002277023A JP2002277023A JP4449284B2 JP 4449284 B2 JP4449284 B2 JP 4449284B2 JP 2002277023 A JP2002277023 A JP 2002277023A JP 2002277023 A JP2002277023 A JP 2002277023A JP 4449284 B2 JP4449284 B2 JP 4449284B2
- Authority
- JP
- Japan
- Prior art keywords
- motion compensation
- frc
- period
- video signal
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Picture Signal Circuits (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は映像表示装置に関し、特に単純マトリクス型表示装置における多階調表示回路に関する。
【０００２】
【従来の技術】
従来、映像表示装置として、例えば特許文献１に記載されたものが知られている。
【０００３】
以下従来の映像表示装置の構成を示した図５を基に説明する。従来の映像表示装置の構成として、１１１は、階調表示すべき表示データの下位３ビットによりＦＲＣ（Frame Rate Controll）パターンＦＤを決定出力するＦＲＣパターン発生回路であり、１１２は、輝度レベル０％のＰｏｆｆ、輝度レベル５０％のＰｇ、輝度レベル１００％のＰｏｎの３種の階調パルスを発生する階調パルス発生手段であり、１１３は、階調表示すべき表示データの上位１ビット及びＦＲＣパターンＦＤによりＰｏｆｆ、Ｐｇ、Ｐｏｎの３種の階調パルスを選択出力する表示パルス選択回路であり、１１４は、表示パルス選択回路１１３の出力で駆動される液晶パネルで構成されている。
【０００４】
以上の様に構成された従来の映像表示装置の表示例を図６に用いて説明する。図６は、表示データの下位３ビットが（１，０，１）の時の表示例である。この３ビット表示データに従いＦＲＣパターン発生回路で選択されるＦＲＣパターンＦＤは、４／５であり、ＦＤは５フレーム中４フレームは、”１”となり、残り１フレームは”０”となる。
【０００５】
ここで表示データの上位１ビットが０の場合、階調パルス選択回路１１３ではＦＤが”１”の時は、輝度レベル５０％のＰｇを出力し、ＦＤが”０”の時は、輝度レベル０％のＰｏｆｆを選択出力する。この結果、５フレーム中４回が輝度５０％、１回は０％となり、５フレームを平均すると４０％の輝度表示をすることになる。
【０００６】
また、表示データの上位１ビットが１の場合、階調パルス選択回路１１３ではＦＤが”１”の時は、輝度レベル１００％のＰｏｎを出力し、ＦＤが”０”の時は、輝度レベル５０％のＰｇを選択出力する。この結果、５フレーム中４回が輝度１００％、１回は５０％となり、５フレームを平均すると９０％の輝度表示をすることになる。
【０００７】
以上の様に、表示データのビットに応じてフレーム毎に表示オン、表示オフを行う表示（前述の５フレーム中ｎ回オン／オフすることでの平均で階調表示）するＦＲＣ（Frame Rate Controll）方式を行い、且つ１水平走査期間におけるパルス幅（前述例では、Ｐｏｎ、Ｐｇ、Ｐｏｆｆの３段階のパルス幅による階調表示）を変化させるＰＷＭを用いて更なる多階調表示を行うという物である。
【０００８】
一般にＦＲＣは、ドットの配置パターンが画面斜め方向などに流れる表示流れや、フリッカという方式上の欠点を持っており、階調数が多くなると階調を表現する為に必要とされるフレーム数が多くなる為、ＦＲＣ周波数が低くなることで視認性が向上しこの問題が特に目立ちやすくなる。
【０００９】
この問題に対し、従来の映像表示装置では、ＦＲＣによって表現する階調数を減らし、これをＰＷＭで補うことで、ＦＲＣの周波数を高く設定することが可能となり、表示流れやフリッカを抑制するというものである。
【００１０】
また一方で、これら表示装置で表示する映像として、DVD（Degital Video Disc）の普及に伴い、DVDなどで採用されているＭＰＥＧ方式で圧縮された映像信号が扱われることが多くなっている。
【００１１】
このＭＰＥＧ方式で圧縮された映像信号の一特徴について、図７を用いて説明する。ＭＰＥＧ方式の圧縮は、動き補償予測とＤＣＴ方式で構成されるが、本件に大きく関わる動き補償について説明する。図７は、フレーム間の動き補償予測構成を示しており、Ｉ（intra Coded）ピクチャ、Ｐ（Predictive Coded）ピクチャ、Ｂ（Bidirectionally Predictive Coded）ピクチャの３種のピクチャ符号化で構成される。
【００１２】
Ｉピクチャは、他画面とは独立して符号化され、画面内の全ての情報（マクロブロック）を符号化される。この為、Ｉピクチャは圧縮率は低く、画面の切り替わり時などに有効である。次にＰピクチャは、前方向予測符号化画面で、Ｉピクチャ又はＰピクチャからの変化予測により符号化される。Ｂピクチャは、時間的に前後に位置するＩ又はＰピクチャを用いて前、後、又は前後の画面から予測符号化を行い、予測はマクロブロック単位で行われ緩やかな映像変化では高い圧縮率を実現できる。
【００１３】
以上のＩ，Ｂ，Ｐの３種の符号化を、映像の特徴などに応じて切り替えて動き補償が構成されるが、より具体的に簡単な説明をすると、現画像からの圧縮が少ないＩピクチャを周期的に配置し、これを基準に映像変化の差分（予測）情報をもった圧縮率の高いＢピクチャとＰピクチャを主体として映像が構成される。この様に圧縮された映像の特徴として、図７下図に示すように、圧縮率の少ない（＝誤り率も同時に少ない）Ｉピクチャから時間の離れて位置するピクチャである程に誤り率が増加していき、周期的に配置されたＩピクチャ時に誤りが改善されるため、誤り率に周期的な変動が生じる。この誤り率変動が、実映像表示上ではフレーム方向に変動するノイズとなって現れやすいという特徴がある。
【００１４】
【特許文献１】
特開平３−１２５１８８号公報
【００１５】
【発明が解決しようとする課題】
この映像表示装置においては、ＦＲＣとＰＷＭ方式を併用することを特徴としており、ＦＲＣ部分で表現する階調数を減らし、減らした分の階調を水平方向のＰＷＭで補うことで多階調数を実現しつつ、ＦＲＣ周波数を高く設定することが可能な為、ＦＲＣパターンによる表示流れ、フリッカ、クロストーク等の画質劣化を抑制している。しかし、ＦＲＣ方式を利用している為、ＦＲＣ周波数を高周波化して、画質劣化を視覚的に見えにくくしているが、方式上の表示流れ、フリッカという課題を完全に無くすことはできていない。この為、ＭＰＥＧ方式で圧縮された映像信号を受像表示すると、ＭＰＥＧ方式の特徴として前述したフレーム方向に変動する周期ノイズとＦＲＣ周波数との干渉を生じ、両者のビート成分が低周波として現れ、抑制していた画質ノイズが現れてしまうという課題を有しており、ＭＰＥＧ方式の映像入力に対しても良好な画質表示が得られることが要求されている。
【００１６】
本発明は、ＭＰＥＧ方式の映像入力に対しても良好な画質表示が得られる映像表示装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
この課題を解決するために本発明は、ＭＰＥＧ方式の映像が入力された場合に、ＭＰＥＧ方式の映像信号の特徴であるフレーム方向に変動する動き補償予測周期を検出し、ＦＲＣ周期を前記検出した動き補償予測周期に同期もしく連動させることを特徴とした物である。
【００１８】
これにより、ＦＲＣ周波数とＭＰＥＧ動き補償による周期ノイズとの干渉を除去することが可能になり、表示流れやフリッカなどの画質劣化を抑制することが可能になるという効果が得られる。
【００１９】
【発明の実施の形態】
本発明の請求項１に記載の発明は、ＭＰＥＧ方式で圧縮された映像信号の圧縮時における動き補償予測周期を検出し、前記検出周期に同期もしくは連動したＦＲＣパターンにより多階調表示を行うことを特徴としたとしたものであり、ＭＰＥＧ方式の映像が入力された場合に、ＭＰＥＧ方式の映像信号の特徴であるフレーム方向に変動する動き補償予測周期を検出し、ＦＲＣ周期を前記検出した動き補償予測周期に同期もしく連動させるという作用を有する。
【００２０】
請求項２に記載の発明は、ＭＰＥＧ圧縮映像信号の動き補償周期を検出する動き補償周期検出手段と、フレーム単位で入力映像信号の階調に応じて表示オン、オフするパターンを作成するＦＲＣパターン発生手段と、前記動き補償周期検出手段の出力に応じて前記ＦＲＣパターン発生手段で発生するパターンの周期を制御する周期制御手段とを設けたものであり、ＭＰＥＧ方式の映像が入力された場合に、ＭＰＥＧ方式の映像信号の特徴であるフレーム方向に変動する動き補償予測周期を検出し、ＦＲＣ周期を前記検出した動き補償予測周期に同期もしく連動させるという作用を有する。
【００２１】
請求項３に記載の発明は、入力される映像信号を１フレーム記憶する記憶手段と、前記記憶手段の出力と入力される映像信号の差分を取る減算器と、前記減算器出力を１フレーム単位で累積和を算出する累積和回路と、前記累積和回路出力について値が特定範囲内にあるかを判定する判定回路により構成された動き補償周期検出手段であり、ＭＰＥＧ方式の映像が入力された場合に、ＭＰＥＧ方式の映像信号の特徴であるフレーム方向に変動する動き補償予測周期を検出するという作用を有する。
【００２２】
以下、本発明の実施の形態について、図１から図３を用いて説明する。
【００２３】
（実施の形態１）
図１は本発明の第一の実施の形態である映像表示装置の構成を示し、図１において１は動き補償周期検出手段であり、ＭＰＥＧ圧縮された映像信号入力の際、ＭＰＥＧ圧縮時の動き補償周期を検出する作用を有する。２は、ＦＲＣパターン発生手段であり、多階調表示を実現する為にフレーム単位で入力映像信号の階調に応じて表示オン、オフするパターンを作成する作用を有する。３は、周期制御手段であり、動き補償周期検出手段１の出力に応じて前記ＦＲＣパターン発生手段２で発生するパターンの周期を制御する作用を有する。
【００２４】
以下、上記の様に構成された映像表示装置の動作を図２を用いて説明する。ここでは、例として入力映像信号の動き補償周期をｍフレーム周期とし、ＦＲＣパターン発生手段では多階調表示をするためにｎフレーム単位でＦＲＣパターンを形成している物とする。動き補償周期検出手段１では、ＭＰＥＧ圧縮された映像が入力された場合、図２（ａ）の様なＭＰＥＧ圧縮時の動き補償周期ｍを検出する。次に周期制御手段３では、図２（ｂ）の様に検出された動き補償周期ｍを元に、ＦＲＣパターン周期ｎのパルスを発生する。ここで、ＦＲＣ周期ｎが完結していなくとも、図２中Ｔ点の様に、動き補償周期ｍと一致した出力を発生する。この結果、ＦＲＣパターン発生手段２では、図２（ｂ）の入力タイミングと、ｎフレーム単位で発生するＦＲＣパターンの第一フレームパターンの開始タイミングを、一致させたＦＲＣパターンを発生出力し液晶パネルを供給される。
【００２５】
この様にして作成されたＦＲＣパターンは入力映像におけるＭＰＥＧ圧縮時の動き補償周期と同期、連動した物となり、動き補償周期とＦＲＣ周期の干渉を無くすことが可能となる。
【００２６】
なお、以上の説明では、ＭＰＥＧの動き補償周期とＦＲＣ周期の干渉を例に説明したが、ＭＰＥＧの動き補償周期とビットリダクションの為にフレーム方向に誤差拡散する場合の周期との干渉についても同様に実現可能である。
【００２７】
（実施の形態２）
図３は本発明の第二の実施の形態である映像表示装置の構成を示す。図３において、４は入力される映像信号を１フレーム記憶する記憶手段である。５は、記憶手段４の出力と入力映像信号の差分を取る減算器である。６は、減算器５の出力を１フレーム単位で累積和を算出する累積和回路である。７は、累積和回路６の出力について値が特定範囲内にあるかを判定する判定回路であり、４〜７で動き補償周期検出手段１を構成する。また、ＦＲＣパターン発生手段２と周期制御手段３については、第一の実施形態と同等の構成、及び動作を行うものである。
【００２８】
以下、上記の様に構成された映像表示装置の動作を説明する。記憶手段４では、１フレーム前に入力された映像信号が出力される為、減算器５では１フレーム前と現在のフレームである映像信号の差分が得られる。この差分を１フレーム分の画素について累積和を累積和回路６で算出する。この累積和回路６の出力を図４に示す。前述の様にＭＰＥＧ圧縮された動き補償と圧縮率の関係として周期的に配置されるＩピクチャでは、他のＢ，Ｐピクチャに比べ圧縮率が低い。この為、図４の様にＩピクチャの前後では、圧縮率の差よりフレーム間の映像信号の差分の累積和が大きくなる傾向が得られる。そこで周期判定回路７では、累積和回路６の出力が、図４中の閾値Ｌより大きいか少ないかを判定することで、周期的に存在する圧縮率の低いＩピクチャのタイミングを判定、検出することが可能となり、この結果入力映像がＭＰＥＧ圧縮された際の動き補償周期を検出することが可能となる。
【００２９】
ここではＦＲＣパターン発生手段２と周期制御手段３の動作については、第一の実施形態と同様であり説明を省略するが、以上の動作により、入力映像のＭＰＥＧ圧縮時の動き補償周期が検出でき、これに同期、連動したＦＲＣパターンを作成する。この様にして作成されたＦＲＣパターンは入力映像におけるＭＰＥＧ圧縮時の動き補償周期と同期、連動した物となり、動き補償周期とＦＲＣ周期の干渉を無くすことが可能となる。
【００３０】
【発明の効果】
以上のように本発明によれば、ＦＲＣ周波数とＭＰＥＧ動き補償による周期ノイズとの干渉を除去することが可能になり、表示流れやフリッカなどの画質劣化を抑制することが可能になるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態による映像表示装置の構成を示すブロック図
【図２】本発明の第一の実施の形態におけるＦＲＣ周期と動き補償周期のタイミング図
【図３】本発明の第二の実施の形態による映像表示装置の構成を示すブロック図
【図４】本発明の第二の実施の形態における動き補償周期検出手段の動作を示すタイミング図
【図５】従来の映像表示装置の構成を示すブロック図
【図６】従来の映像表示装置の動作を示す遷移表を示す図
【図７】ＭＰＥＧ方式における動き補償予測構造例と示した相関図
【符号の説明】
１ 動き補償周期検出手段
２ ＦＲＣパターン発生手段
３ 周期制御手段
４ １フレーム映像記憶手段
５ 減算器
６ 累積和回路
７ 周期判定回路
１１１ ＦＲＣパターン発生手段
１１２ 階調パルス発生手段
１１３ 表示パルス選択回路
１１４ 液晶パネル
【発明の属する技術分野】
本発明は映像表示装置に関し、特に単純マトリクス型表示装置における多階調表示回路に関する。
【０００２】
【従来の技術】
従来、映像表示装置として、例えば特許文献１に記載されたものが知られている。
【０００３】
以下従来の映像表示装置の構成を示した図５を基に説明する。従来の映像表示装置の構成として、１１１は、階調表示すべき表示データの下位３ビットによりＦＲＣ（Frame Rate Controll）パターンＦＤを決定出力するＦＲＣパターン発生回路であり、１１２は、輝度レベル０％のＰｏｆｆ、輝度レベル５０％のＰｇ、輝度レベル１００％のＰｏｎの３種の階調パルスを発生する階調パルス発生手段であり、１１３は、階調表示すべき表示データの上位１ビット及びＦＲＣパターンＦＤによりＰｏｆｆ、Ｐｇ、Ｐｏｎの３種の階調パルスを選択出力する表示パルス選択回路であり、１１４は、表示パルス選択回路１１３の出力で駆動される液晶パネルで構成されている。
【０００４】
以上の様に構成された従来の映像表示装置の表示例を図６に用いて説明する。図６は、表示データの下位３ビットが（１，０，１）の時の表示例である。この３ビット表示データに従いＦＲＣパターン発生回路で選択されるＦＲＣパターンＦＤは、４／５であり、ＦＤは５フレーム中４フレームは、”１”となり、残り１フレームは”０”となる。
【０００５】
ここで表示データの上位１ビットが０の場合、階調パルス選択回路１１３ではＦＤが”１”の時は、輝度レベル５０％のＰｇを出力し、ＦＤが”０”の時は、輝度レベル０％のＰｏｆｆを選択出力する。この結果、５フレーム中４回が輝度５０％、１回は０％となり、５フレームを平均すると４０％の輝度表示をすることになる。
【０００６】
また、表示データの上位１ビットが１の場合、階調パルス選択回路１１３ではＦＤが”１”の時は、輝度レベル１００％のＰｏｎを出力し、ＦＤが”０”の時は、輝度レベル５０％のＰｇを選択出力する。この結果、５フレーム中４回が輝度１００％、１回は５０％となり、５フレームを平均すると９０％の輝度表示をすることになる。
【０００７】
以上の様に、表示データのビットに応じてフレーム毎に表示オン、表示オフを行う表示（前述の５フレーム中ｎ回オン／オフすることでの平均で階調表示）するＦＲＣ（Frame Rate Controll）方式を行い、且つ１水平走査期間におけるパルス幅（前述例では、Ｐｏｎ、Ｐｇ、Ｐｏｆｆの３段階のパルス幅による階調表示）を変化させるＰＷＭを用いて更なる多階調表示を行うという物である。
【０００８】
一般にＦＲＣは、ドットの配置パターンが画面斜め方向などに流れる表示流れや、フリッカという方式上の欠点を持っており、階調数が多くなると階調を表現する為に必要とされるフレーム数が多くなる為、ＦＲＣ周波数が低くなることで視認性が向上しこの問題が特に目立ちやすくなる。
【０００９】
この問題に対し、従来の映像表示装置では、ＦＲＣによって表現する階調数を減らし、これをＰＷＭで補うことで、ＦＲＣの周波数を高く設定することが可能となり、表示流れやフリッカを抑制するというものである。
【００１０】
また一方で、これら表示装置で表示する映像として、DVD（Degital Video Disc）の普及に伴い、DVDなどで採用されているＭＰＥＧ方式で圧縮された映像信号が扱われることが多くなっている。
【００１１】
このＭＰＥＧ方式で圧縮された映像信号の一特徴について、図７を用いて説明する。ＭＰＥＧ方式の圧縮は、動き補償予測とＤＣＴ方式で構成されるが、本件に大きく関わる動き補償について説明する。図７は、フレーム間の動き補償予測構成を示しており、Ｉ（intra Coded）ピクチャ、Ｐ（Predictive Coded）ピクチャ、Ｂ（Bidirectionally Predictive Coded）ピクチャの３種のピクチャ符号化で構成される。
【００１２】
Ｉピクチャは、他画面とは独立して符号化され、画面内の全ての情報（マクロブロック）を符号化される。この為、Ｉピクチャは圧縮率は低く、画面の切り替わり時などに有効である。次にＰピクチャは、前方向予測符号化画面で、Ｉピクチャ又はＰピクチャからの変化予測により符号化される。Ｂピクチャは、時間的に前後に位置するＩ又はＰピクチャを用いて前、後、又は前後の画面から予測符号化を行い、予測はマクロブロック単位で行われ緩やかな映像変化では高い圧縮率を実現できる。
【００１３】
以上のＩ，Ｂ，Ｐの３種の符号化を、映像の特徴などに応じて切り替えて動き補償が構成されるが、より具体的に簡単な説明をすると、現画像からの圧縮が少ないＩピクチャを周期的に配置し、これを基準に映像変化の差分（予測）情報をもった圧縮率の高いＢピクチャとＰピクチャを主体として映像が構成される。この様に圧縮された映像の特徴として、図７下図に示すように、圧縮率の少ない（＝誤り率も同時に少ない）Ｉピクチャから時間の離れて位置するピクチャである程に誤り率が増加していき、周期的に配置されたＩピクチャ時に誤りが改善されるため、誤り率に周期的な変動が生じる。この誤り率変動が、実映像表示上ではフレーム方向に変動するノイズとなって現れやすいという特徴がある。
【００１４】
【特許文献１】
特開平３−１２５１８８号公報
【００１５】
【発明が解決しようとする課題】
この映像表示装置においては、ＦＲＣとＰＷＭ方式を併用することを特徴としており、ＦＲＣ部分で表現する階調数を減らし、減らした分の階調を水平方向のＰＷＭで補うことで多階調数を実現しつつ、ＦＲＣ周波数を高く設定することが可能な為、ＦＲＣパターンによる表示流れ、フリッカ、クロストーク等の画質劣化を抑制している。しかし、ＦＲＣ方式を利用している為、ＦＲＣ周波数を高周波化して、画質劣化を視覚的に見えにくくしているが、方式上の表示流れ、フリッカという課題を完全に無くすことはできていない。この為、ＭＰＥＧ方式で圧縮された映像信号を受像表示すると、ＭＰＥＧ方式の特徴として前述したフレーム方向に変動する周期ノイズとＦＲＣ周波数との干渉を生じ、両者のビート成分が低周波として現れ、抑制していた画質ノイズが現れてしまうという課題を有しており、ＭＰＥＧ方式の映像入力に対しても良好な画質表示が得られることが要求されている。
【００１６】
本発明は、ＭＰＥＧ方式の映像入力に対しても良好な画質表示が得られる映像表示装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
この課題を解決するために本発明は、ＭＰＥＧ方式の映像が入力された場合に、ＭＰＥＧ方式の映像信号の特徴であるフレーム方向に変動する動き補償予測周期を検出し、ＦＲＣ周期を前記検出した動き補償予測周期に同期もしく連動させることを特徴とした物である。
【００１８】
これにより、ＦＲＣ周波数とＭＰＥＧ動き補償による周期ノイズとの干渉を除去することが可能になり、表示流れやフリッカなどの画質劣化を抑制することが可能になるという効果が得られる。
【００１９】
【発明の実施の形態】
本発明の請求項１に記載の発明は、ＭＰＥＧ方式で圧縮された映像信号の圧縮時における動き補償予測周期を検出し、前記検出周期に同期もしくは連動したＦＲＣパターンにより多階調表示を行うことを特徴としたとしたものであり、ＭＰＥＧ方式の映像が入力された場合に、ＭＰＥＧ方式の映像信号の特徴であるフレーム方向に変動する動き補償予測周期を検出し、ＦＲＣ周期を前記検出した動き補償予測周期に同期もしく連動させるという作用を有する。
【００２０】
請求項２に記載の発明は、ＭＰＥＧ圧縮映像信号の動き補償周期を検出する動き補償周期検出手段と、フレーム単位で入力映像信号の階調に応じて表示オン、オフするパターンを作成するＦＲＣパターン発生手段と、前記動き補償周期検出手段の出力に応じて前記ＦＲＣパターン発生手段で発生するパターンの周期を制御する周期制御手段とを設けたものであり、ＭＰＥＧ方式の映像が入力された場合に、ＭＰＥＧ方式の映像信号の特徴であるフレーム方向に変動する動き補償予測周期を検出し、ＦＲＣ周期を前記検出した動き補償予測周期に同期もしく連動させるという作用を有する。
【００２１】
請求項３に記載の発明は、入力される映像信号を１フレーム記憶する記憶手段と、前記記憶手段の出力と入力される映像信号の差分を取る減算器と、前記減算器出力を１フレーム単位で累積和を算出する累積和回路と、前記累積和回路出力について値が特定範囲内にあるかを判定する判定回路により構成された動き補償周期検出手段であり、ＭＰＥＧ方式の映像が入力された場合に、ＭＰＥＧ方式の映像信号の特徴であるフレーム方向に変動する動き補償予測周期を検出するという作用を有する。
【００２２】
以下、本発明の実施の形態について、図１から図３を用いて説明する。
【００２３】
（実施の形態１）
図１は本発明の第一の実施の形態である映像表示装置の構成を示し、図１において１は動き補償周期検出手段であり、ＭＰＥＧ圧縮された映像信号入力の際、ＭＰＥＧ圧縮時の動き補償周期を検出する作用を有する。２は、ＦＲＣパターン発生手段であり、多階調表示を実現する為にフレーム単位で入力映像信号の階調に応じて表示オン、オフするパターンを作成する作用を有する。３は、周期制御手段であり、動き補償周期検出手段１の出力に応じて前記ＦＲＣパターン発生手段２で発生するパターンの周期を制御する作用を有する。
【００２４】
以下、上記の様に構成された映像表示装置の動作を図２を用いて説明する。ここでは、例として入力映像信号の動き補償周期をｍフレーム周期とし、ＦＲＣパターン発生手段では多階調表示をするためにｎフレーム単位でＦＲＣパターンを形成している物とする。動き補償周期検出手段１では、ＭＰＥＧ圧縮された映像が入力された場合、図２（ａ）の様なＭＰＥＧ圧縮時の動き補償周期ｍを検出する。次に周期制御手段３では、図２（ｂ）の様に検出された動き補償周期ｍを元に、ＦＲＣパターン周期ｎのパルスを発生する。ここで、ＦＲＣ周期ｎが完結していなくとも、図２中Ｔ点の様に、動き補償周期ｍと一致した出力を発生する。この結果、ＦＲＣパターン発生手段２では、図２（ｂ）の入力タイミングと、ｎフレーム単位で発生するＦＲＣパターンの第一フレームパターンの開始タイミングを、一致させたＦＲＣパターンを発生出力し液晶パネルを供給される。
【００２５】
この様にして作成されたＦＲＣパターンは入力映像におけるＭＰＥＧ圧縮時の動き補償周期と同期、連動した物となり、動き補償周期とＦＲＣ周期の干渉を無くすことが可能となる。
【００２６】
なお、以上の説明では、ＭＰＥＧの動き補償周期とＦＲＣ周期の干渉を例に説明したが、ＭＰＥＧの動き補償周期とビットリダクションの為にフレーム方向に誤差拡散する場合の周期との干渉についても同様に実現可能である。
【００２７】
（実施の形態２）
図３は本発明の第二の実施の形態である映像表示装置の構成を示す。図３において、４は入力される映像信号を１フレーム記憶する記憶手段である。５は、記憶手段４の出力と入力映像信号の差分を取る減算器である。６は、減算器５の出力を１フレーム単位で累積和を算出する累積和回路である。７は、累積和回路６の出力について値が特定範囲内にあるかを判定する判定回路であり、４〜７で動き補償周期検出手段１を構成する。また、ＦＲＣパターン発生手段２と周期制御手段３については、第一の実施形態と同等の構成、及び動作を行うものである。
【００２８】
以下、上記の様に構成された映像表示装置の動作を説明する。記憶手段４では、１フレーム前に入力された映像信号が出力される為、減算器５では１フレーム前と現在のフレームである映像信号の差分が得られる。この差分を１フレーム分の画素について累積和を累積和回路６で算出する。この累積和回路６の出力を図４に示す。前述の様にＭＰＥＧ圧縮された動き補償と圧縮率の関係として周期的に配置されるＩピクチャでは、他のＢ，Ｐピクチャに比べ圧縮率が低い。この為、図４の様にＩピクチャの前後では、圧縮率の差よりフレーム間の映像信号の差分の累積和が大きくなる傾向が得られる。そこで周期判定回路７では、累積和回路６の出力が、図４中の閾値Ｌより大きいか少ないかを判定することで、周期的に存在する圧縮率の低いＩピクチャのタイミングを判定、検出することが可能となり、この結果入力映像がＭＰＥＧ圧縮された際の動き補償周期を検出することが可能となる。
【００２９】
ここではＦＲＣパターン発生手段２と周期制御手段３の動作については、第一の実施形態と同様であり説明を省略するが、以上の動作により、入力映像のＭＰＥＧ圧縮時の動き補償周期が検出でき、これに同期、連動したＦＲＣパターンを作成する。この様にして作成されたＦＲＣパターンは入力映像におけるＭＰＥＧ圧縮時の動き補償周期と同期、連動した物となり、動き補償周期とＦＲＣ周期の干渉を無くすことが可能となる。
【００３０】
【発明の効果】
以上のように本発明によれば、ＦＲＣ周波数とＭＰＥＧ動き補償による周期ノイズとの干渉を除去することが可能になり、表示流れやフリッカなどの画質劣化を抑制することが可能になるという優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態による映像表示装置の構成を示すブロック図
【図２】本発明の第一の実施の形態におけるＦＲＣ周期と動き補償周期のタイミング図
【図３】本発明の第二の実施の形態による映像表示装置の構成を示すブロック図
【図４】本発明の第二の実施の形態における動き補償周期検出手段の動作を示すタイミング図
【図５】従来の映像表示装置の構成を示すブロック図
【図６】従来の映像表示装置の動作を示す遷移表を示す図
【図７】ＭＰＥＧ方式における動き補償予測構造例と示した相関図
【符号の説明】
１ 動き補償周期検出手段
２ ＦＲＣパターン発生手段
３ 周期制御手段
４ １フレーム映像記憶手段
５ 減算器
６ 累積和回路
７ 周期判定回路
１１１ ＦＲＣパターン発生手段
１１２ 階調パルス発生手段
１１３ 表示パルス選択回路
１１４ 液晶パネル
Claims (2)
- ＭＰＥＧ圧縮映像信号の動き補償周期を検出する動き補償周期検出手段と、フレーム単位で入力映像信号の階調に応じて表示オン、オフするパターンを作成するＦＲＣパターン発生手段と、前記ＦＲＣパターン発生手段で作成するパターンをリセットし、前記動き補償周期検出手段が検出した動き補償周期に前記ＦＲＣパターン発生手段で作成するパターンの第１フレームパターンの開始タイミングを一致させるよう前記ＦＲＣパターン発生手段を制御する周期制御手段とを設けた映像表示装置。
- 前記動き補償周期検出手段は、入力される映像信号を１フレーム記憶する記憶手段と、前記記憶手段の出力と入力される映像信号の差分を取る減算器と、前記減算器出力を１フレーム単位で累積和を算出する累積和回路と、前記累積和回路出力について値が特定範囲内にあるかを判定する判定回路により構成される請求項１記載の映像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002277023A JP4449284B2 (ja) | 2002-09-24 | 2002-09-24 | 映像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002277023A JP4449284B2 (ja) | 2002-09-24 | 2002-09-24 | 映像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004117485A JP2004117485A (ja) | 2004-04-15 |
| JP4449284B2 true JP4449284B2 (ja) | 2010-04-14 |
Family
ID=32272737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002277023A Expired - Fee Related JP4449284B2 (ja) | 2002-09-24 | 2002-09-24 | 映像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4449284B2 (ja) |
-
2002
- 2002-09-24 JP JP2002277023A patent/JP4449284B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004117485A (ja) | 2004-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4072080B2 (ja) | 液晶表示装置 | |
| KR100722462B1 (ko) | 동영상 처리 장치 및 방법과, 동영상 처리를 위한 컴퓨터프로그램 저장 수단 | |
| JP4722517B2 (ja) | 画像表示装置、画像表示モニター、およびテレビジョン受像機 | |
| JP4181593B2 (ja) | 画像表示装置及び方法 | |
| US7667720B2 (en) | Image display device, driving circuit and driving method used in same | |
| US8373797B2 (en) | Image display apparatus, signal processing apparatus, image display method, and computer program product | |
| RU2475867C2 (ru) | Устройство и способ обработки сигнала изображения, устройство воспроизведения изображения, телевизионный приемник, электронное устройство | |
| KR100771616B1 (ko) | 투사형 디스플레이 장치 및 그 제어방법 | |
| CN101536507B (zh) | 图像显示装置及方法、图像处理装置及方法 | |
| JP4320989B2 (ja) | 表示装置 | |
| WO2006100906A1 (ja) | 画像表示装置、画像表示モニター、およびテレビジョン受像機 | |
| JP2007133051A (ja) | 画像表示装置 | |
| JP3717917B2 (ja) | 液晶表示装置、液晶表示装置の信号処理装置、そのプログラムおよび記録媒体、並びに、液晶表示制御方法 | |
| WO2008056451A1 (fr) | Dispositif d'affichage d'image et procédé d'affichage d'image, et dispositif de traitement d'image et procédé de traitement d'image | |
| US8643633B2 (en) | Image processing apparatus, method of controlling the same, computer program, and storage medium | |
| JP4267873B2 (ja) | 画像表示装置及び画像表示方法 | |
| JP5149725B2 (ja) | 画像処理装置及びその制御方法 | |
| KR100590298B1 (ko) | 표시 장치의 구동 방법，표시 장치 및 그의 프로그램 | |
| US8447131B2 (en) | Image processing apparatus and image processing method | |
| JP2005164937A (ja) | 画像表示制御装置及び画像ディスプレイ | |
| JP3602520B2 (ja) | 液晶表示装置 | |
| JP2006091412A (ja) | 画像処理装置 | |
| JP4449284B2 (ja) | 映像表示装置 | |
| JP2003219208A (ja) | 映像雑音低減回路 | |
| JP2009053221A (ja) | 画像表示装置及び画像表示方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050915 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051013 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090526 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090717 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091110 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091119 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091130 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100105 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100118 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130205 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140205 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |