JP4441109B2 - Manufacturing method of semiconductor device - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体集積回路装置、およびその製造方法に関し、特にPチャネル電界効果型トランジスタを有している半導体装置に関する。
【0002】
【従来の技術】
最近の微細化された半導体集積回路装置の製造プロセスでは、酸化シリコン膜と窒化シリコン膜の膜とのエッチング速度差を利用することによって、MISFET(Metal Insulator semiconductor Field Effect Transistor)のゲート電極に対してコンタクトホールを自己整合的に形成する技術が行われている。このようなセルフアライン・コンタクト(Self Align Contact;SAC)の形成に関しては、例えば特開平11-17147号に示されている。このセルフアライン・コンタクトの形成工程で使用されるシリコン窒化膜は、一般にモノシラン(SiH4)とアンモニア(NH3)とをガスソースに用いた熱CVD法によって形成されている。この熱CVD装置には複数枚(例えば100枚程度)のウエハを一括して処理するホットウォール型のバッチ式熱CVD装置が用いられる。
【0003】
【発明が解決しようとする課題】
前述のように、従来はセルフアライン・コンタクトを実現するためにホットウォール型のバッチ式熱CVD装置が用いられてきたが、高集積化が進むに伴って問題点が発生してきたため、、現在はコールドウォール型の枚葉式熱CVD装置の導入が検討されている段階にある。その背景を以下に述べる。
【0004】
最近では微細化に伴うMISFET(トランジスタ)のしきい値電圧の低下を防止するために、nチャネル型MISFETのゲート電極をn型多結晶シリコンによって構成し、pチャネル型MISFETのゲート電極をp型多結晶シリコンで構成し、両者をともに表面チャネル型とする、いわゆるデュアルゲートCMOS構造が採用されるようになってきた。
【0005】
この構造においては、ゲート電極形成後の工程で高温の熱処理が加わると、ゲート電極である多結晶シリコン中に含まれるp型あるいはn型の不純物がゲート酸化膜を通してシリコン基盤に拡散し、MISFETのしきい値電圧を容易に変動させる。よって前記熱処理工程の温度条件がばらつくと、しきい値電圧が大きく変動し、結果として半導体デバイスの大きな歩留まり低下をもたらす。すなわち、ゲート電極形成後の工程でセルフアライン・コンタクト用等の窒化シリコン膜を堆積させる場合にも、成膜温度が高いため、成膜の温度条件を特に精密に制御する必要があるが、バッチ式熱CVD装置では精密な温度条件の制御が困難である。
【0006】
そこで1つのチャンバ内でウエハを1枚ずつ処理する枚葉式熱CVD装置は、上記のバッチ式熱CVD装置に比べて精密な温度条件の設定が容易であり、かつウエハ面内での膜厚均一性も良好なことから、セルフアライン・コンタクト用窒化シリコン膜の成膜に対して適用を検討されている。特にチャンバの内壁温度をウエハ温度よりも低温にして成膜を行うコールドウォール型の枚葉式熱CVD装置は、枚葉式の装置で問題となるスループットの低下を補償できることから利点が多く、セルフアライン・コンタクト用窒化シリコン膜の成膜装置の主流になるものと考えられる。
【0007】
しかしながら本発明者らは、高集積半導体デバイスにおけるセルフアライン・コンタクト用窒化シリコン膜の成膜処理にコールドウォール型の枚葉式熱CVD装置の導入を検討した結果、以下のような問題があることを発見した。
【0008】
従来はホットウォール型のバッチ式熱CVD装置でセルフ・アラインコンタクト用の窒化シリコン膜を形成していた高集積半導体デバイスに、試験的にコールドウォール型の枚葉式熱CVD装置を用いてセルフ・アラインコンタクト用の窒化シリコン膜を形成したところ、pチャネル型MISFETのソース・ドレイン電流が大幅に低下する場合が観察された。ソース・ドレイン電流の低下は半導体デバイスの動作速度を低下させるために防止する必要がある。特にpチャネル型MISFETでは、nチャネル型MISFETに比べてソース・ドレイン電流が小さいため、深刻な問題である。
【0009】
そこで本発明の目的は、MISFETのしきい値電圧の変動を防止し、かつpチャネル型MISFETのソース・ドレイン電流の低下を防いだ、高速で信頼性の高い半導体デバイスを提供することにある。
【0010】
【課題を解決するための手段】
前記課題を達成すべく、本発明は、シリコン基板とその表面に設けられたゲート酸化膜と、前記ゲート酸化膜に接して設けられたゲート電極膜と、前記ゲート電極膜の側面に設けられたサイドウォール膜と、前記ゲート電極膜とサイドウォール膜を内包するように設けられた窒化シリコン膜と、を有する半導体装置において、前記窒化シリコン膜が室温において850MPa以下の引張り応力を持つことを特徴とする。或いは、前記サイドウォール膜が室温において850MPa以下の引張り応力を持つことを特徴とする。
【0011】
または、本発明は、シリコン基板上にゲート酸化膜を形成する工程と、その上にゲート電極膜を形成する工程と、ゲート電極のパターンを形成する工程と、前記ゲート電極膜の側面に前記サイドウォール膜形成する工程と、前記ゲート電極膜と前記サイドウォール膜を内包するように窒化シリコン膜を堆積させる工程と、を有し、前記窒化シリコン膜はCVD装置を用いて、前記CVD装置のチャンバの内壁温度を30℃以下にして堆積させることを特徴とする。
【0012】
具体的には、例えば、熱酸化もしくはCVD法によってゲート酸化膜を形成することができる。また、スパッタ法もしくはCVD法によってゲート電極膜を形成することができる。また、フォトリソグラフィによってゲート電極のパターンを局所的に形成する。また、スパッタ法もしくはCVD法によってサイドウォール膜を形成する。また、前記サイドウォール膜をエッチングすることにより前記ゲート電極膜の側面にのみ前記サイドウォール膜を残留させる。そして、前記ゲート電極膜と前記サイドウォール膜を内包するように窒化シリコン膜を堆積させる。そして例えば、前記窒化シリコン膜堆積にはコールドウォール型の枚葉式熱CVD装置を用いる。
或いは、前記サイドウォール膜の窒化シリコン膜は、CVD装置を用いて、前記CVD装置のチャンバの内壁温度を30℃以下にして堆積させることを特徴とする。
【0013】
または、本発明は、シリコン基板とその表面に設けられたゲート酸化膜、および前記ゲート酸化膜に接して設けられたゲート電極膜、および前記ゲート電極膜の側面に設けられたサイドウォール膜、および前記ゲート電極膜とサイドウォール膜を内包するように設けられた窒化シリコン膜、を有する半導体装置において、前記窒化シリコン膜の120℃熱りん酸に対するエッチングレートが11nm/min以下であることを特徴とする。
【0014】
或いは、前記サイドウォール膜が窒化シリコン膜を含み、前記窒化シリコン膜の120℃熱りん酸に対するエッチングレートが11nm/min以下である。
【0015】
または、本発明は、シリコン基板上にゲート酸化膜を形成する工程と、その上部にゲート電極膜を形成する工程と、前記ゲート電極のパターンを局所的に形成する工程と、サイドウォール膜を形成する工程と、前記サイドウォール膜をエッチングすることにより前記ゲート電極膜の側面に前記サイドウォール膜を残留させる工程と、前記ゲート電極膜と前記サイドウォール膜を内包するようにセルフ・アラインコンタクト用の窒化シリコン膜を堆積させる工程と、を有し、前記セルフ・アラインコンタクト用の窒化シリコン膜をCVD法により堆積させた後に、前記窒化シリコン膜にイオン注入を行うことを特徴とする。なお、前記イオン種はSi或いはGe又はこれらの組み合わせたものである。
【0016】
また、本発明は、前記窒化シリコン膜の上面が下面に比べて濃度の高い元素を含有することを特徴とする。なお、、前記前記元素がSi或いはGe又はれらの組み合わせたものである。
【0017】
また、発明者らによる実験の結果、このソース・ドレイン電流の低下現象は半導体デバイスの微細化が進み、最小線幅0.25ミクロン以下となると顕著となることが明らかとなった。
【0018】
よって、本発明により、半導体デバイスの高集積化が進行した場合においても、MISFETのしきい値電圧の変動を防止するとともに、pチャネル型MISFETのソース・ドレイン電流の低下や変動を防ぎ、高速で信頼性の高い半導体デバイスを提供することができる。
【0019】
また、MISFETのしきい値電圧の変動やソース・ドレイン電流の減少は、半導体デバイスを量産する段階においては歩留まりの低下となって顕在化する。
【0020】
よって、ほん発明により、歩留まりの良い、製造コストに優れた半導体デバイスを提供することができる。
【0021】
なお、前述したように、微細化MISFETのしきい値電圧の変動を抑えることを目的として、試験的にコールドウォール型の枚葉式熱CVD装置を用いてセルフ・アラインコンタクト用の窒化シリコン膜を形成した半導体デバイスを作成したところ、pチャネル型MISFETのソース・ドレイン電流が大幅に低下する場合やウエハ面内でソース・ドレイン電流が大きく異なるトランジスタが製造される場合が観察された。
【0022】
発明者らは、この原因を究明するために応力負荷実験や応力解析等を行った。その結果、(1)セルフ・アラインコンタクト用の窒化シリコン膜の引張り応力が増加すると、ゲート電極近傍のシリコン基板内の圧縮応力が減少し、これによってp型トランジスタのソース・ドレイン電流が減少すること、(2)高集積半導体デバイスの微細化が進行し、最小線幅0.25ミクロンを下回るようになるとソース・ドレイン電流の応力依存性が急上昇し、微細化に伴って急速に問題が顕在化してきた、ということが明らかとなった。
【0023】
一例として、図2に,最小線幅0.14ミクロンのpチャネル型MISFETのソース・ドレイン電流の応力依存性の実験結果を示す。本実験は半導体デバイスを形成したシリコン基板に4点曲げ試験を行い、デバイス形成領域であるシリコン基板表面に既知の応力を負荷しながら、トランジスタの特性を測定したものである。応力の方向は電界効果トランジスタのチャネルを流れるソース・ドレイン電流に対して平行方向のチャネル面内一軸応力(チャネルに平行な応力)と,ソース・ドレイン電流に対して直角方向のチャネル面内一軸応力(チャネルに直角な応力)であり,応力の符号は,プラスは引張り応力,マイナスは圧縮応力を表す。pチャネル型電界効果トランジスタの場合には,引張り応力を加えるとチャネルに直角な方向に対してはソース・ドレイン電流は増加(約4%/100MPa)するが,チャネルに平行な方向に対しては,ソース・ドレイン電流は減少(約7%/100MPa)することが明らかになった。また,この結果から,チャネル面内の二軸応力の場合にはpチャネル型電界効果トランジスタでは,絶対値の同じ二軸応力が作用した場合に,ゲート電極下のシリコン基板の引張り応力が大きいほど、あるいは圧縮応力が小さいほど、ソース・ドレイン電流は減少することが予想される。
【0024】
また、図3にはゲート幅を変化させた場合の、ソース・ドレイン電流の応力依存性の変化を示した。ゲート幅すなわち最小線幅が大きい場合には応力依存性は小さく、プロセスばらつき等の他の変動要因に隠れてしまうほどであるが、最小線幅が0.25ミクロンを下回ると応力依存性が急激に大きくなる。すなわち、本課題は半導体デバイスの高集積化が進んだ結果、初めて半導体デバイスの製造上の問題となったものである。
【0025】
よって以上の実験結果をもとに考察すると、半導体デバイスを最小線幅0.25ミクロン以下に微細化してもソース・ドレイン電流が低下しないようにするためには、ゲート電極近傍のシリコン基板内の圧縮応力をできるだけ増加させればよいことがわかる。発明者らは、これを実現するためにセルフ・アラインコンタクト用の窒化シリコン膜の膜応力を制御すればよいことに気付いた。
【0026】
そこで、ゲート電極近傍のシリコン基板内の圧縮応力を増加させるための窒化シリコン膜の膜応力を明らかにするために有限要素法を用いた応力解析による検討を行った。図4には、ソース・ドレイン電流の変化に影響を与えるゲート近傍のシリコン基板中の応力と、セルフ・アラインコンタクト用の窒化シリコン膜の応力との関係を示す。この関係から前記窒化シリコン膜の膜応力の引張り応力が小さいほど、ゲート近傍のシリコン基板中の圧縮応力を増加させることが可能であることが明らかとなった。
【0027】
以上のように、発明者らはセルフ・アラインコンタクト用の窒化シリコン膜の膜応力が室温状態において引張り応力が小さくなるように成膜することにより、ソース・ドレイン電流の低下を防ぐことができることを見出すことができた。よって、これをコールドウォール型の枚葉式熱CVD装置を用いて実現することができればよいことになる。
【0028】
そこでコールドウォール型の枚葉式熱CVD装置の成膜条件と成膜される窒化シリコン膜の室温での膜応力との関係を調べたところ、ある特殊な成膜条件の範囲において、引張りの膜応力を減少させられることに気付いた。図5にはコールドウォール型の枚葉式熱CVD装置のチャンバの温度と膜応力の関係を示す。コールドウォール型の枚葉式熱CVD装置のチャンバの温度が30℃以上になると窒化シリコン膜の膜応力は著しく増加する。すなわちコールドウォール型の枚葉式熱CVD装置のチャンバの温度を30℃以下にすることにより、窒化シリコン膜の引張り応力を低く抑えることができ、これによってゲート近傍のシリコン基板中の圧縮応力を増加させることが可能となるので、pチャネル型MISFETのソース・ドレイン電流が大幅に低下するのを防止できる。
【0029】
また図6にはコールドウォール型の枚葉式熱CVD装置のチャンバの温度と膜応力のばらつき幅の関係を示した。膜応力のばらつきも同様な関係を示し、コールドウォール型の枚葉式熱CVD装置のチャンバの温度が30℃以下となると急激に膜応力のウエハ面内でのばらつきが小さくなることがわかる。
【0030】
以上より、CVD装置のチャンバの温度が30℃以下となるようにコールドウォール型の枚葉式熱CVD装置を用いてセルフ・アラインコンタクト用の窒化シリコン膜を成膜することにより、前記窒化シリコン膜の引張り応力を低減することができる。これによってゲート電極近傍のシリコン基板内の圧縮応力を増加させることができるのでpチャネル型MISFETのソース・ドレイン電流の減少を防止することができる。また、これによってウエハ内のセルフ・アラインコンタクト用の窒化シリコン膜の膜応力がばらつかなくなるため、ゲート電極近傍のシリコン基板内の圧縮応力のばらつきも小さくすることができる。その結果、ソース・ドレイン電流のウエハ面内のばらつきを抑えることができ、半導体デバイスの信頼性および歩留まりの向上が可能となる。
【0031】
【0032】
【発明の実施の形態】
以下、本発明の第一実施例の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0033】
図1は本実施例の半導体装置の断面の模式図、図2はpチャネル型電界効果トランジスタのソース・ドレイン電流の応力依存性,図3はデバイスの微細化に伴う、応力に対するソース・ドレイン電流の変化率、図4はゲート電極を上面より内包するSiN膜の真性応力が,チャネル部分応力(ソース・ドレイン電流に平行でチャネル面内の応力)に与える影響を応力解析した結果,図5はチャンバの内壁温度と膜応力との関係、図6はチャンバの内壁温度と前記膜応力のウエハ面内ばらつきの関係、図7はコールドウォール型の枚葉式熱CVD装置の概念図、図8はSiN膜応力のエッチングレート依存性、図9から図11までは本発明の実施例の説明図である。
【0034】
本実施例の半導体装置は,図1に示すように,シリコン基板1の主面に形成されたnチャネル型電界効果トランジスタ10と,pチャネル型電界効果トランジスタ30で構成される。
【0035】
このうちnチャネル型電界効果トランジスタは,p型ウェル11に形成されたn型ソース・ドレイン(12,13)と,ゲート絶縁膜14,ゲート電極15、サイドウォール16で構成され,ゲート電極15の上面,およびソース・ドレイン(12,13)の上面には,シリサイド17,18が形成される。さらに、セルフ・アラインコンタクト用の窒化シリコン膜19やコンタクトホール、配線がその上方に形成される。
【0036】
また,本発明の着目点であるPチャネル型電界効果トランジスタも同様に,n型ウェル31に形成されたp型ソース・ドレイン(32,33)と,ゲート絶縁膜34,ゲート電極35、サイドウォール36で構成され,ゲート電極35の上面,およびソース・ドレイン(32,33)の上面には,シリサイド37,38が形成される。さらに、セルフ・アラインコンタクト用の窒化シリコン膜39やコンタクトホール、配線、層間絶縁膜がその上方に形成される。これらのトランジスタは,シリコン酸化膜(SiO2)や,窒化シリコン(SiN)からなる,素子分離膜2によって,他のトランジスタとの絶縁がなされる。
【0037】
ゲート酸化膜14,34の材料としては,例えばシリコン酸化膜(SiO2)、窒化シリコン膜(SiN),酸化チタン(TiO2),酸化ジルコニウム(ZrO2),酸化ハフニウム(HfO2),五酸化タンタル(Ta2O5)などの誘電体膜、あるいはこれらの積層構造が望ましい。また、ゲート電極15,35の材料としては、例えば、多結晶シリコン膜、あるいはタングステン(W)、モリブデン(Mo),白金(Pt),ルテニウム(Ru)、イリジウム(Ir)等の金属膜やこれらの金属のシリサイド、あるいはこれらの積層構造が望ましい。サイドウォール16、36の材料としては、窒化シリコン膜(SiN)や,シリコン酸化膜(SiO2)、多結晶シリコン膜が望ましい。
【0038】
セルフ・アラインコンタクト用窒化シリコン膜39は,コンタクトホールを自己整合的に形成するために用いられるものであり、前記窒化シリコン膜39の厚さは10nm〜200nmの範囲が望ましい。前記窒化シリコン膜39はコールドウォール型の枚葉式熱CVD装置で形成する。
【0039】
図7は上記のセルフ・アラインコンタクト用の窒化シリコン膜39の成膜に用いるコールドウォール型の枚葉式熱CVD装置100の概念図である。コールドウォール型の枚葉式熱CVD装置100のチャンバ101の中央部にはシリコン基板1を乗せるステージ102が設けられている。ステージ102の内部には、シリコン基板1を加熱するヒータ104が設けられている。ステージ102の上方には、モノシラン(SiH4)とアンモニア(NH3)とからなるソースガスを窒素(N2)などのキャリアガスとともにシリコン基板1の表面に供給するシャワーヘッド103が設けられている。また、チャンバ101の外部にはチャンバ101の内壁をステージ102やシリコン基板1よりも低温に設定する温調機構105が設けられている。また温調機構105には温度表示器106が設けられている。前記温調機構105は、例えば、温度センサ等により壁面温度を検知する検知部と検知部の信号に基づき壁面温度を所定の温度に制御する制御部等を備える構成にすることができる。
【0040】
コールドウォール型の枚葉式熱CVD装置100ではシリコン基板1を1枚ずつステージ102の上で処理するために、従来のバッチ式熱CVD装置に比べて精密な温度条件の実現が可能である。よって、シリコン基板1の温度制御が正確にできるためにSi基板内への不純物の拡散を制御することができ、トランジスタが微細化された場合でもしきい値電圧の変動やばらつきを抑えることができる。また、従来のバッチ式熱CVD装置に比べてウエハ面内の膜厚均一性も良好であるという利点もある。
【0041】
特にチャンバ101の内壁温度を温調機構105により制御して、ステージ102やシリコン基板1より低温にして成膜を行うコールドウォール型の枚葉式熱CVD装置100では、ソースガスの大部分がシリコン基板1等で構成されるウエハの表面で反応して膜を形成し、温度が低いチャンバ101の内壁には膜がほとんど堆積しないので、スループットの高い成膜が可能となる。これに対し、チャンバ101の内壁全体を一様に加熱して成膜を行うホットウォール型の熱CVD装置では、チャンバ101の内壁にも膜が容易に堆積し、前記膜を定期的に除去する必要が生じるためにスループットが低下する。
【0042】
コールドウォール型の枚葉式熱CVD装置100を用いた場合の、前記窒化シリコン膜39の成膜条件としては、シリコン基板1の温度を700℃から800℃の間にに、またガス圧は200Torrから350Torrの間になるようにした。また、シラン系ガスとアンモニアガスをガスソースとして用い、シラン系ガスに対するアンモニアガスの流量比が14倍以上となるようにするのがのぞましい。具体的一例を挙げると、モノシラン流量70sccm、アンモニア流量1000sccm、窒素流量7000sccmとし、ガス圧を350Torrとした。また、チャンバ101の壁面の温度を30℃以下に保つようにした。シラン系ガスとしては、本実施例ではモノシランを用いたが,他にジシラン、ジクロルシラン、テトラエトキシシランも用いることが可能である。また、アンモニアに替えてシアノ基、アミノ基を含む有機材料を使用することもできる。
【0043】
またCVD装置に対して望まれることは、前記CVD装置に付随して壁面の温度の制御機構、あるいは温度の表示機能を持つのが望ましい。チャンバ101の壁面の温度を30℃以下に保つためには水による冷却が望ましく、さらにはチラーユニットを用いた水冷却系を備えればなおよい。
【0044】
これによって、セルフ・アラインコンタクト用の窒化シリコン膜39の室温での膜応力を引張りの850MPa以下とすることができ、前記窒化シリコン膜の作用によってゲート電極35下近傍のシリコン基板31の応力を、より圧縮応力側にすることができる。ここでは「より圧縮応力側にする」と記したが、これはゲート電極35近傍のシリコン基板31の応力が従来は引張り応力であったとするならば、より低い引張り応力となることを意味し、ゲート電極35近傍のシリコン基板31の応力が従来圧縮応力であった場合には、より高い圧縮応力とすることを意味する。このように、ゲート電極35近傍のシリコン基板31の応力を、より圧縮応力側にすることにより、pチャネル型トランジスタのソース・ドレイン電流の減少を防止することができる。
【0045】
また、前記窒化シリコン膜39の成膜には、コールドウォール型の枚葉式熱CVD装置のチャンバを用い、そのチャンバ101の壁面の温度が30℃以下とすると、ウエハ面内の応力のばらつきを抑えることができるので、ウエハ面内のpチャネル型トランジスタのソース・ドレイン電流のばらつきを防止することができる。これにより半導体デバイスの信頼性が向上するとともに歩留まり向上が可能となる。
【0046】
また、応力の観点から考えるとチャンバ101の内壁温度を30℃以下にすることが望ましいが、その場合にはエッチングレートが上昇してしまうために、セルフ・アライン・コンタクト形成時にゲート電極部とのエッチレートの差が小さくなるために加工が難しくなるという欠点がある。これを考慮すると、次善の策としてはチャンバ101の内壁温度を35℃以下としてもよい。
【0047】
下限の温度は冷却手段によって異なるため特には詳述しない。例えば水等の冷媒を用いる場合は凝固する0℃より高い温度までとなる。もっとも、水に不凍成分が入っている場合は、当該凝固温度より高い温度までとなる。
【0048】
なお、窒化シリコン膜の室温での膜応力と、前記条件で成膜した窒化シリコン膜の熱リン酸によるエッチングレートの間には図8に示すような明確な関係があることがわかっている。これから、コールドウォール型の枚葉式熱CVD装置で成膜した窒化シリコン膜の膜応力が850MPa以下の場合には、120℃の熱リン酸によるエッチングレートは11nm/min以上となることがわかる。
【0049】
図9には本発明における第二の実施例を示す。本実施例ではサイドウォール36をコールドウォール型の枚葉式熱CVD装置で形成し、CVD装置のチャンバの温度を30℃以下にしたものである。これによって、サイドウォール36を構成する窒化シリコン膜の室温での膜応力を引張りの850MPa以下とすることができ、前記窒化シリコン膜の作用によって、ゲート電極35下近傍のシリコン基板31の応力を、より圧縮応力側にすることができる。これによってpチャネル型トランジスタのソース・ドレイン電流の減少を防止することができる。サイドウォール36は窒化シリコン膜と酸化シリコン膜によって構成されていてもよく、この場合には窒化シリコンの部分を上記条件で作成すればよい。すなわち、コールドウォール型の枚葉式熱CVD装置で形成し、前記CVD装置のチャンバの温度を30℃以下にする成膜条件のもとでサイドウォール36の窒化シリコン膜を製造する。なお図12に示すように、セルフ・アラインコンタクト用の窒化シリコン膜がない場合においても、本発明を適用すれば同様な効果を有する。
【0050】
本実施例では、本発明の第一の実施例に挙げてある利点に加えて、さらに以下の特徴がある。すなわち、コールドウォール型の枚葉式熱CVD装置で形成し、前記CVD装置のチャンバの温度を30℃以下にする成膜条件のもとでサイドウォール36の窒化シリコン膜を製造すれば、前記窒化シリコン膜の内部に含まれる水素原子を少なくすることができるため、トランジスタの電気的特性を良好にすることができる。
【0051】
また図10には本発明における第三の実施例を示すが、サイドウォール36に加えて、セルフ・アラインコンタクト用の窒化シリコン膜39も上記の条件で製造すると、さらにゲート電極下のシリコン基板の応力をより引張り側にすることができ、さらに効果が増す。この実施例の場合には、サイドウォール36とセルフ・アラインコンタクト用の窒化シリコン膜19の両方が全く同じ材質となることから、サイドウォール16とセルフ・アラインコンタクト用の窒化シリコン膜39の材料界面において応力集中が小さくなるため、界面において膜はがれの危険が少ないという利点が第二の実施例の利点に加えて存在する。
【0052】
また図11には本発明における第四の実施例を示すが、サイドウォール36を2層以上の膜から構成し、このうちの1層以上の膜を窒化シリコン膜として、上記の条件で成膜してもよい。本実施例では酸化シリコン膜と窒化シリコン膜との組み合わせにおいてサイドウォール36を構成しており、酸化シリコン膜はシリコン基板と接している。本実施例では窒化シリコン膜がシリコン基板に直接接触していないことから、窒化シリコン中の窒素等の不純物がシリコン基板に拡散しにくいという利点がさらにある。また、同様に窒化シリコン膜とシリコン基板の間に酸化シリコン膜が存在していることから、窒化シリコン膜の応力を酸化シリコン膜が応力緩和することにより、シリコン基板内での転位の発生を防止するという利点がさらにある。
【0053】
さらに図11及び12を用いて本発明における第五の実施例を示す。本実施例ではセルフ・アラインコンタクト用の窒化シリコン膜39を形成した後に前記窒化シリコン膜上面の全面にイオン注入を行ったものである。すなわち、前記窒化シリコン膜39を成膜し、続いてウエハ表面全面にイオン注入処理を施す。その後に、前記窒化シリコン膜を局所的にエッチングし、ヴィア形成用の加工を行う。なお、この順番を入れ替えて、ヴィア形成用の加工を行ってからイオン注入を行っても同様な効果が得られるが、この場合にはヴィア形成孔の部分のシリコン基板にもイオンが注入され、転位発生の原因となりやすいため、望ましくない。
【0054】
本実施例によって前記窒化シリコン膜にイオンが注入されるために前記窒化シリコン膜39の膜応力をより圧縮側にする、すなわち引張り応力を減少させることができ、これによってゲート電極35下近傍のシリコン基板31の応力を、より圧縮応力側にすることができる。その結果、pチャネル型トランジスタのソース・ドレイン電流の減少を防止することができる。また、イオン注入は前記窒化シリコン膜39の上面全面に行われるために、イオン注入のマスクが不要であり、工程あるいはマスクが削減できるという利点がある。なお、図12のような構成の場合は前記サイドウォール部を前記のように形成してもよい。
【0055】
本実施例は本発明の第一、第二、第三の実施例と組み合わせても良いが、単独で用いても有効であり、その場合には他の利点も発生する。たとえば、モノシラン流量10sccm、アンモニア流量5000sccm、窒素流量5000sccmとし、ガス圧を350Torrの条件下でセルフ・アラインコンタクト用の窒化シリコン膜39を形成すると、前記窒化シリコン膜39の膜応力は引張りの1GPa以上と非常に高くなるが、その一方で前記窒化シリコン膜39中の不純物が減少し、前記不純物の拡散によるシリコン基板への影響を最小にできるという利点が発生する。従来の技術では前記窒化シリコン膜中の不純物を減少させるとデバイスの電気特性の1項目が良好になる一方で、前記窒化シリコン膜の引張りの膜応力が増加するため、pチャネルトランジスタのソース・ドレイン電流が低下するという弊害が起こり、この現象が最小線幅0.25ミクロン以下で顕著となってきた。本実施例を適用すれば、不純物を少なくする成膜条件において、前記窒化シリコン膜39の引張りの膜応力をも減少させる、あるいは圧縮の膜応力を増加させることができるので、微細化が進んだ場合でもpチャネルトランジスタのソース・ドレイン電流の低下を防止することが可能となり、さらに不純物の影響も最小にできる。
前記イオン注入処理に使用するイオン種としてはイオンの半径がSiより大きいものが応力変化が大きくなるために望ましく、デバイスの電気特性を変化させる恐れのないGe、Siがさらに望ましい。また、イオン種をGa、As、In、Sb、Tl、Biなどの半導体産業でよく用いられるものとすると、現有設備が使えるためにイオン注入装置あるいはその周辺設備に対する投資を最小限にできるという利点が生じる。加速電圧は前記窒化シリコン膜39の厚さに応じて10keVから200KeV程度が望ましく、膜厚が薄い場合には加速電圧が低くても良い傾向にある。また、ドーズ量は1012〜1016ドーズ/cm2の範囲が望ましい。
【0056】
本実施例を行った場合には、窒化シリコン膜中にこれらのイオン種が検出され、イオン注入処理に特有の膜厚方向濃度分布となり、膜の上面は下面よりも濃度が高くなる。
【0057】
【発明の効果】
本発明により、MISFETのしきい値電圧の変動を防止し、かつpチャネル型MISFETのソース・ドレイン電流の低下を防いだ、高速で信頼性の高い半導体デバイスを提供することができる。
【図面の簡単な説明】
【図1】本発明の第一の実施例の半導体装置の断面を示す模式図。
【図2】pチャネル型電界効果トランジスタのソース・ドレイン電流の応力依存性の実験結果。
【図3】半導体デバイスの最小線幅と、pチャネル型電界効果トランジスタのソース・ドレイン電流の応力依存性との関係を示した図。
【図4】セルフ・アラインコンタクト用の窒化シリコン膜の膜応力と、ゲート電極近傍のシリコン基板内の応力の関係を応力解析によって求めた結果を示した図。
【図5】コールドウォール型の枚葉式熱CVD装置で形成した場合における、前記CVD装置のチャンバの内壁温度と、前記装置で成膜した窒化シリコン膜の膜応力との関係を示した実験結果の概要図。
【図6】コールドウォール型の枚葉式熱CVD装置で形成した場合における、前記CVD装置のチャンバの内壁温度と、前記装置で成膜した窒化シリコン膜の膜応力のばらつきとの関係を示した実験結果の概要図。
【図7】図7は上記のセルフ・アラインコンタクト用の窒化シリコン膜19の成膜に用いるコールドウォール型の枚葉式熱CVD装置100の概念図。
【図8】窒化シリコン膜の室温での膜応力と、窒化シリコン膜の熱リン酸によるエッチングレートの関係を示した図。
【図9】本発明の第二の実施例の半導体装置の一部を示す断面模式図。
【図10】本発明の第三の実施例の半導体装置の一部を示す断面模式図。
【図11】本発明の第四の実施例の半導体装置の一部を示す断面模式図。
【図12】本発明の第二の他の実施例の半導体装置の一部を示す断面模式図。
【符号の説明】
1・・・シリコン基板、2・・・素子分離膜、3・・・層間絶縁膜, 6・・・配線,11・・・p型ウェル,31・・・n型ウェル,12,13・・・n型ソース・ドレイン,32,33・・・p型ソース・ドレイン,14,34・・・ゲート絶縁膜,15,35・・・ゲート電極,16,36・・・サイドウォール,17,18,37,38・・・シリサイド,19,39・・・セルフ・アラインコンタクト用窒化シリコン膜
100・・・コールドウォール型の枚葉式熱CVD装置、101・・・チャンバ、102・・・ステージ、103・・・シャワーヘッド、104・・・ヒータ、105・・・温調機構、106・・・温度表示器
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device and a method for manufacturing the same, and more particularly to a semiconductor device having a P-channel field effect transistor.
[0002]
[Prior art]
In recent manufacturing processes of miniaturized semiconductor integrated circuit devices, the difference in etching rate between a silicon oxide film and a silicon nitride film is used to make a gate electrode of a MISFET (Metal Insulator semiconductor Field Effect Transistor). A technique for forming contact holes in a self-aligned manner has been used. The formation of such a self-aligned contact (SAC) is disclosed in, for example, Japanese Patent Application Laid-Open No. 11-17147. The silicon nitride film used in the self-aligned contact forming process is generally formed by a thermal CVD method using monosilane (SiH4) and ammonia (NH3) as a gas source. As this thermal CVD apparatus, a hot wall type batch type thermal CVD apparatus is used which collectively processes a plurality of (for example, about 100) wafers.
[0003]
[Problems to be solved by the invention]
As described above, a hot wall type batch type thermal CVD apparatus has been conventionally used to realize self-alignment contact. However, problems have arisen as the degree of integration increases, The introduction of a cold-wall type single wafer thermal CVD apparatus is under consideration. The background is described below.
[0004]
Recently, in order to prevent the threshold voltage of the MISFET (transistor) from being lowered due to miniaturization, the gate electrode of the n-channel MISFET is made of n-type polycrystalline silicon, and the gate electrode of the p-channel MISFET is p-type. A so-called dual gate CMOS structure, which is made of polycrystalline silicon and both are surface channel types, has come to be adopted.
[0005]
In this structure, when high-temperature heat treatment is applied in the process after the formation of the gate electrode, p-type or n-type impurities contained in the polycrystalline silicon as the gate electrode diffuse into the silicon substrate through the gate oxide film, and the MISFET The threshold voltage is easily changed. Therefore, if the temperature condition of the heat treatment process varies, the threshold voltage fluctuates greatly, resulting in a large yield reduction of the semiconductor device. That is, even when depositing a silicon nitride film for self-aligned contact or the like in the process after forming the gate electrode, the film forming temperature is high, so it is necessary to control the film forming temperature condition particularly precisely. It is difficult to control precise temperature conditions with a thermal CVD system.
[0006]
Therefore, a single wafer thermal CVD apparatus that processes wafers one by one in one chamber is easier to set precise temperature conditions than the batch thermal CVD apparatus described above, and the film thickness within the wafer surface. Since the uniformity is also good, application to the formation of a silicon nitride film for self-aligned contact is being studied. In particular, a cold-wall type single-wafer thermal CVD apparatus that forms a film with the inner wall temperature of the chamber lower than the wafer temperature has many advantages because it can compensate for a decrease in throughput that is a problem with the single-wafer apparatus. This is considered to be the mainstream of silicon nitride film forming devices for align and contact.
[0007]
However, as a result of studying the introduction of a cold wall type single-wafer thermal CVD apparatus for forming a silicon nitride film for self-aligned contact in a highly integrated semiconductor device, the present inventors have the following problems. I found
[0008]
Conventionally, a high-integrated semiconductor device, in which a silicon nitride film for self-aligned contact has been formed by a hot wall type batch type thermal CVD apparatus, was tested using a cold wall type single wafer type thermal CVD apparatus. When a silicon nitride film for align contact was formed, it was observed that the source / drain current of the p-channel type MISFET was significantly reduced. It is necessary to prevent the source / drain current from decreasing in order to reduce the operating speed of the semiconductor device. In particular, the p-channel type MISFET is a serious problem because the source / drain current is smaller than that of the n-channel type MISFET.
[0009]
SUMMARY OF THE INVENTION An object of the present invention is to provide a high-speed and high-reliability semiconductor device that prevents fluctuations in the threshold voltage of a MISFET and prevents the source / drain current of a p-channel MISFET from decreasing.
[0010]
[Means for Solving the Problems]
To achieve the above object, the present invention is provided on a silicon substrate, a gate oxide film provided on the surface thereof, a gate electrode film provided in contact with the gate oxide film, and a side surface of the gate electrode film. In a semiconductor device having a sidewall film, and a silicon nitride film provided so as to enclose the gate electrode film and the sidewall film, the silicon nitride film has a tensile stress of 850 MPa or less at room temperature. To do. Alternatively, the sidewall film has a tensile stress of 850 MPa or less at room temperature.
[0011]
Alternatively, the present invention includes a step of forming a gate oxide film on a silicon substrate, a step of forming a gate electrode film thereon, a step of forming a pattern of a gate electrode, and the side on the side surface of the gate electrode film. A step of forming a wall film, and a step of depositing a silicon nitride film so as to include the gate electrode film and the sidewall film, and the silicon nitride film is formed using a CVD apparatus, and the chamber of the CVD apparatus is formed. The inner wall temperature is 30 ° C. or lower for deposition.
[0012]
Specifically, for example, the gate oxide film can be formed by thermal oxidation or CVD. Further, the gate electrode film can be formed by sputtering or CVD. Further, a pattern of the gate electrode is locally formed by photolithography. A sidewall film is formed by sputtering or CVD. Further, the sidewall film is left only on the side surface of the gate electrode film by etching the sidewall film. Then, a silicon nitride film is deposited so as to enclose the gate electrode film and the sidewall film. For example, a cold wall type single wafer thermal CVD apparatus is used for the silicon nitride film deposition.
Alternatively, the silicon nitride film of the sidewall film is deposited by using a CVD apparatus so that the inner wall temperature of the chamber of the CVD apparatus is 30 ° C. or lower.
[0013]
Alternatively, the present invention provides a silicon substrate and a gate oxide film provided on the surface thereof, a gate electrode film provided in contact with the gate oxide film, and a sidewall film provided on a side surface of the gate electrode film, and In a semiconductor device having a silicon nitride film provided so as to include the gate electrode film and the sidewall film, the etching rate of the silicon nitride film with respect to 120 ° C. hot phosphoric acid is 11 nm / min or less. To do.
[0014]
Alternatively, the sidewall film includes a silicon nitride film, and the etching rate of the silicon nitride film with respect to 120 ° C. hot phosphoric acid is 11 nm / min or less.
[0015]
Alternatively, according to the present invention, a step of forming a gate oxide film on a silicon substrate, a step of forming a gate electrode film thereon, a step of locally forming a pattern of the gate electrode, and a sidewall film are formed. A step of etching the sidewall film to leave the sidewall film on a side surface of the gate electrode film; and a self-align contact for including the gate electrode film and the sidewall film. Depositing a silicon nitride film, and depositing the silicon nitride film for self-alignment contact by a CVD method, and then ion-implanting the silicon nitride film. The ion species is Si or Ge or a combination thereof.
[0016]
Further, the present invention is characterized in that the upper surface of the silicon nitride film contains an element having a higher concentration than the lower surface. The element is Si, Ge, or a combination thereof.
[0017]
As a result of experiments by the inventors, it has been clarified that the phenomenon of decreasing the source / drain current becomes remarkable when the semiconductor device is miniaturized and the minimum line width is 0.25 microns or less.
[0018]
Therefore, according to the present invention, even when the integration of the semiconductor device is advanced, the threshold voltage of the MISFET is prevented from changing and the source / drain current of the p-channel type MISFET is prevented from being lowered and changed. A highly reliable semiconductor device can be provided.
[0019]
Further, the fluctuation of the threshold voltage of MISFET and the decrease of the source / drain current are manifested as a decrease in yield at the stage of mass production of semiconductor devices.
[0020]
Therefore, according to the present invention, it is possible to provide a semiconductor device with good yield and excellent manufacturing cost.
[0021]
As described above, for the purpose of suppressing fluctuations in the threshold voltage of the miniaturized MISFET, a silicon nitride film for self-aligned contact is experimentally tested using a cold wall type single wafer thermal CVD apparatus. When the formed semiconductor device was produced, it was observed that the source / drain current of the p-channel type MISFET was significantly reduced or a transistor with a significantly different source / drain current in the wafer surface was produced.
[0022]
The inventors conducted stress loading experiments, stress analysis, and the like in order to investigate the cause. As a result, (1) when the tensile stress of the silicon nitride film for self-alignment contact increases, the compressive stress in the silicon substrate near the gate electrode decreases, thereby reducing the source / drain current of the p-type transistor. (2) As miniaturization of highly-integrated semiconductor devices progresses and the line width falls below the minimum line width of 0.25 microns, the stress dependency of the source / drain current rises rapidly, and the problem has rapidly become apparent with miniaturization. It became clear that.
[0023]
As an example, FIG. 2 shows the experimental results of the stress dependence of the source / drain current of a p-channel MISFET having a minimum line width of 0.14 microns. In this experiment, a four-point bending test was performed on a silicon substrate on which a semiconductor device was formed, and the characteristics of the transistor were measured while applying a known stress to the surface of the silicon substrate as a device formation region. The direction of stress is uniaxial stress in the channel plane parallel to the source / drain current flowing through the channel of the field effect transistor (stress parallel to the channel) and uniaxial stress in the channel plane perpendicular to the source / drain current. (Stress perpendicular to the channel), and the sign of the stress indicates a positive tensile stress and a negative stress indicates a compressive stress. In the case of a p-channel field effect transistor, when a tensile stress is applied, the source / drain current increases (about 4% / 100 MPa) in the direction perpendicular to the channel, but in the direction parallel to the channel. , It became clear that the source-drain current decreased (about 7% / 100MPa). Also, from this result, in the case of the biaxial stress in the channel plane, in the p-channel field effect transistor, when the biaxial stress with the same absolute value is applied, the tensile stress of the silicon substrate under the gate electrode increases. Alternatively, the source / drain current is expected to decrease as the compressive stress decreases.
[0024]
FIG. 3 shows changes in the stress dependence of the source / drain current when the gate width is changed. When the gate width, that is, the minimum line width is large, the stress dependency is small and it is hidden by other fluctuation factors such as process variations, but when the minimum line width is less than 0.25 microns, the stress dependency increases rapidly. Become. That is, this problem becomes a problem in the manufacture of semiconductor devices for the first time as a result of the progress of higher integration of semiconductor devices.
[0025]
Therefore, considering the above experimental results, in order to prevent the source / drain current from decreasing even if the semiconductor device is miniaturized to a minimum line width of 0.25 microns or less, the compressive stress in the silicon substrate near the gate electrode is reduced. It can be seen that it should be increased as much as possible. The inventors have realized that in order to realize this, the film stress of the silicon nitride film for self-aligned contact may be controlled.
[0026]
Therefore, in order to clarify the film stress of the silicon nitride film to increase the compressive stress in the silicon substrate in the vicinity of the gate electrode, a study was conducted by stress analysis using the finite element method. FIG. 4 shows the relationship between the stress in the silicon substrate near the gate that affects the change in the source / drain current and the stress in the silicon nitride film for self-alignment contact. From this relationship, it has been clarified that the compressive stress in the silicon substrate near the gate can be increased as the tensile stress of the silicon nitride film is smaller.
[0027]
As described above, the inventors can prevent a decrease in source / drain current by forming a silicon nitride film for self-aligned contact so that the tensile stress is reduced at room temperature. I was able to find it. Therefore, it is only necessary to realize this by using a cold wall type single wafer thermal CVD apparatus.
[0028]
Therefore, when the relationship between the film formation conditions of a cold-wall type single-wafer thermal CVD apparatus and the film stress at room temperature of the silicon nitride film to be formed was examined, a tensile film was found within a certain range of film formation conditions. I realized I could reduce the stress. FIG. 5 shows the relationship between the chamber temperature and film stress of a cold-wall type single wafer thermal CVD apparatus. When the temperature of the chamber of the cold wall type single wafer thermal CVD apparatus becomes 30 ° C. or higher, the film stress of the silicon nitride film increases remarkably. In other words, by setting the chamber temperature of the cold wall type single-wafer thermal CVD apparatus to 30 ° C. or lower, the tensile stress of the silicon nitride film can be kept low, thereby increasing the compressive stress in the silicon substrate near the gate. Therefore, it is possible to prevent the source / drain current of the p-channel type MISFET from greatly decreasing.
[0029]
FIG. 6 shows the relationship between the chamber temperature and the variation width of the film stress in the cold wall type single wafer thermal CVD apparatus. The variation in film stress shows a similar relationship, and it can be seen that when the temperature of the chamber of the cold wall type single wafer thermal CVD apparatus becomes 30 ° C. or less, the variation of the film stress in the wafer surface decreases rapidly.
[0030]
As described above, the silicon nitride film is formed by forming a silicon nitride film for self-alignment contact using a cold wall type single wafer thermal CVD apparatus so that the temperature of the chamber of the CVD apparatus is 30 ° C. or lower. The tensile stress of can be reduced. As a result, the compressive stress in the silicon substrate in the vicinity of the gate electrode can be increased, so that a decrease in the source / drain current of the p-channel type MISFET can be prevented. In addition, since the film stress of the silicon nitride film for self-align contact in the wafer does not vary, the variation in compressive stress in the silicon substrate near the gate electrode can be reduced. As a result, variations in the wafer surface of the source / drain current can be suppressed, and the reliability and yield of the semiconductor device can be improved.
[0031]
[0032]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the form of the 1st example of the present invention is described in detail based on a drawing. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
[0033]
1 is a schematic cross-sectional view of the semiconductor device of this embodiment, FIG. 2 is the stress dependence of the source / drain current of the p-channel field effect transistor, and FIG. 3 is the source / drain current with respect to the stress due to device miniaturization. Fig. 4 shows the results of a stress analysis of the influence of the intrinsic stress of the SiN film containing the gate electrode from the top surface on the channel partial stress (stress in the channel plane parallel to the source / drain current). FIG. 6 shows the relationship between the inner wall temperature of the chamber and the film stress, FIG. 6 shows the relationship between the inner wall temperature of the chamber and the variation of the film stress in the wafer surface, FIG. 7 is a conceptual diagram of a cold wall type single wafer thermal CVD apparatus, and FIG. Etching rate dependency of SiN film stress, FIGS. 9 to 11 are explanatory diagrams of the embodiment of the present invention.
[0034]
As shown in FIG. 1, the semiconductor device of this example is an n-channel field effect transistor formed on the main surface of a silicon substrate 1. Ten And p-channel field effect transistor 30 Consists of.
[0035]
Of these, the n-channel field effect transistor is composed of an n-type source / drain (12, 13) formed in the p-type well 11, a gate insulating film 14, a gate electrode 15, and a side wall 16. Silicides 17 and 18 are formed on the upper surface and the upper surfaces of the source / drain (12, 13). Further, a silicon nitride film 19 for self-align contact, a contact hole, and a wiring are formed thereabove.
[0036]
Similarly, the P-channel field effect transistor, which is the focus of the present invention, also includes p-type source / drain (32, 33) formed in the n-type well 31, a gate insulating film 34, a gate electrode 35, and a sidewall. 36. Silicides 37 and 38 are formed on the upper surface of the gate electrode 35 and the upper surfaces of the source / drain (32, 33). Further, a silicon nitride film 39 for self-align contact, a contact hole, a wiring, and an interlayer insulating film are formed thereabove. These transistors have a silicon oxide film (SiO 2 ) And silicon nitride (SiN), the element isolation film 2 insulates other transistors.
[0037]
As a material of the gate oxide films 14 and 34, for example, a silicon oxide film (SiO 2 ), Silicon nitride film (SiN), titanium oxide (TiO 2 ), Zirconium oxide (ZrO) 2 ), Hafnium oxide (HfO) 2 ), Tantalum pentoxide (Ta 2 O Five ) Or a laminated structure thereof is desirable. The material of the gate electrodes 15 and 35 is, for example, a polycrystalline silicon film or a metal film such as tungsten (W), molybdenum (Mo), platinum (Pt), ruthenium (Ru), iridium (Ir), or the like. A metal silicide or a laminated structure thereof is desirable. The sidewalls 16 and 36 are made of silicon nitride (SiN) or silicon oxide (SiO2). 2 ), A polycrystalline silicon film is desirable.
[0038]
The silicon nitride film 39 for self-alignment contact is used for forming contact holes in a self-aligned manner, and the thickness of the silicon nitride film 39 is preferably in the range of 10 nm to 200 nm. The silicon nitride film 39 is formed by a cold wall type single wafer thermal CVD apparatus.
[0039]
FIG. 7 is a conceptual diagram of a cold wall type single wafer thermal CVD apparatus 100 used for forming the silicon nitride film 39 for self-align contact. A stage 102 on which the silicon substrate 1 is placed is provided at the center of the chamber 101 of the cold wall type single wafer thermal CVD apparatus 100. Inside the stage 102, a heater 104 for heating the silicon substrate 1 is provided. Above the stage 102, a shower head 103 for supplying a source gas composed of monosilane (SiH4) and ammonia (NH3) to the surface of the silicon substrate 1 together with a carrier gas such as nitrogen (N2) is provided. In addition, a temperature control mechanism 105 that sets the inner wall of the chamber 101 at a lower temperature than the stage 102 and the silicon substrate 1 is provided outside the chamber 101. The temperature control mechanism 105 is provided with a temperature indicator 106. The temperature adjustment mechanism 105 can include, for example, a detection unit that detects a wall surface temperature using a temperature sensor and the like, and a control unit that controls the wall surface temperature to a predetermined temperature based on a signal from the detection unit.
[0040]
Since the cold-wall type single wafer thermal CVD apparatus 100 processes the silicon substrates 1 one by one on the stage 102, it is possible to realize a more precise temperature condition than the conventional batch thermal CVD apparatus. Therefore, since the temperature control of the silicon substrate 1 can be accurately performed, the diffusion of impurities into the Si substrate can be controlled, and fluctuations and variations in threshold voltage can be suppressed even when the transistor is miniaturized. . In addition, there is an advantage that the film thickness uniformity in the wafer surface is good as compared with the conventional batch type thermal CVD apparatus.
[0041]
In particular, in the cold wall type single wafer thermal CVD apparatus 100 in which the inner wall temperature of the chamber 101 is controlled by the temperature control mechanism 105 to form a film at a temperature lower than that of the stage 102 or the silicon substrate 1, most of the source gas is silicon. A film is formed by reacting on the surface of the wafer constituted by the substrate 1 and the like, and the film is hardly deposited on the inner wall of the chamber 101 having a low temperature. In contrast, in a hot wall type thermal CVD apparatus that forms a film by uniformly heating the entire inner wall of the chamber 101, a film is easily deposited on the inner wall of the chamber 101, and the film is periodically removed. The throughput is reduced due to the necessity.
[0042]
When using the cold wall type single-wafer thermal CVD apparatus 100, the silicon nitride film 39 is formed under the conditions that the temperature of the silicon substrate 1 is between 700 ° C. and 800 ° C., and the gas pressure is 200 Torr. From 350Torr. It is also desirable to use silane gas and ammonia gas as gas sources so that the flow rate ratio of ammonia gas to silane gas is 14 times or more. As a specific example, the monosilane flow rate was 70 sccm, the ammonia flow rate was 1000 sccm, the nitrogen flow rate was 7000 sccm, and the gas pressure was 350 Torr. The temperature of the wall surface of the chamber 101 was kept at 30 ° C. or lower. As the silane-based gas, monosilane is used in this embodiment, but disilane, dichlorosilane, and tetraethoxysilane can also be used. Further, an organic material containing a cyano group or an amino group can be used instead of ammonia.
[0043]
What is desired for the CVD apparatus is that it has a wall temperature control mechanism or a temperature display function associated with the CVD apparatus. In order to keep the temperature of the wall surface of the chamber 101 at 30 ° C. or lower, cooling with water is desirable, and further a water cooling system using a chiller unit may be provided.
[0044]
As a result, the film stress at room temperature of the silicon nitride film 39 for self-alignment contact can be reduced to 850 MPa or less, and the stress of the silicon substrate 31 near the gate electrode 35 is reduced by the action of the silicon nitride film. More compressive stress can be achieved. Here, it is described as “to be more compressive stress side”, which means that if the stress of the silicon substrate 31 in the vicinity of the gate electrode 35 is conventionally a tensile stress, it becomes a lower tensile stress, When the stress of the silicon substrate 31 in the vicinity of the gate electrode 35 is the conventional compressive stress, it means that the stress is higher. In this way, by reducing the stress of the silicon substrate 31 in the vicinity of the gate electrode 35 to the compressive stress side, it is possible to prevent a decrease in the source / drain current of the p-channel transistor.
[0045]
The silicon nitride film 39 is formed using a chamber of a cold-wall type single wafer thermal CVD apparatus, and when the temperature of the wall surface of the chamber 101 is 30 ° C. or less, the stress variation in the wafer surface is changed. Therefore, variations in source / drain currents of the p-channel transistor in the wafer surface can be prevented. As a result, the reliability of the semiconductor device is improved and the yield can be improved.
[0046]
From the viewpoint of stress, it is desirable that the temperature of the inner wall of the chamber 101 is 30 ° C. or lower. However, in this case, the etching rate increases, and therefore, the self-aligned contact with the gate electrode portion is formed. There is a drawback that the processing becomes difficult because the difference in etch rate becomes small. Considering this, as a second best measure, the inner wall temperature of the chamber 101 may be set to 35 ° C. or lower.
[0047]
Since the lower limit temperature differs depending on the cooling means, it will not be described in detail. For example, when a coolant such as water is used, the temperature is higher than 0 ° C. at which the solidification occurs. However, when the antifreeze component is contained in the water, the temperature is higher than the solidification temperature.
[0048]
It is known that there is a clear relationship as shown in FIG. 8 between the film stress of the silicon nitride film at room temperature and the etching rate of the silicon nitride film formed under the above conditions by hot phosphoric acid. From this, it can be seen that when the film stress of the silicon nitride film formed by the cold wall type single wafer thermal CVD apparatus is 850 MPa or less, the etching rate by hot phosphoric acid at 120 ° C. is 11 nm / min or more.
[0049]
FIG. 9 shows a second embodiment of the present invention. In this embodiment, the sidewall 36 is formed by a cold-wall type single-wafer thermal CVD apparatus, and the temperature of the chamber of the CVD apparatus is set to 30 ° C. or less. As a result, the film stress at room temperature of the silicon nitride film constituting the sidewall 36 can be reduced to 850 MPa or less, and by the action of the silicon nitride film, the stress of the silicon substrate 31 near the gate electrode 35 is reduced, More compressive stress can be achieved. This can prevent a decrease in source / drain current of the p-channel transistor. The sidewall 36 may be formed of a silicon nitride film and a silicon oxide film. In this case, the silicon nitride portion may be formed under the above conditions. That is, the silicon nitride film of the sidewall 36 is manufactured under the film forming condition that is formed by a cold wall type single wafer thermal CVD apparatus and the temperature of the chamber of the CVD apparatus is 30 ° C. or less. As shown in FIG. 12, even if there is no silicon nitride film for self-alignment contact, the same effect can be obtained by applying the present invention.
[0050]
This embodiment has the following features in addition to the advantages listed in the first embodiment of the present invention. That is, if the silicon nitride film of the sidewall 36 is manufactured under a film forming condition that is formed by a cold wall type single-wafer thermal CVD apparatus and the chamber temperature of the CVD apparatus is 30 ° C. or less, the nitridation is performed. Since hydrogen atoms contained in the silicon film can be reduced, the electrical characteristics of the transistor can be improved.
[0051]
FIG. 10 shows a third embodiment of the present invention. When a silicon nitride film 39 for self-alignment contact is manufactured under the above conditions in addition to the sidewall 36, a silicon substrate under the gate electrode is further formed. The stress can be further pulled, and the effect is further increased. In this embodiment, both the sidewall 36 and the silicon nitride film 19 for self-alignment contact are made of the same material. Therefore, the material interface between the sidewall 16 and the silicon nitride film 39 for self-alignment contact is used. In addition to the advantages of the second embodiment, there is an advantage that the risk of film peeling at the interface is small because the stress concentration is small.
[0052]
FIG. 11 shows a fourth embodiment of the present invention. The sidewall 36 is composed of two or more films, and one or more of these films are formed as silicon nitride films under the above conditions. May be. In this embodiment, the side wall 36 is constituted by a combination of a silicon oxide film and a silicon nitride film, and the silicon oxide film is in contact with the silicon substrate. In this embodiment, since the silicon nitride film is not in direct contact with the silicon substrate, there is an additional advantage that impurities such as nitrogen in the silicon nitride are difficult to diffuse into the silicon substrate. Similarly, since a silicon oxide film exists between the silicon nitride film and the silicon substrate, the silicon oxide film relaxes the stress of the silicon nitride film, thereby preventing the occurrence of dislocations in the silicon substrate. There is an additional advantage of doing so.
[0053]
Further, a fifth embodiment of the present invention will be described with reference to FIGS. In this embodiment, a silicon nitride film 39 for self-alignment contact is formed and then ion implantation is performed on the entire upper surface of the silicon nitride film. That is, the silicon nitride film 39 is formed, and then ion implantation is performed on the entire wafer surface. Thereafter, the silicon nitride film is locally etched, and processing for forming vias is performed. It should be noted that the same effect can be obtained by changing the order and performing ion implantation after processing for via formation, but in this case, ions are also implanted into the silicon substrate in the via formation hole, This is not desirable because it tends to cause dislocations.
[0054]
According to this embodiment, since ions are implanted into the silicon nitride film, the film stress of the silicon nitride film 39 can be made more compressive, that is, the tensile stress can be reduced. The stress of the substrate 31 can be made closer to the compressive stress side. As a result, a decrease in source / drain current of the p-channel transistor can be prevented. In addition, since ion implantation is performed on the entire upper surface of the silicon nitride film 39, there is an advantage that a mask for ion implantation is unnecessary and the number of steps or masks can be reduced. In the case of the configuration as shown in FIG. 12, the sidewall portion may be formed as described above.
[0055]
Although this embodiment may be combined with the first, second, and third embodiments of the present invention, it is effective when used alone, in which case other advantages are also generated. For example, when a silicon nitride film 39 for self-aligned contact is formed under the conditions of a monosilane flow rate of 10 sccm, an ammonia flow rate of 5000 sccm, and a nitrogen flow rate of 5000 sccm and a gas pressure of 350 Torr, the film stress of the silicon nitride film 39 is 1 GPa or more of tensile On the other hand, the impurities in the silicon nitride film 39 are reduced, and there is an advantage that the influence on the silicon substrate due to the diffusion of the impurities can be minimized. In the prior art, if the impurity in the silicon nitride film is reduced, one item of electrical characteristics of the device is improved, but the tensile stress of the silicon nitride film is increased, so that the source / drain of the p-channel transistor is increased. The adverse effect of decreasing the current occurs, and this phenomenon has become prominent when the minimum line width is 0.25 microns or less. If this embodiment is applied, it is possible to reduce the tensile film stress of the silicon nitride film 39 or increase the compressive film stress under the film forming conditions in which impurities are reduced. Even in this case, it is possible to prevent the source / drain current of the p-channel transistor from being lowered, and the influence of impurities can be minimized.
As the ion species used in the ion implantation process, those having an ion radius larger than Si are preferable because stress changes are large, and Ge and Si that do not change the electrical characteristics of the device are more preferable. In addition, if the ion species are often used in the semiconductor industry such as Ga, As, In, Sb, Tl, Bi, etc., the existing equipment can be used, so the investment in the ion implanter or its peripheral equipment can be minimized. Occurs. The acceleration voltage is preferably about 10 keV to 200 KeV depending on the thickness of the silicon nitride film 39. When the film thickness is small, the acceleration voltage tends to be low. The dose is 10 12 ~Ten 16 Dose / cm 2 A range of is desirable.
[0056]
When this embodiment is performed, these ion species are detected in the silicon nitride film, resulting in a concentration distribution in the film thickness direction peculiar to the ion implantation process, and the upper surface of the film has a higher concentration than the lower surface.
[0057]
【The invention's effect】
According to the present invention, it is possible to provide a high-speed and high-reliability semiconductor device that prevents fluctuations in the threshold voltage of the MISFET and prevents the source / drain current of the p-channel type MISFET from decreasing.
[Brief description of the drawings]
FIG. 1 is a schematic view showing a cross section of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 shows an experimental result of stress dependence of a source / drain current of a p-channel field effect transistor.
FIG. 3 is a graph showing the relationship between the minimum line width of a semiconductor device and the stress dependence of the source / drain current of a p-channel field effect transistor.
FIG. 4 is a diagram showing the result of a stress analysis for the relationship between the film stress of a silicon nitride film for self-aligned contact and the stress in the silicon substrate near the gate electrode.
FIG. 5 shows the experimental results showing the relationship between the inner wall temperature of the chamber of the CVD apparatus and the film stress of the silicon nitride film formed by the apparatus when formed by a cold wall type single wafer thermal CVD apparatus. Overview diagram.
FIG. 6 shows the relationship between the inner wall temperature of the chamber of the CVD apparatus and the variation in film stress of the silicon nitride film formed by the apparatus when formed by a cold wall type single wafer thermal CVD apparatus. The schematic diagram of an experimental result.
FIG. 7 is a conceptual diagram of a cold wall type single wafer thermal CVD apparatus 100 used for forming the silicon nitride film 19 for self-alignment contact.
FIG. 8 is a graph showing a relationship between a film stress of a silicon nitride film at room temperature and an etching rate of the silicon nitride film by hot phosphoric acid.
FIG. 9 is a schematic sectional view showing a part of a semiconductor device according to a second embodiment of the present invention.
FIG. 10 is a schematic cross-sectional view showing a part of a semiconductor device according to a third embodiment of the present invention.
FIG. 11 is a schematic sectional view showing a part of a semiconductor device according to a fourth embodiment of the present invention.
FIG. 12 is a schematic cross-sectional view showing a part of a semiconductor device according to a second other embodiment of the present invention.
[Explanation of symbols]
1 ... silicon substrate, 2 ... element isolation film, 3 ... interlayer insulation film, 6 ... wiring, 11 ... p-type well, 31 ... n-type well, 12, 13, ... -N-type source / drain, 32, 33 ... p-type source / drain, 14, 34 ... gate insulating film, 15, 35 ... gate electrode, 16, 36 ... sidewall, 17, 18 , 37, 38 ... Silicide, 19, 39 ... Silicon nitride film for self-aligned contact
100 ... Cold wall type single wafer thermal CVD apparatus, 101 ... Chamber, 102 ... Stage, 103 ... Shower head, 104 ... Heater, 105 ... Temperature control mechanism, 106 ..Temperature display

Claims (2)

シリコン基板上にゲート酸化膜を形成する工程と、その上にゲート電極膜を形成する工程と、ゲート電極のパターンを形成する工程と、前記ゲート電極膜の側面に前記サイドウォール膜を形成する工程と、前記シリコン基板にソースおよびドレインを形成する工程とを有することにより、pチャネル型電界効果トランジスタを形成する工程と、
前記pチャネル型電界効果トランジスタを形成した後、さらに、前記ゲート電極膜と前記サイドウォール膜を内包するように窒化シリコン膜を堆積させる工程と、前記窒化シリコン膜を貫通して前記ソースあるいは前記ドレインに達するコンタクトホールを形成する工程と、前記コンタクトホール上に配線を形成する工程とを有し、前記ゲート電極膜のゲート幅の最小線幅が0.25μm以下である半導体装置の製造方法において、
前記窒化シリコン膜はCVD装置を用いて、前記CVD装置のチャンバの内壁温度を30℃以下にして堆積させることで、室温において850MPa以下の引張り応力を持つことを特徴とする半導体装置の製造方法。
Forming a gate oxide film on the silicon substrate; forming a gate electrode film thereon; forming a gate electrode pattern; and forming the sidewall film on a side surface of the gate electrode film And forming a source and a drain on the silicon substrate, thereby forming a p-channel field effect transistor;
After forming the p-channel field effect transistor, a step of further depositing a silicon nitride film so as to include the gate electrode film and the sidewall film, and penetrating the silicon nitride film to form the source or drain In the method of manufacturing a semiconductor device, the method includes a step of forming a contact hole that reaches the thickness of the contact hole and a step of forming a wiring on the contact hole, wherein the minimum line width of the gate width of the gate electrode film is 0.25 μm or less.
The silicon nitride film has a tensile stress of 850 MPa or less at room temperature by depositing the silicon nitride film by using a thermal CVD apparatus so that the inner wall temperature of the chamber of the thermal CVD apparatus is 30 ° C. or lower. Method.
シリコン基板上にゲート酸化膜を形成する工程と、その上にゲート電極膜を形成する工程と、サイドウォール膜を形成する工程と、前記サイドウォール膜をエッチングすることにより前記ゲート電極膜の側面に前記サイドウォール膜を残留させる工程と、前記シリコン基板にソースおよびドレインを形成する工程とを有することにより、pチャネル型電界効果トランジスタを形成する工程と、
前記pチャネル型電界効果トランジスタを形成した後、さらに、前記ゲート電極膜と前記サイドウォール膜を内包するようにセルフ・アラインコンタクト用の窒化シリコン膜を堆積させる工程と、前記窒化シリコン膜を貫通して前記ソースあるいは前記ドレインに達するコンタクトホールを形成する工程と、前記コンタクトホール上に配線を形成する工程とを有し、前記ゲート電極膜のゲート幅の最小線幅が0.25μm以下である半導体装置の製造方法において、
前記サイドウォール膜と前記セルフ・アラインコンタクト用の窒化シリコン膜は、CVD装置を用いて、前記CVD装置のチャンバの内壁温度を30℃以下にして堆積させることで、室温において850MPa以下の引張り応力を持つことを特徴とする半導体装置の製造方法。
Forming a gate oxide film on the silicon substrate; forming a gate electrode film thereon; forming a sidewall film; and etching the sidewall film to form side surfaces of the gate electrode film Forming a p-channel field effect transistor by having a step of leaving the sidewall film and a step of forming a source and a drain on the silicon substrate;
After forming the p-channel field effect transistor, a step of depositing a silicon nitride film for self-alignment contact so as to include the gate electrode film and the sidewall film; and penetrating the silicon nitride film And a step of forming a contact hole reaching the source or the drain and a step of forming a wiring over the contact hole, wherein the gate electrode film has a minimum gate width of 0.25 μm or less. In the device manufacturing method,
It said side wall film and a silicon nitride film for the self-aligned contact, using a thermal CVD apparatus, by depositing the inner wall temperature of the chamber of the thermal CVD apparatus 30 ° C. or less, tensile follows 850MPa at room temperature A method of manufacturing a semiconductor device, characterized by having stress .
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