JP4425971B2 - Game machine - Google Patents

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JP4425971B2 JP2008193857A JP2008193857A JP4425971B2 JP 4425971 B2 JP4425971 B2 JP 4425971B2 JP 2008193857 A JP2008193857 A JP 2008193857A JP 2008193857 A JP2008193857 A JP 2008193857A JP 4425971 B2 JP4425971 B2 JP 4425971B2
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Description

本発明は、遊技者の操作に応じて遊技が行われるパチンコ遊技機やコイン遊技機等の遊技機に関し、特に、遊技盤における遊技領域において遊技者の操作に応じて遊技が行われる遊技機に関する。   The present invention relates to a gaming machine such as a pachinko gaming machine or a coin gaming machine in which a game is performed in accordance with a player's operation, and more particularly to a gaming machine in which a game is performed in accordance with a player's operation in a gaming area on a gaming board. .

遊技機として、遊技球などの遊技媒体を発射装置によって遊技領域に発射し、遊技領域に設けられている入賞口などの入賞領域に遊技媒体が入賞すると、所定個の賞球が遊技者に払い出されるものがある。さらに、表示状態が変化可能な可変表示部が設けられ、可変表示部の表示結果があらかじめ定められた特定の表示態様となった場合に所定の遊技価値を遊技者に与えるように構成されたものがある。   As a gaming machine, a game medium such as a game ball is launched into a game area by a launching device, and when a game medium wins a prize area such as a prize opening provided in the game area, a predetermined number of prize balls are paid out to the player. There is something to be done. Further, a variable display unit capable of changing the display state is provided, and is configured to give a predetermined game value to the player when the display result of the variable display unit becomes a predetermined specific display mode. There is.

特別図柄を表示する可変表示部の表示結果があらかじめ定められた特定の表示態様の組合せとなることを、通常、「大当り」という。なお、遊技価値とは、遊技機の遊技領域に設けられた可変入賞球装置の状態が打球が入賞しやすい遊技者にとって有利な状態になることや、遊技者にとって有利な状態となるための権利を発生させたりすることである。   The display result of the variable display unit that displays the special symbol is a combination of a specific display mode that is determined in advance. Note that the game value is the right that the state of the variable winning ball device provided in the gaming area of the gaming machine is advantageous for a player who is likely to win a ball, or the advantageous state for a player. It is to generate.

大当りが発生すると、例えば、大入賞口が所定回数開放して打球が入賞しやすい大当り遊技状態に移行する。そして、各開放期間において、所定個(例えば10個)の大入賞口への入賞があると大入賞口は閉成する。そして、大入賞口の開放回数は、所定回数(例えば16ラウンド)に固定されている。なお、各開放について開放時間(例えば29.5秒)が決められ、入賞数が所定個に達しなくても開放時間が経過すると大入賞口は閉成する。また、大入賞口が閉成した時点で所定の条件(例えば、大入賞口内に設けられているVゾーンへの入賞)が成立していない場合には、大当り遊技状態は終了する。   When a big hit occurs, for example, the big winning opening is opened a predetermined number of times, and the game shifts to a big hit gaming state in which a hit ball is easy to win. And in each open period, if there is a prize for a predetermined number (for example, 10) of the big prize opening, the big prize opening is closed. And the number of times the special winning opening is opened is fixed to a predetermined number (for example, 16 rounds). An opening time (for example, 29.5 seconds) is determined for each opening, and even if the number of winnings does not reach a predetermined number, the big winning opening is closed when the opening time elapses. Further, when a predetermined condition (for example, winning in the V zone provided in the big prize opening) is not established at the time when the big prize opening is closed, the big hit gaming state is ended.

また、「大当り」の組合せ以外の表示態様の組合せのうち、複数の可変表示部の表示結果のうちの一部が未だに導出表示されていない段階において、既に表示結果が導出表示されている可変表示部の表示態様が特定の表示態様の組合せとなる表示条件を満たしている状態を「リーチ」という。そして、可変表示部に可変表示される識別情報の表示結果が「リーチ」となる条件を満たさない場合には「はずれ」となり、可変表示状態は終了する。遊技者は、大当りをいかにして発生させるかを楽しみつつ遊技を行う。   In addition, among the combinations of display modes other than the “big hit” combination, the variable display in which the display result has already been derived and displayed at the stage where some of the display results of the plurality of variable display units have not yet been derived and displayed. A state in which the display mode of the part satisfies a display condition that is a combination of specific display modes is called “reach”. Then, if the display result of the identification information variably displayed on the variable display portion does not satisfy the condition of “reach”, it becomes “missing”, and the variable display state ends. A player plays a game while enjoying how to generate a big hit.

そして、遊技球が遊技盤に設けられている入賞口に遊技球が入賞すると、あらかじめ決められている個数の賞球払出が行われる。遊技の進行は主基板に搭載された遊技制御手段によって制御されるので、入賞にもとづく賞球個数は、遊技制御手段によって決定され、賞球制御基板に送信される。なお、以下、遊技制御手段およびその他の制御手段を、それぞれ電気部品制御手段と呼ぶことがある。   When a game ball wins a winning opening provided on the game board, a predetermined number of prize balls are paid out. Since the progress of the game is controlled by game control means mounted on the main board, the number of winning balls based on winning is determined by the game control means and transmitted to the winning ball control board. Hereinafter, the game control means and the other control means may be referred to as electrical component control means, respectively.

以上のように、遊技機には、遊技制御手段を初めとする種々の電気部品制御手段が搭載されている。一般に、各電気部品制御手段はマイクロコンピュータで構成される。すなわち、ROM等にプログラムが格納され、制御上一時的に発生するデータや制御進行に伴って変化するデータがRAMに格納される。すると、遊技機に停電等による電源断状態が発生すると、RAM内のデータは失われてしまう。よって、停電等からの復旧時には、最初の状態(例えば、遊技店においてその日最初に遊技機に電源投入されたときの状態)に戻さざるを得ないので、遊技者に不利益がもたらされる可能性がある。例えば、大当たり遊技中において電源断が発生し遊技機が最初の状態に戻ってしまうのでは、遊技者は大当たりの発生にもとづく利益を享受することができなくなってしまう。   As described above, various electrical component control means including game control means are mounted in the gaming machine. Generally, each electric component control means is constituted by a microcomputer. That is, a program is stored in a ROM or the like, and data temporarily generated for control or data that changes as control proceeds is stored in the RAM. Then, when the power-off state due to a power failure or the like occurs in the gaming machine, the data in the RAM is lost. Therefore, when recovering from a power outage or the like, the player must return to the initial state (for example, the state when the game machine was first turned on at the game store for the first time in the day), which may cause a disadvantage to the player. There is. For example, if a power failure occurs during a jackpot game and the gaming machine returns to the initial state, the player cannot enjoy the benefits based on the jackpot.

そのような事態を回避するには、停電等の不測の電源断が生じたときに、必要なデータを電源バックアップRAMに保存し、電源が復旧したときに保存されていたデータを復元して遊技を再開させればよい。しかし、そのような制御を行うと、遊技機が設置されている遊技店の利便性が損なわれる場合がある。例えば、停電が生じて遊技が続行できなくなった場合に遊技の再開を待たずに遊技の続行をあきらめた遊技者があったときには、他の遊技者が遊技途中の状態から遊技を開始できることになるので、遊技状態を停電前の状態に復旧させることは好ましくない。   In order to avoid such a situation, when an unexpected power cut such as a power failure occurs, the necessary data is saved in the power backup RAM, and the data saved when the power is restored is restored. Can be resumed. However, if such control is performed, the convenience of the game store where the gaming machine is installed may be impaired. For example, if there is a player who has given up to continue the game without waiting for the game to resume when a power failure occurs and the game can not be continued, other players can start the game from the middle of the game Therefore, it is not preferable to restore the gaming state to the state before the power failure.

そこで、本発明は、電源断が発生しても、遊技者に不利益がもたらされることを防止することができるとともに、遊技店での遊技機運用上の利便性を向上させることもできる遊技機を提供することを目的とする。   Therefore, the present invention can prevent a player from being disadvantaged even if the power is cut off, and can improve the convenience in operating a gaming machine at a gaming store. The purpose is to provide.

本発明による遊技機は、所定の遊技を行うことが可能な遊技機であって、遊技状態を制御する遊技制御マイクロコンピュータ遊技制御マイクロコンピュータが制御を行う際に発生する変動データを記憶する変動データ記憶手段(例えば、RAM)と、遊技機への電力供給が停止していても所定期間は変動データ記憶手段の記憶内容の保持が可能な記憶内容保持手段と、所定の電源電圧を監視して電圧の低下を検出したことにもとづいて電圧低下信号を出力する電源監視手段と、操作に応じて操作信号を出力する操作手段(例えば、クリアスイッチ921)とを備え、遊技制御マイクロコンピュータは、電源監視手段からの電圧低下信号にもとづいて、変動データ記憶手段にバックアップフラグを設定する処理と、変動データ記憶手段の記憶内容が正常か否かの判定に用いるチェックデータを作成して変動データ記憶手段に保存する処理と、変動データ記憶手段へのアクセスを禁止する処理とを含む電力供給停止時処理を実行し、電力供給が開始されたときに、操作手段からの操作信号が入力されていることを確認したときに、変動データ記憶手段の記憶内容を初期化する初期化処理を実行し、電力供給が開始されたときに、操作手段からの操作信号が入力されていないことを確認したときには、変動データ記憶手段にバックアップフラグが設定されているか否か判定し、バックアップフラグが設定されていないときには初期化処理を実行し、変動データ記憶手段にバックアップフラグが設定されているときにはチェックデータにもとづいて変動データ記憶手段の記憶内容が正常か否かの判定を行い、該判定により変動データ記憶手段の記憶内容が正常でないことを確認したときには初期化処理を実行し、該判定により変動データ記憶手段の記憶内容が正常であることを確認したときに該記憶内容にもとづいて制御状態を復旧させる復旧処理を実行することを特徴とするものである。 Gaming machine according to the present invention is a game machine capable of performing a predetermined game, and stores a game control microcomputer for controlling the gaming state, the variation data game control microcomputer is generated when performing a control Fluctuation data storage means (for example, RAM), storage content holding means capable of holding the storage contents of the fluctuation data storage means for a predetermined period even when power supply to the gaming machine is stopped, and monitoring a predetermined power supply voltage The game control microcomputer comprises a power supply monitoring means for outputting a voltage drop signal based on the detection of the voltage drop and an operation means (for example, a clear switch 921) for outputting an operation signal according to the operation. Based on the voltage drop signal from the power supply monitoring means, the process of setting the backup flag in the fluctuation data storage means and the description of the fluctuation data storage means A process for generating check data used to determine whether the contents are normal and storing the check data in the fluctuation data storage means, and a process for stopping power supply including a process for prohibiting access to the fluctuation data storage means, When supply was started, when it was confirmed that an operation signal was input from the operation means, initialization processing for initializing the storage contents of the fluctuation data storage means was executed, and power supply was started When it is confirmed that the operation signal from the operation means is not input, it is determined whether or not the backup flag is set in the variable data storage means. When the backup flag is not set, the initialization process is executed. When the backup flag is set in the fluctuation data storage means, the stored contents of the fluctuation data storage means are normal based on the check data. When it is confirmed that the storage content of the fluctuation data storage means is not normal by the determination, an initialization process is executed, and the determination confirms that the storage content of the fluctuation data storage means is normal In some cases, a restoration process for restoring the control state is executed based on the stored contents .

本発明によれば、遊技機を、所定の遊技を行うことが可能な遊技機であって、遊技状態を制御する遊技制御マイクロコンピュータ遊技制御マイクロコンピュータが制御を行う際に発生する変動データを記憶する変動データ記憶手段と、遊技機への電力供給が停止していても所定期間は変動データ記憶手段の記憶内容の保持が可能な記憶内容保持手段と、所定の電源電圧を監視して電圧の低下を検出したことにもとづいて電圧低下信号を出力する電源監視手段と、操作に応じて操作信号を出力する操作手段とを備え、遊技制御マイクロコンピュータは、電源監視手段からの電圧低下信号にもとづいて、変動データ記憶手段にバックアップフラグを設定する処理と、変動データ記憶手段の記憶内容が正常か否かの判定に用いるチェックデータを作成して変動データ記憶手段に保存する処理と、変動データ記憶手段へのアクセスを禁止する処理とを含む電力供給停止時処理を実行し、電力供給が開始されたときに、操作手段からの操作信号が入力されていることを確認したときに、変動データ記憶手段の記憶内容を初期化する初期化処理を実行し、電力供給が開始されたときに、操作手段からの操作信号が入力されていないことを確認したときには、変動データ記憶手段にバックアップフラグが設定されているか否か判定し、バックアップフラグが設定されていないときには初期化処理を実行し、変動データ記憶手段にバックアップフラグが設定されているときにはチェックデータにもとづいて変動データ記憶手段の記憶内容が正常か否かの判定を行い、該判定により変動データ記憶手段の記憶内容が正常でないことを確認したときには初期化処理を実行し、該判定により変動データ記憶手段の記憶内容が正常であることを確認したときに該記憶内容にもとづいて制御状態を復旧させる復旧処理を実行することを特徴とする構成としたので、技店での遊技機運用上の利便性を向上させることできるという効果がある。 According to the present invention, the gaming machine is a gaming machine capable of performing a predetermined game, a game control microcomputer that controls the gaming state, and variation data that is generated when the game control microcomputer performs control. A variable data storage means for storing data, a storage content holding means capable of holding the storage contents of the variable data storage means for a predetermined period even when power supply to the gaming machine is stopped, and monitoring a predetermined power supply voltage. The game control microcomputer includes a power supply monitoring means for outputting a voltage drop signal based on detection of a voltage drop, and an operation means for outputting an operation signal in response to an operation. Based on the above, check data used for determining whether or not the contents stored in the fluctuation data storage means are normal and the processing for setting the backup flag in the fluctuation data storage means An operation from the operation means is performed when power supply is stopped, including processing to create and save in the fluctuation data storage means, and processing to prohibit access to the fluctuation data storage means. When it is confirmed that a signal is input, an initialization process for initializing the storage contents of the fluctuation data storage means is executed, and when power supply is started, an operation signal is input from the operation means. When it is confirmed that there is no backup flag, it is determined whether or not the backup flag is set in the variable data storage means. When the backup flag is not set, initialization processing is executed, and the backup flag is set in the variable data storage means. Is determined based on the check data to determine whether or not the stored contents of the fluctuation data storage means are normal. When it is confirmed that the storage content of the stage is not normal, an initialization process is executed, and when it is confirmed that the storage content of the fluctuation data storage means is normal by the determination, the control state is restored based on the storage content since the configuration and executes the recovery process, there is an effect that it is possible to improve the convenience of gaming machine operation in Yu technique shop.

以下、本発明の一実施形態を図面を参照して説明する。
まず、遊技機の一例であるパチンコ遊技機の全体の構成について説明する。図1はパチンコ遊技機1を正面からみた正面図である。なお、ここでは、遊技機の一例としてパチンコ遊技機を示すが、本発明はパチンコ遊技機に限られず、例えばコイン遊技機等であってもよい。また、画像式の遊技機やスロット機に適用することもできる。
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
First, the overall configuration of a pachinko gaming machine that is an example of a gaming machine will be described. FIG. 1 is a front view of the pachinko gaming machine 1 as seen from the front. Here, a pachinko gaming machine is shown as an example of a gaming machine, but the present invention is not limited to a pachinko gaming machine, and may be, for example, a coin gaming machine. It can also be applied to image-type gaming machines and slot machines.

図1に示すように、パチンコ遊技機1は、額縁状に形成されたガラス扉枠2を有する。ガラス扉枠2の下部表面には打球供給皿3がある。打球供給皿3の下部には、打球供給皿3からあふれた景品球を貯留する余剰球受皿4と打球を発射する打球操作ハンドル(操作ノブ)5が設けられている。ガラス扉枠2の後方には、遊技盤6が着脱可能に取り付けられている。また、遊技盤6の前面には遊技領域7が設けられている。   As shown in FIG. 1, the pachinko gaming machine 1 has a glass door frame 2 formed in a frame shape. On the lower surface of the glass door frame 2 is a hitting ball supply tray 3. Under the hitting ball supply tray 3, there are provided a surplus ball receiving tray 4 for storing prize balls overflowing from the hitting ball supply tray 3 and a hitting operation handle (operation knob) 5 for firing the hitting ball. A game board 6 is detachably attached to the rear side of the glass door frame 2. A game area 7 is provided in front of the game board 6.

遊技領域7の中央付近には、複数種類の図柄を可変表示するための可変表示部9と7セグメントLEDによる可変表示器10とを含む可変表示装置8が設けられている。この実施の形態では、可変表示部9には、「左」、「中」、「右」の3つの図柄表示エリアがある。可変表示装置8の側部には、打球を導く通過ゲート11が設けられている。通過ゲート11を通過した打球は、球出口13を経て始動入賞口14の方に導かれる。通過ゲート11と球出口13との間の通路には、通過ゲート11を通過した打球を検出するゲートスイッチ12がある。また、始動入賞口14に入った入賞球は、遊技盤6の背面に導かれ、始動口スイッチ17によって検出される。また、始動入賞口14の下部には開閉動作を行う可変入賞球装置15が設けられている。可変入賞球装置15は、ソレノイド16によって開状態とされる。   Near the center of the game area 7, there is provided a variable display device 8 including a variable display unit 9 for variably displaying a plurality of types of symbols and a variable display 10 using 7 segment LEDs. In this embodiment, the variable display section 9 has three symbol display areas of “left”, “middle”, and “right”. A passing gate 11 for guiding a hit ball is provided on the side of the variable display device 8. The hit ball that has passed through the passage gate 11 is guided to the start winning opening 14 through the ball outlet 13. In the path between the passing gate 11 and the ball outlet 13, there is a gate switch 12 that detects a hit ball that has passed through the passing gate 11. The winning ball that has entered the start winning opening 14 is guided to the back of the game board 6 and detected by the start opening switch 17. A variable winning ball device 15 that opens and closes is provided below the start winning opening 14. The variable winning ball device 15 is opened by a solenoid 16.

可変入賞球装置15の下部には、特定遊技状態(大当り状態)においてソレノイド21によって開状態とされる開閉板20が設けられている。この実施の形態では、開閉板20が大入賞口を開閉する手段となる。開閉板20から遊技盤6の背面に導かれた入賞球のうち一方(Vゾーン)に入った入賞球はVカウントスイッチ22で検出される。また、開閉板20からの入賞球はカウントスイッチ23で検出される。可変表示装置8の下部には、始動入賞口14に入った入賞球数を表示する4個の表示部を有する始動入賞記憶表示器18が設けられている。この例では、4個を上限として、始動入賞がある毎に、始動入賞記憶表示器18は点灯している表示部を1つずつ増やす。そして、可変表示部9の可変表示が開始される毎に、点灯している表示部を1つ減らす。   An open / close plate 20 that is opened by a solenoid 21 in a specific gaming state (big hit state) is provided below the variable winning ball device 15. In this embodiment, the opening / closing plate 20 is a means for opening and closing the special winning opening. Of the winning balls guided from the opening / closing plate 20 to the back of the game board 6, the winning ball entering one (V zone) is detected by the V count switch 22. A winning ball from the opening / closing plate 20 is detected by the count switch 23. At the bottom of the variable display device 8, a start winning memory display 18 having four display units for displaying the number of winning balls that have entered the start winning opening 14 is provided. In this example, with the upper limit being four, each time there is a start prize, the start prize storage display 18 increases the number of lit display units one by one. Then, each time the variable display of the variable display unit 9 is started, the lit display unit is reduced by one.

遊技盤6には、複数の入賞口19,24が設けられ、遊技球の入賞口19,24への入賞は入賞口スイッチ19a,24aによって検出される。遊技領域7の左右周辺には、遊技中に点滅表示される装飾ランプ25が設けられ、下部には、入賞しなかった打球を吸収するアウト口26がある。また、遊技領域7の外側の左右上部には、効果音を発する2つのスピーカ27が設けられている。遊技領域7の外周には、遊技効果LED28aおよび遊技効果ランプ28b,28cが設けられている。   The game board 6 is provided with a plurality of winning openings 19, 24, and winning of the game balls to the winning openings 19, 24 is detected by winning opening switches 19a, 24a. Decorative lamps 25 blinking during the game are provided around the left and right sides of the game area 7, and an outlet 26 for absorbing a hit ball that has not won a prize is provided below. Two speakers 27 that emit sound effects are provided on the left and right upper portions outside the game area 7. On the outer periphery of the game area 7, a game effect LED 28a and game effect lamps 28b and 28c are provided.

そして、この例では、一方のスピーカ27の近傍に、景品球払出時に点灯する賞球ランプ51が設けられ、他方のスピーカ27の近傍に、補給球が切れたときに点灯する球切れランプ52が設けられている。さらに、図1には、パチンコ遊技台1に隣接して設置され、プリペイドカードが挿入されることによって球貸しを可能にするカードユニット50も示されている。   In this example, a prize ball lamp 51 that is lit when a prize ball is paid out is provided in the vicinity of one speaker 27, and a ball break lamp 52 that is lit when a supply ball is cut out in the vicinity of the other speaker 27. Is provided. Further, FIG. 1 also shows a card unit 50 that is installed adjacent to the pachinko gaming machine 1 and enables lending of a ball by inserting a prepaid card.

カードユニット50には、使用可能状態であるか否かを示す使用可表示ランプ151、カード内に記録された残額情報に端数(100円未満の数)が存在する場合にその端数を打球供給皿3の近傍に設けられる度数表示LEDに表示させるための端数表示スイッチ152、カードユニット50がいずれの側のパチンコ遊技機1に対応しているのかを示す連結台方向表示器153、カードユニット50内にカードが投入されていることを示すカード投入表示ランプ154、記録媒体としてのカードが挿入されるカード挿入口155、およびカード挿入口155の裏面に設けられているカードリーダライタの機構を点検する場合にカードユニット50を解放するためのカードユニット錠156が設けられている。   The card unit 50 has a usable indicator lamp 151 indicating whether or not it is in a usable state, and when the remaining amount information recorded in the card has a fraction (a number less than 100 yen), the fraction is indicated as a hitting tray. 3, a fraction display switch 152 for displaying on a frequency display LED provided in the vicinity of 3, a connecting table direction indicator 153 indicating which side of the pachinko gaming machine 1 corresponds to the card unit 50, in the card unit 50 Check the card insertion indicator lamp 154 indicating that a card is inserted, the card insertion slot 155 into which a card as a recording medium is inserted, and the mechanism of the card reader / writer provided on the back of the card insertion slot 155. In some cases, a card unit lock 156 is provided for releasing the card unit 50.

打球発射装置から発射された打球は、打球レールを通って遊技領域7に入り、その後、遊技領域7を下りてくる。打球が通過ゲート11を通ってゲートスイッチ12で検出されると、可変表示器10の表示数字が連続的に変化する状態になる。また、打球が始動入賞口14に入り始動口スイッチ17で検出されると、図柄の変動を開始できる状態であれば、可変表示部9内の図柄が回転を始める。図柄の変動を開始できる状態でなければ、始動入賞記憶を1増やす。   The hit ball fired from the hit ball launching device enters the game area 7 through the hit ball rail, and then descends the game area 7. When the hit ball is detected by the gate switch 12 through the passing gate 11, the display number of the variable display 10 changes continuously. Further, when the hit ball enters the start winning opening 14 and is detected by the start opening switch 17, the symbol in the variable display portion 9 starts to rotate if the variation of the symbol can be started. If it is not in a state where the change of the symbol can be started, the start winning memory is increased by one.

可変表示部9内の画像の回転は、一定時間が経過したときに停止する。停止時の画像の組み合わせが大当り図柄の組み合わせであると、大当り遊技状態に移行する。すなわち、開閉板20が、一定時間経過するまで、または、所定個数(例えば10個)の打球が入賞するまで開放する。そして、開閉板20の開放中に打球が特定入賞領域に入賞しVカウントスイッチ22で検出されると、継続権が発生し開閉板20の開放が再度行われる。継続権の発生は、所定回数(例えば15ラウンド)許容される。   The rotation of the image in the variable display unit 9 stops when a certain time has elapsed. If the combination of images at the time of the stop is a combination of jackpot symbols, the game shifts to a jackpot gaming state. That is, the opening / closing plate 20 is opened until a predetermined time elapses or a predetermined number (for example, 10) of hit balls wins. When the hit ball enters the specific winning area while the opening / closing plate 20 is opened and is detected by the V count switch 22, a right to continue is generated and the opening / closing plate 20 is opened again. The generation of the continuation right is allowed a predetermined number of times (for example, 15 rounds).

停止時の可変表示部9内の画像の組み合わせが確率変動を伴う大当り図柄の組み合わせである場合には、次に大当りとなる確率が高くなる。すなわち、高確率状態という遊技者にとってさらに有利な状態となる。また、可変表示器10における停止図柄が所定の図柄(当り図柄)である場合に、可変入賞球装置15が所定時間だけ開状態になる。さらに、高確率状態では、可変表示器10における停止図柄が当り図柄になる確率が高められるとともに、可変入賞球装置15の開放時間と開放回数が高められる。   When the combination of images in the variable display section 9 at the time of stop is a combination of jackpot symbols with probability fluctuations, the probability of the next jackpot increases. That is, it becomes a more advantageous state for the player in a high probability state. Further, when the stop symbol on the variable display 10 is a predetermined symbol (winning symbol), the variable winning ball device 15 is opened for a predetermined time. Further, in the high probability state, the probability that the stop symbol in the variable display 10 becomes a winning symbol is increased, and the opening time and the number of times of opening of the variable winning ball device 15 are increased.

次に、パチンコ遊技機1の裏面に配置されている各基板について説明する。
図2に示すように、パチンコ遊技機1の裏面では、枠体2A内の機構板の上部に球貯留タンク38が設けられ、パチンコ遊技機1が遊技機設置島に設置された状態でその上方から遊技球が球貯留タンク38に供給される。球貯留タンク38内の遊技球は、誘導樋39を通って球払出機構(図示せず)に至る。
Next, each board | substrate arrange | positioned at the back surface of the pachinko game machine 1 is demonstrated.
As shown in FIG. 2, on the back surface of the pachinko gaming machine 1, a ball storage tank 38 is provided above the mechanism plate in the frame 2 </ b> A, and the pachinko gaming machine 1 is installed above the gaming machine installation island. The game balls are supplied to the ball storage tank 38. The game balls in the ball storage tank 38 reach the ball payout mechanism (not shown) through the guide rod 39.

遊技機裏面側では、可変表示部9を制御する可変表示制御ユニット29、遊技制御用マイクロコンピュータ等が搭載された遊技制御基板(主基板)31が設置されている。また、球払出制御を行う払出制御用マイクロコンピュータ等が搭載された払出制御基板37、およびモータの回転力を利用して打球を遊技領域7に発射する打球発射装置が設置されている。さらに、装飾ランプ25、遊技効果LED28a、遊技効果ランプ28b,28c、賞球ランプ51および球切れランプ52に信号を送るためのランプ制御基板35、スピーカ27からの音声発生を制御するための音声制御基板70および打球発射装置を制御するための発射制御基板91も設けられている。なお、払出制御基板37には、エラー表示用LED374も搭載されている。   On the back side of the gaming machine, there are installed a variable display control unit 29 for controlling the variable display unit 9, a game control board (main board) 31 on which a game control microcomputer and the like are mounted. Further, a payout control board 37 on which a payout control microcomputer for performing ball payout control and the like, and a hitting ball launching device for hitting a hitting ball into the game area 7 using the rotational force of the motor are installed. Furthermore, the sound control for controlling the sound generation from the decoration lamp 25, the game effect LED 28a, the game effect lamps 28b and 28c, the lamp control board 35 for sending signals to the prize ball lamp 51 and the ball break lamp 52, and the speaker 27. A launch control board 91 for controlling the board 70 and the ball hitting device is also provided. The payout control board 37 is also equipped with an error display LED 374.

また、DC30V、DC21V、DC12VおよびDC5Vを作成する電源回路が搭載された電源基板910が設けられ、上方には、各種情報を遊技機外部に出力するための各端子を備えたターミナル基板160が設置されている。ターミナル基板160には、少なくとも、後述する球切れ検出スイッチ167の出力を導入して外部出力するための球切れ用端子、賞球個数信号を外部出力するための賞球用端子および球貸し個数信号を外部出力するための球貸し用端子が設けられている。また、中央付近には、主基板31からの各種情報を遊技機外部に出力するための各端子を備えた情報端子盤(外部情報出力装置)34が設置されている。   In addition, a power supply board 910 on which a power supply circuit for creating DC30V, DC21V, DC12V and DC5V is mounted is provided, and a terminal board 160 having various terminals for outputting various information to the outside of the gaming machine is installed above. Has been. The terminal board 160 includes at least a ball break terminal for introducing and outputting an output of a ball break detection switch 167, which will be described later, a prize ball terminal for outputting a prize ball number signal and a ball lending number signal. A ball lending terminal is provided for external output. Near the center, an information terminal board (external information output device) 34 having terminals for outputting various information from the main board 31 to the outside of the gaming machine is installed.

また、図2には、ランプ制御基板35および音声制御基板70からの信号を、枠側に設けられている遊技効果LED28a、遊技効果ランプ28b,28c、賞球ランプ51および球切れランプ52に供給するための電飾中継基板A77および度数表示LED等を搭載した残高表示基板74が示されている。また、この実施の形態では、各基板(例えば、主基板31、払出制御基板37)に含まれる変動データ記憶手段(例えば、バックアップRAM)に記憶されたバックアップデータをクリアするためのクリアスイッチ921が搭載されたスイッチ基板190が設けられている。なお、スイッチ基板190には、例えば主基板などの他の基板と接続されるコネクタ(図43、図44参照)が設けられている。さらに、図示はしないが、信号中継の必要に応じて他の中継基板も設けられる。   In FIG. 2, signals from the lamp control board 35 and the sound control board 70 are supplied to the game effect LED 28 a, game effect lamps 28 b and 28 c, the prize ball lamp 51, and the ball break lamp 52 provided on the frame side. The balance display board | substrate 74 carrying the electrical decoration relay board | substrate A77 and frequency display LED etc. for doing is shown. In this embodiment, the clear switch 921 for clearing the backup data stored in the fluctuation data storage means (for example, backup RAM) included in each board (for example, the main board 31 and the payout control board 37) is provided. A mounted switch board 190 is provided. The switch board 190 is provided with a connector (see FIGS. 43 and 44) that is connected to another board such as a main board. Further, although not shown, other relay boards are also provided as necessary for signal relay.

また、図3はパチンコ遊技機1の機構板を背面からみた背面図である。球貯留タンク38に貯留された遊技球は誘導樋39を通り、図3に示されるように、球切れ検出器(球切れスイッチ)187a,187bを通過して球供給樋186a,186bを経て球払出装置97に至る。球払出装置97から払い出された遊技球は、連絡口45を通ってパチンコ遊技機1の前面に設けられている打球供給皿3に供給される。連絡口45の側方には、パチンコ遊技機1の前面に設けられている余剰玉受皿4に連通する余剰玉通路46が形成されている。入賞にもとづく景品球が多数払い出されて打球供給皿3が満杯になり、ついには遊技球が連絡口45に到達した後さらに遊技球が払い出されると遊技球は、余剰玉通路46を経て余剰玉受皿4に導かれる。さらに遊技球が払い出されると、感知レバー47が満タンスイッチ48を押圧して満タンスイッチ48がオンする。その状態では、球払出装置97内のステッピングモータの回転が停止して球払出装置97の動作が停止するとともに打球発射装置34の駆動も停止する。   FIG. 3 is a rear view of the mechanism plate of the pachinko gaming machine 1 as seen from the back. The game balls stored in the ball storage tank 38 pass through the guide rod 39, pass through the ball break detectors (ball break switches) 187a, 187b and pass through the ball supply rods 186a, 186b as shown in FIG. The delivery device 97 is reached. The game balls paid out from the ball payout device 97 are supplied to the hitting ball supply tray 3 provided on the front surface of the pachinko gaming machine 1 through the connection port 45. A surplus ball passage 46 communicating with the surplus ball receiving tray 4 provided on the front surface of the pachinko gaming machine 1 is formed on the side of the communication port 45. A lot of prize balls based on the winnings are paid out, the hitting ball supply tray 3 is filled, and when the game balls are finally paid out after reaching the contact hole 45, the game balls are surplus through the surplus ball passage 46. It is guided to the ball receiving tray 4. When the game ball is further paid out, the sensing lever 47 presses the full tank switch 48 and the full tank switch 48 is turned on. In this state, the rotation of the stepping motor in the ball dispensing device 97 is stopped, the operation of the ball dispensing device 97 is stopped, and the driving of the ball hitting device 34 is also stopped.

賞球払出制御を行うために、入賞口スイッチ(図示せず)、始動口スイッチ17およびVカウントスイッチ22からの信号が、主基板31に送られる。主基板31のCPU56は、始動口スイッチ17がオンすると6個の賞球払出に対応した入賞が発生したことを知る。また、カウントスイッチ23がオンすると15個の賞球払出に対応した入賞が発生したことを知る。そして、入賞口スイッチがオンすると10個の賞球払出に対応した入賞が発生したことを知る。なお、この実施の形態では、例えば、入賞口24に入賞した遊技球は、入賞口24からの入賞球流路に設けられている入賞口スイッチ24aで検出され、入賞口19に入賞した遊技球は、入賞口19からの入賞球流路に設けられている入賞口スイッチ19aで検出される。   In order to perform prize ball payout control, signals from a winning opening switch (not shown), the start opening switch 17 and the V count switch 22 are sent to the main board 31. The CPU 56 of the main board 31 knows that a winning corresponding to six prize ball payout has occurred when the start port switch 17 is turned on. Further, when the count switch 23 is turned on, it is known that a winning corresponding to 15 prize ball payouts has occurred. Then, when the winning opening switch is turned on, it is known that a winning corresponding to ten winning ball payouts has occurred. In this embodiment, for example, a game ball won in the winning opening 24 is detected by a winning opening switch 24 a provided in a winning ball flow path from the winning opening 24 and won in the winning opening 19. Is detected by a winning port switch 19a provided in a winning ball flow path from the winning port 19.

図4は、スイッチ基板190に搭載されたクリアスイッチ921の構成の一例を示す外観構成図である。クリアスイッチ921は、本例では、「OFF」、「ON」および「クリア」の選択切り換えがされる切換操作スイッチ921aを有する。クリアスイッチ921は、「OFF」が選択されているときは何らの信号も発生せずに動作停止中となっており、「ON」が選択されているときはハイレベルの信号を出力する。クリアスイッチ921は、この例では、遊技機1に対する電源供給のオン/オフ切換のためのスイッチ(後述する電源スイッチ920)と連動された構成とされている。従って、クリアスイッチ921で「OFF」が選択されているときには遊技機1の電源供給が停止された状態(遊技機の電源がオフの状態)にあり、「ON」および「クリア」が選択されているときには遊技機1が稼動している状態(遊技機の電源がオンの状態)にある。また、クリアスイッチ921は、「クリア」が選択されているときに、ローレベルのクリア信号を出力する。なお、クリアスイッチ921は、電源スイッチ920と連動されない構成とされていてもよい。   FIG. 4 is an external configuration diagram showing an example of the configuration of the clear switch 921 mounted on the switch board 190. In this example, the clear switch 921 has a switching operation switch 921a for selecting and switching between “OFF”, “ON”, and “clear”. The clear switch 921 does not generate any signal when “OFF” is selected, and is stopped, and outputs a high level signal when “ON” is selected. In this example, the clear switch 921 is configured in conjunction with a switch for switching on / off of power supply to the gaming machine 1 (a power switch 920 described later). Therefore, when “OFF” is selected with the clear switch 921, the power supply of the gaming machine 1 is stopped (the gaming machine is turned off), and “ON” and “Clear” are selected. When the game machine 1 is in operation, it is in a state where the gaming machine 1 is operating (a state where the power of the gaming machine is on). The clear switch 921 outputs a low-level clear signal when “clear” is selected. The clear switch 921 may be configured not to be interlocked with the power switch 920.

図5は、主基板31における回路構成の一例を示すブロック図である。なお、図5には、払出制御基板37、ランプ制御基板35、音制御基板70、発射制御基板91、表示制御基板80およびスイッチ基板190も示されている。主基板31には、プログラムに従ってパチンコ遊技機1を制御する基本回路53と、ゲートスイッチ12、始動口スイッチ17、Vカウントスイッチ22、カウントスイッチ23、球切れスイッチ187、入賞口スイッチ19a,24aおよび賞球カウントスイッチ301Aからの信号を基本回路53に与えるスイッチ回路58と、可変入賞球装置15を開閉するソレノイド16および開閉板20を開閉するソレノイド21等を基本回路53からの指令に従って駆動するソレノイド回路59とが搭載されている。なお、この実施の形態では、スイッチ回路58は、スイッチ基板190に搭載されたクリアスイッチ921からの信号をも基本回路53に与える。   FIG. 5 is a block diagram illustrating an example of a circuit configuration in the main board 31. 5 also shows a payout control board 37, a lamp control board 35, a sound control board 70, a launch control board 91, a display control board 80, and a switch board 190. The main board 31 includes a basic circuit 53 for controlling the pachinko gaming machine 1 according to a program, a gate switch 12, a start port switch 17, a V count switch 22, a count switch 23, a ball break switch 187, winning port switches 19a and 24a, and A switch circuit 58 for supplying a signal from the winning ball count switch 301A to the basic circuit 53, a solenoid 16 for opening / closing the variable winning ball apparatus 15, a solenoid 21 for opening / closing the opening / closing plate 20, and the like are driven in accordance with instructions from the basic circuit 53. A circuit 59 is mounted. In this embodiment, the switch circuit 58 also provides the basic circuit 53 with a signal from the clear switch 921 mounted on the switch board 190.

また、基本回路53から与えられるデータに従って、大当りの発生を示す大当り情報、可変表示部9の画像表示開始に利用された始動入賞球の個数を示す有効始動情報、確率変動が生じたことを示す確変情報等をホール管理コンピュータ等のホストコンピュータに対して出力する情報出力回路64を含む。   Further, according to the data given from the basic circuit 53, the jackpot information indicating the occurrence of the jackpot, the effective starting information indicating the number of starting winning balls used for starting the image display of the variable display unit 9, and the fact that the probability variation has occurred. An information output circuit 64 is provided for outputting the probability variation information and the like to a host computer such as a hall management computer.

基本回路53は、ゲーム制御用のプログラム等を記憶するROM54、ワークメモリとして使用される記憶手段の一例であるRAM55、プログラムに従って制御動作を行うCPU56およびI/Oポート部57を含む。この実施の形態では、ROM54,RAM55はCPU56に内蔵されている。すなわち、CPU56は、1チップマイクロコンピュータである。なお、1チップマイクロコンピュータは、少なくともRAM55が内蔵されていればよく、ROM54およびI/Oポート部57は外付けであっても内蔵されていてもよい。また、I/Oポート部57は、マイクロコンピュータにおける情報入出力可能な端子である。   The basic circuit 53 includes a ROM 54 that stores a game control program and the like, a RAM 55 that is an example of storage means used as a work memory, a CPU 56 that performs control operations according to the program, and an I / O port unit 57. In this embodiment, the ROM 54 and RAM 55 are built in the CPU 56. That is, the CPU 56 is a one-chip microcomputer. The one-chip microcomputer only needs to incorporate at least the RAM 55, and the ROM 54 and the I / O port unit 57 may be externally attached or built-in. The I / O port unit 57 is a terminal capable of inputting and outputting information in the microcomputer.

さらに、主基板31には、電源投入時に基本回路53をリセットするためのシステムリセット回路65と、基本回路53から与えられるアドレス信号をデコードしてI/Oポート部57のうちのいずれかのI/Oポートを選択するための信号を出力するアドレスデコード回路67とが設けられている。なお、球払出装置97から主基板31に入力されるスイッチ情報もあるが、図5ではそれらは省略されている。   Further, the main board 31 includes a system reset circuit 65 for resetting the basic circuit 53 when power is turned on, and an address signal supplied from the basic circuit 53 to decode any I / O port unit 57. An address decode circuit 67 for outputting a signal for selecting the / O port is provided. Note that there is switch information input to the main board 31 from the ball dispensing device 97, but these are omitted in FIG.

遊技球を打撃して発射する打球発射装置は発射制御基板91上の回路によって制御される駆動モータ94で駆動される。そして、駆動モータ94の駆動力は、操作ノブ5の操作量に従って調整される。すなわち、発射制御基板91上の回路によって、操作ノブ5の操作量に応じた速度で打球が発射されるように制御される。   A ball hitting device for hitting and launching a game ball is driven by a drive motor 94 controlled by a circuit on the launch control board 91. Then, the driving force of the drive motor 94 is adjusted according to the operation amount of the operation knob 5. That is, the circuit on the firing control board 91 is controlled so that the hit ball is fired at a speed corresponding to the operation amount of the operation knob 5.

なお、この実施の形態では、ランプ制御基板35に搭載されているランプ制御手段が、遊技盤に設けられている始動記憶表示器18、ゲート通過記憶表示器41および装飾ランプ25の表示制御を行うとともに、枠側に設けられている遊技効果ランプ・LED28a,28b,28c、賞球ランプ51および球切れランプ52の表示制御を行う。また、特別図柄を可変表示する可変表示部9および普通図柄を可変表示する可変表示器10の表示制御は、表示制御基板80に搭載されている表示制御手段によって行われる。   In this embodiment, the lamp control means mounted on the lamp control board 35 controls the display of the start memory indicator 18, the gate passing memory indicator 41 and the decoration lamp 25 provided on the game board. At the same time, display control of the game effect lamps / LEDs 28a, 28b, 28c, the prize ball lamp 51 and the ball-out lamp 52 provided on the frame side is performed. Further, display control of the variable display unit 9 for variably displaying the special symbol and the variable display 10 for variably displaying the normal symbol is performed by display control means mounted on the display control board 80.

図6は、CPU56周りの一構成例を示すブロック図である。図6に示すように、第1の電源監視回路(第1の電源監視手段、あるいは電源監視手段)からの電圧低下信号が、CPU56のマスク不能割込端子(XNMI端子)に接続されている。第1の電源監視回路は、遊技機が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧低下を検出する回路である。この実施の形態では、VSLの電源電圧を監視して電圧値が所定値以下になるとローレベルの電圧低下信号を発生する。VSLは、遊技機で使用される直流電圧のうちで最大のものであり、この例では+30Vである。従って、CPU56は、割込処理によって電源断の発生を確認することができる。なお、この実施の形態では、第1の電源監視回路は、後述する電源基板に搭載されており、割込処理によって電源断の発生が確認される。   FIG. 6 is a block diagram illustrating a configuration example around the CPU 56. As shown in FIG. 6, a voltage drop signal from the first power supply monitoring circuit (first power supply monitoring means or power supply monitoring means) is connected to the non-maskable interrupt terminal (XNMI terminal) of the CPU 56. The first power supply monitoring circuit is a circuit that monitors the voltage of any one of the various DC power supplies used by the gaming machine and detects a power supply voltage drop. In this embodiment, the power supply voltage of VSL is monitored, and a low level voltage drop signal is generated when the voltage value falls below a predetermined value. VSL is the largest DC voltage used in gaming machines, and is + 30V in this example. Therefore, the CPU 56 can confirm the occurrence of power interruption by the interrupt process. In this embodiment, the first power supply monitoring circuit is mounted on a power supply board, which will be described later, and the occurrence of power interruption is confirmed by an interrupt process.

図6には、システムリセット回路65も示されているが、この実施の形態では、システムリセット回路65は、第2の電源監視回路(第2の電源監視手段)も兼ねている。すなわち、リセットIC651は、電源投入時に、外付けのコンデンサの容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。すなわち、リセット信号をハイレベルに立ち上げてCPU56を動作可能状態にする。また、リセットIC651は、第1の電源監視回路が監視する電源電圧と等しい電源電圧であるVSLの電源電圧を監視して電圧値が所定値(第1の電源監視回路が電圧低下信号を出力する電源電圧値よりも低い値)以下になるとローレベルの電圧低下信号を発生する。従って、CPU56は、第1の電源監視回路からの電圧低下信号に応じて所定の電力供給停止時処理を行った後、システムリセットされる。なお、この実施の形態では、リセット信号と第2の電源監視回路からの電圧低下信号とは同一の信号である。   Although the system reset circuit 65 is also shown in FIG. 6, in this embodiment, the system reset circuit 65 also serves as a second power supply monitoring circuit (second power supply monitoring means). That is, when the power is turned on, the reset IC 651 sets the output to the low level for a predetermined time determined by the capacity of the external capacitor, and sets the output to the high level when the predetermined time elapses. That is, the reset signal is raised to a high level to make the CPU 56 operable. The reset IC 651 monitors the power supply voltage of VSL, which is the power supply voltage equal to the power supply voltage monitored by the first power supply monitoring circuit, and the voltage value is a predetermined value (the first power supply monitoring circuit outputs a voltage drop signal). When the voltage is lower than the power supply voltage value), a low level voltage drop signal is generated. Therefore, the CPU 56 performs a predetermined power supply stop process in response to the voltage drop signal from the first power supply monitoring circuit, and then the system is reset. In this embodiment, the reset signal and the voltage drop signal from the second power supply monitoring circuit are the same signal.

図6に示すように、リセットIC651からのリセット信号は、NAND回路947に入力されるとともに、反転回路(NOT回路)944を介してカウンタIC941のクリア端子に入力される。カウンタIC941は、クリア端子への入力がローレベルになると、発振器943からのクロック信号をカウントする。そして、カウンタIC941のQ5出力がNOT回路945,946を介してNAND回路947に入力される。また、カウンタIC941のQ6出力は、フリップフロップ(FF)942のクロック端子に入力される。フリップフロップ942のD入力はハイレベルに固定され、Q出力は論理和回路(OR回路)949に入力される。OR回路949の他方の入力には、NAND回路947の出力がNOT回路948を介して導入される。そして、OR回路949の出力が、CPU56のリセット端子に接続されている。このような構成によれば、電源投入時に、CPU56のリセット端子に2回のリセット信号(ローレベル信号)が与えられるので、CPU56は、確実に動作を開始する。   As shown in FIG. 6, the reset signal from the reset IC 651 is input to the NAND circuit 947 and also input to the clear terminal of the counter IC 941 via the inverting circuit (NOT circuit) 944. The counter IC 941 counts the clock signal from the oscillator 943 when the input to the clear terminal becomes low level. The Q5 output of the counter IC 941 is input to the NAND circuit 947 via the NOT circuits 945 and 946. The Q6 output of the counter IC 941 is input to the clock terminal of the flip-flop (FF) 942. The D input of the flip-flop 942 is fixed at a high level, and the Q output is input to an OR circuit (OR circuit) 949. The output of the NAND circuit 947 is introduced into the other input of the OR circuit 949 via the NOT circuit 948. The output of the OR circuit 949 is connected to the reset terminal of the CPU 56. According to such a configuration, since the reset signal (low level signal) is given twice to the reset terminal of the CPU 56 when the power is turned on, the CPU 56 surely starts operation.

そして、例えば、第1の電源監視回路の検出電圧(電圧低下信号を出力することになる電圧)を+22Vとし、第2の電源監視回路の検出電圧を+9Vとする。そのように構成した場合には、第1の電源監視回路と第2の電源監視回路とは、同一の電源VSLの電圧を監視するので、第1の電圧監視回路が電圧低下信号を出力するタイミングと第2の電圧監視回路が電圧低下信号を出力するタイミングの差を所望の所定期間に確実に設定することができる。所望の所定期間とは、第1の電源監視回路からの電圧低下信号に応じて電力供給停止時処理を開始してから電力供給停止時処理が確実に完了するまでの期間である。   For example, the detection voltage of the first power supply monitoring circuit (voltage that outputs a voltage drop signal) is + 22V, and the detection voltage of the second power supply monitoring circuit is + 9V. In such a configuration, since the first power monitoring circuit and the second power monitoring circuit monitor the voltage of the same power supply VSL, the timing when the first voltage monitoring circuit outputs the voltage drop signal. And the timing at which the second voltage monitoring circuit outputs the voltage drop signal can be reliably set to a desired predetermined period. The desired predetermined period is a period from when the power supply stop process is started in response to the voltage drop signal from the first power supply monitoring circuit until the power supply stop process is reliably completed.

この例では、第1の電源監視手段が検出信号を出力することになる第1検出条件は+30V電源電圧が+22Vにまで低下したことであり、第2の電源監視手段が検出信号を出力することになる第2検出条件は+30V電源電圧が+9Vにまで低下したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。   In this example, the first detection condition for the first power supply monitoring means to output the detection signal is that the + 30V power supply voltage has dropped to + 22V, and the second power supply monitoring means outputs the detection signal. The second detection condition that becomes is that the + 30V power supply voltage is lowered to + 9V. However, the voltage value used here is an example, and other values may be used.

ただし、監視範囲が狭まるが、第1の電圧監視回路および第2の電圧監視回路の監視電圧として+5V電源電圧を用いることも可能である。その場合にも、第1の電圧監視回路の検出電圧は、第2の電圧監視回路の検出電圧よりも高く設定される。   However, although the monitoring range is narrowed, it is also possible to use a + 5V power supply voltage as the monitoring voltage of the first voltage monitoring circuit and the second voltage monitoring circuit. Also in that case, the detection voltage of the first voltage monitoring circuit is set higher than the detection voltage of the second voltage monitoring circuit.

CPU56等の駆動電源である+5V電源から電力が供給されていない間、RAMの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、+5V電源が復旧すると、システムリセット回路65からリセット信号が発せられるので、CPU56は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップRAMに保存されているので、停電等からの復旧時に停電発生時の遊技状態に復帰することができる。   While power is not supplied from the + 5V power source that is the driving power source of the CPU 56 or the like, at least a part of the RAM is backed up by the backup power source supplied from the power supply board, and the contents are preserved even if the power to the gaming machine is cut off. The When the +5 V power supply is restored, a reset signal is issued from the system reset circuit 65, so that the CPU 56 returns to a normal operation state. At that time, since necessary data is stored in the backup RAM, it is possible to return to the gaming state at the time of occurrence of the power failure when recovering from the power failure.

なお、図6では、電源投入時にCPU56のリセット端子に2回のリセット信号(ローレベル信号)が与えられる構成が示されたが、リセット信号の立ち上がりタイミングが1回しかなくても確実にリセット解除されるCPUを使用する場合には、符号941〜949で示された回路素子は不要である。その場合、リセットIC651の出力がそのままリセット端子に接続される。   Although FIG. 6 shows a configuration in which the reset signal (low level signal) is given to the reset terminal of the CPU 56 when the power is turned on, the reset is surely released even if the reset signal rises only once. When using the CPU to be used, the circuit elements denoted by reference numerals 941 to 949 are not necessary. In that case, the output of the reset IC 651 is directly connected to the reset terminal.

この実施の形態で用いられるCPU56は、I/Oポート(PIO)およびタイマ/カウンタ回路(CTC)も内蔵している。PIOは、PB0〜PB3の4ビットおよびPA0〜PA7の1バイトのポートを有する。PB0〜PB3およびPA0〜PA7のポートは、入力/出力いずれにも設定できる。ただし、この実施の形態では内蔵PIOを使用しない。その場合には、例えば、全ポートを入力モードとして、全ポートをグラウンドレベルに接続する。なお、電源投入時に、PIOは自動的に入力モードに設定される。   The CPU 56 used in this embodiment also incorporates an I / O port (PIO) and a timer / counter circuit (CTC). The PIO has 4 bits PB0 to PB3 and 1 byte port PA0 to PA7. The ports PB0 to PB3 and PA0 to PA7 can be set to either input / output. However, the built-in PIO is not used in this embodiment. In that case, for example, all the ports are set to the input mode, and all the ports are connected to the ground level. When the power is turned on, the PIO is automatically set to the input mode.

また、図6に示すように、スイッチ基板190に搭載されたクリアスイッチ921の出力信号が、入力ポート570を介して入力される。なお、入力ポート570には、Vカウントスイッチ22などの他の各スイッチの出力信号も入力されている。このような構成によれば、クリアスイッチ921の切換により出力信号がクリア信号(ローレベル信号)とされていると、CPU56にクリア信号が与えられるので、CPU56により変動データ記憶手段の記憶内容が初期データとされる処理が行われるが、その詳細は後述する。   As shown in FIG. 6, the output signal of the clear switch 921 mounted on the switch board 190 is input via the input port 570. Note that output signals of other switches such as the V count switch 22 are also input to the input port 570. According to such a configuration, if the output signal is a clear signal (low level signal) by switching the clear switch 921, a clear signal is given to the CPU 56, so that the stored contents of the fluctuation data storage means are initialized by the CPU 56. Data processing is performed, details of which will be described later.

図7は、遊技機の電源基板910の一構成例を示すブロック図である。電源基板910は、主基板31、表示制御基板80、音声制御基板70、ランプ制御基板35および払出制御基板37等の電気部品制御基板と独立して設置され、遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、AC24V、VSL(DC+30V)、DC+21V、DC+12VおよびDC+5Vを生成する。また、バックアップ電源となるコンデンサ916は、DC+5Vすなわち各基板上のIC等を駆動する電源のラインから充電される。   FIG. 7 is a block diagram illustrating a configuration example of the power supply board 910 of the gaming machine. The power supply board 910 is installed independently of the electric component control boards such as the main board 31, the display control board 80, the voice control board 70, the lamp control board 35, and the payout control board 37, and each electric component control board in the gaming machine and Generates voltage used by mechanical components. In this example, AC24V, VSL (DC + 30V), DC + 21V, DC + 12V, and DC + 5V are generated. Further, the capacitor 916 serving as a backup power source is charged from a power source line for driving DC +5 V, that is, an IC on each substrate.

トランス911は、交流電源からの交流電圧を24Vに変換する。AC24V電圧は、コネクタ915に出力される。また、整流回路912は、AC24Vから+30Vの直流電圧を生成し、DC−DCコンバータ913およびコネクタ915に出力する。DC−DCコンバータ913は、+22V、+12Vおよび+5Vを生成してコネクタ915に出力する。コネクタ915は例えば中継基板に接続され、中継基板から各電気部品制御基板および機構部品に必要な電圧の電力が供給される。なお、トランス911の入力側には、遊技機に対する電源供給を停止したり開始させたりするための電源スイッチ920が設置されている。   The transformer 911 converts AC voltage from the AC power source into 24V. The AC 24V voltage is output to the connector 915. The rectifier circuit 912 also generates a DC voltage of +30 V from AC 24 V and outputs it to the DC-DC converter 913 and the connector 915. The DC-DC converter 913 generates + 22V, + 12V, and + 5V and outputs them to the connector 915. The connector 915 is connected to, for example, a relay board, and power of a voltage necessary for each electric component control board and the mechanism component is supplied from the relay board. A power switch 920 is provided on the input side of the transformer 911 for stopping or starting the power supply to the gaming machine.

DC−DCコンバータ913からの+5Vラインは分岐してバックアップ+5Vラインを形成する。バックアップ+5Vラインとグラウンドレベルとの間には大容量のコンデンサ916が接続されている。コンデンサ916は、遊技機に対する電力供給が遮断されたときの電気部品制御基板のバックアップRAM(電源バックアップされているRAMすなわち記憶内容保持状態となりうる記憶手段)に対して記憶状態を保持できるように電力を供給するバックアップ電源となる。また、+5Vラインとバックアップ+5Vラインとの間に、逆流防止用のダイオード917が挿入される。   The + 5V line from the DC-DC converter 913 branches to form a backup + 5V line. A large-capacitance capacitor 916 is connected between the backup + 5V line and the ground level. Capacitor 916 has power so that the storage state can be maintained with respect to the backup RAM of the electrical component control board when the power supply to the gaming machine is cut off (RAM that is backed up by power, that is, storage means that can be in the storage content storage state). Backup power supply. Further, a backflow preventing diode 917 is inserted between the + 5V line and the backup + 5V line.

なお、バックアップ電源として、+5V電源から充電可能な電池を用いてもよい。電池を用いる場合には、+5V電源から電力供給されない状態が所定時間継続すると容量がなくなるような充電池が用いられる。   A battery that can be charged from a + 5V power supply may be used as the backup power supply. In the case of using a battery, a rechargeable battery is used in which the capacity disappears when a state in which no power is supplied from the +5 V power source continues for a predetermined time.

また、電源基板910には、上述した第1の電源監視回路を構成する電源監視用IC902が搭載されている。電源監視用IC902は、VSL電源電圧を導入し、VSL電源電圧を監視することによって電源断の発生を検出する。具体的には、VSL電源電圧が所定値(この例では+22V)以下になったら、電源断が生ずるとして電圧低下信号を出力する。なお、監視対象の電源電圧は、各電気部品制御基板に搭載されている回路素子の電源電圧(この例では+5V)よりも高い電圧であることが好ましい。この例では、交流から直流に変換された直後の電圧であるVSLが用いられている。電源監視用IC902からの電圧低下信号は、主基板31や払出制御基板37等に供給される。   The power supply board 910 is mounted with a power monitoring IC 902 that constitutes the first power monitoring circuit described above. The power monitoring IC 902 detects the occurrence of power interruption by introducing the VSL power supply voltage and monitoring the VSL power supply voltage. Specifically, when the VSL power supply voltage becomes equal to or lower than a predetermined value (+22 V in this example), a voltage drop signal is output because the power supply is cut off. The power supply voltage to be monitored is preferably higher than the power supply voltage (+5 V in this example) of the circuit element mounted on each electric component control board. In this example, VSL, which is a voltage immediately after being converted from AC to DC, is used. The voltage drop signal from the power monitoring IC 902 is supplied to the main board 31, the payout control board 37, and the like.

電源監視用IC902が電源断を検知するための所定値は、通常時の電圧より低いが、各電気部品制御基板上のCPUが暫くの間動作しうる程度の電圧である。また、電源監視用IC902が、CPU等の回路素子を駆動するための電圧(この例では+5V)よりも高く、また、交流から直流に変換された直後の電圧を監視するように構成されているので、CPUが必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。さらに、監視電圧としてVSL(+30V)を用いる場合には、遊技機の各種スイッチに供給される電圧が+12Vであることから、電源瞬断時のスイッチオン誤検出の防止も期待できる。すなわち、+30V電源の電圧を監視すると、+30V作成の以降に作られる+12Vが落ち始める以前の段階でそれの低下を検出できる。よって、+12V電源の電圧が低下するとスイッチ出力がオン状態を呈するようになるが、+12Vより早く低下する+30V電源電圧を監視して電源断を認識すれば、スイッチ出力がオン状態を呈する前に電源復旧待ちの状態に入ってスイッチ出力を検出しない状態となることができる。   The predetermined value for the power monitoring IC 902 to detect the power-off is lower than the normal voltage, but is a voltage that allows the CPU on each electrical component control board to operate for a while. Further, the power monitoring IC 902 is configured to monitor a voltage that is higher than a voltage for driving a circuit element such as a CPU (+5 V in this example) and immediately after being converted from AC to DC. Therefore, the monitoring range can be expanded for the voltage required by the CPU. Therefore, more precise monitoring can be performed. Furthermore, when VSL (+ 30V) is used as the monitoring voltage, the voltage supplied to the various switches of the gaming machine is + 12V, so that it can be expected to prevent erroneous switch-on detection at the time of instantaneous power interruption. That is, when the voltage of the + 30V power supply is monitored, it is possible to detect a decrease in the level before + 12V created after the creation of + 30V starts to drop. Therefore, when the voltage of the + 12V power supply decreases, the switch output becomes in the on state. However, if the power supply interruption is recognized by monitoring the + 30V power supply voltage that decreases faster than + 12V, the power supply is turned on before the switch output shows the on state. It is possible to enter a state of waiting for recovery and not detect switch output.

また、電源監視用IC902は、電気部品制御基板とは別個の電源基板910に搭載されているので、第1の電源監視回路から複数の電気部品制御基板に電圧低下信号を供給することができる。電圧低下信号を必要とする電気部品制御基板が幾つあっても第1の電源監視手段は1つ設けられていればよいので、各電気部品制御基板における各電気部品制御手段が後述する復帰制御を行っても、遊技機のコストはさほど上昇しない。   Further, since the power monitoring IC 902 is mounted on the power supply board 910 separate from the electric component control board, the voltage drop signal can be supplied from the first power supply monitoring circuit to the plurality of electric component control boards. Even if there are any number of electrical component control boards that require a voltage drop signal, it is only necessary to provide one first power supply monitoring means. Therefore, each electrical component control means in each electrical component control board performs the return control described later. Even if it goes, the cost of the gaming machine does not rise so much.

なお、図7に示された構成では、電源監視用IC902の検出出力(電圧低下信号)は、バッファ回路918,919を介してそれぞれの電気部品制御基板(例えば主基板31と払出制御基板37)に伝達されるが、例えば、1つの検出出力を中継基板に伝達し、中継基板から各電気部品制御基板に同じ信号を分配する構成でもよい。また、電圧低下信号を必要とする基板数に応じたバッファ回路を設けてもよい。   In the configuration shown in FIG. 7, the detection output (voltage drop signal) of the power monitoring IC 902 is supplied to the respective electric component control boards (for example, the main board 31 and the payout control board 37) via the buffer circuits 918 and 919. However, for example, a configuration may be adopted in which one detection output is transmitted to the relay board and the same signal is distributed from the relay board to each electric component control board. Further, a buffer circuit corresponding to the number of substrates that require a voltage drop signal may be provided.

次に遊技機の動作について説明する。
図8は、主基板31におけるCPU56が実行するメイン処理を示すフローチャートである。遊技機に対する電源が投入されると、メイン処理において、CPU56は、まず、必要な初期設定を行う(ステップS1)。
Next, the operation of the gaming machine will be described.
FIG. 8 is a flowchart showing main processing executed by the CPU 56 on the main board 31. When the power to the gaming machine is turned on, in the main process, the CPU 56 first performs necessary initial settings (step S1).

次いで、CPU56は、入力ポート570を介して入力されるクリアスイッチ921の出力信号の状態を、本例では1回だけ確認する(ステップS2)。クリアスイッチ921がオン(図4の「クリア」が選択されている状態)である場合には、ローレベルのクリア信号が出力されている。従って、CPU56は、クリアスイッチ921がオンとされていれば、通常の初期化処理を実行する(ステップS4)。   Next, the CPU 56 checks the state of the output signal of the clear switch 921 input via the input port 570 only once in this example (step S2). When the clear switch 921 is on (a state in which “clear” in FIG. 4 is selected), a low-level clear signal is output. Therefore, if the clear switch 921 is turned on, the CPU 56 executes normal initialization processing (step S4).

クリアスイッチ921は、この実施の形態では、電源スイッチ920のオンと同時に稼動状態(図4の「ON」が選択されている状態)となり、その後の判断により例えば直ちにオンとされる(例えば、図4の「ON」を経由してそのまま「クリア」に切り替られてオンとされる)。また、クリアスイッチ921は、電源スイッチ920押下後の例えば所定期間内にオンとされてもよい。なお、クリアスイッチ921が電源スイッチ920と連動された構成でない場合には、電源スイッチ920がオンする前にオンとされていてもよい。電源スイッチ920押下後にオン状態とされることを考慮して、ステップS2の判定前にディレイ時間をおいてもよい。また、CPU56がクリアスイッチ921の出力信号の状態を確認する時期は、電源が投入されたあとの所定期間内であれば何時であってもよい。また、CPU56がクリアスイッチ921の出力信号の状態を2回以上確認する構成としてもよい。   In this embodiment, the clear switch 921 enters an operating state (a state in which “ON” in FIG. 4 is selected) at the same time as the power switch 920 is turned on, and is immediately turned on, for example, by a subsequent determination (for example, FIG. 4) “On” is switched to “Clear” as it is and is turned on. The clear switch 921 may be turned on, for example, within a predetermined period after the power switch 920 is pressed. In the case where the clear switch 921 is not configured to be linked to the power switch 920, the clear switch 921 may be turned on before the power switch 920 is turned on. Considering that the power switch 920 is turned on after the power switch 920 is pressed, a delay time may be set before the determination in step S2. The time when the CPU 56 checks the state of the output signal of the clear switch 921 may be any time within a predetermined period after the power is turned on. Further, the CPU 56 may confirm the state of the output signal of the clear switch 921 at least twice.

クリアスイッチ921がオンの状態でなければ(すなわち、図4の「クリア」でなく、「ON」が選択されている状態)、CPU56は、電源断時にバックアップRAM領域のデータ保護処理(例えばパリティデータの付加等の停電発生NMI処理)が行われたか否か確認する(ステップS3)。この実施の形態では、不測の電源断が生じた場合には、バックアップRAM領域のデータを保護するための処理が行われている。そのような保護処理が行われていた場合をバックアップありとする。バックアップなしを確認したら、CPU56は初期化処理を実行する(ステップS3,S4)。なお、この実施の形態では、バックアップRAM領域にバックアップデータがあるか否かは、電源断時にバックアップRAM領域に設定されるバックアップフラグの状態によって確認される。例えば、バックアップフラグ領域に「55H」が設定されていればバックアップあり(オン状態)を意味し、「55H」以外の値が設定されていればバックアップなし(オフ状態)を意味する。バックアップフラグ領域に設定されている「55H」は、停電発生NMI処理においてバックアップRAM領域のデータ保護処理が完了したときに設定されたデータであり、バックアップRAM領域のデータにもとづくパリティコードである。   If the clear switch 921 is not in an on state (ie, “ON” is selected instead of “clear” in FIG. 4), the CPU 56 performs data protection processing (for example, parity data) in the backup RAM area when the power is turned off. It is confirmed whether or not a power failure occurrence NMI process (such as addition of) has been performed (step S3). In this embodiment, when an unexpected power failure occurs, processing for protecting data in the backup RAM area is performed. When such protection processing is performed, it is assumed that there is a backup. After confirming that there is no backup, the CPU 56 executes an initialization process (steps S3 and S4). In this embodiment, whether or not there is backup data in the backup RAM area is confirmed by the state of the backup flag set in the backup RAM area when the power is turned off. For example, if “55H” is set in the backup flag area, it means that there is a backup (ON state), and if a value other than “55H” is set, it means that there is no backup (OFF state). “55H” set in the backup flag area is data set when the data protection process in the backup RAM area is completed in the power failure occurrence NMI process, and is a parity code based on the data in the backup RAM area.

バックアップRAM領域にバックアップデータがある場合には、CPU56は、バックアップRAM領域のデータチェック(例えばパリティチェック)を行う(ステップS5)。不測の電源断が生じた後に復旧した場合には、バックアップRAM領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する(ステップS6,S4)。   If there is backup data in the backup RAM area, the CPU 56 performs data check (for example, parity check) on the backup RAM area (step S5). In the case of recovery after an unexpected power failure, the data in the backup RAM area should have been saved, so the check result is normal. If the check result is not normal, the internal state cannot be returned to the state at the time of power-off, and therefore an initialization process that is executed at the time of power-on not at the time of power failure recovery is executed (steps S6 and S4).

チェック結果が正常であれば、CPU56は、内部状態を電源断時の状態に戻すための遊技状態復旧処理を行う(ステップS7)。図9に示すように、バックアップフラグの値が「55H」に設定され、かつ、チェック結果が正常である場合に、ステップS7の遊技状態復旧処理が実行される。そして、バックアップRAM領域に保存されていたPC(プログラムカウンタ)の退避値がPCに設定され、そのアドレスに復帰する(ステップS8)。   If the check result is normal, the CPU 56 performs a game state restoration process for returning the internal state to the state at the time of power-off (step S7). As shown in FIG. 9, when the value of the backup flag is set to “55H” and the check result is normal, the gaming state recovery process of step S7 is executed. Then, the saved value of the PC (program counter) stored in the backup RAM area is set in the PC, and the address is restored (step S8).

通常の初期化処理の実行(ステップS4)が完了すると、メイン処理で、タイマ割込フラグの監視(ステップS10)の確認が行われるループ処理に移行する。なお、ループ内では、表示用乱数更新処理(ステップS9)も実行される。   When the execution of the normal initialization process (step S4) is completed, the process shifts to a loop process in which monitoring of the timer interrupt flag (step S10) is confirmed in the main process. In the loop, a display random number update process (step S9) is also executed.

なお、この実施の形態では、ステップS2でクリアスイッチ921がオンでない場合に、バックアップデータの有無が確認されていたが、逆に、バックアップデータの有無を確認した後、バックアップデータが存在する場合(さらに、バックアップ領域のチェックを行い、バックアップ領域のチェック結果が正常であったことが確認された場合であってもよい)にクリアスイッチ921の操作状態を確認するようにしてもよい。   In this embodiment, the presence / absence of backup data is confirmed when the clear switch 921 is not turned on in step S2, but conversely, after the presence / absence of backup data is confirmed, the backup data exists ( Further, the operation state of the clear switch 921 may be confirmed when the backup area is checked and the check result of the backup area may be confirmed to be normal.

また、この実施の形態では、ステップS3でバックアップデータの有無が確認された後、バックアップデータが存在する場合にステップS5でバックアップ領域のチェックが行われたが、逆に、バックアップ領域のチェック結果が正常であったことが確認された後、バックアップデータの有無の確認を行うようにしてもよい。また、バックアップデータの有無の確認、またはバックアップ領域のチェックの何れか一方の確認を行うことによって、停電復旧処理を実行するか否かを判定してもよい。   In this embodiment, after the presence or absence of backup data is confirmed in step S3, the backup area is checked in step S5 when backup data exists. Conversely, the check result of the backup area is After it is confirmed that the data is normal, the presence / absence of backup data may be confirmed. Further, it may be determined whether or not to execute the power failure recovery processing by confirming either one of the presence / absence of backup data or the check of the backup area.

また、例えば停電復旧処理を実行するか否か判断する場合のパリティチェック(ステップS5)の際に、すなわち、遊技状態を復旧するか否か判断する際に、保存されていたRAMデータにおける特別プロセスフラグ等や始動入賞記憶数データによって、遊技機が遊技待機状態(図柄変動中でなく、大当り遊技中でなく、確変中でなく、また、始動入賞記憶がない状態)であることが確認されたら、遊技状態復旧処理を行わずに初期化処理を実行するようにしてもよい。   Further, for example, in the parity check (step S5) when determining whether or not to execute the power failure recovery process, that is, when determining whether or not to restore the gaming state, a special process in the stored RAM data If it is confirmed that the gaming machine is in a game standby state (not changing in design, not in big hit game, not in probable change, or without starting prize memory) by flag or the like and starting winning memory data The initialization process may be executed without performing the game state restoration process.

図10は、ステップS1の初期設定処理を示すフローチャートである。初期設定処理において、CPU56は、まず、割込禁止に設定する(ステップS1a)。割込禁止に設定すると、CPU56は、割込モードを割込モード2に設定し(ステップS1b)、スタックポインタにスタックポインタ指定アドレスを設定する(ステップS1c)。そして、CPU56は、内蔵デバイスレジスタの初期化を行う(ステップS1d)。また、内蔵デバイス(内蔵周辺回路)であるCTC(カウンタ/タイマ)およびPIO(パラレル入出力ポート)の初期化(ステップS1e)を行った後、RAMをアクセス可能状態に設定する(ステップS1f)。   FIG. 10 is a flowchart showing the initial setting process in step S1. In the initial setting process, the CPU 56 first sets the interrupt prohibition (step S1a). When the interrupt is prohibited, the CPU 56 sets the interrupt mode to the interrupt mode 2 (step S1b), and sets the stack pointer designation address in the stack pointer (step S1c). Then, the CPU 56 initializes the built-in device register (step S1d). Further, after initialization (step S1e) of CTC (counter / timer) and PIO (parallel input / output port) which are built-in devices (built-in peripheral circuits), the RAM is set to an accessible state (step S1f).

この実施の形態で用いられているCPU56には、マスク可能な割込(INT)のモードとして以下の3種類のモードが用意されている。なお、マスク可能な割込が発生すると、CPU56は、自動的に割込禁止状態に設定するとともに、プログラムカウンタの内容をスタックにセーブする。   The CPU 56 used in this embodiment has the following three types of maskable interrupt (INT) modes. When a maskable interrupt occurs, the CPU 56 automatically sets the interrupt disabled state and saves the contents of the program counter in the stack.

割込モード0:割込要求を行った内蔵デバイスがRST命令(1バイト)またはCALL命令(3バイト)をCPUの内部データバス上に送出する。よって、CPU56は、RST命令に対応したアドレスまたはCALL命令で指定されるアドレスの命令を実行する。リセット時に、CPU56は自動的に割込モード0になる。よって、割込モード1または割込モード2に設定したい場合には、初期設定処理において、割込モード1または割込モード2に設定するための処理を行う必要がある。   Interrupt mode 0: The built-in device that has issued the interrupt request sends an RST instruction (1 byte) or a CALL instruction (3 bytes) onto the internal data bus of the CPU. Therefore, the CPU 56 executes the instruction at the address corresponding to the RST instruction or the address specified by the CALL instruction. At reset, the CPU 56 automatically enters interrupt mode 0. Therefore, when setting to interrupt mode 1 or interrupt mode 2, it is necessary to perform a process for setting to interrupt mode 1 or interrupt mode 2 in the initial setting process.

割込モード1:割込が受け付けられると、常に0038(h)番地に飛ぶモードである。   Interrupt mode 1: In this mode, when an interrupt is accepted, the mode always jumps to address 0038 (h).

割込モード2:CPU56の特定レジスタ(Iレジスタ)の値(1バイト)と内蔵デバイスが出力する割込ベクタ(1バイト:最下位ビット0)から合成されるアドレスが、割込番地を示すモードである。すなわち、割込番地は、上位アドレスが特定レジスタの値とされ下位アドレスが割込ベクタとされた2バイトで示されるアドレスである。従って、任意の(飛び飛びではあるが)偶数番地に割込処理を設置することができる。各内蔵デバイスは割込要求を行うときに割込ベクタを送出する機能を有している。   Interrupt mode 2: A mode in which the address synthesized from the value (1 byte) of the specific register (I register) of the CPU 56 and the interrupt vector (1 byte: least significant bit 0) output by the built-in device indicates the interrupt address It is. That is, the interrupt address is an address indicated by 2 bytes in which the upper address is the value of the specific register and the lower address is the interrupt vector. Therefore, an interrupt process can be set at an arbitrary address (although it is skipped). Each built-in device has a function of sending an interrupt vector when making an interrupt request.

よって、割込モード2に設定されると、各内蔵デバイスからの割込要求を容易に処理することが可能になり、また、プログラムにおける任意の位置に割込処理を設置することが可能になる。さらに、割込モード1とは異なり、割込発生要因毎のそれぞれの割込処理を用意しておくことも容易である。上述したように、この実施の形態では、初期設定処理のステップS1bにおいて、CPU56は割込モード2に設定される。   Therefore, when the interrupt mode 2 is set, it becomes possible to easily process an interrupt request from each built-in device, and it is possible to install an interrupt process at an arbitrary position in the program. . Furthermore, unlike interrupt mode 1, it is also easy to prepare each interrupt process for each interrupt generation factor. As described above, in this embodiment, the CPU 56 is set to the interrupt mode 2 in step S1b of the initial setting process.

図11は、通常の初期化処理(ステップS4)の処理を示すフローチャートである。図11に示すように、初期化処理では、RAMのクリア処理が行われる(ステップS4a)。次いで、作業領域初期設定テーブルのアドレス値にもとづいて、所定の作業領域(例えば、普通図柄判定用乱数カウンタ、普通図柄判定用バッファ、特別図柄左中右図柄バッファ、払出コマンド格納ポインタなど)に初期値(初期データ)を設定する初期値設定処理(ステップS4b)が行われる。そして、2ms毎に定期的にタイマ割込がかかるようにCPU56に設けられているCTCのレジスタの設定が行われる(ステップS4c)。すなわち、初期値(初期データ)として2msに相当する値が所定のレジスタ(時間定数レジスタ)に設定される。そして、初期設定処理(ステップS1)において割込禁止(図10参照)とされているので、初期化処理を終える前に割込が許可される(ステップS4d)。   FIG. 11 is a flowchart showing the normal initialization process (step S4). As shown in FIG. 11, in the initialization process, a RAM clear process is performed (step S4a). Next, based on the address value of the work area initial setting table, it is initialized to a predetermined work area (for example, a normal symbol determination random number counter, a normal symbol determination buffer, a special symbol left middle right symbol buffer, a payout command storage pointer, etc.) An initial value setting process (step S4b) for setting a value (initial data) is performed. Then, a CTC register set in the CPU 56 is set so that a timer interrupt is periodically generated every 2 ms (step S4c). That is, a value corresponding to 2 ms is set in a predetermined register (time constant register) as an initial value (initial data). Since the interruption is prohibited (see FIG. 10) in the initial setting process (step S1), the interruption is permitted before the initialization process is finished (step S4d).

従って、この実施の形態では、CPU56の内蔵CTCが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は2msに設定される。そして、図12に示すように、タイマ割込が発生すると、CPU56は、タイマ割込フラグをセットする(ステップS13)。   Therefore, in this embodiment, the built-in CTC of the CPU 56 is set to repeatedly generate a timer interrupt. In this embodiment, the repetition period is set to 2 ms. Then, as shown in FIG. 12, when a timer interrupt occurs, the CPU 56 sets a timer interrupt flag (step S13).

CPU56は、ステップS10において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに(ステップS11)、遊技制御処理を実行する(ステップS12)。以上の制御によって、この実施の形態では、遊技制御処理は2ms毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、遊技制御処理はメイン処理において実行されるが、タイマ割込処理で遊技制御処理を実行してもよい。   When detecting that the timer interrupt flag is set in step S10, the CPU 56 resets the timer interrupt flag (step S11) and executes a game control process (step S12). With the above control, in this embodiment, the game control process is started every 2 ms. In this embodiment, only the flag is set in the timer interrupt process, and the game control process is executed in the main process, but the game control process may be executed in the timer interrupt process.

以上のように、この実施の形態では、クリアスイッチの操作状態に応じて電源断時の状態に復旧するか否かの判断が行われる。従って、例えば停電後の電源復旧時や遊技機の再稼動時などにおいて電源投入される際に、状況に応じた判断により、バックアップデータ記憶領域の内容にもとづいて電源断時の状態に復旧させ、あるいは初期データにもとづいて稼動を開始させることを選択することができる。従って、電源断が発生しても、遊技者に不利益がもたらされることを防止することができるとともに、遊技店での遊技機運用上の利便性を向上させることもできる。   As described above, in this embodiment, it is determined whether or not to restore the power-off state according to the operation state of the clear switch. Therefore, when power is turned on, for example, when power is restored after a power failure or when a game machine is restarted, the power is turned off based on the contents of the backup data storage area, based on the contents of the backup data storage area. Alternatively, it can be selected to start operation based on the initial data. Therefore, even if the power is cut off, it is possible to prevent the player from being disadvantaged, and it is possible to improve the convenience of operating the gaming machine at the game store.

図13は、ステップS12の遊技制御処理を示すフローチャートである。遊技制御処理において、CPU56は、まず、スイッチ回路58を介して、ゲートセンサ12、始動口センサ17、カウントセンサ23および入賞口スイッチ19a,24aの状態を入力し、各入賞口や入賞装置に対する入賞があったか否か判定する(スイッチ処理:ステップS21)。   FIG. 13 is a flowchart showing the game control process of step S12. In the game control process, the CPU 56 first inputs the states of the gate sensor 12, the start port sensor 17, the count sensor 23, and the winning port switches 19a and 24a via the switch circuit 58, and wins each winning port and winning device. It is determined whether or not there has been (switch processing: step S21).

次いで、パチンコ遊技機1の内部に備えられている自己診断機能によって種々の異常診断処理が行われ、その結果に応じて必要ならば警報が発せられる(エラー処理:ステップS22)。   Next, various abnormality diagnosis processes are performed by the self-diagnosis function provided in the pachinko gaming machine 1, and an alarm is issued if necessary according to the result (error process: step S22).

次に、遊技制御に用いられる大当り判定用の乱数等の各判定用乱数を示す各カウンタを更新する処理を行う(ステップS23)。CPU56は、さらに、停止図柄の種類を決定する乱数等の表示用乱数を更新する処理を行う(ステップS24)。   Next, a process of updating each counter indicating each determination random number such as a big hit determination random number used for game control is performed (step S23). The CPU 56 further performs a process of updating a display random number such as a random number that determines the type of stop symbol (step S24).

さらに、CPU56は、特別図柄プロセス処理を行う(ステップS25)。特別図柄プロセス制御では、遊技状態に応じてパチンコ遊技機1を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。また、普通図柄プロセス処理を行う(ステップS26)。普通図柄プロセス処理では、7セグメントLEDによる可変表示器10を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。   Further, the CPU 56 performs special symbol process processing (step S25). In the special symbol process control, corresponding processing is selected and executed according to a special symbol process flag for controlling the pachinko gaming machine 1 in a predetermined order according to the gaming state. The value of the special symbol process flag is updated during each process according to the gaming state. Further, normal symbol process processing is performed (step S26). In the normal symbol process, the corresponding process is selected and executed in accordance with the normal symbol process flag for controlling the variable display 10 using the 7-segment LED in a predetermined order. The value of the normal symbol process flag is updated during each process according to the gaming state.

また、CPU56は、払出制御基板37等に送出される制御コマンドをRAM55の所定の領域に設定して制御コマンドを送出する処理を行う(コマンド制御処理:ステップS27)。   Further, the CPU 56 performs a process of setting a control command sent to the payout control board 37 and the like in a predetermined area of the RAM 55 and sending the control command (command control process: step S27).

次いで、CPU56は、例えばホール管理用コンピュータに供給される大当り情報、始動情報、確率変動情報などのデータを出力するデータ出力処理を行う(ステップS29)。   Next, the CPU 56 performs a data output process for outputting data such as jackpot information, start information, probability variation information supplied to the hall management computer, for example (step S29).

また、CPU56は、所定の条件が成立したときにソレノイド回路59に駆動指令を行う(ステップS30)。ソレノイド回路59は、駆動指令に応じてソレノイド16,21を駆動し、可変入賞球装置15または開閉板20を開状態または閉状態とする。   Further, the CPU 56 issues a drive command to the solenoid circuit 59 when a predetermined condition is established (step S30). The solenoid circuit 59 drives the solenoids 16 and 21 in accordance with the drive command, thereby bringing the variable winning ball device 15 or the opening / closing plate 20 into an open state or a closed state.

また、CPU56は、各入賞口への入賞を検出するためのスイッチ17,23,19a,24aの検出出力にもとづく賞球数の設定などを行う(ステップS31)。具体的には、入賞検出に応じて払出制御基板37に払出制御コマンドを出力する。払出制御基板37に搭載されている払出制御用CPU371は、払出制御コマンドに応じて賞球払出装置97Aを駆動する。   Further, the CPU 56 performs setting of the number of winning balls based on the detection output of the switches 17, 23, 19a, 24a for detecting winning at each winning opening (step S31). Specifically, a payout control command is output to the payout control board 37 in response to winning detection. The payout control CPU 371 mounted on the payout control board 37 drives the prize ball payout device 97A in accordance with the payout control command.

このように、メイン処理には遊技制御処理に移行すべきか否かを判定する処理が含まれ、CPU56の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理で遊技制御処理に移行すべきか否かを判定するためのフラグがセットされるので、遊技制御処理の全てが確実に実行される。つまり、遊技制御処理の全てが実行されるまでは、次回の遊技制御処理に移行すべきか否かの判定が行われないので、遊技制御処理中の全ての各処理が実行完了することは保証されている。   In this way, the main process includes a process for determining whether or not to shift to the game control process, and the CPU 56 shifts to the game control process by the timer interrupt process based on the timer interrupt generated periodically. Since the flag for determining whether or not to be set is set, all the game control processes are surely executed. In other words, until all the game control processes are executed, it is not determined whether or not to shift to the next game control process, so it is guaranteed that all the processes in the game control process are completed. ing.

なお、ここでは、主基板31のCPU56が実行する遊技制御処理は、CPU56の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理でセットされるフラグに応じて実行されたが、定期的に(例えば2ms毎)信号を発生するハードウェア回路を設け、その回路からの信号をCPU56の外部割込端子に導入し、割込信号によって遊技制御処理に移行すべきか否かを判定するためのフラグをセットするようにしてもよい。   Here, the game control process executed by the CPU 56 of the main board 31 is executed according to the flag set in the timer interrupt process based on the timer interrupt that the internal timer of the CPU 56 periodically generates. A hardware circuit that generates a signal periodically (for example, every 2 ms) is provided, a signal from the circuit is introduced into an external interrupt terminal of the CPU 56, and it is determined whether or not to shift to a game control process by the interrupt signal. A flag may be set for this purpose.

そのように構成した場合にも、遊技制御処理の全てが実行されるまでは、フラグの判定が行われないので、遊技制御処理中の全ての各処理が実行完了することが保証される。   Even in such a configuration, the determination of the flag is not performed until all of the game control processes are executed, so that it is guaranteed that all the processes in the game control process are completed.

図14は、電源基板910の電源監視回路からの電圧変化信号にもとづくNMIに応じて実行される停電発生NMI処理の一例を示すフローチャートである。停電発生NMI処理において、CPU56は、まず、停電時などの電源断時直前の割込許可/禁止状態をバックアップするために、割込禁止フラグの内容をパリティフラグに格納する(ステップS41)。次いで、割込禁止に設定する(ステップS42)。停電発生NMI処理ではRAM内容の保存を確実にするためにチェックサムの生成処理を行う。その処理中に他の割込処理が行われたのではチェックサムの生成処理が完了しないうちにCPUが動作し得ない電圧にまで低下してしまうことが考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生NMI処理におけるステップS44〜S50は、電力供給停止時処理の一例である。
なお、割込処理中では他の割込がかからないような仕様のCPUを用いている場合には、ステップS42の処理は不要である。
FIG. 14 is a flowchart showing an example of a power failure occurrence NMI process executed according to the NMI based on the voltage change signal from the power supply monitoring circuit of the power supply board 910. In the power failure occurrence NMI process, the CPU 56 first stores the contents of the interrupt prohibition flag in the parity flag in order to back up the interrupt permission / prohibition state immediately before the power failure such as a power failure (step S41). Next, interrupt prohibition is set (step S42). In the power failure occurrence NMI processing, checksum generation processing is performed to ensure the storage of the RAM contents. If another interrupt process is performed during that process, it is possible that the CPU will not operate before the checksum generation process is completed. Setting is made so as not to occur. In addition, steps S44 to S50 in the power failure occurrence NMI process are an example of a process when power supply is stopped.
Note that the processing in step S42 is not necessary when a CPU having a specification that does not cause other interrupts during the interrupt processing is used.

次いで、CPU56は、バックアップフラグが既にセットされているか否か確認する(ステップS42)。バックアップフラグが既にセットされていれば、以後の処理を行わない。バックアップフラグがセットされていなければ、以下の電力供給停止時処理を実行する。すなわち、ステップS44からステップS50の処理を実行する。   Next, the CPU 56 checks whether or not the backup flag has already been set (step S42). If the backup flag is already set, no further processing is performed. If the backup flag is not set, the following power supply stop process is executed. That is, the processing from step S44 to step S50 is executed.

まず、各レジスタの内容をバックアップRAM領域に格納する(ステップS44)。その後、バックアップフラグをセットする(ステップS45)。そして、バックアップRAM領域のバックアップチェックデータ領域に適当な初期値を設定し(ステップS46)、初期値およびバックアップRAM領域のデータについて順次排他的論理和をとったあと反転し(ステップS47)、最終的な演算値をバックアップパリティデータ領域に設定する(ステップS48)。また、RAMアクセス禁止状態にする(ステップS49)。さらに、全ての出力ポートをオフ状態にする(ステップS50)。電源電圧が低下していくときには、各種信号線のレベルが不安定になってRAM内容が化ける可能性があるが、このようにRAMアクセス禁止状態にしておけば、バックアップRAM内のデータが化けることはない。   First, the contents of each register are stored in the backup RAM area (step S44). Thereafter, a backup flag is set (step S45). Then, an appropriate initial value is set in the backup check data area of the backup RAM area (step S46), the exclusive value is sequentially obtained for the initial value and the data in the backup RAM area, and then inverted (step S47). The calculated value is set in the backup parity data area (step S48). Further, the RAM access is prohibited (step S49). Further, all output ports are turned off (step S50). When the power supply voltage is lowered, the level of various signal lines may become unstable and the contents of the RAM may be altered, but if the RAM access is prohibited in this manner, the data in the backup RAM will be altered. There is no.

次いで、CPU56は、ループ処理にはいる。すなわち、何らの処理もしない状態になる。従って、図6に示されたリセットIC651からのシステムリセット信号によって外部から動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実にCPU56は動作停止する。その結果、上述したRAMアクセス禁止の制御および動作停止制御によって、電源電圧が低下していくことに伴って生ずる可能性がある異常動作に起因するRAMの内容破壊等を確実に防止することができる。   Next, the CPU 56 enters a loop process. That is, no processing is performed. Accordingly, the operation is internally stopped before the operation is disabled from the outside by the system reset signal from the reset IC 651 shown in FIG. Therefore, the CPU 56 reliably stops operation when the power is turned off. As a result, the RAM access prohibition control and the operation stop control described above can reliably prevent the RAM contents from being destroyed due to an abnormal operation that may occur as the power supply voltage decreases. .

なお、この実施の形態では、停電発生NMI処理では最終部でプログラムをループ状態にしたが、ホールト(HALT)命令を発行するように構成してもよい。   In this embodiment, in the power failure occurrence NMI processing, the program is looped at the final part, but a halt (HALT) instruction may be issued.

また、レジスタの内容をRAM領域に格納した後にセットされるバックアップフラグは、上述したように、電源投入時において復旧すべきバックアップデータがあるか否か(停電からの復旧か否か)を判断する際に使用される。また、ステップS41からS50の処理は、CPU56がシステムリセット回路65からのシステムリセット信号を受ける前に完了する。換言すれば、システムリセット回路65からのシステムリセット信号を受ける前に完了するように、電圧監視回路の検出電圧の設定が行われている。   Further, as described above, the backup flag that is set after the register contents are stored in the RAM area determines whether or not there is backup data to be restored when the power is turned on (whether or not it is restored from a power failure). Used when. Further, the processing of steps S41 to S50 is completed before the CPU 56 receives the system reset signal from the system reset circuit 65. In other words, the detection voltage of the voltage monitoring circuit is set so as to be completed before receiving the system reset signal from the system reset circuit 65.

この実施の形態では、電力供給停止時処理開始時に、バックアップフラグの確認が行われる。そして、バックアップフラグが既にセットされている場合には電力供給停止時処理を実行しない。上述したように、バックアップフラグは、必要なデータのバックアップが完了し、その後電力供給停止時処理が完了したことを示すフラグである。従って、例えば、リセット待ちのループ状態で何らかの原因で再度NMIが発生したとしても、電力供給停止時処理が重複して実行されてしまうようなことはない。   In this embodiment, the backup flag is confirmed at the start of the power supply stop process. If the backup flag is already set, the power supply stop process is not executed. As described above, the backup flag is a flag indicating that the backup of necessary data has been completed and the power supply stop process has been completed thereafter. Therefore, for example, even if NMI occurs again for some reason in a loop waiting for reset, the power supply stop process is not repeatedly executed.

ただし、割込処理中では他の割込がかからないような仕様のCPUを用いている場合には、ステップS43の判断は不要である。   However, if a CPU having a specification that does not cause other interrupts during interrupt processing is used, the determination in step S43 is not necessary.

図15は、バックアップパリティデータ作成方法の一例を説明するための説明図である。ただし、図15に示す例では、簡単のために、バックアップデータRAM領域のデータのサイズを3バイトとする。電源電圧低下にもとづく停電発生処理において、図15に示すように、バックアップチェックデータ領域に、初期データ(この例では00H)が設定される。次に、「00H」と「F0H」の排他的論理和がとられ、その結果と「16H」の排他的論理和がとられる。さらに、その結果と「DFH」の排他的論理和がとられる。そして、その結果(この例では「39H」)を反転して得られた値(この例では「C6H」)がバックアップパリティデータ領域に設定される。   FIG. 15 is an explanatory diagram for explaining an example of a backup parity data creation method. However, in the example shown in FIG. 15, the size of the data in the backup data RAM area is 3 bytes for simplicity. In the power failure generation process based on the power supply voltage drop, as shown in FIG. 15, initial data (00H in this example) is set in the backup check data area. Next, an exclusive logical sum of “00H” and “F0H” is taken, and an exclusive logical sum of “16H” is obtained. Further, an exclusive OR of the result and “DFH” is taken. Then, a value (“C6H” in this example) obtained by inverting the result (“39H” in this example) is set in the backup parity data area.

電源が再投入されたときには、停電復旧処理においてパリティ診断が行われる。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図15に示すようなデータがバックアップ領域に設定されている。   When power is turned on again, parity diagnosis is performed in the power failure recovery process. If all the data in the backup area is stored as it is, data as shown in FIG. 15 is set in the backup area when the power is turned on again.

ステップS5の処理において、CPU56は、電源発生MNI処理にて実行された処理と同様の処理を行う。すなわち、バックアップチェックデータ領域に、初期データ(この例では00H)が設定され、「00H」と「F0H」の排他的論理和がとられ、その結果と「16H」の排他的論理和がとられる。さらに、その結果と「DFH」の排他的論理和がとられる。そして、その結果(この例では「39H」)を反転した最終演算結果を得る。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「C6H」、すなわちバックアップチェックデータ領域に設定されているデータと一致する。バックアップRAM領域内のデータにビット誤りが生じていた場合には、最終的な演算結果は「C6H」にならない。   In the process of step S5, the CPU 56 performs the same process as the process executed in the power generation MNI process. That is, initial data (00H in this example) is set in the backup check data area, an exclusive OR of “00H” and “F0H” is taken, and an exclusive OR of “16H” is taken with the result. . Further, an exclusive OR of the result and “DFH” is taken. Then, a final calculation result obtained by inverting the result (“39H” in this example) is obtained. If all the data in the backup area is stored as it is, the final calculation result matches “C6H”, that is, the data set in the backup check data area. If a bit error has occurred in the data in the backup RAM area, the final calculation result is not “C6H”.

よって、CPU56は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければ、パリティ診断異常とする。   Therefore, the CPU 56 compares the final calculation result with the data set in the backup check data area, and if they match, the parity diagnosis is normal. If they do not match, the parity diagnosis is abnormal.

以上のように、この実施の形態では、遊技制御手段には、遊技機の電源が断しても、所定期間電源バックアップされる変動データ記憶手段(この例ではバックアップRAM)が設けられ、電源投入時に、CPU56(具体的にはCPU56が実行するプログラム)は、変動データ記憶手段がバックアップ状態にあればバックアップデータにもとづいて遊技状態を回復させる遊技状態復旧処理(ステップS7)を行うように構成される。   As described above, in this embodiment, the game control means is provided with the fluctuation data storage means (in this example, the backup RAM) that is backed up for a predetermined period even when the power of the gaming machine is cut off. Sometimes, the CPU 56 (specifically, the program executed by the CPU 56) is configured to perform a game state recovery process (step S7) for recovering the game state based on the backup data if the variable data storage means is in the backup state. The

その際、クリアスイッチ921がオン状態であれば、遊技状態復旧処理は実行されず、通常の初期化処理(ステップS4)が実行される。従って、遊技店員等は、電源スイッチ920の投入等にもとづく遊技機の電源投入時に、クリアスイッチ921を操作することによって、変動データ記憶手段に記憶されているバックアップデータにもとづく遊技状態復旧処理を実行するか否かを選択することができる。従って、電源断が発生しても遊技者に不利益がもたらされることを防止することができるとともに、遊技店での遊技機運用上の利便性を向上させることもできる遊技機が提供される。   At this time, if the clear switch 921 is in the ON state, the game state restoration process is not executed, and the normal initialization process (step S4) is executed. Therefore, the game store clerk, etc., executes the game state restoration process based on the backup data stored in the variable data storage means by operating the clear switch 921 when the gaming machine is turned on based on the power switch 920 being turned on. You can choose whether or not to do so. Therefore, there is provided a gaming machine that can prevent the player from being disadvantaged even if the power is cut off and can improve the convenience of operating the gaming machine at the gaming store.

なお、電源投入時に、変動データ記憶手段にバックアップデータが記憶されていない場合に実行される初期化処理と、変動データ記憶手段にバックアップデータが記憶されていてもクリアスイッチ921がオフ状態である場合に実行される初期化処理とは、プログラム上兼用されている(図8のステップS4参照)。従って、遊技店での運用上の利便性を向上させる制御を付加しても、プログラム容量はさほど増えない。   It should be noted that, when the backup data is not stored in the fluctuation data storage means when the power is turned on, and the clear switch 921 is in the OFF state even if the backup data is stored in the fluctuation data storage means The initialization process executed in step (b) is also used in the program (see step S4 in FIG. 8). Therefore, even if control for improving convenience in operation at a game store is added, the program capacity does not increase so much.

この実施の形態では、図7に示されたように電源基板910に電源監視回路が搭載され、図6に示されたように主基板31にシステムリセット回路65が搭載されている。そして、電源電圧が低下していくときに、システムリセット回路65がローレベルのシステムリセット信号を発生する時期は、電源監視回路(この例では電源監視用IC902)がローレベルのNMI割込信号を発生する時期よりも遅くなるように設定されている。さらに、システムリセット回路65からのローレベルのシステムリセット信号は、CPU56のリセット端子に入力されている。   In this embodiment, a power supply monitoring circuit is mounted on the power supply board 910 as shown in FIG. 7, and a system reset circuit 65 is mounted on the main board 31 as shown in FIG. When the power supply voltage is lowered, the system reset circuit 65 generates a low level system reset signal when the power supply monitoring circuit (in this example, the power monitoring IC 902) outputs a low level NMI interrupt signal. It is set to be later than the time of occurrence. Further, a low level system reset signal from the system reset circuit 65 is input to the reset terminal of the CPU 56.

すると、CPU56は、電源監視手段(電源監視用IC902)からの電圧低下信号にもとづいて停電発生処理(電力供給停止時処理)を実行した後にループ状態に入るのであるが、ループ状態において、リセット状態に入ることになる。すなわち、CPU56の動作が完全に停止する。+5V電源電圧値以下においては、CPU56の正常な動作が担保できない(即ち、動作の管理ができない状態が発生する)が、CPU56は正常に動作できる電源が供給されている状態でリセット状態になるので、不定データにもとづいて異常動作してしまうことは防止される。   Then, the CPU 56 enters the loop state after executing the power failure generation processing (processing when the power supply is stopped) based on the voltage drop signal from the power monitoring means (power monitoring IC 902). Will enter. That is, the operation of the CPU 56 is completely stopped. Below the + 5V power supply voltage value, normal operation of the CPU 56 cannot be guaranteed (that is, a state in which the operation cannot be managed occurs), but the CPU 56 is in a reset state when power that can operate normally is supplied. Therefore, abnormal operation based on indefinite data is prevented.

このように、この実施の形態では、CPU56が、電源監視回路からの検出出力の入力に応じてループ状態に入るとともに、システムリセット回路65からの検出出力の入力に応じてシステムリセットされるように構成されている。従って、電源断時に確実なデータ保存が行われ、遊技者に不利益がもたらされることが防止される。   As described above, in this embodiment, the CPU 56 enters a loop state in accordance with the detection output input from the power supply monitoring circuit, and is reset in accordance with the detection output input from the system reset circuit 65. It is configured. Therefore, reliable data storage is performed when the power is turned off, and a disadvantage to the player is prevented.

なお、この実施の形態では、電源監視用IC902と、システムリセット回路65は、同一の電源電圧を監視しているが、異なる電源電圧を監視してもよい。例えば、電源基板910の電源監視回路が+30V電源電圧を監視し、システムリセット回路65が+5V電源電圧を監視してもよい。そして、システムリセット回路65がローレベルのシステムリセット信号を発生するタイミングは電源監視回路がNMI割込信号を発生するタイミングに対して遅くなるように、システムリセット回路65のしきい値レベル(システムリセット信号を発生する電圧レベル)が設定される。例えば、しきい値は4.25Vである。4.25Vは、通常時の電圧より低いが、CPU56が暫くの間動作しうる程度の電圧である。なお、システムリセット回路65に設けられた遅延手段の遅延時間(例えばコンデンサの容量)を調整して、システムリセット回路65がローレベルのシステムリセット信号を発生するタイミングを電源監視回路がNMI割込信号を発生するタイミングに対して遅らせるようにしてもよい。   In this embodiment, the power monitoring IC 902 and the system reset circuit 65 monitor the same power supply voltage, but may monitor different power supply voltages. For example, the power supply monitoring circuit on the power supply board 910 may monitor the + 30V power supply voltage, and the system reset circuit 65 may monitor the + 5V power supply voltage. Then, the threshold level (system reset) of the system reset circuit 65 is set so that the timing at which the system reset circuit 65 generates a low level system reset signal is delayed with respect to the timing at which the power supply monitoring circuit generates an NMI interrupt signal. The voltage level that generates the signal is set. For example, the threshold is 4.25V. 4.25 V is lower than the normal voltage, but is a voltage that allows the CPU 56 to operate for a while. The power monitoring circuit adjusts the delay time (for example, the capacitance of the capacitor) of the delay means provided in the system reset circuit 65 so that the system monitor circuit 65 generates a low level system reset signal. You may make it delay with respect to the timing which generate | occur | produces.

また、上記の実施の形態では、CPU56は、マスク不能割込端子(NMI端子)を介して電源基板からのNMI割込信号(電源監視手段からのNMI割込信号)を検知したが、NMI割込信号をマスク可能割込割込端子(IRQ端子)に導入してもよい。その場合には、割込処理(IRQ処理)で電力供給停止時処理が実行される。また、入力ポートを介して電源基板からのNMI割込信号を検知してもよい。その場合には、メイン処理において入力ポートの監視が行われる。   In the above embodiment, the CPU 56 detects the NMI interrupt signal (NMI interrupt signal from the power monitoring means) from the power supply board via the non-maskable interrupt terminal (NMI terminal). An interrupt signal may be introduced to a maskable interrupt interrupt terminal (IRQ terminal). In that case, a power supply stop process is executed in the interrupt process (IRQ process). Further, an NMI interrupt signal from the power supply board may be detected via the input port. In that case, the input port is monitored in the main process.

また、NMI割込信号に変えて、IRQ端子を介して電源基板からの割込信号を検知する場合に、メイン処理のステップS12における遊技制御処理の開始時にIRQ割込マスクをセットし、遊技制御処理の終了時にIRQ割込マスクを解除するようにしてもよい。そのようにすれば、遊技制御処理の開始前および終了後に割込がかかることになって、遊技制御処理が中途で中断されることはない。従って、払出制御コマンドを払出制御基板37に送出しているときなどにコマンド送出が中断されてしまうようなことはない。よって、停電が発生するようなときでも、払出制御コマンド等は確実に送出完了する。   When an interrupt signal from the power supply board is detected via the IRQ terminal instead of the NMI interrupt signal, the IRQ interrupt mask is set at the start of the game control process in step S12 of the main process, and the game control The IRQ interrupt mask may be canceled at the end of processing. By doing so, an interruption is applied before and after the start of the game control process, and the game control process is not interrupted. Therefore, the command transmission is not interrupted when the payout control command is sent to the payout control board 37. Therefore, even when a power failure occurs, the payout control command and the like are reliably transmitted.

また、この実施の形態では、停電発生処理(電力供給停止時処理)において、既にデータがバックアップされ電力供給停止時処理が既に実行されたことを示すバックアップフラグがセットされている場合には電力供給停止時処理を実行しないように構成されている。電源が断する過程では、再度NMIが発生する可能性がある。すると、停電発生処理においてバックアップフラグの確認を行わない場合には、再度発生したNMIによって再度電力供給停止時処理が実行される。   Further, in this embodiment, in the power failure occurrence process (power supply stop process), when the backup flag indicating that the data has already been backed up and the power supply stop process has already been executed is set, the power supply is performed. It is configured not to execute the stop process. In the process of turning off the power, NMI may occur again. Then, when the backup flag is not confirmed in the power failure generation process, the power supply stop process is executed again by the NMI that has occurred again.

最初に実行された正規の電力供給停止時処理では、レジスタの内容をバックアップRAMに格納する処理が行われる(図14におけるステップS44参照)。最初に実行された正規の電力供給停止時処理後のリセット待ちの状態では電源電圧が徐々に低下していくので、レジスタの内容が破壊される可能性もある。すなわち、レジスタ値は、電源断が検出されたときの状態(最初にNMIが発生したとき)から変化している可能性がある。そのような状態で再度電力供給停止時処理が実行されると、電源断が検出されたときの状態のレジスタ値とは異なる値がバックアップRAMに格納されてしまう。すると、電源復旧時に実行される停電復旧処理において、電源断が検出されたときの状態のレジスタ値とは異なる値がレジスタに復旧されてしまう。その結果、電源断時の遊技状態とは異なる遊技状態が再現されてしまう可能性が生ずる。   In the normal power supply stop process executed first, a process of storing the contents of the register in the backup RAM is performed (see step S44 in FIG. 14). Since the power supply voltage gradually decreases in the reset waiting state after the first normal power supply stop process executed, the contents of the register may be destroyed. That is, there is a possibility that the register value has changed from the state at the time when the power interruption is detected (when NMI first occurs). If the power supply stop process is executed again in such a state, a value different from the register value in the state when the power supply is detected is stored in the backup RAM. Then, in the power failure recovery process executed when the power is restored, a value different from the register value in the state when the power failure is detected is restored to the register. As a result, there is a possibility that a gaming state different from the gaming state when the power is turned off is reproduced.

以下、遊技状態復旧処理について説明する。
図16は、図8のステップS7に示された遊技状態復旧処理の一例を示すフローチャートである。この例では、CPU56は、バックアップRAMに保存されていた値を各レジスタに復元する(ステップS61)。そして、バックアップRAMに保存されていたデータにもとづいて停電時の遊技状態を確認して復帰させる(ステップS62)。例えば、バックアップRAMに保存されていたデータにもとづいて、ソレノイド回路59を介してソレノイド16やソレノイド21を駆動し、始動入賞口14や開閉板20の開閉状態の復旧を行う。また、電源断中でも保存されていた特別図柄プロセスフラグおよび普通図柄プロセスフラグの値に応じて、電源断時の特別図柄プロセス処理の進行状況および普通図柄プロセス処理の進行状況に対応した制御コマンドを、表示制御基板80、ランプ制御基板35および音声制御基板70に送出する(ステップS64)。
Hereinafter, the gaming state restoration process will be described.
FIG. 16 is a flowchart showing an example of the gaming state recovery process shown in step S7 of FIG. In this example, the CPU 56 restores the value stored in the backup RAM to each register (step S61). Then, based on the data stored in the backup RAM, the game state at the time of power failure is confirmed and returned (step S62). For example, based on the data stored in the backup RAM, the solenoid 16 and the solenoid 21 are driven via the solenoid circuit 59 to restore the open / closed state of the start winning opening 14 and the open / close plate 20. In addition, according to the value of the special symbol process flag and the normal symbol process flag stored even when the power is turned off, the control commands corresponding to the progress status of the special symbol process processing and the progress status of the normal symbol process processing when the power is turned off, The data is sent to the display control board 80, the lamp control board 35, and the sound control board 70 (step S64).

以上のように、遊技状態復旧処理では、復元された内部状態に応じて、各種電気部品の状態復元が行われるとともに、表示制御基板80、ランプ制御基板35および音声制御基板70に対して、制御状態を電源断時の状態に戻すための制御コマンド(電源断時の制御状態を生じさせるための制御コマンド)が送出される。そのような制御コマンドは、一般に、電源断前に最後に送出された1つまたは複数の制御コマンドである。   As described above, in the game state restoration process, the state of various electrical components is restored according to the restored internal state, and the display control board 80, the lamp control board 35, and the voice control board 70 are controlled. A control command for returning the state to the state at the time of power-off (control command for causing a control state at the time of power-off) is sent out. Such control commands are generally one or more control commands that were last sent prior to a power failure.

その結果、この実施の形態では、遊技状態復旧処理によって、以下のような状態復旧が可能である。   As a result, in this embodiment, the following state recovery is possible by the game state recovery process.

始動入賞口14および大入賞口(開閉板20)の状態が復元される。表示制御手段によって制御される普通図柄の表示状態(可変表示器10の表示状態)は、電源断時に変動中であった場合を除いて復元される。表示制御手段によって制御される特別図柄の表示状態(可変表示部9の表示状態)は、電源断時に変動中であった場合を除いて復元される。さらに、可変表示部9に表示される背景やキャラクタは、特別図柄変動中および大当り遊技中であった場合を除いて復元される。   The states of the start winning opening 14 and the big winning opening (opening / closing plate 20) are restored. The display state of the normal symbol (display state of the variable display 10) controlled by the display control means is restored except when it is changing at the time of power-off. The display state of the special symbol controlled by the display control means (display state of the variable display unit 9) is restored except when it is changing when the power is turned off. Further, the background and characters displayed on the variable display unit 9 are restored except when the special symbol is changing and the big hit game is being played.

特別図柄の変動中に電源断となった場合には、可変表示パターンの変動時間(例えば10秒)および既に実行した時間(例えば4秒)の情報がバックアップされる。そして、主基板31は、復旧時に、表示パターンを示す表示制御コマンドおよび停止図柄を示す表示制御コマンドを表示制御基板80に出力し、残り時間(上述の例では6秒)経過後に、図柄を停止させるため表示制御コマンドを出力する。従って、特別図柄の表示状態は、電源断時に特別図柄の変動中であった場合には、復旧時に、表示されていない残りの時間(上述の例では6秒)につき可変表示が実行される。なお、復旧時に表示制御基板80に対して出力される表示パターンを示す表示制御コマンドは、電源断前に出力された表示パターンを示す表示制御コマンドと同じものであってもよいが、「停電復旧中です」のような画像を表示させるためのコマンドとしてもよい。この場合、「停電復旧中です」の表示は、残りの時間(上述の例では6秒)表示される。なお、特別図柄の変動中に電源断となった場合の、普通図柄の表示状態にについても、上述と同様の制御が行われる。   When the power is cut off during the change of the special symbol, information on the change time (for example, 10 seconds) of the variable display pattern and the already executed time (for example, 4 seconds) is backed up. Then, at the time of recovery, the main board 31 outputs a display control command indicating a display pattern and a display control command indicating a stop pattern to the display control board 80, and stops the pattern after the remaining time (6 seconds in the above example) has elapsed. Output a display control command. Accordingly, if the special symbol is being changed when the power is cut off, the special symbol is displayed in a variable manner for the remaining time (6 seconds in the above example) that is not displayed at the time of recovery. The display control command indicating the display pattern output to the display control board 80 at the time of recovery may be the same as the display control command indicating the display pattern output before the power is turned off. It is also possible to use a command for displaying an image such as “In”. In this case, the display of “currently recovering from power failure” is displayed for the remaining time (6 seconds in the above example). Note that the same control as described above is performed for the display state of the normal symbol when the power is cut off during the variation of the special symbol.

なお、大当り遊技中に電源断となった場合にも、上述した特別図柄の変動中に電源断となった場合と同様に、ラウンド中あるいはラウンド間のインターバルの残り時間について、復旧時に、表示、音、ランプ、ソレノイド21などを制御するが、主基板31は、表示制御基板80に対して電源断前に出力した確定時の図柄(停止図柄)を指定する表示制御コマンドを出力する。これにより、ラウンド中あるいはラウンド間の大当り図柄による演出が可能となり(大当り図柄で大当り演出する機種について)、また、大当り終了後の変動開始時に表示する図柄も表示制御基板80が認識することができる。   Even if the power is cut off during the big hit game, the remaining time of the interval between rounds or between rounds is displayed at the time of recovery, as in the case where the power is cut off during the special symbol change described above. The main board 31 outputs a display control command for designating a fixed symbol (stopped symbol) output before the power supply is cut off to the display control board 80, while controlling sounds, lamps, solenoids 21 and the like. As a result, it is possible to produce a jackpot symbol during a round or between rounds (for models that produce a jackpot symbol with a jackpot symbol), and the display control board 80 can also recognize a symbol displayed at the start of fluctuation after the jackpot ends. .

ランプ制御手段が制御する装飾ランプ25、始動記憶表示器18、ゲート通過記憶表示器41、賞球ランプ51および球切れランプ52の表示状態が復元される。遊技効果ランプ・LED28a,28b,28cの表示状態は、特別図柄変動中および大当り遊技中であった場合を除いて復元される。ただし、電源断時に大当り遊技中であった場合には、各制御区間の最初の状態に復元可能である。各制御区間とは、例えば、大当り開始報知状態、大入賞口開放前状態、大入賞口開放中状態、大当り終了報知状態である。なお、特別図柄変動中に電源断となったあと復旧した場合には、上述した可変表示部9や可変表示装置10の表示制御と同様に、残り時間分だけ遊技効果ランプ・LED28a,28b,28cの表示状態を制御するようにしてもよいが、消灯または停電復旧時特有のパターンで点灯/点滅させるようにしてもよい。   The display states of the decorative lamp 25, the start memory display 18, the gate passing memory display 41, the prize ball lamp 51, and the ball break lamp 52 controlled by the lamp control means are restored. The display state of the game effect lamps / LEDs 28a, 28b, and 28c is restored except when the special symbol is changing and the big hit game is being played. However, if the game is a big hit game when the power is turned off, it can be restored to the initial state of each control section. Each control section is, for example, a jackpot start notification state, a state before the big winning opening is opened, a state where the big winning opening is open, and a big hit end notification state. When the power is cut off during the special symbol fluctuation, the game effect lamps / LEDs 28a, 28b, 28c are left for the remaining time as in the display control of the variable display unit 9 and the variable display device 10 described above. The display state may be controlled, but may be turned on / flashed in a pattern peculiar to turning off or recovering from a power failure.

音声制御手段が制御する音発生状態は、特別図柄変動中および大当り遊技中であった場合を除いて復元される。ただし、電源断時に大当り遊技中であった場合には、各制御区間の最初の状態に復元可能である。なお、特別図柄変動中に電源断となったあと復旧した場合には、上述した可変表示部9や可変表示装置10の表示制御と同様に、残り時間分だけ音発生状態を制御するようにしてもよいが、無音または停電復旧時特有の音声パターン(例えば「停電復旧中です」との音声)を出力するようにしてもよい。   The sound generation state controlled by the sound control means is restored except when the special symbol is changing and the big hit game is being played. However, if the game is a big hit game when the power is turned off, it can be restored to the initial state of each control section. When the power is cut off during the special symbol fluctuation, the sound generation state is controlled for the remaining time in the same manner as the display control of the variable display unit 9 and the variable display device 10 described above. However, it is also possible to output a sound pattern peculiar to silence or power failure recovery (for example, “sound recovery from power failure”).

なお、この実施の形態では、電源断からの復旧時に、主基板31の遊技制御手段から表示制御手段、ランプ制御手段および音声制御手段に対して状態復元のための制御コマンドが送出されるが、表示制御手段、ランプ制御手段および音声制御手段が電源バックアップされる場合には、主基板31からの制御コマンドを用いることなく、表示制御手段、ランプ制御手段および音声制御手段が独自に制御状態を復元するように構成してもよい。   In this embodiment, a control command for restoring the state is sent from the game control means of the main board 31 to the display control means, the lamp control means and the sound control means at the time of recovery from the power interruption. When the display control means, the lamp control means and the sound control means are backed up, the display control means, the lamp control means and the sound control means independently restore the control state without using the control command from the main board 31. You may comprise.

また、後述するように、払出制御基板37に搭載されている払出制御手段は、電源バックアップされているので、電源断からの復旧時に、賞球払出状態および球貸し制御状態は、電源断時の状態に復旧する。この実施の形態では、発射制御基板は払出制御手段に接続されているので、発射制御基板91における制御状態も同様に復元される。   Further, as will be described later, since the payout control means mounted on the payout control board 37 is backed up by the power supply, the prize ball payout state and the ball lending control state are the same as those at the time of the power supply cut off when the power supply is restored. Restore to the state. In this embodiment, since the launch control board is connected to the payout control means, the control state on the launch control board 91 is similarly restored.

遊技状態を電源断時の状態に復帰させると、この実施の形態では、CPU56は、前回の電源断時の割込許可/禁止状態を復帰させるため、バックアップRAMに保存されていたパリティフラグの値を確認する(ステップS65)。パリティフラグがクリアであれば、割込許可設定を行う(ステップS66)。一方、パリティフラグがオンであれば、そのまま(ステップS1aで設定された割込禁止状態のまま)遊技状態復旧処理を終える。   In this embodiment, when the gaming state is restored to the power-off state, the CPU 56 restores the interrupt permission / prohibition state at the previous power-off, so that the value of the parity flag stored in the backup RAM is restored. Is confirmed (step S65). If the parity flag is clear, interrupt permission setting is performed (step S66). On the other hand, if the parity flag is on, the gaming state restoration process is finished as it is (while keeping the interrupt disabled state set in step S1a).

なお、ここでは、遊技状態復旧処理が終了するとメイン処理にリターンするように遊技状態復旧処理プログラムが構成されているが、電力供給停止時処理において保存されているスタックポインタが指すスタックエリア(バックアップRAM領域にある)に記憶されているアドレス(電源断時のNMI割込発生時に実行されていたアドレス)に戻るようにしてもよい。   Here, the gaming state restoration processing program is configured to return to the main processing when the gaming state restoration processing ends, but the stack area (backup RAM) pointed to by the stack pointer stored in the power supply stop processing It is also possible to return to the address stored in the area) (the address that was executed when the NMI interrupt occurred when the power was turned off).

上述したように、初期設定処理を開始したあと、復旧処理を終える前まで、または初期化処理を終える前までの間は、割込禁止状態とする構成としたことで、割込みにより処理が中断されることを防止することができるため、初期設定、クリアスイッチ921の操作状態やバックアップデータ記憶領域の内容に応じて行われる電源断時の状態に復旧させるか否かの判断、および復旧処理(または初期化処理)を確実に完了させることができる。なお、上記のように復旧処理を終える前まで割込禁止状態とする構成とした場合であっても、電源断時の割込禁止/許可状態をパリティフラグによりバックアップしているため、復旧処理において電源断時の割込禁止/許可状態を確実に復旧させることができる。   As described above, after starting the initial setting process, until the end of the recovery process or before the initialization process, the interrupt is disabled, and the process is interrupted by an interrupt. Therefore, the initial setting, the determination of whether or not to restore the power-off state performed according to the operation state of the clear switch 921 and the contents of the backup data storage area, and the restoration process (or Initialization process) can be completed reliably. Even in the case of the configuration in which the interrupt is disabled until the completion of the recovery processing as described above, the interrupt disabled / permitted state at the time of power-off is backed up by the parity flag. It is possible to reliably restore the interrupt disabled / permitted state when the power is turned off.

なお、上記の実施の形態では、遊技制御手段において、データ保存処理および復旧処理が行われる場合について説明したが、払出制御手段、音声制御手段、ランプ制御手段および表示制御手段におけるRAMの一部も電源バックアップされ、払出制御手段、表示制御手段、音制御手段およびランプ制御手段も、上述したような処理を行ってもよい。ただし、払出制御手段、表示制御手段、音制御手段およびランプ制御手段は、復旧時にコマンド送出処理を行う必要はない。   In the above embodiment, the case where the data storage process and the restoration process are performed in the game control means has been described, but part of the RAM in the payout control means, the sound control means, the lamp control means, and the display control means is also included. The power supply is backed up, and the payout control means, the display control means, the sound control means, and the lamp control means may perform the processing as described above. However, the payout control means, the display control means, the sound control means, and the lamp control means do not need to perform command transmission processing at the time of recovery.

図17は、払出制御コマンドのコマンド形態の一例を示す説明図である。この実施の形態では、払出制御コマンドは2バイト構成であり、1バイト目はMODE(コマンドの分類)を表し、2バイト目はEXT(コマンドの種類)を表す。なお、図17に示されたコマンド形態は一例であって他のコマンド形態を用いてもよい。   FIG. 17 is an explanatory diagram showing an example of a command form of the payout control command. In this embodiment, the payout control command has a 2-byte structure, the first byte represents MODE (command classification), and the second byte represents EXT (command type). Note that the command form shown in FIG. 17 is an example, and other command forms may be used.

図18は、払出制御コマンドの内容の一例を示す説明図である。図18に示された例において、コマンドFF00(H)は、払出可能状態を指定する払出制御コマンドである。コマンドFF01(H)は、払出停止状態を指定する払出制御コマンドである。また、コマンドF0XX(H)は、賞球個数を指定する払出制御コマンドである。2バイト目の「XX」が払出個数を示す。   FIG. 18 is an explanatory diagram showing an example of the contents of the payout control command. In the example shown in FIG. 18, the command FF00 (H) is a payout control command for designating a payout enabled state. Command FF01 (H) is a payout control command for designating a payout stop state. Command F0XX (H) is a payout control command for designating the number of winning balls. “XX” in the second byte indicates the number of payouts.

払出制御手段は、主基板31の遊技制御手段からFF01(H)の払出制御コマンドを受信すると賞球払出および球貸しを停止する状態となり、FF00(H)の払出制御コマンドを受信すると賞球払出および球貸しができる状態になる。また、賞球個数を指定する払出制御コマンドを受信すると、受信したコマンドで指定された個数に応じた賞球払出制御を行う。   When the payout control means receives the payout control command of FF01 (H) from the game control means of the main board 31, the payout payout and ball lending are stopped, and when the payout control command of FF00 (H) is received, the payout ball payout And you can rent a ball. When a payout control command for designating the number of prize balls is received, prize ball payout control is performed according to the number designated by the received command.

図19は、払出制御コマンドの送出形態の一例を示すタイミング図である。この実施の形態では、払出制御コマンドは2バイト構成であり、例えば、図19に示されるように、払出制御信号の1バイト目および2バイト目が出力されているときに、それぞれINT信号がオン(この例ではローレベル)になる。INT信号のオン期間は例えば1μs以上であり、1バイト目と2バイト目との間には例えば10μs以上の期間があけられる。なお、払出制御コマンドは、1バイト構成としてもよい。   FIG. 19 is a timing chart showing an example of a delivery form of the payout control command. In this embodiment, the payout control command has a 2-byte structure. For example, as shown in FIG. 19, when the first byte and the second byte of the payout control signal are output, the INT signal is turned on. (Low level in this example). The ON period of the INT signal is, for example, 1 μs or more, and a period of, for example, 10 μs or more is provided between the first byte and the second byte. The payout control command may have a 1-byte configuration.

なお、払出制御コマンドは、払出制御手段が認識可能に1回だけ送出される。認識可能とは、この例では、INT信号がオン状態になることであり、認識可能に1回だけ送出されるとは、この例では、払出制御信号の1バイト目および2バイト目のそれぞれに応じてINT信号が1回だけオン状態になることである。   The payout control command is sent only once so that the payout control means can recognize it. In this example, “recognizable” means that the INT signal is turned on, and “recognizable only once” means that in this example, each of the first and second bytes of the payout control signal is sent. In response, the INT signal is turned on only once.

なお、図20に示すように、払出制御コマンドを1バイト構成としてもよい。その場合、8ビットの払出制御信号CD〜CD7によって払出制御コマンドが出力される。そして、払出制御信号が出力されているときに、INT信号がオン(この例ではローレベル)になる。INT信号のオン期間は例えば1μs以上である。払出制御手段は、INT信号に応じた割込処理によって払出制御信号CD〜CD7を入力する。   As shown in FIG. 20, the payout control command may have a 1-byte configuration. In that case, a payout control command is output by the 8-bit payout control signals CD to CD7. When the payout control signal is output, the INT signal is turned on (low level in this example). The ON period of the INT signal is, for example, 1 μs or longer. The payout control means inputs the payout control signals CD to CD7 by interrupt processing according to the INT signal.

次に、遊技制御手段以外の電気部品制御手段において各処理が行われる場合の例として、払出制御手段においてデータ保存や復旧などが行われる場合について説明する。   Next, as an example of the case where each process is performed in the electrical component control means other than the game control means, a case where data is stored or restored in the payout control means will be described.

図21は、払出制御用CPU371周りの一構成例を示すブロック図である。図21に示すように、第1の電源監視回路(第1の電源監視手段)からの電圧低下信号が、バッファ回路960を介して払出制御用CPU371のマスク不能割込端子(XNMI端子)に接続されている。第1の電源監視回路は、遊技機が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧低下を検出する回路である。この実施の形態では、VSLの電源電圧を監視して電圧値が所定値以下になるとローレベルの電圧低下信号を発生する。VSLは、遊技機で使用される直流電圧のうちで最大のものであり、この例では+30Vである。従って、払出制御用CPU371は、割込処理によって電源断の発生を確認することができる   FIG. 21 is a block diagram illustrating a configuration example around the payout control CPU 371. As shown in FIG. 21, the voltage drop signal from the first power supply monitoring circuit (first power supply monitoring means) is connected to the non-maskable interrupt terminal (XNMI terminal) of the payout control CPU 371 via the buffer circuit 960. Has been. The first power supply monitoring circuit is a circuit that monitors the voltage of any one of the various DC power supplies used by the gaming machine and detects a power supply voltage drop. In this embodiment, the power supply voltage of VSL is monitored, and a low level voltage drop signal is generated when the voltage value falls below a predetermined value. VSL is the largest DC voltage used in gaming machines, and is + 30V in this example. Therefore, the payout control CPU 371 can confirm the occurrence of power interruption by the interrupt process.

払出制御用CPU371のCLK/TRG2端子には、主基板31からのINT信号が接続されている。CLK/TRG2端子にクロック信号が入力されると、払出制御用CPU371に内蔵されているタイマカウンタレジスタCLK/TRG2の値がダウンカウントされる。そして、レジスタ値が0になると割込が発生する。従って、タイマカウンタレジスタCLK/TRG2の初期値を「1」に設定しておけば、INT信号の入力に応じて割込が発生することになる。   The INT signal from the main board 31 is connected to the CLK / TRG2 terminal of the payout control CPU 371. When a clock signal is input to the CLK / TRG2 terminal, the value of the timer counter register CLK / TRG2 built in the payout control CPU 371 is down-counted. When the register value becomes 0, an interrupt occurs. Therefore, if the initial value of the timer counter register CLK / TRG2 is set to “1”, an interrupt is generated according to the input of the INT signal.

払出制御基板37には、システムリセット回路975も搭載されているが、この実施の形態では、システムリセット回路975は、第2の電源監視回路(第2の電源監視手段)も兼ねている。すなわち、リセットIC976は、電源投入時に、外付けのコンデンサに容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。また、リセットIC976は、電源基板910に搭載されている第1の電源監視回路が監視する電源電圧と等しい電源電圧であるVSLの電源電圧を監視して電圧値が所定値(例えば+9V)以下になるとローレベルの電圧低下信号を発生する。従って、電源断時には、リセットIC976からの電圧低下信号がローレベルになることによって払出制御用CPU371がシステムリセットされる。なお、図21に示すように、電圧低下信号はリセット信号と同じ出力信号である。   Although a system reset circuit 975 is also mounted on the payout control board 37, in this embodiment, the system reset circuit 975 also serves as a second power supply monitoring circuit (second power supply monitoring means). That is, when the power is turned on, the reset IC 976 sets the output to the low level for a predetermined time determined by the capacity of the external capacitor, and sets the output to the high level when the predetermined time elapses. In addition, the reset IC 976 monitors the power supply voltage of VSL, which is the power supply voltage equal to the power supply voltage monitored by the first power supply monitoring circuit mounted on the power supply board 910, and the voltage value falls below a predetermined value (for example, + 9V). Then, a low level voltage drop signal is generated. Therefore, when the power is turned off, the payout control CPU 371 is system-reset by the voltage drop signal from the reset IC 976 becoming low level. As shown in FIG. 21, the voltage drop signal is the same output signal as the reset signal.

リセットIC976が電源断を検知するための所定値は、通常時の電圧より低いが、払出制御用CPU371が暫くの間動作しうる程度の電圧である。また、リセットIC976が、払出制御用CPU371が必要とする電圧(この例では+5V)よりも高い電圧を監視するように構成されているので、払出制御用CPU371が必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。   The predetermined value for the reset IC 976 to detect power-off is lower than the normal voltage, but is a voltage that allows the payout control CPU 371 to operate for a while. Further, since the reset IC 976 is configured to monitor a voltage higher than the voltage required by the payout control CPU 371 (in this example, +5 V), the monitoring range for the voltage required by the payout control CPU 371 is set. Can be spread. Therefore, more precise monitoring can be performed.

+5V電源から電力が供給されていない間、払出制御用CPU371の内蔵RAMの少なくとも一部は、電源基板から供給されるバックアップ電源がバックアップ端子に接続されることによってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、+5V電源が復旧すると、システムリセット回路975からリセット信号が発せられるので、払出制御用CPU371は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップされているので、停電等からの復旧時には停電発生時の遊技状態に復帰することができる。   While power is not supplied from the + 5V power supply, at least a part of the built-in RAM of the payout control CPU 371 is backed up by connecting the backup power supplied from the power supply board to the backup terminal, and the power to the gaming machine is cut off. The contents are saved. When the +5 V power supply is restored, a reset signal is issued from the system reset circuit 975, so that the payout control CPU 371 returns to a normal operation state. At that time, since necessary data is backed up, it is possible to return to the gaming state at the time of the power failure when recovering from the power failure.

以上のように、この実施の形態では、電源基板910に搭載されている第1の電源監視回路が、遊技機で使用される直流電圧のうちで最も高い電源VSLの電圧を監視して、その電源の電圧が所定値を下回ったら電圧低下信号(電源断検出信号)を発生する。電源断検出信号が出力されるタイミングでは、IC駆動電圧は、まだ各種回路素子を十分駆動できる電圧値になっている。従って、IC駆動電圧で動作する払出制御基板37の払出制御用CPU371が所定の電力供給停止時処理を行うための動作時間が確保されている。   As described above, in this embodiment, the first power supply monitoring circuit mounted on the power supply board 910 monitors the voltage of the highest power supply VSL among the DC voltages used in the gaming machine, and When the voltage of the power source falls below a predetermined value, a voltage drop signal (power failure detection signal) is generated. At the timing when the power-off detection signal is output, the IC drive voltage is still a voltage value that can sufficiently drive various circuit elements. Therefore, an operation time is secured for the payout control CPU 371 of the payout control board 37 that operates at the IC drive voltage to perform a predetermined power supply stop process.

なお、ここでも、第1の電源監視回路は、遊技機で使用される直流電圧のうちで最も高い電源VSLの電圧を監視することになるが、電源断検出信号を発生するタイミングが、IC駆動電圧で動作する電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングであれば、監視対象電圧は、最も高い電源VSLの電圧でなくてもよい。すなわち、少なくともIC駆動電圧よりも高い電圧を監視すれば、電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングで電源断検出信号を発生することができる。   Also in this case, the first power supply monitoring circuit monitors the voltage of the highest power supply VSL among the DC voltages used in the gaming machine, but the timing of generating the power supply interruption detection signal is the IC drive. The monitoring target voltage may not be the voltage of the highest power supply VSL as long as the operation time required for the electric component control means operating at the voltage to perform the predetermined power supply stop process is ensured. That is, if at least a voltage higher than the IC drive voltage is monitored, the power-off detection signal may be generated at such a timing that the operation time for the electric component control means to perform the predetermined power supply stop process is ensured. it can.

その場合、上述したように、監視対象電圧は、賞球カウントスイッチ301A等の遊技機の各種スイッチに供給される電圧が+12Vであることから、電源断時のスイッチオン誤検出の防止も期待できる電圧であることが好ましい。すなわち、スイッチに供給される電圧(スイッチ電圧)である+12V電源電圧が落ち始める以前の段階で、電圧低下を検出できることが好ましい。よって、少なくともスイッチ電圧よりも高い電圧を監視することが好ましい。   In this case, as described above, since the voltage supplied to various switches of the gaming machine such as the prize ball count switch 301A is + 12V, the monitoring target voltage can be expected to prevent erroneous switch-on detection when the power is turned off. A voltage is preferred. That is, it is preferable that the voltage drop can be detected before the +12 V power supply voltage, which is the voltage supplied to the switch (switch voltage) starts to drop. Therefore, it is preferable to monitor a voltage higher than at least the switch voltage.

なお、図21に示すように、スイッチ基板190に搭載されたクリアスイッチ921の出力信号が、入力ポート372を介して入力される。なお、入力ポート372には、本例では、賞球カウントスイッチ301Aおよび球貸しカウントスイッチ301Bの各スイッチの出力信号も入力されている。このような構成によれば、クリアスイッチ921の切換により出力信号がクリア信号(ローレベル信号)とされていると、払出制御用CPU371にクリア信号が与えられるので、払出制御用CPU371により後述する初期化処理が行われる。   Note that, as shown in FIG. 21, the output signal of the clear switch 921 mounted on the switch board 190 is input via the input port 372. In this example, output signals of the prize ball count switch 301A and the ball lending count switch 301B are also input to the input port 372. According to such a configuration, if the output signal is a clear signal (low level signal) by switching the clear switch 921, a clear signal is given to the payout control CPU 371. Processing is performed.

なお、図21に示された構成では、システムリセット回路975は、電源投入時に、コンデンサの容量で決まる期間のローレベルを出力し、その後ハイレベルを出力する。すなわち、リセット解除タイミングは1回だけである。しかし、図6に示された主基板31の場合と同様に、複数回のリセット解除タイミングが発生するような回路構成を用いてもよい。   In the configuration shown in FIG. 21, the system reset circuit 975 outputs a low level during a period determined by the capacitance of the capacitor when power is turned on, and then outputs a high level. That is, the reset release timing is only once. However, as in the case of the main board 31 shown in FIG. 6, a circuit configuration in which a plurality of reset release timings may be used may be used.

図22は、払出制御用CPU371のメイン処理を示すフローチャートである。メイン処理では、払出制御用CPU371は、まず、必要な初期設定を行う(ステップS701)。   FIG. 22 is a flowchart showing main processing of the payout control CPU 371. In the main process, the payout control CPU 371 first performs necessary initial settings (step S701).

図23は、ステップS701の初期設定処理を示すフローチャートである。初期設定処理において、払出制御用CPU371は、まず、割込禁止に設定する(ステップS701a)。次に、払出制御用CPU371は、割込モードを割込モード2に設定し(ステップS701b)、スタックポインタにスタックポインタ指定アドレスを設定する(ステップS701c)。また、払出制御用CPU371は、内蔵デバイスレジスタの初期化(ステップS701d)、CTC(カウンタ/タイマ)およびPIO(パラレル入出力ポート)の初期化(ステップS701e)を行ったあと、RAMをアクセス可能状態に設定する(ステップS701f)。   FIG. 23 is a flowchart showing the initial setting process in step S701. In the initial setting process, the payout control CPU 371 first sets the interrupt prohibition (step S701a). Next, the payout control CPU 371 sets the interrupt mode to interrupt mode 2 (step S701b), and sets the stack pointer designation address in the stack pointer (step S701c). The payout control CPU 371 initializes the built-in device register (step S701d), initializes the CTC (counter / timer), and PIO (parallel input / output port) (step S701e), and then can access the RAM. (Step S701f).

この実施の形態では、タイマ/カウンタ割込としてCH2,CH3のカウントアップにもとづく割込を使用する。CH2のカウントアップにもとづく割込は、上述したタイマカウンタレジスタCLK/TRG2の値が「0」になったときに発生する割込である。従って、ステップS701eにおいて、タイマカウンタレジスタCLK/TRG2に初期値「1」が設定される。また、CH3のカウントアップにもとづく割込は、CPUの内部クロックをカウントダウンしてレジスタ値が「0」になったら発生する割込であり、後述する2msタイマ割込として用いられる。具体的には、CH3のレジスタ値はシステムクロックの1/256周期で減算される。ステップS701eにおいて、CH3のレジスタには、初期値として2msに相当する値が設定される。なお、CH2に関する割込番地は0074Hであり、CH3に関する割込番地は0076Hである。   In this embodiment, an interrupt based on counting up of CH2 and CH3 is used as a timer / counter interrupt. The interrupt based on the count-up of CH2 is an interrupt that occurs when the value of the timer counter register CLK / TRG2 described above becomes “0”. Accordingly, in step S701e, the initial value “1” is set in the timer counter register CLK / TRG2. The interrupt based on the count up of CH3 is an interrupt that occurs when the internal clock of the CPU is counted down and the register value becomes “0”, and is used as a 2 ms timer interrupt described later. Specifically, the register value of CH3 is subtracted at 1/256 period of the system clock. In step S701e, the CH3 register is set to a value corresponding to 2 ms as an initial value. The interrupt address related to CH2 is 0074H, and the interrupt address related to CH3 is 0076H.

次いで、払出制御用CPU371は、入力ポート372を介して入力されるクリアスイッチ921の出力信号の状態を、本例では1回だけ確認する(ステップS702)。クリアスイッチ921がオン(図4の「クリア」とされている状態)である場合には、その出力がローレベルとされている。従って、払出制御用CPU371は、クリアスイッチ921がオンであれば、通常の初期化処理を実行する(ステップS704)。なお、クリアスイッチ921は、電源スイッチ920がオンする前にオンとされていてもよく、電源スイッチ920と同時にオンとされてもよい。さらに、電源スイッチ920押下後の例えば所定期間内にオンとされてもよい。電源スイッチ920押下後にオン状態とされることを考慮して、ステップS2の判定前にディレイ時間をおいてもよい。   Next, the payout control CPU 371 checks the state of the output signal of the clear switch 921 input via the input port 372 only once in this example (step S702). When the clear switch 921 is on (in the state of “clear” in FIG. 4), its output is at a low level. Therefore, if the clear switch 921 is on, the payout control CPU 371 executes normal initialization processing (step S704). Note that the clear switch 921 may be turned on before the power switch 920 is turned on, or may be turned on simultaneously with the power switch 920. Furthermore, the power switch 920 may be turned on, for example, within a predetermined period after the power switch 920 is pressed. Considering that the power switch 920 is turned on after the power switch 920 is pressed, a delay time may be set before the determination in step S2.

クリアスイッチ921がオフ状態(図4の「ON」とされている状態)であれば、払出制御用CPU371は、払出制御用のバックアップRAM領域にバックアップデータが存在しているか否かの確認を行う(ステップS703)。すなわち、例えばバックアップRAM領域に形成されている後述する総合個数記憶または貸し球個数記憶(図26参照)などの記憶情報の有無を確認して、例えば未払出の賞球個数および貸し球個数に関するバックアップデータがないかどうか確認する。不測の電源断が生じた場合には、多くの場合何らかのデータがバックアップRAM領域に保存されており、バックアップRAM領域のデータは保存されていたはずであるから、後に復旧した場合の確認結果の多くはバックアップデータありとなる。バックアップデータなしという確認結果であれば、前回の電源オフ時に未払出の遊技球がなかったことになり、内部状態を電源断時の状態に戻す必要がないので、停電復旧時でない電源投入時に実行される初期化処理を実行する(ステップS703,S704)。なお、本例では、バックアップRAM領域にバックアップデータが存在しているか否かは、電源断時にバックアップRAM領域に設定されるバックアップフラグによって確認する。   If the clear switch 921 is in an off state (a state in which “ON” in FIG. 4), the payout control CPU 371 checks whether backup data exists in the payout control backup RAM area. (Step S703). That is, for example, the presence or absence of storage information such as a total number memory or a lending ball number memory (see FIG. 26), which will be described later, formed in the backup RAM area is checked, for example, a backup relating to the number of unpaid prize balls and lending balls. Check for data. In the event of an unexpected power loss, in many cases, some data is stored in the backup RAM area, and the data in the backup RAM area should have been stored. Will have backup data. If the confirmation result indicates that there is no backup data, it means that there was no unpaid game ball when the power was turned off last time, and it is not necessary to return the internal state to the state when the power was cut off. The initialization process is executed (steps S703 and S704). In this example, whether backup data exists in the backup RAM area is confirmed by a backup flag set in the backup RAM area when the power is turned off.

バックアップRAM領域にバックアップデータが存在している場合には、この実施の形態では、払出制御用CPU371は、バックアップRAM領域のデータチェック(この例ではパリティチェック)を行う(ステップS705)。不測の電源断が生じた後に復旧した場合には、バックアップRAM領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する(ステップS706,S704)。   When backup data exists in the backup RAM area, in this embodiment, the payout control CPU 371 performs data check (parity check in this example) of the backup RAM area (step S705). In the case of recovery after an unexpected power failure, the data in the backup RAM area should have been saved, so the check result is normal. If the check result is not normal, the internal state cannot be returned to the state at the time of power failure, and therefore an initialization process that is executed when the power is turned on but not at the time of power failure recovery is executed (steps S706 and S704).

チェック結果が正常であれば、払出制御用CPU371は、内部状態を電源断時の状態に戻すための払出状態復旧処理を行う(ステップS707)。そして、バックアップRAM領域に保存されていたPC(プログラムカウンタ)の指すアドレスに復帰する(ステップS708)。   If the check result is normal, the payout control CPU 371 performs a payout state recovery process for returning the internal state to the state when the power is turned off (step S707). Then, it returns to the address indicated by the PC (program counter) stored in the backup RAM area (step S708).

通常の初期化処理の実行(ステップS704)を終えると、払出制御用CPU371により実行されるメイン処理は、タイマ割込フラグの監視(ステップS709)の確認が行われるループ処理に移行する。   When execution of the normal initialization process (step S704) is finished, the main process executed by the payout control CPU 371 shifts to a loop process in which the monitoring of the timer interrupt flag (step S709) is confirmed.

なお、この実施の形態では、ステップS702でクリアスイッチ921がオフである場合に、バックアップデータの有無が確認されていたが、逆に、バックアップデータの有無を確認した後、バックアップデータが存在する場合(さらに、バックアップ領域のチェックを行い、バックアップ領域のチェック結果が正常であったことが確認された場合であってもよい)にクリアスイッチ921の操作状態を確認するようにしてもよい。   In this embodiment, when the clear switch 921 is OFF in step S702, the presence / absence of backup data is confirmed. Conversely, when the presence / absence of backup data is confirmed, the backup data exists. Further, the operation state of the clear switch 921 may be confirmed (the backup area may be checked and the backup area check result may be confirmed to be normal).

また、この実施の形態では、ステップS703でバックアップデータの有無が確認された後、バックアップデータが存在する場合にステップS705でバックアップ領域のチェックが行われたが、逆に、バックアップ領域のチェック結果が正常であったことが確認された後、バックアップデータの有無の確認を行うようにしてもよい。また、バックアップデータの有無の確認、またはバックアップ領域のチェックの何れか一方の確認を行うことによって、停電復旧処理を実行するか否かを判定してもよい。   In this embodiment, after the presence or absence of backup data is confirmed in step S703, the backup area is checked in step S705 when backup data exists. Conversely, the backup area check result is After it is confirmed that the data is normal, the presence / absence of backup data may be confirmed. Further, it may be determined whether or not to execute the power failure recovery processing by confirming either one of the presence / absence of backup data or the check of the backup area.

また、例えば停電復旧処理を実行するか否か判断する場合のパリティチェック(ステップS705)の際などに、すなわち、遊技状態を復旧するか否か判断する際に、保存されていたRAMデータにおける払出遊技球数データ等によって、遊技機が払出待機状態(払出途中でない状態)であることが確認されたら、払出状態復旧処理を行わずに初期化処理を実行するようにしてもよい。   Further, for example, when performing parity check (step S705) when determining whether or not to execute a power failure recovery process, that is, when determining whether or not to restore the gaming state, payout in the stored RAM data If it is confirmed from the game ball number data or the like that the gaming machine is in a payout waiting state (a state that is not in the middle of payout), the initialization process may be executed without performing the payout state recovery process.

通常の初期化処理では、図24に示すように、レジスタおよびRAMのクリア処理(ステップS901)が行われる(ステップS902)。そして、初期設定処理(ステップS701a)において割込禁止とされているので、初期化処理を終える前に割込が許可される(ステップS903)。   In the normal initialization process, as shown in FIG. 24, a register and RAM clear process (step S901) is performed (step S902). Since the interruption is prohibited in the initial setting process (step S701a), the interruption is permitted before the initialization process is completed (step S903).

この実施の形態では、払出制御用CPU371の内部タイマ(CH3)が繰り返しタイマ割込を発生するように設定される。また、繰り返し周期は2msに設定される。そして、図25に示すように、タイマ割込が発生すると、払出制御用CPU371は、タイマ割込フラグをセットする(ステップS712)。なお、2msタイマ割込処理において、必要ならば、CH3のレジスタに対して初期値再設定が行われる。   In this embodiment, the internal timer (CH3) of the payout control CPU 371 is set to repeatedly generate a timer interrupt. Further, the repetition period is set to 2 ms. Then, as shown in FIG. 25, when a timer interrupt occurs, the payout control CPU 371 sets a timer interrupt flag (step S712). In the 2 ms timer interrupt process, if necessary, the initial value is reset for the CH3 register.

払出制御用CPU371は、ステップS709において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに(ステップS710)、払出制御処理を実行する(ステップS711)。以上の制御によって、この実施の形態では、払出制御処理は2ms毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、払出制御処理はメイン処理において実行されるが、タイマ割込処理で払出制御処理を実行してもよい。   When detecting that the timer interrupt flag is set in step S709, the payout control CPU 371 resets the timer interrupt flag (step S710) and executes a payout control process (step S711). With the above control, in this embodiment, the payout control process is started every 2 ms. In this embodiment, only the flag is set in the timer interrupt process, and the payout control process is executed in the main process, but the payout control process may be executed in the timer interrupt process.

払出制御用CPU371は、電源投入時に、クリア信号が入力されているか否かを確認するだけで、通常の初期化処理を行うか否か決定できる。すなわち、簡単な判断によって、未払出の遊技球について払出処理再開を行うことなく通常の運用を開始することができる。また、クリア信号が入力されていなければ、払出制御用CPU371は、バックアップRAMの保存データを確認することで、払出中の状態を復元するか否か決定できる。すなわち、簡単な判断によって、未払出の遊技球について払出処理再開を行うことができる。   The payout control CPU 371 can determine whether or not to perform normal initialization processing only by checking whether or not a clear signal is input when the power is turned on. That is, with a simple determination, normal operation can be started without resuming payout processing for unpaid game balls. If the clear signal is not input, the payout control CPU 371 can determine whether or not to restore the payout state by checking the data stored in the backup RAM. That is, the payout process can be resumed for the game balls that have not been paid out by simple determination.

また、本例では、払出制御用CPU371も、主基板31のCPU56と同様に、パリティチェックコードによって記憶内容保存の確実化を図っている。   In this example, the payout control CPU 371 also ensures the storage of the stored contents by the parity check code, like the CPU 56 of the main board 31.

以上のように、バックアップデータの有無により電源断時の払出状態に復旧するか否かの判断を行うようにしたことで、停電後の電源復旧時などにおいて電源投入された時に、バックアップデータ記憶領域の内容に応じて電源断時の状態に復旧させるか否かの判断を行うことができる。従って、バックアップデータにもとづく制御を実現することができるとともに、不必要な復旧処理の実行を防止することができる。   As described above, the backup data storage area when the power is turned on, such as when power is restored after a power failure, by determining whether or not to restore the payout state when the power is cut off depending on the presence or absence of backup data It is possible to determine whether or not to restore the power-off state according to the contents of. Therefore, control based on the backup data can be realized, and unnecessary execution of recovery processing can be prevented.

その際、クリアスイッチ921がオン状態であれば、遊技状態復旧処理(ステップS707)は実行されず、通常の初期化処理(ステップS704)が実行される。従って、遊技店員等は、電源スイッチ920の投入等にもとづく遊技機の電源投入時に、クリアスイッチ921を操作することによって、バックアップデータ記憶領域(変動データ記憶手段)に記憶されているバックアップデータにもとづく遊技状態復旧処理を実行するか否かを選択することができる。従って、電源断が発生しても遊技者に不利益がもたらされることを防止することができるとともに、遊技店での遊技機運用上の利便性を向上させることもできる遊技機が提供される。   At this time, if the clear switch 921 is in the on state, the game state restoration process (step S707) is not executed, and the normal initialization process (step S704) is executed. Accordingly, the game shop clerk operates the clear switch 921 when the gaming machine is powered on based on the power switch 920 or the like, and thereby based on the backup data stored in the backup data storage area (variable data storage means). It is possible to select whether or not to execute the game state restoration process. Therefore, there is provided a gaming machine that can prevent the player from being disadvantaged even if the power is cut off and can improve the convenience of operating the gaming machine at the gaming store.

なお、電源投入時に、変動データ記憶手段にバックアップデータが記憶されていない場合に実行される初期化処理と、変動データ記憶手段にバックアップデータが記憶されていてもクリアスイッチ921がオフ状態である場合に実行される初期化処理とは、プログラム上兼用されている(図22のステップS704参照)。従って、遊技店での運用上の利便性を向上させる制御を付加しても、プログラム容量はさほど増えない。   It should be noted that, when the backup data is not stored in the fluctuation data storage means when the power is turned on, and the clear switch 921 is in the OFF state even if the backup data is stored in the fluctuation data storage means The initialization process executed in the above is also used in the program (see step S704 in FIG. 22). Therefore, even if control for improving convenience in operation at a game store is added, the program capacity does not increase so much.

また、上述したように、バックアップデータの状態により電源断時の払出状態に復旧するか否かの判断を行うようにしたことで、停電後の電源復旧時などにおいて電源投入された時に、バックアップデータ記憶領域の内容の状態に応じて電源断時の状態に復旧させるか否かの判断を行うことができる。従って、遊技店員等がクリアスイッチ921を操作することによってバックアップデータにもとづく遊技状態復旧処理の実行を選択した場合に、正常なバックアップデータにもとづく制御を実現することができるとともに、異常が発生したバックアップデータにもとづく復旧処理の実行を防止することができる。   In addition, as described above, by determining whether to restore to the payout state at the time of power interruption according to the state of the backup data, when the power is turned on at the time of power restoration after a power failure, the backup data It can be determined whether or not to restore the power-off state according to the state of the contents of the storage area. Therefore, when the game store clerk selects the execution of the game state restoration process based on the backup data by operating the clear switch 921, the control based on the normal backup data can be realized and the backup in which an abnormality has occurred. Execution of recovery processing based on data can be prevented.

図26は、払出制御用CPU371が内蔵するRAMの使用例を示す説明図である。この例では、バックアップRAM領域に総合個数記憶(例えば2バイト)および貸し球個数記憶が形成されている。総合個数記憶は、主基板31の側から指示された払出個数の総数を記憶するものである。貸し球個数記憶は、未払出の球貸し個数を記憶するものである。   FIG. 26 is an explanatory diagram showing an example of use of the RAM built in the payout control CPU 371. In this example, a total number storage (for example, 2 bytes) and a lending ball number storage are formed in the backup RAM area. The total number storage stores the total number of payouts instructed from the main board 31 side. The rented ball number storage stores the number of balls that have not been paid out.

図27は、割込処理による払出制御コマンド受信処理を示すフローチャートである。主基板31からの払出制御用のINT信号は払出制御用CPU371のCLK/TRG2端子に入力されている。よって、主基板31からのINT信号がオン状態になると、払出制御用CPU371に割込がかかり、図27に示す払出制御コマンドの受信処理が開始される。この実施の形態では、受信した払出制御コマンドを格納するための12バイトの確定コマンドバッファ領域が設けられている。そして、受信した払出制御コマンドの格納位置を示すためにコマンド受信個数カウンタが用いられる。なお、払出制御コマンドは、2バイト構成であるから、実質的には6個の払出制御コマンドを確定コマンドバッファ領域に格納可能である。   FIG. 27 is a flowchart showing a payout control command receiving process by an interrupt process. The payout control INT signal from the main board 31 is input to the CLK / TRG2 terminal of the payout control CPU 371. Therefore, when the INT signal from the main board 31 is turned on, the payout control CPU 371 is interrupted, and the payout control command receiving process shown in FIG. 27 is started. In this embodiment, a 12-byte fixed command buffer area for storing the received payout control command is provided. A command reception number counter is used to indicate the storage position of the received payout control command. Since the payout control command has a 2-byte structure, substantially six payout control commands can be stored in the confirmed command buffer area.

払出制御コマンドの受信処理において、払出制御用CPU371は、まず、払出制御コマンドデータの入力に割り当てられている入力ポートからデータを読み込む(ステップS851)。そして、2バイト構成の払出制御コマンドのうちの1バイト目であるか否か確認する(ステップS852)。1バイト目であるか否かは、受信したコマンドの先頭ビットが「1」であるか否かで確認できる。先頭ビットが「1」であるのは、2バイト構成の払出制御コマンドのうちのMODEバイト(1バイト目)のはずである(図17参照)。先頭ビットが「1」であれば、有効な1バイト目を受信したとして、受信したコマンドを確定コマンドバッファ領域におけるコマンド受信個数カウンタが示す確定コマンドバッファに格納する(ステップS853)。   In the payout control command reception process, the payout control CPU 371 first reads data from an input port assigned to input payout control command data (step S851). Then, it is confirmed whether or not it is the first byte of the 2-byte payout control command (step S852). Whether or not it is the first byte can be confirmed by whether or not the first bit of the received command is “1”. The first bit is “1”, which should be the MODE byte (first byte) in the payout control command having a 2-byte configuration (see FIG. 17). If the first bit is “1”, it is determined that the valid first byte has been received, and the received command is stored in the confirmed command buffer indicated by the command reception number counter in the confirmed command buffer area (step S853).

払出制御コマンドのうちの1バイト目でなければ、1バイト目を既に受信したか否か確認する(ステップS854)。既に受信したか否かは、受信バッファ(ステップS853における確定コマンドバッファ)に有効なデータが設定されているか否かで確認できる。   If it is not the first byte of the payout control command, it is confirmed whether or not the first byte has already been received (step S854). Whether it has already been received can be confirmed by checking whether valid data is set in the reception buffer (the definite command buffer in step S853).

1バイト目を既に受信している場合には、受信した1バイトのうちの先頭ビットが「0」であるか否か確認する。そして、先頭ビットが「0」であれば、有効な2バイト目を受信したとして、受信したコマンドを、確定コマンドバッファ領域におけるコマンド受信個数カウンタ+1が示す確定コマンドバッファに格納する(ステップS855)。先頭ビットが「0」であるのは、2バイト構成の払出制御コマンドのうちのEXTバイト(2バイト目)のはずである(図17参照)。なお、ステップ845のYのあとの確認で、受信した1バイトのうちの先頭ビットが「0」でなければ、処理を終了する。   If the first byte has already been received, it is confirmed whether or not the first bit of the received 1 byte is “0”. If the first bit is “0”, it is determined that the valid second byte has been received, and the received command is stored in the confirmed command buffer indicated by the command reception number counter + 1 in the confirmed command buffer area (step S855). The leading bit “0” should be the EXT byte (second byte) in the 2-byte payout control command (see FIG. 17). If the first bit of the received 1 byte is not “0” in the confirmation after Y in step 845, the process is terminated.

ステップS855において、2バイト目のコマンドデータを格納すると、コマンド受信個数カウンタに2を加算する(ステップS856)。そして、コマンド受信カウンタが12以上であるか否か確認し(ステップS857)、12以上であればコマンド受信個数カウンタをクリアする(ステップS858)。   When the second byte of command data is stored in step S855, 2 is added to the command reception number counter (step S856). Then, it is confirmed whether or not the command reception counter is 12 or more (step S857). If it is 12 or more, the command reception number counter is cleared (step S858).

図28は、ステップS710の払出制御処理を示すフローチャートである。払出制御処理において、払出制御用CPU371は、まず、中継基板72を介して入力ポート372bに入力される賞球カウントスイッチ301A、球貸しカウントスイッチ301Bがオンしたか否かを判定する(スイッチ処理:ステップS751)。   FIG. 28 is a flowchart showing the payout control process in step S710. In the payout control process, the payout control CPU 371 first determines whether or not the prize ball count switch 301A and the ball lending count switch 301B input to the input port 372b via the relay board 72 are turned on (switch process: Step S751).

次に、払出制御用CPU371は、センサ(例えば、払出モータ289の回転数を検出するモータ位置センサ)からの信号入力状態を確認してセンサの状態判定などを行う(入力判定処理:ステップS752)。払出制御用CPU371は、さらに、受信した払出制御コマンドを解析し、解析結果に応じた処理を実行する(コマンド解析実行処理:ステップS753)。   Next, the payout control CPU 371 checks the signal input state from a sensor (for example, a motor position sensor that detects the rotation speed of the payout motor 289), and performs sensor state determination and the like (input determination processing: step S752). . The payout control CPU 371 further analyzes the received payout control command and executes a process according to the analysis result (command analysis execution process: step S753).

次いで、払出制御用CPU371は、主基板31より受信した払出停止指示コマンドに応じて払出停止状態に設定し、あるいは受信した払出開始指示コマンドに応じて払出停止状態の解除を行う(ステップS754)。また、プリペイドカードユニット制御処理を行う(ステップS755)。   Next, the payout control CPU 371 sets the payout stop state according to the payout stop instruction command received from the main board 31, or cancels the payout stop state according to the received payout start instruction command (step S754). Further, a prepaid card unit control process is performed (step S755).

また、払出制御用CPU371は、球貸し要求に応じて貸し球を払い出す制御を行う(ステップS756)。さらに、払出制御用CPU371は、総合個数記憶に格納された個数の賞球を払い出す賞球制御処理を行う(ステップS757)。そして、払出制御用CPU371は、出力ポート372cおよび中継基板72を介して球払出装置97の払出機構部分における払出モータ289に向けて駆動信号を出力し、ステップS756の球貸し制御処理またはステップS757の賞球制御処理で設定された回転数分払出モータ289を回転させる払出モータ制御処理を行う(ステップS758)。   Further, the payout control CPU 371 performs control for paying out the rental balls in response to the ball rental request (step S756). Further, the payout control CPU 371 performs prize ball control processing for paying out the number of prize balls stored in the total number memory (step S757). Then, the payout control CPU 371 outputs a drive signal to the payout motor 289 in the payout mechanism portion of the ball payout device 97 via the output port 372c and the relay board 72, and the ball lending control process in step S756 or the step S757. A payout motor control process for rotating the payout motor 289 by the number of rotations set in the prize ball control process is performed (step S758).

なお、この実施の形態では、払出モータ289としてステッピングモータが用いられ、払出モータ289を制御するために1−2相励磁方式が用いられる。従って、具体的には、払出モータ制御処理において、8種類の励磁パターンデータが繰り返し払出モータ289に出力される。また、この実施の形態では、各励磁パターンデータが4msずつ出力される。   In this embodiment, a stepping motor is used as the payout motor 289, and a 1-2 phase excitation method is used to control the payout motor 289. Therefore, specifically, eight types of excitation pattern data are repeatedly output to the payout motor 289 in the payout motor control process. In this embodiment, each excitation pattern data is output by 4 ms.

次いで、エラー検出処理が行われ、その結果に応じてエラー表示LED374に所定の表示を行う(エラー処理:ステップS759)。検出されるエラーとして、例えば、次の8種類がある。   Next, error detection processing is performed, and predetermined display is performed on the error display LED 374 according to the result (error processing: step S759). For example, the following eight types of errors are detected.

賞球経路エラー:賞球払出動作終了したとき、または払出モータ289が1回転したときに賞球カウントスイッチ301Aが1個も遊技球の通過を検出しなかったとき。エラー表示LED374に「0」が表示される。   Prize ball path error: When the prize ball payout operation is completed, or when the prize ball count switch 301A detects no passing of the game ball when the payout motor 289 makes one rotation. “0” is displayed on the error display LED 374.

球貸し経路エラー:球貸しの払出動作終了したとき、または払出モータ289が1回転したときに球貸しカウントスイッチ301Bが1個も遊技球の通過を検出しなかったとき。エラー表示LED374に「1」が表示される。   Ball lending route error: When ball lending payout operation is completed, or when the ball lending count switch 301B detects no passing of the game ball when the payout motor 289 makes one rotation. “1” is displayed on the error display LED 374.

賞球カウントスイッチ球詰まりエラー:賞球カウントスイッチ301Aが0.5秒以上オンを検出したとき。エラー表示LED374に「2」が表示される。   Prize ball count switch ball clogging error: Prize ball count switch 301A detects ON for 0.5 seconds or more. “2” is displayed on the error display LED 374.

球貸しカウントスイッチ球詰まりエラー:球貸しカウントスイッチ301Bが0.5秒以上オンを検出したとき。エラー表示LED374に「3」が表示される。   Ball lending count switch ball clogging error: When ball lending count switch 301B detects ON for 0.5 seconds or more. “3” is displayed on the error display LED 374.

払出モータ球噛みエラー:払出モータ289が正常に回転しないとき。具体的には、払出モータ位置センサのオンが所定期間以上継続したり、オフが所定期間以上継続した場合。エラー表示LED374に「4」が表示される。なお、払出モータ球噛みエラーが生じた場合には、払出制御用CPU371は、50msの基準励磁相の出力を行った後、1−2相励磁の励磁パターンデータのうちの4種類の励磁パターンデータを8ms毎に出力することによる払出モータ289の逆回転と正回転を繰り返す。   Discharge motor ball biting error: When the discharge motor 289 does not rotate normally. Specifically, when the payout motor position sensor has been on for a predetermined period or longer, or has been off for a predetermined period or longer. “4” is displayed on the error display LED 374. When a payout motor ball biting error occurs, the payout control CPU 371 outputs the reference excitation phase for 50 ms, and then outputs four types of excitation pattern data among the excitation pattern data for 1-2 phase excitation. Is repeated every 8 ms to repeat reverse rotation and forward rotation of the dispensing motor 289.

プリペイドカードユニット未接続エラー:VL信号のオフが検出されたとき。エラー表示LED374に「5」が表示される。   Prepaid card unit unconnected error: When VL signal OFF is detected. “5” is displayed on the error display LED 374.

プリペイドカードユニット通信エラー:規定のタイミング以外でプリペイドカードユニット50から信号出力されたことを検出したとき。エラー表示LED374に「6」が表示される。   Prepaid card unit communication error: When it is detected that a signal is output from the prepaid card unit 50 at a timing other than the prescribed timing. “6” is displayed on the error display LED 374.

払出停止状態:主基板31から払出停止を示す払出制御コマンドを受信したとき。エラー表示LED374に「7」が表示される。なお、主基板31から払出開始を示す払出制御コマンドを受信したときには、その時点から2002ms後に、払出停止状態から払出可能状態に復帰する。   Discharge stop state: When a payout control command indicating a payout stop is received from the main board 31. “7” is displayed on the error display LED 374. When a payout control command indicating the payout start is received from the main board 31, the payout stop state is returned to the payable state after 2002 ms.

さらに、外部接続端子(図示せず)から出力する情報信号を制御する処理を行う(出力処理:ステップS760)。なお、情報信号は、貸し球の払出一単位(例えば25個)ごとに所定時間オンとなり、続いて所定時間オフを出力する信号である。   Further, a process for controlling an information signal output from an external connection terminal (not shown) is performed (output process: step S760). The information signal is a signal that is turned on for a predetermined time for each lending ball payout unit (for example, 25) and subsequently outputs OFF for a predetermined time.

図29は、電源基板910の電源監視回路からの電圧変化信号にもとづくNMIに応じて実行される停電発生NMI処理の一例を示すフローチャートである。なお、この実施の形態では、NMI割込番地は0066Hである。停電発生NMI処理において、払出制御用CPU371は、まず、割込禁止フラグの内容をパリティフラグに格納する(ステップS801)。次いで、割込禁止に設定する(ステップS802)。停電発生NMI処理では、本例では主基板31において実行された処理と同様に、RAM内容の保存を確実にするためのチェックサムの生成処理を行う。その処理中に他の割込処理が行われたのではチェックサムの生成処理が完了しないうちに払出制御用CPU371が動作し得ない電圧にまで低下してしまうことがことも考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生NMI処理におけるステップS804〜S810は、電力供給停止時処理の一例である。   FIG. 29 is a flowchart showing an example of a power failure occurrence NMI process executed in response to the NMI based on the voltage change signal from the power supply monitoring circuit of the power supply board 910. In this embodiment, the NMI interrupt address is 0066H. In the power failure occurrence NMI process, the payout control CPU 371 first stores the contents of the interrupt prohibition flag in the parity flag (step S801). Next, interrupt prohibition is set (step S802). In the power failure occurrence NMI process, in this example, a checksum generation process for ensuring the storage of the RAM contents is performed as in the process executed on the main board 31. If another interrupt process is performed during the process, it may be possible that the checkout generation process is not completed before the payout control CPU 371 drops to a voltage at which it cannot operate. The setting is made so that no other interruption occurs. Note that steps S804 to S810 in the power failure occurrence NMI process are an example of a power supply stop process.

なお、割込処理中では他の割込がかからないような仕様のCPUを用いている場合には、ステップS802の処理は不要である。   Note that the processing in step S802 is not necessary when a CPU having a specification that does not cause other interrupts during the interrupt processing is used.

次いで、払出制御用CPU371は、バックアップフラグが既にセットされているか否か確認する(ステップS803)。バックアップフラグが既にセットされていれば、以後の処理を行わない。バックアップフラグがセットされていなければ、以下の電力供給停止時処理を実行する。すなわち、ステップS804からステップS810の処理を実行する。   Next, the payout control CPU 371 checks whether or not the backup flag has already been set (step S803). If the backup flag is already set, no further processing is performed. If the backup flag is not set, the following power supply stop process is executed. That is, the processing from step S804 to step S810 is executed.

まず、各レジスタの内容をバックアップRAM領域に格納する(ステップS804)。その後、バックアップフラグをセットする(ステップS805)。そして、バックアップRAM領域のバックアップチェックデータ領域に適当な初期値を設定し(ステップS806)、初期値およびバックアップRAM領域のデータについて順次排他的論理和をとったあと反転し(ステップS807)、最終的な演算値をバックアップパリティデータ領域に設定する(ステップS808)。また、RAMアクセス禁止状態にする(ステップS809)。さらに、全ての出力ポートをオフ状態にする(ステップS810)。電源電圧が低下していくときには、各種信号線のレベルが不安定になってRAM内容が化ける可能性があるが、このようにRAMアクセス禁止状態にしておけば、バックアップRAM内のデータが化けることはない。   First, the contents of each register are stored in the backup RAM area (step S804). Thereafter, a backup flag is set (step S805). Then, an appropriate initial value is set in the backup check data area of the backup RAM area (step S806), the exclusive value is sequentially obtained for the initial value and the data in the backup RAM area, and then inverted (step S807). The calculated value is set in the backup parity data area (step S808). In addition, the RAM access is prohibited (step S809). Further, all output ports are turned off (step S810). When the power supply voltage is lowered, the level of various signal lines may become unstable and the contents of the RAM may be altered, but if the RAM access is prohibited in this manner, the data in the backup RAM will be altered. There is no.

次いで、払出制御用CPU371は、ループ処理にはいる。すなわち、何らの処理もしない状態になる。従って、図21に示されたリセットIC976からのシステムリセット信号によって外部から動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実に払出制御用CPU371は動作停止する。その結果、上述したRAMアクセス禁止の制御および動作停止制御によって、電源電圧が低下していくことに伴って生ずる可能性がある異常動作に起因するRAMの内容破壊等を確実に防止することができる。
なお、この実施の形態では、停電発生NMI処理では最終部でプログラムをループ状態にしたが、ホールト(HALT)命令を発行するように構成してもよい。
Next, the payout control CPU 371 enters a loop process. That is, no processing is performed. Therefore, the operation is internally stopped before the operation is disabled by the system reset signal from the reset IC 976 shown in FIG. Therefore, the payout control CPU 371 reliably stops operation when the power is turned off. As a result, the RAM access prohibition control and the operation stop control described above can reliably prevent the RAM contents from being destroyed due to an abnormal operation that may occur as the power supply voltage decreases. .
In this embodiment, in the power failure occurrence NMI processing, the program is looped at the final part, but a halt (HALT) instruction may be issued.

また、レジスタの内容をRAM領域に格納した後にセットされるバックアップフラグは、上述したように、電源投入時において復旧すべきバックアップデータがあるか否か(停電からの復旧か否か)を判断する際に使用される。また、ステップS801からS810の処理は、払出制御用CPU371がシステムリセット回路975からのシステムリセット信号を受ける前に完了する。換言すれば、システムリセット回路975からのシステムリセット信号を受ける前に完了するように、電圧監視回路の検出電圧の設定が行われている。   Further, as described above, the backup flag that is set after the register contents are stored in the RAM area determines whether or not there is backup data to be restored when the power is turned on (whether or not it is restored from a power failure). Used when. Further, the processing of steps S801 to S810 is completed before the payout control CPU 371 receives the system reset signal from the system reset circuit 975. In other words, the detection voltage of the voltage monitoring circuit is set so as to be completed before the system reset signal from the system reset circuit 975 is received.

この実施の形態では、電力供給停止時処理開始時に、バックアップフラグの確認が行われる。そして、バックアップフラグが既にセットされている場合には電力供給停止時処理を実行しない。上述したように、バックアップフラグは、必要なデータのバックアップが完了し、その後電力供給停止時処理が完了したことを示すフラグである。従って、例えば、リセット待ちのループ状態で何らかの原因で再度NMIが発生したとしても、電力供給停止時処理が重複して実行されてしまうようなことはない。   In this embodiment, the backup flag is confirmed at the start of the power supply stop process. If the backup flag is already set, the power supply stop process is not executed. As described above, the backup flag is a flag indicating that the backup of necessary data has been completed and the power supply stop process has been completed thereafter. Therefore, for example, even if NMI occurs again for some reason in a loop waiting for reset, the power supply stop process is not repeatedly executed.

ただし、割込処理中では他の割込がかからないような仕様のCPUを用いている場合には、ステップS803の判断は不要である。   However, if a CPU with a specification that does not cause other interrupts during interrupt processing is used, the determination in step S803 is not necessary.

また、この実施の形態では、払出制御用CPU371は、マスク不能外部割込端子(NMI端子)を介して電源基板からのNMI割込信号(電源監視手段からのNMI割込信号)を検知したが、NMI割込信号をマスク可能割込割込端子(IRQ端子)に導入してもよい。その場合には、IRQ処理によって図29に示された停電発生NMI処理が実行される。また、入力ポートを介してNMI割込信号を検知してもよい。その場合には、払出制御用CPU371が実行するメイン処理において、入力ポートの監視が行われる。   In this embodiment, the payout control CPU 371 detects the NMI interrupt signal from the power supply board (NMI interrupt signal from the power supply monitoring means) via the non-maskable external interrupt terminal (NMI terminal). The NMI interrupt signal may be introduced to a maskable interrupt terminal (IRQ terminal). In that case, the power failure occurrence NMI process shown in FIG. 29 is executed by the IRQ process. Further, an NMI interrupt signal may be detected via the input port. In that case, the input port is monitored in the main process executed by the payout control CPU 371.

図30は、バックアップパリティデータ作成方法の一例を説明するための説明図である。ただし、図30に示す例では、簡単のために、バックアップデータRAM領域のデータのサイズを3バイトとする。電源電圧低下にもとづく停電発生処理において、図30に示すように、バックアップチェックデータ領域に、初期データ(この例では00H)が設定される。次に、「00H」と「F0H」の排他的論理和がとられ、その結果と「16H」の排他的論理和がとられる。さらに、その結果と「DFH」の排他的論理和がとられる。そして、その結果(この例では「39H」)を反転して得られた値(この例では「C6H」)がバックアップパリティデータ領域に設定される。   FIG. 30 is an explanatory diagram for explaining an example of a backup parity data creation method. However, in the example shown in FIG. 30, the size of the data in the backup data RAM area is 3 bytes for simplicity. In the power failure generation process based on the power supply voltage drop, as shown in FIG. 30, initial data (00H in this example) is set in the backup check data area. Next, an exclusive logical sum of “00H” and “F0H” is taken, and an exclusive logical sum of “16H” is obtained. Further, an exclusive OR of the result and “DFH” is taken. Then, a value (“C6H” in this example) obtained by inverting the result (“39H” in this example) is set in the backup parity data area.

電源が再投入されたときには、停電復旧処理においてパリティ診断が行われる。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図30に示すようなデータがバックアップ領域に設定されている。   When power is turned on again, parity diagnosis is performed in the power failure recovery process. If all the data in the backup area is stored as it is, data as shown in FIG. 30 is set in the backup area when the power is turned on again.

ステップS705の処理において、払出制御用CPU371は、図29のステップS806およびステップS807にて実行された処理と同様の処理を行う。すなわち、バックアップチェックデータ領域に、初期データ(この例では00H)が設定され、「00H」と「F0H」の排他的論理和がとられ、その結果と「16H」の排他的論理和がとられる。さらに、その結果と「DFH」の排他的論理和がとられる。そして、その結果(この例では「39H」)を反転した最終演算結果を得る。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「C6H」、すなわちバックアップチェックデータ領域に設定されているデータと一致する。バックアップRAM領域内のデータにビット誤りが生じていた場合には、最終的な演算結果は「C6H」にならない。   In the process of step S705, the payout control CPU 371 performs the same process as the process executed in steps S806 and S807 of FIG. That is, initial data (00H in this example) is set in the backup check data area, an exclusive OR of “00H” and “F0H” is taken, and an exclusive OR of “16H” is taken with the result. . Further, an exclusive OR of the result and “DFH” is taken. Then, a final calculation result obtained by inverting the result (“39H” in this example) is obtained. If all the data in the backup area is stored as it is, the final calculation result matches “C6H”, that is, the data set in the backup check data area. If a bit error has occurred in the data in the backup RAM area, the final calculation result is not “C6H”.

よって、払出制御用CPU371は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければ、パリティ診断異常とする。   Therefore, the payout control CPU 371 compares the final calculation result with the data set in the backup check data area, and if they match, the parity diagnosis is normal. If they do not match, the parity diagnosis is abnormal.

以上のように、この実施の形態では、払出制御手段には、遊技機の電源が断しても、所定期間電源バックアップされる記憶手段(この例ではバックアップRAM)が設けられ、電源投入時に、払出制御用CPU371(具体的には払出制御用CPU371が実行するプログラム)は、記憶手段がバックアップ状態にあればバックアップデータにもとづいて払出状態を回復させる払出状態復旧処理(ステップS707)を行うように構成される。   As described above, in this embodiment, the payout control means is provided with a storage means (in this example, a backup RAM) that is backed up for a predetermined period of time even when the gaming machine is turned off. The payout control CPU 371 (specifically, a program executed by the payout control CPU 371) performs a payout state recovery process (step S707) for recovering the payout state based on the backup data if the storage means is in the backup state. Composed.

以下、払出状態復旧処理について説明する。
図31は、図22のステップS707に示された払出状態復旧処理の一例を示すフローチャートである。この例では、払出制御用CPU371は、バックアップRAMに保存されていた値をレジスタに復元する(ステップS861)。そして、バックアップRAMに保存されていたデータにもとづいて停電時の払出状態を復旧するための処理を行う。例えば、賞球中処理中フラグのセット等を行う。
Hereinafter, the payout state recovery process will be described.
FIG. 31 is a flowchart showing an example of the payout state restoration process shown in step S707 of FIG. In this example, the payout control CPU 371 restores the value stored in the backup RAM to the register (step S861). And the process for recovering the payout state at the time of power failure is performed based on the data stored in the backup RAM. For example, an in-price ball processing flag is set.

払出状態を復帰させると、この実施の形態では、払出制御用CPU371は、前回の電源断時の割込許可/禁止状態を復帰させるため、バックアップRAMに保存されていたパリティフラグの値を確認する(ステップS862)。パリティフラグがクリアであれば、割込許可設定を行う(ステップS863)。一方、パリティフラグがオンであれば、そのまま(ステップS701aで設定された割込禁止状態のまま)払出状態復旧処理を終える。   When the payout state is restored, in this embodiment, the payout control CPU 371 checks the value of the parity flag stored in the backup RAM in order to restore the interrupt permission / prohibition state at the previous power-off. (Step S862). If the parity flag is clear, interrupt permission setting is performed (step S863). On the other hand, if the parity flag is on, the payout state recovery process is finished as it is (while keeping the interrupt disabled state set in step S701a).

なお、ここでは、払出状態復旧処理が終了すると払出制御メイン処理にリターンするように払出状態復旧処理プログラムが構成されているが、電力供給停止時処理において保存されているスタックポインタが指すスタックエリア(バックアップRAM領域にある)に記憶されているアドレス(電源断時のNMI割込発生時に実行されていたアドレス)に戻るようにしてもよい。   Here, the payout state recovery processing program is configured to return to the payout control main process when the payout state recovery process ends, but the stack area (pointed to by the stack pointer stored in the power supply stop process) It is also possible to return to the address stored in the backup RAM area (the address that was executed when the NMI interrupt occurred when the power was turned off).

上述したように、初期設定処理を開始したあと、払出状態復旧処理を終える前まで、または初期化処理を終える前までは、割込禁止状態とする構成としたことで、割込みにより処理が中断されることを防止することができるため、初期設定、バックアップデータ記憶領域の内容に応じて行われる電源断時の払出状態に復旧させるか否かの判断、および復旧処理(または初期化処理)を確実に完了させることができる。なお、上記のように復旧処理を終える前まで割込禁止状態とする構成とした場合であっても、電源断時の割込禁止/許可状態をパリティフラグによりバックアップしているため、復旧処理において電源断時の割込禁止/許可状態を確実に復旧させることができる。   As described above, after starting the initial setting process, until the end of the payout state recovery process or before the initialization process is completed, the interrupt is disabled, and the process is interrupted. Therefore, the initial setting, determination of whether or not to restore to the payout state when the power is turned off according to the contents of the backup data storage area, and recovery processing (or initialization processing) are ensured Can be completed. Even in the case of the configuration in which the interrupt is disabled until the completion of the recovery processing as described above, the interrupt disabled / permitted state at the time of power-off is backed up by the parity flag. It is possible to reliably restore the interrupt disabled / permitted state when the power is turned off.

図32は、遊技機の電源断時の電源低下やNMI割込信号(ここでは、電源断信号)の様子を示すタイミング図である。遊技機に対する電力供給が断たれると、最も高い直流電源電圧であるVSLの電圧値は徐々に低下する。そして、この例では、+22Vにまで低下すると、電源基板910に搭載されている電源監視用IC902から電源断信号(電圧低下信号)が出力される(ローレベルになる)。   FIG. 32 is a timing chart showing the state of a power supply drop or an NMI interrupt signal (here, a power-off signal) when the gaming machine is powered off. When the power supply to the gaming machine is cut off, the voltage value of VSL, which is the highest DC power supply voltage, gradually decreases. In this example, when the voltage drops to +22 V, a power cut-off signal (voltage drop signal) is output from the power monitoring IC 902 mounted on the power board 910 (becomes a low level).

電源断信号は、電気部品制御基板(図32に示す例では主基板31および払出制御基板37)に導入され、CPU56および払出制御用CPU371のNMI端子に入力される。CPU56および払出制御用CPU371は、上述したNMI処理によって、所定の電力供給停止時処理を実行する。   The power-off signal is introduced to the electrical component control board (in the example shown in FIG. 32, the main board 31 and the payout control board 37) and input to the NMI terminals of the CPU 56 and the payout control CPU 371. The CPU 56 and the payout control CPU 371 execute predetermined power supply stop processing by the NMI processing described above.

VSLの電圧値がさらに低下して所定値(この例では+9V)にまで低下すると、主基板31や払出制御基板37に搭載されているリセットIC651の出力がローレベルになり、CPU56および払出制御用CPU371がシステムリセット状態になる。なお、CPU56および払出制御用CPU371は、システムリセット状態とされる前に、電力供給停止時処理を完了している。   When the voltage value of VSL further decreases to a predetermined value (+9 V in this example), the output of the reset IC 651 mounted on the main board 31 or the payout control board 37 becomes low level, and the CPU 56 and payout control The CPU 371 enters a system reset state. Note that the CPU 56 and the payout control CPU 371 have completed the power supply stop process before being set to the system reset state.

VSLの電圧値がさらに低下してVcc(各種回路を駆動するための+5V)を生成することが可能な電圧を下回ると、各基板において各回路が動作できない状態となる。しかし、少なくとも主基板31や払出制御基板37では、電力供給停止時処理が実行され、CPU56および払出制御用CPU371がシステムリセット状態とされている。   When the voltage value of VSL is further decreased to be lower than a voltage capable of generating Vcc (+5 V for driving various circuits), each circuit cannot be operated on each substrate. However, at least the main board 31 and the payout control board 37 execute the power supply stop process, and the CPU 56 and the payout control CPU 371 are in the system reset state.

リセットIC976が電源断を検知するための所定値は、通常時の電圧より低いが、払出制御用CPU371が暫くの間動作し得る程度の電圧である。また、リセットIC976が、払出制御用CPU371が必要とする電圧(この例では+5V)よりも高い電圧を監視するように構成されているので、払出制御用CPU371が必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。   The predetermined value for the reset IC 976 to detect power-off is lower than the normal voltage, but is a voltage that allows the payout control CPU 371 to operate for a while. Further, since the reset IC 976 is configured to monitor a voltage higher than the voltage required by the payout control CPU 371 (in this example, +5 V), the monitoring range for the voltage required by the payout control CPU 371 is set. Can be spread. Therefore, more precise monitoring can be performed.

また、この実施の形態では、電源基板910に搭載されている電源監視回路が、遊技機で使用される直流電圧のうちで最も高い電源VSLの電圧を監視して、その電源の電圧が所定値を下回ったら電圧低下信号(電源断検出信号)を発生する。図32に示すように、電源断検出信号が出力されるタイミングでは、IC駆動電圧は、まだ各種回路素子を十分駆動できる電圧値になっている。従って、IC駆動電圧で動作する払出制御基板37の払出制御用CPU371が所定の電力供給停止時処理を行うための動作時間が確保されている。   In this embodiment, the power supply monitoring circuit mounted on the power supply board 910 monitors the voltage of the highest power supply VSL among the DC voltages used in the gaming machine, and the power supply voltage is a predetermined value. If the voltage falls below, a voltage drop signal (power-off detection signal) is generated. As shown in FIG. 32, at the timing when the power-off detection signal is output, the IC drive voltage is still a voltage value that can sufficiently drive various circuit elements. Therefore, an operation time is secured for the payout control CPU 371 of the payout control board 37 that operates at the IC drive voltage to perform a predetermined power supply stop process.

なお、ここでも、電源監視回路は、遊技機で使用される直流電圧のうちで最も高い電源VSLの電圧を監視することになるが、電源断検出信号を発生するタイミングが、IC駆動電圧で動作する電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングであれば、監視対象電圧は、最も高い電源VSLの電圧でなくてもよい。すなわち、少なくともIC駆動電圧よりも高い電圧を監視すれば、電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングで電源断検出信号を発生することができる。   In this case as well, the power supply monitoring circuit monitors the voltage of the highest power supply VSL among the DC voltages used in the gaming machine, but the timing of generating the power-off detection signal is operated by the IC drive voltage. The monitoring target voltage may not be the highest voltage of the power supply VSL as long as the operation time for the electrical component control means to perform a predetermined power supply stop process is ensured. That is, if at least a voltage higher than the IC drive voltage is monitored, the power-off detection signal may be generated at such a timing that the operation time for the electric component control means to perform the predetermined power supply stop process is ensured. it can.

この場合、上述したように、監視対象電圧は、賞球カウントスイッチ301A等の遊技機の各種スイッチに供給される電圧が+12Vであることから、電源断時のスイッチオン誤検出の防止も期待できる電圧であることが好ましい。すなわち、スイッチに供給される電圧(スイッチ電圧)である+12V電源電圧が落ち始める以前の段階で、電圧低下を検出できることが好ましい。よって、少なくともスイッチ電圧よりも高い電圧を監視することが好ましい。   In this case, as described above, since the voltage to be monitored is + 12V supplied to various switches of the gaming machine such as the prize ball count switch 301A, prevention of erroneous switch-on detection when the power is cut off can be expected. A voltage is preferred. That is, it is preferable that the voltage drop can be detected before the +12 V power supply voltage, which is the voltage supplied to the switch (switch voltage) starts to drop. Therefore, it is preferable to monitor a voltage higher than at least the switch voltage.

ただし、監視範囲が狭まるが、電圧監視回路および他の電圧監視回路の監視電圧として+5V電源電圧を用いることも可能である。その場合にも、電圧監視回路の検出電位は、他の電圧監視回路の検出電位よりも高く設定される。   However, although the monitoring range is narrowed, it is also possible to use the + 5V power supply voltage as the monitoring voltage of the voltage monitoring circuit and other voltage monitoring circuits. Even in this case, the detection potential of the voltage monitoring circuit is set higher than the detection potentials of the other voltage monitoring circuits.

以上説明したようにクリアスイッチ921の操作状態にもとづいて電源断時の状態に復旧するか否かの判断を行うようにしたことで、停電後の電源復旧時などの電源投入時に、バックアップデータ記憶領域の内容に応じて電源断時の状態に復旧させるか否かの判断を行うことができる。従って、バックアップデータにもとづく制御を実現することができるとともに、不必要な復旧処理の実行を防止することができる。   As described above, it is determined whether or not to restore the power-off state based on the operation state of the clear switch 921, so that the backup data is stored when the power is turned on such as when the power is restored after a power failure. It is possible to determine whether or not to restore the power-off state according to the contents of the area. Therefore, control based on the backup data can be realized, and unnecessary execution of recovery processing can be prevented.

また、上述したようにクリアスイッチ921の操作状態にもとづいて電源断時の状態に復旧するか否かの判断を行うようにしたことで、主基板31に含まれる変動データ記憶手段(例えば、バックアップRAM)に賞球の払出数が記憶されているときに点灯する賞球未払出ランプを設けた構成としても、クリアスイッチ921の操作によって賞球の払出数をクリアすることができるため、主基板31の変動データ記憶手段に記憶されている賞球の払出数と払出制御基板37の総合個数記憶(図28参照)に記憶されている賞球の払出数との間の食い違いによって賞球未払出ランプが誤って点灯し続けてしまうことを回避することができる。   Further, as described above, the determination as to whether or not to restore the power-off state based on the operation state of the clear switch 921 is made, so that the fluctuation data storage means (for example, backup data) included in the main board 31 is determined. Even if the winning ball payout lamp is turned on when the number of winning ball payouts is stored in the RAM), the number of winning ball payouts can be cleared by operating the clear switch 921, so that the main board can be cleared. No prize ball is paid out due to a discrepancy between the number of prize balls paid out stored in the variation data storage means 31 and the number of prize balls paid out stored in the total number memory of the payout control board 37 (see FIG. 28). It can be avoided that the lamp continues to be lit by mistake.

また、上述したようにバックアップデータの状態により電源断時の状態に復旧するか否かの判断を行うようにしたことで、停電後の電源復旧時などにおいて電源投入された時に、バックアップデータ記憶領域の内容の状態に応じて電源断時の状態に復旧させるか否かの判断を行うことができる。従って、正常なバックアップデータにもとづく制御を実現することができるとともに、異常が発生したバックアップデータにもとづく復旧処理の実行を防止することができる。   In addition, as described above, the backup data storage area can be used when the power is turned on when the power is restored after a power failure, etc. It is possible to determine whether or not to restore the power-off state according to the state of the contents. Therefore, it is possible to realize control based on normal backup data and to prevent execution of recovery processing based on backup data in which an abnormality has occurred.

また、上述したように遊技機に対して交換可能に設けられている遊技盤側にスイッチ基板190を設け、このスイッチ基板190にクリアスイッチ921を搭載する構成としたことで、通常は機種変更に伴って交換される遊技盤にクリアスイッチを設ける構成とすることができ、複数機種で共用可能な本体側に搭載するのと比較して容易に開発することができる。   In addition, as described above, the switch board 190 is provided on the gaming board side that is replaceable with the gaming machine, and the clear switch 921 is mounted on the switch board 190. The game board to be exchanged can be provided with a clear switch, and can be easily developed as compared to mounting on the main body side that can be shared by a plurality of models.

また、上述したように、初期設定処理を開始したあと、復旧処理を終える前まで、または初期化処理を終える前までの間(初期準備処理の間)は、割込禁止状態とする構成としたことで、割込みにより処理が中断されることを防止することができるため、初期設定、バックアップデータ記憶領域の内容に応じて行われる電源断時の状態に復旧させるか否かの判断、および復旧処理(または初期化処理)を確実に完了させることができる。なお、上記のように復旧処理を終える前まで割込禁止状態とする構成とした場合であっても、電源断時の割込禁止/許可状態をパリティフラグによりバックアップしているため、復旧処理において電源断時の割込禁止/許可状態を確実に復旧させることができる。この場合、上記初期準備処理に含まれる処理は一例であり、初期準備処理は、例えば初期設定処理を開始したあとバックアップデータにもとづく復旧を行うか否かを決定するまでの間の処理など、上述した処理の一部であってもよい。   In addition, as described above, after the initial setting process is started, before the restoration process is completed or until the initialization process is completed (during the initial preparation process), the interrupt is prohibited. Therefore, it is possible to prevent the processing from being interrupted by an interrupt, so that the initial setting, whether to restore to the power-off state, which is performed according to the contents of the backup data storage area, and the recovery processing (Or initialization process) can be completed reliably. Even in the case of the configuration in which the interrupt is disabled until the completion of the recovery processing as described above, the interrupt disabled / permitted state at the time of power-off is backed up by the parity flag. It is possible to reliably restore the interrupt disabled / permitted state when the power is turned off. In this case, the process included in the initial preparation process is an example, and the initial preparation process is, for example, the process from the start of the initial setting process to the determination of whether to perform recovery based on the backup data. It may be a part of the processed.

なお、上述した各実施の形態では、電源投入後に変動データをクリアする構成としていたが、電源断中にバックアップRAMに記憶されている変動データをクリアする構成としてもよい。この場合、例えば図33に示すように、バックアップ電源を絶つためのクリアスイッチ921Aを設けるようにすればよい。   In each of the above-described embodiments, the variation data is cleared after the power is turned on. However, the variation data stored in the backup RAM may be cleared when the power is turned off. In this case, for example, as shown in FIG. 33, a clear switch 921A for cutting off the backup power supply may be provided.

図33は、各電気部品制御基板へのバックアップ電源の供給に関する部分の構成例を示す回路図である。図33に示すように、主基板31や払出制御基板37などの電気部品制御基板は、CPU56や払出制御用CPU371などの駆動電源である+5V電源から電力が供給されていない間、電源基板910から本例では各コネクタ910,951,952を介してバックアップ電源が供給されるため、RAMの少なくとも一部がバックアップされている。この例では、図33に示すように、スイッチ基板190に搭載されたクリアスイッチ921Aが、電源基板910とコネクタ953を介して接続され、バックアップ電源が供給されている各電気部品制御基板と並列に接続されている。従って、バックアップ電源が供給されているときに、クリアスイッチ921Aがオンとされてスイッチ間が導通状態とされると、バックアップ電源であるコンデンサ916の電荷がクリアスイッチ921Aなどを介して放電され、バックアップ電源の供給が断たれる。この際、クリアスイッチ921Aと接地電位との間に介在する抵抗素子950により、瞬時の放電により蓄電用コンデンサ916が破壊されてしまうことが防止される。   FIG. 33 is a circuit diagram showing a configuration example of a part related to the supply of backup power to each electrical component control board. As shown in FIG. 33, the electric component control boards such as the main board 31 and the payout control board 37 are not supplied from the power supply board 910 while power is not supplied from the +5 V power source that is a driving power supply such as the CPU 56 or the payout control CPU 371. In this example, since backup power is supplied via each connector 910, 951, 952, at least a part of the RAM is backed up. In this example, as shown in FIG. 33, a clear switch 921A mounted on a switch board 190 is connected to a power supply board 910 via a connector 953 in parallel with each electrical component control board to which backup power is supplied. It is connected. Accordingly, when the backup power is supplied and the clear switch 921A is turned on and the switches are brought into conduction, the charge of the capacitor 916 serving as the backup power is discharged via the clear switch 921A and the like. The power supply is cut off. At this time, the resistance element 950 interposed between the clear switch 921A and the ground potential prevents the storage capacitor 916 from being destroyed by instantaneous discharge.

このようにクリアスイッチ921Aを構成することで、駆動電源である+5V電源から電力が供給されていない間であっても、保存されている変動データをクリアすることができるため、電源が投入された場合に停電発生時の遊技状態に復帰されてしまうことを防止することができる。また、クリアスイッチ921Aを並列接続しただけの簡単な構成でバックアップデータをクリアすることができる。   By configuring the clear switch 921A in this way, the stored fluctuation data can be cleared even when the power is not supplied from the + 5V power source that is the driving power source. In this case, it is possible to prevent the game state from being restored when a power failure occurs. Further, the backup data can be cleared with a simple configuration in which clear switches 921A are simply connected in parallel.

なお、クリアスイッチ921Aは、上述したクリアスイッチ921により「クリア」が選択されるときに、クリアスイッチ921に連動してオンする構成としてもよい。この場合、例えば、クリアスイッチ921がオンに切り換えられると同時に、クリアスイッチ921Aがオンするような機構を設けるようにすればよい。このように構成すれば、一つのクリアスイッチにより、電源投入時であっても、待機中であっても、保存されている変動データをクリアすることができる。   The clear switch 921A may be configured to be turned on in conjunction with the clear switch 921 when “clear” is selected by the above-described clear switch 921. In this case, for example, a mechanism may be provided in which the clear switch 921 is turned on at the same time as the clear switch 921 is turned on. If comprised in this way, the fluctuation | variation data preserve | saved can be cleared by one clear switch, even when the power is turned on or in standby.

また、上述した各実施の形態では、電源投入後の所定期間内にクリアスイッチ921の所定の操作状態が確認されたときにバックアップRAMをクリアする構成としていたが、遊技機1の稼働中にRAMをクリアする構成としてもよい。   In each of the above-described embodiments, the backup RAM is cleared when a predetermined operation state of the clear switch 921 is confirmed within a predetermined period after the power is turned on. It is good also as a structure which clears.

この場合、例えばタイマ/カウンタ割込としてCH1(2msタイマ割込の設定がされるチャネル(例えば、CH0)とは別のチャネル)のカウントアップにもとづく割込を使用する。CH1のカウントアップにもとづく割込は、タイマカウンタレジスタCLK/TRG1の値が「0」になったときに発生する割込である。例えば図34に示すように、クリアスイッチ921の出力信号が、CPU56に内蔵されたCTCのCH1に対応した入力端子に入力されるように構成する。また、例えば初期設定処理(図10)のCTCの設定(ステップS1e)において、クリア信号の入力にもとづく割込がかかるように、CPU56に設けられているCTCのCH1に対応するレジスタCLK/TRG1の設定をしておく。すなわち、レジスタCLK/TRG1に、初期値(初期データ)として例えば「1」が設定される。そして、クリア信号の入力にもとづく割込処理(以下、CTC1割込処理という)により初期化処理が実行されるように設定しておく。   In this case, for example, an interrupt based on counting up of CH1 (a channel different from a channel (for example, CH0) for which a 2 ms timer interrupt is set) is used as a timer / counter interrupt. An interrupt based on counting up of CH1 is an interrupt that occurs when the value of the timer counter register CLK / TRG1 becomes “0”. For example, as shown in FIG. 34, the output signal of the clear switch 921 is input to the input terminal corresponding to CH1 of the CTC built in the CPU 56. Further, for example, in the CTC setting (step S1e) in the initial setting process (FIG. 10), the interrupt of the register CLK / TRG1 corresponding to CH1 of the CTC provided in the CPU 56 is applied so as to be interrupted based on the input of the clear signal. Make settings. That is, for example, “1” is set in the register CLK / TRG1 as an initial value (initial data). Then, an initialization process is set to be executed by an interrupt process (hereinafter referred to as CTC1 interrupt process) based on the clear signal input.

なお、この例では、図34に示すように、OR回路949の出力が、AND回路(論理積回路)955に入力されている。また、クリアスイッチ921の出力信号がタイマ956に入力されている。AND回路955の他方の入力端子には、タイマ956の出力信号が入力される。そして、AND回路955の出力が、CPU56のリセット端子に接続されている。   In this example, as shown in FIG. 34, the output of the OR circuit 949 is input to an AND circuit (logical product circuit) 955. Further, the output signal of the clear switch 921 is input to the timer 956. The output signal of the timer 956 is input to the other input terminal of the AND circuit 955. The output of the AND circuit 955 is connected to the reset terminal of the CPU 56.

図35は、この例における払出制御用CPU371周りの構成の一例を示す図である。この例では、タイマ/カウンタ割込としてCH1のカウントアップにもとづく割込を使用する。CH1のカウントアップにもとづく割込は、タイマカウンタレジスタCLK/TRG1の値が「0」になったときに発生する割込である。図35に示すように、クリアスイッチ921の出力信号が、払出制御用CPU371に内蔵されたCTCのCH1に対応した入力端子に入力されるように構成する。また、例えば初期設定処理(図23)のCTCの設定(ステップS701e)において、クリア信号の入力にもとづく割込がかかるように、払出制御用CPU371に設けられているCTCのCH1に対応するレジスタCLK/TRG1の設定をしておく。すなわち、レジスタCLK/TRG1に、初期値(初期データ)として例えば「1」が設定される。そして、クリア信号の入力にもとづく割込処理により、主基板31における処理と同様に、初期化処理が実行されるように設定しておく。   FIG. 35 is a diagram showing an example of the configuration around the payout control CPU 371 in this example. In this example, an interrupt based on counting up of CH1 is used as a timer / counter interrupt. An interrupt based on counting up of CH1 is an interrupt that occurs when the value of the timer counter register CLK / TRG1 becomes “0”. As shown in FIG. 35, the output signal of the clear switch 921 is input to the input terminal corresponding to CH1 of the CTC built in the payout control CPU 371. Further, for example, in the CTC setting (step S701e) in the initial setting process (FIG. 23), the register CLK corresponding to CH1 of the CTC provided in the payout control CPU 371 so as to be interrupted based on the input of the clear signal. Set / TRG1. That is, for example, “1” is set in the register CLK / TRG1 as an initial value (initial data). Then, it is set so that the initialization process is executed similarly to the process in the main board 31 by the interrupt process based on the input of the clear signal.

なお、この例では、図35に示すように、システムリセット回路975の出力が、AND回路955aに入力されている。また、クリアスイッチ921の出力信号がタイマ956aに入力されている。AND回路955aの他方の入力端子には、タイマ956aの出力信号が入力される。そして、AND回路955aの出力が、払出制御用CPU371のリセット端子に接続されている。   In this example, as shown in FIG. 35, the output of the system reset circuit 975 is input to the AND circuit 955a. The output signal of the clear switch 921 is input to the timer 956a. The output signal of the timer 956a is input to the other input terminal of the AND circuit 955a. The output of the AND circuit 955a is connected to the reset terminal of the payout control CPU 371.

このような構成において、クリアスイッチ921がオンされると、クリア信号がCPU56および払出制御用CPU371の入力端子に入力される。クリア信号が入力され、CTCのダウンカウント処理によりレジスタCLK/TRG1の設定値が0になると、CPU56は、CTC1割込処理を開始し、例えば図37に示すように本例ではステップS4と同様の初期化処理を実行して(ステップS14)、RAMに記憶されている変動データのクリアなどの処理を実行する。なお、払出制御用CPU371についても、上述したCPU56と同様に、CTC1割込処理において例えば図38に示すようにステップS704と同様の初期化処理を実行して(ステップS713)、RAMに記憶されている変動データのクリアなどの処理を実行する。   In such a configuration, when the clear switch 921 is turned on, a clear signal is input to the input terminals of the CPU 56 and the payout control CPU 371. When the clear signal is input and the set value of the register CLK / TRG1 becomes 0 by the CTC down-count process, the CPU 56 starts the CTC1 interrupt process. For example, as shown in FIG. Initialization processing is executed (step S14), and processing such as clearing of variation data stored in the RAM is executed. As with the CPU 56 described above, the payout control CPU 371 also executes initialization processing similar to step S704 as shown in FIG. 38 in the CTC1 interrupt processing (step S713) and is stored in the RAM. Execute processing such as clearing fluctuation data.

図36は、クリアスイッチ921、タイマ956,956aなどの出力信号と、遊技機における動作状態の一例を示すタイミング図である。なお、図36では、払出制御基板37における動作状態の様子も示されている。また、クリアスイッチ921がオンすると、本例ではクリア信号がタイマ956,956aにも入力される。クリア信号が入力すると、タイマ956,956aは、所定時間(例えば、RAMのクリア処理を終えるまでの時間)を計時して、その時間の経過後にローレベルのシステムリセット信号を出力する。すると、CPU56および払出制御用CPU371は、リセット状態(動作不能状態)となる。そして、クリアスイッチ921が「ON」に切り替えられると、クリアスイッチ921は、ハイレベルの信号を出力する。このハイレベル信号が入力すると、タイマ956,956aは、出力信号をハイレベルに立ち上げてCPU56および払出制御用CPU371の動作を開始させる。このように、本例では、遊技機の稼動中にRAMがクリアされると、システムリセットがかけられるように構成されている。   FIG. 36 is a timing chart showing an example of output signals from the clear switch 921, timers 956, 956a, and the operating state of the gaming machine. In FIG. 36, the state of the operating state of the payout control board 37 is also shown. When the clear switch 921 is turned on, a clear signal is also input to the timers 956 and 956a in this example. When the clear signal is input, the timers 956 and 956a measure a predetermined time (for example, the time until the RAM clear process is completed), and output a low-level system reset signal after the elapse of the time. Then, the CPU 56 and the payout control CPU 371 are in a reset state (inoperable state). When the clear switch 921 is switched to “ON”, the clear switch 921 outputs a high level signal. When this high level signal is input, the timers 956 and 956a raise the output signal to a high level and start the operation of the CPU 56 and the payout control CPU 371. Thus, in this example, the system is reset when the RAM is cleared during operation of the gaming machine.

このように構成することで、遊技機の稼働中であっても、クリアスイッチをオンするだけでRAMに記憶されている変動データを初期データとすることができる。従って、電源投入後の所定期間を経過したあとであっても、RAMの内容を即時にクリアすることができ、RAMクリアの選択の自由度を向上させることができる。   With such a configuration, even when the gaming machine is in operation, it is possible to use the fluctuation data stored in the RAM as initial data simply by turning on the clear switch. Accordingly, even after a predetermined period after the power is turned on, the contents of the RAM can be immediately cleared, and the degree of freedom in selecting the RAM clear can be improved.

なお、図34〜図38を参照して説明した他の例では、CTC1割込処理により初期化処理(ステップS14、ステップS713)を実行する構成としていたが、例えばCTC1割込処理においてステップS4またはステップS704にジャンプするように設定しておくようにしてもよい。   In the other examples described with reference to FIGS. 34 to 38, the initialization process (step S14, step S713) is executed by the CTC1 interrupt process. However, for example, in the CTC1 interrupt process, step S4 or You may make it set so that it may jump to step S704.

この場合、上述したようにクリアスイッチ921がオンされて、レジスタCLK/TRG1の設定値が0になると、例えば図39に示すように、CPU56は、CTC1割込処理を実行する。CTC1割込処理において、CPU56は、CTC1割込フラグ(本例では、クリアスイッチ921が操作され、RAMのクリア要求がされたことを示すフラグ)をセットする(ステップS15)。また、同様に、払出制御用CPU371は、例えば図40に示すように、CTC1割込処理において、払出制御用CPU371は、CTC1割込フラグをセットする(ステップS714)。   In this case, when the clear switch 921 is turned on as described above and the set value of the register CLK / TRG1 becomes 0, for example, as shown in FIG. 39, the CPU 56 executes CTC1 interrupt processing. In the CTC1 interrupt process, the CPU 56 sets a CTC1 interrupt flag (in this example, a flag indicating that the clear switch 921 has been operated and a RAM clear request has been made) (step S15). Similarly, the payout control CPU 371 sets the CTC1 interrupt flag in the CTC1 interrupt process, for example, as shown in FIG. 40 (step S714).

図41は、この例においてCPU56が実行するメイン処理の例を示すフローチャートである。図41に示すように、この例ではループ処理の中にCTC1割込フラグを確認する処理(ステップS16)が含まれている。すなわち、CPU56は、ステップS16において、CTC1割込フラグがセットされたことを検出すると、初期化処理を実行する(ステップS4)。なお、CTC1割込フラグのリセットは、例えばステップS4の初期化処理において行われる。また、この例において、ステップS2の判断を行わない構成としてもよい。   FIG. 41 is a flowchart illustrating an example of main processing executed by the CPU 56 in this example. As shown in FIG. 41, in this example, the loop process includes a process for checking the CTC1 interrupt flag (step S16). That is, when detecting that the CTC1 interrupt flag is set in step S16, the CPU 56 executes initialization processing (step S4). The CTC1 interrupt flag is reset, for example, in the initialization process in step S4. Moreover, in this example, it is good also as a structure which does not perform determination of step S2.

図42は、この例において払出制御用CPU371が実行するメイン処理の例を示すフローチャートである。図42に示すように、この例ではループ処理の中にCTC1割込フラグを確認する処理(ステップS715)が含まれている。すなわち、払出制御用CPU371は、ステップS715において、CTC1割込フラグがセットされたことを検出すると、初期化処理を実行する(ステップS704)。なお、CTC1割込フラグのリセットは、例えばステップS704の初期化処理において行われる。また、この例において、ステップS702の判断を行わない構成としてもよい。   FIG. 42 is a flowchart showing an example of main processing executed by the payout control CPU 371 in this example. As shown in FIG. 42, in this example, the loop process includes a process for checking the CTC1 interrupt flag (step S715). That is, when the payout control CPU 371 detects that the CTC1 interrupt flag is set in step S715, it executes an initialization process (step S704). The CTC1 interrupt flag is reset, for example, in the initialization process in step S704. In this example, the determination in step S702 may not be performed.

このようにCTC1割込処理において初期化処理(ステップS4またはステップS704)にジャンプするように設定しておく構成とした場合であっても、遊技機の稼働中に、クリアスイッチをオンするだけでRAMに記憶されている変動データを初期データとすることができる。従って、電源投入後の所定期間を経過したあとであっても、RAMの内容を即時にクリアすることができ、RAMクリアの選択の自由度を向上させることができる。   Even when the CTC1 interrupt process is configured to jump to the initialization process (step S4 or step S704), it is only necessary to turn on the clear switch while the gaming machine is in operation. The variation data stored in the RAM can be used as initial data. Accordingly, even after a predetermined period after the power is turned on, the contents of the RAM can be immediately cleared, and the degree of freedom in selecting the RAM clear can be improved.

また、上述した各実施の形態では、初期化処理においてRAMに記憶されている変動データを全てクリアする構成(ステップS4a参照)としていたが、RAMに記憶されている変動データのうちの一部をクリアするようにしてもよい。この場合、例えば価値付与の数量にかかわる変動データ(例えば、入賞にもとづき払い出される遊技球の数量などを示すデータ)をRAMに記憶されている変動データの一部としてクリアしたり、遊技状態にかかわる変動データ(例えば、大当りか否か、確変か否か、時短中か否かなどを示すデータ)をRAMに記憶されている変動データの一部としてクリアするようにすればよい。すなわち、クリアスイッチ921の操作にもとづくRAMのクリアにおいて、変動データのうちの一部のデータとして、例えば確変フラグや時短フラグのみがクリアされるようにしてもよい。なお、RAMの一部が初期化されたあとは、クリアされなかった変動データにもとづく遊技状態復旧処理(図16参照)が実行されるように構成される。   In each of the above-described embodiments, the configuration is such that all the variation data stored in the RAM is cleared in the initialization process (see step S4a). However, a part of the variation data stored in the RAM is used. You may make it clear. In this case, for example, the fluctuation data related to the value-added quantity (for example, data indicating the quantity of game balls to be paid out based on winning) is cleared as a part of the fluctuation data stored in the RAM, or the game state is concerned. Fluctuation data (for example, data indicating whether it is a big hit, whether it is a probable change, whether the time is short, etc.) may be cleared as part of the fluctuation data stored in the RAM. In other words, in clearing the RAM based on the operation of the clear switch 921, for example, only the probability variation flag or the time reduction flag may be cleared as a part of the variation data. It should be noted that after part of the RAM is initialized, a game state restoration process (see FIG. 16) based on the variation data that has not been cleared is configured to be executed.

このように、変動データの一部をクリアすることができる構成としたことで、復旧させる必要のないデータを除く変動データにもとづいて遊技状態を復旧させることができる。なお、変動データの一部として価値付与の数量にかかわる変動データをクリアする構成とすれば、電源断前に得られていた遊技球を、電源投入後に不当に得ることを防止することができる。また、変動データの一部として遊技状態にかかわる変動データをクリアする構成とすれば、電源断前に得られていた例えば確変などの有利な遊技状態を、電源投入後に不当に得ることを防止することができ、あるいは不利な遊技状態を不当に与えてしまうことを防止することができる。   As described above, the game state can be restored based on the fluctuation data excluding the data that does not need to be restored by adopting a configuration in which a part of the fluctuation data can be cleared. In addition, if it is set as the structure which clears the fluctuation data regarding the quantity of value provision as a part of fluctuation data, it can prevent obtaining the game ball obtained before power-off unjustly after power-on. In addition, if the configuration is such that the variation data related to the gaming state is cleared as part of the variation data, it is possible to prevent an unfair acquisition of an advantageous gaming state such as a probability change obtained before the power is turned off after the power is turned on. Can be prevented, or an unfavorable gaming state can be prevented from being improperly given.

また、上述した各実施の形態においては、パチンコ遊技機1の裏面にスイッチ基板190が搭載された状態の例として、図2を参照して枠体2Aを含む裏面の状態について説明したが、さらに詳細には、上述した各実施の形態におけるスイッチ基板190は、例えば図43に示すように、遊技機1の裏面側の遊技盤6に設置されている。なお、図43には、例えば主基板などの他の基板と接続されるためのコネクタ922が開示されている。   Moreover, in each embodiment mentioned above, although the state of the back surface containing 2 A of frame bodies was demonstrated with reference to FIG. 2 as an example of the state in which the switch board 190 was mounted in the back surface of the pachinko game machine 1, Specifically, the switch board 190 in each of the above-described embodiments is installed on the game board 6 on the back side of the gaming machine 1, for example, as shown in FIG. FIG. 43 discloses a connector 922 for connecting to another substrate such as a main substrate.

また、上述した各実施の形態では、3点に切替可能なクリアスイッチの例について説明したが、クリアスイッチが押しボタン構造とされていてもよい。図44は、クリアスイッチを押しボタン構造とした場合の回路構成の例を示す回路図である。この場合、遊技機の電源がオンされている状態において、クリアスイッチ921が押下されていれば、クリア信号がコネクタ922を介して例えば主基板31などの各基板に対して送信される。また、クリアスイッチ921が押下されていなければ、ハイレベルの出力信号が送信される。   Moreover, although each embodiment mentioned above demonstrated the example of the clear switch which can be switched to three points, the clear switch may be made into the pushbutton structure. FIG. 44 is a circuit diagram showing an example of a circuit configuration when the clear switch has a push button structure. In this case, if the clear switch 921 is pressed in a state where the power of the gaming machine is turned on, a clear signal is transmitted to each board such as the main board 31 via the connector 922. If the clear switch 921 is not pressed, a high level output signal is transmitted.

また、電源断中にバックアップRAMに記憶されている変動データをクリアする場合の例として、図33を参照して、バックアップ電源であるコンデンサ916の電荷を放電する構成を説明したが、バックアップ電源の供給線路を切断することによりバックアップ電源の供給を絶つようにしてもよい。図45は、各電気部品制御基板へのバックアップ電源の供給に関する部分の他の構成例を示す回路図である。通常の状態では、クリアスイッチ921Aを閉じて通電状態にしておく。従って、バックアップ電源が主基板31などに供給される。そして、クリアスイッチ921Aが操作されて線路が断たれると、主基板31などに対するバックアップ電源の供給が絶たれる。このように構成した場合であっても、同様に、電源断中にバックアップRAMに記憶されている変動データをクリアすることができる。   In addition, as an example of clearing the fluctuation data stored in the backup RAM while the power is off, the configuration for discharging the charge of the capacitor 916 serving as the backup power supply has been described with reference to FIG. The backup power supply may be cut off by cutting the supply line. FIG. 45 is a circuit diagram showing another configuration example of a portion related to the supply of backup power to each electrical component control board. In a normal state, the clear switch 921A is closed and kept in an energized state. Accordingly, backup power is supplied to the main board 31 and the like. When the clear switch 921A is operated and the line is cut off, the backup power supply to the main board 31 and the like is cut off. Even in such a configuration, similarly, the fluctuation data stored in the backup RAM can be cleared while the power is turned off.

また、上述した各実施の形態では、電源監視手段は、電源基板および電気部品制御基板のいずれかに設置されたが、どこに設置されていてもよく、遊技機の構造上の都合等に応じて任意の位置に設置することができる。   In each of the embodiments described above, the power supply monitoring means is installed on either the power supply board or the electrical component control board. However, it may be installed anywhere, depending on the convenience of the structure of the gaming machine. It can be installed at any position.

そして、上記の各実施の形態では、記憶手段としてRAMを用いた場合を示したが、記憶手段として、電気的に書き換えが可能な記憶手段であればRAM以外のものを用いてもよい。   In each of the above-described embodiments, the case where the RAM is used as the storage means has been described. However, as the storage means, a storage means other than the RAM may be used as long as it is an electrically rewritable storage means.

また、上述した各実施の形態では、遊技制御手段以外の他の電気部品制御手段として払出制御手段を例示したが、表示制御手段、音制御手段およびランプ制御手段についても、上述した制御を行うように構成してもよい。   In each of the above-described embodiments, the payout control unit is exemplified as an electrical component control unit other than the game control unit. However, the display control unit, the sound control unit, and the lamp control unit are also controlled as described above. You may comprise.

また、上記の実施の形態では、電源監視回路は電源基板910に設けられたが、電源監視回路は主基板31や払出制御基板37などの電気部品制御基板に設けられていてもよい。なお、電源回路が搭載された電気部品制御基板が構成される場合には、電源基板には、電源監視回路は搭載されない。   In the above embodiment, the power supply monitoring circuit is provided on the power supply board 910. However, the power supply monitoring circuit may be provided on an electrical component control board such as the main board 31 or the payout control board 37. When an electric component control board on which a power supply circuit is mounted is configured, a power supply monitoring circuit is not mounted on the power supply board.

また、上記の実施の形態では、クリアスイッチ921はスイッチ基板190に搭載されていたが、クリアスイッチ921は主基板31、払出制御基板37、あるいは電源基板910などの電気部品制御基板に設けられていてもよい。   In the above embodiment, the clear switch 921 is mounted on the switch board 190. However, the clear switch 921 is provided on an electrical component control board such as the main board 31, the payout control board 37, or the power supply board 910. May be.

また、上記の実施の形態では、スイッチ基板190は、クリアスイッチ921を搭載するための専用基板としていたが、例えば賞球カウントスイッチ301Aなどの出力信号を中継する中継基板としての役割をあわせ持つ構成としてもよい。   In the above embodiment, the switch board 190 is a dedicated board on which the clear switch 921 is mounted. However, the switch board 190 also serves as a relay board for relaying output signals such as the prize ball count switch 301A. It is good.

また、上記の実施の形態では、電源投入後の所定期間内にクリアスイッチ921の操作状態が所定の状態とされているか否かを確認することにより、変動データを初期データとするか否かの判断をしていたが、例えば電源投入後の所定期間内(例えば10秒以内)に始動口スイッチ17などの入賞検出スイッチがオンしたか否かを確認するようにしてもよい。この場合、クリアスイッチ921の操作状態の確認と同様の構成により、電源投入後の所定期間内に例えば遊技店の店員により入賞検出スイッチがオンされると、CPU56および払出制御用CPU371により入賞検出スイッチのオンが確認されるようにする。そして、入賞検出スイッチのオンが確認されると、CPU56および払出制御用CPU371が、例えばステップS4に示した通常の初期化処理を実行し、バックアップRAMに保持されている変動データを初期データとし、初期データにもとづいて遊技を開始させるように構成すればよい。   Further, in the above embodiment, whether or not the variation data is set as the initial data by checking whether or not the operation state of the clear switch 921 is in a predetermined state within a predetermined period after the power is turned on. Although it has been determined, for example, it may be confirmed whether or not a winning detection switch such as the start port switch 17 is turned on within a predetermined period after the power is turned on (for example, within 10 seconds). In this case, if the winning detection switch is turned on by, for example, a game shop clerk within a predetermined period after the power is turned on, the winning detection switch is selected by the CPU 56 and the payout control CPU 371 by the same configuration as the confirmation of the operation state of the clear switch 921. Make sure that is turned on. When it is confirmed that the winning detection switch is turned on, the CPU 56 and the payout control CPU 371 execute, for example, a normal initialization process shown in step S4, and the fluctuation data held in the backup RAM is used as initial data. What is necessary is just to comprise so that a game may be started based on initial data.

上記の各実施の形態のパチンコ遊技機1は、始動入賞にもとづいて可変表示部9に可変表示される特別図柄の停止図柄が所定の図柄の組み合わせになると所定の遊技価値が遊技者に付与可能になる第1種パチンコ遊技機であったが、始動入賞にもとづいて開放する電動役物の所定領域への入賞があると所定の遊技価値が遊技者に付与可能になる第2種パチンコ遊技機や、始動入賞にもとづいて可変表示される図柄の停止図柄が所定の図柄の組み合わせになると開放する所定の電動役物への入賞があると所定の権利が発生または継続する第3種パチンコ遊技機であっても、本発明を適用できる。   In the pachinko gaming machine 1 according to each of the above-described embodiments, a predetermined game value can be given to a player when a special symbol stop symbol variably displayed on the variable display unit 9 based on a start winning combination is a combination of a predetermined symbol The second type pachinko gaming machine that becomes a predetermined game value can be given to a player when there is a winning in a predetermined area of the electric game that is released based on the start winning Or a third type pachinko gaming machine in which a predetermined right is generated or continued when there is a prize for a predetermined electric accessory that is released when a stop symbol of the symbol variably displayed based on the start winning is a combination of the predetermined symbols Even so, the present invention can be applied.

さらに、パチンコ遊技機に限られず、スロット機等においても、停電等による電源断時に、電源断直前のデータをバックアップRAM等に保存し、電源復旧時に保存データにもとづく制御再開処理を行うように構成されている場合などには本発明を適用することができる。例えば、スロット機に適用した場合には、内部フラグ(ビック、レギュラー、小役などのフラグ)やビック中などの状態の復旧の有無を選択することができる。   Furthermore, not limited to pachinko machines, slot machines, etc. are also configured to save data immediately before power-off in a backup RAM, etc. when power is cut off due to a power failure, etc., and to perform control restart processing based on the saved data when power is restored The present invention can be applied to such cases. For example, when it is applied to a slot machine, it is possible to select whether or not an internal flag (BIC, regular, small role, etc.) or a state such as a big state is restored.

パチンコ遊技機を正面からみた例を示す正面図である。It is a front view which shows the example which looked at the pachinko gaming machine from the front. パチンコ遊技機の遊技盤を正面からみた例を示す正面図である。It is a front view which shows the example which looked at the game board of the pachinko gaming machine from the front. パチンコ遊技機の機構板を背面からみた例を示す背面図である。It is a rear view which shows the example which looked at the mechanism board of the pachinko gaming machine from the back. クリアスイッチの外観構成の例を示す説明図である。It is explanatory drawing which shows the example of the external appearance structure of a clear switch. 遊技制御基板(主基板)の回路構成例を示すブロック図である。It is a block diagram which shows the circuit structural example of a game control board (main board). 電源監視および電源バックアップのためのCPU周りの一構成例を示すブロック図である。It is a block diagram which shows one structural example of CPU periphery for a power supply monitoring and a power supply backup. 電源基板の一構成例を示すブロック図である。It is a block diagram which shows one structural example of a power supply board. 主基板におけるCPUが実行するメイン処理の例を示すフローチャートである。It is a flowchart which shows the example of the main process which CPU in a main board | substrate performs. 遊技状態復旧処理を実行するか否かの決定方法の例を示す説明図である。It is explanatory drawing which shows the example of the determination method of whether to perform a game state restoration process. 初期設定処理の例を示すフローチャートである。It is a flowchart which shows the example of an initialization process. 初期化処理の例を示すフローチャートである。It is a flowchart which shows the example of an initialization process. 2msタイマ割込処理の例を示すフローチャートである。It is a flowchart which shows the example of a 2ms timer interruption process. 遊技制御処理の例を示すフローチャートである。It is a flowchart which shows the example of a game control process. 停電発生NMI処理の例を示すフローチャートである。It is a flowchart which shows the example of a power failure generation | occurrence | production NMI process. バックアップパリティデータ作成方法の例を説明するための説明図である。It is explanatory drawing for demonstrating the example of the backup parity data creation method. 遊技状態復旧処理の例を示すフローチャートである。It is a flowchart which shows the example of a game state restoration process. 払出制御コマンドのコマンド形態の一例を示す説明図である。It is explanatory drawing which shows an example of the command form of a payout control command. 払出制御コマンドの内容の一例を示す説明図である。It is explanatory drawing which shows an example of the content of the payout control command. 払出制御コマンドの送出形態の他の例を示すタイミング図である。It is a timing diagram which shows the other example of the sending form of a payout control command. 払出制御コマンドの送出形態の一例を示すタイミング図である。It is a timing diagram which shows an example of the delivery form of a payout control command. 電源監視および電源バックアップのための払出制御用CPU周りの一構成例を示すブロック図である。It is a block diagram which shows the example of 1 structure around the payout control CPU for power supply monitoring and power supply backup. 払出制御用CPUが実行するメイン処理の例を示すフローチャートである。It is a flowchart which shows the example of the main process which CPU for payout control performs. 払出制御用CPUの初期設定処理の一例を示すフローチャートである。It is a flowchart which shows an example of the initial setting process of payout control CPU. 払出制御用CPUの初期化処理の一例を示すフローチャートである。It is a flowchart which shows an example of the initialization process of CPU for payout control. 払出制御用CPUのタイマ割込処理の例を示すフローチャートである。It is a flowchart which shows the example of the timer interruption process of payout control CPU. 払出制御手段におけるRAMの一構成例を示す説明図である。It is explanatory drawing which shows the example of 1 structure of RAM in the payout control means. 払出制御用CPUのコマンド受信処理の例を示すフローチャートである。It is a flowchart which shows the example of the command reception processing of CPU for payout control. 払出制御用CPUが実行する払出制御処理の例を示すフローチャートである。It is a flowchart which shows the example of the payout control process which CPU for payout control performs. 払出制御用CPUが実行する停電発生NMI処理の例を示すフローチャートである。It is a flowchart which shows the example of the power failure generation | occurrence | production NMI process which CPU for payout control performs. バックアップパリティデータ作成方法の例を説明するための説明図である。It is explanatory drawing for demonstrating the example of the backup parity data creation method. 払出制御用CPUが実行する払出状態復旧処理の例を示すフローチャートである。It is a flowchart which shows the example of the payout state recovery process which CPU for payout control performs. 遊技機の電源断時の電源低下やNMI信号の様子の例を示すタイミング図である。It is a timing diagram which shows the example of the power supply fall at the time of the power failure of a game machine, or the mode of an NMI signal. バックアップ電源の供給に関する部分の構成の例を示す回路図である。It is a circuit diagram which shows the example of a structure of the part regarding supply of backup power supply. クリアスイッチの出力信号の入力端子の他の例を示すためのCPU周りの一構成例を示すブロック図である。It is a block diagram which shows one structural example of CPU periphery for showing the other example of the input terminal of the output signal of a clear switch. クリアスイッチの出力信号の入力端子の他の例を示すための払出制御用CPU周りの一構成例を示すブロック図である。It is a block diagram which shows the example of 1 structure around the CPU for payout control for showing the other example of the input terminal of the output signal of a clear switch. 遊技機のクリアスイッチやタイマの出力信号の様子の例を示すタイミング図である。It is a timing diagram which shows the example of the mode of the clear switch of a game machine, or the output signal of a timer. CPUが実行するCTC1割込処理の例を示すフローチャートである。It is a flowchart which shows the example of the CTC1 interruption process which CPU performs. 払出制御用CPUが実行するCTC1割込処理の例を示すフローチャートである。It is a flowchart which shows the example of the CTC1 interruption process which CPU for payout control performs. CPUが実行するCTC1割込処理の他の例を示すフローチャートである。It is a flowchart which shows the other example of the CTC1 interruption process which CPU performs. 払出制御用CPUが実行するCTC1割込処理の他の例を示すフローチャートである。It is a flowchart which shows the other example of the CTC1 interruption process which CPU for payout control performs. 主基板におけるCPUが実行するメイン処理の他の例を示すフローチャートである。It is a flowchart which shows the other example of the main process which CPU in a main board | substrate performs. 払出制御用CPUが実行するメイン処理の他の例を示すフローチャートである。It is a flowchart which shows the other example of the main process which CPU for payout control performs. スイッチ基板が搭載された遊技盤を正面からみた例を示す正面図である。It is a front view which shows the example which looked at the game board with which the switch board | substrate was mounted from the front. クリアスイッチの構成の例を示す回路図である。It is a circuit diagram which shows the example of a structure of a clear switch. バックアップ電源の供給に関する部分の他の構成の例を示す回路図である。It is a circuit diagram which shows the example of the other structure of the part regarding supply of backup power supply.

符号の説明Explanation of symbols

1 パチンコ遊技機
31 主基板
37 払出制御基板
53 基本回路
56 CPU
190 スイッチ基板
371 払出制御用CPU
372,570 入力ポート
910 電源基板
916 コンデンサ
920 電源スイッチ
921 クリアスイッチ
1 Pachinko machine 31 Main board 37 Payout control board 53 Basic circuit 56 CPU
190 Switch board 371 Dispensing control CPU
372,570 Input port 910 Power supply board 916 Capacitor 920 Power switch 921 Clear switch

Claims (1)

所定の遊技を行うことが可能な遊技機であって、
遊技状態を制御する遊技制御マイクロコンピュータ
前記遊技制御マイクロコンピュータが制御を行う際に発生する変動データを記憶する変動データ記憶手段と、
遊技機への電力供給が停止していても所定期間は記変動データ記憶手段の記憶内容の保持が可能な記憶内容保持手段と
所定の電源電圧を監視して電圧の低下を検出したことにもとづいて電圧低下信号を出力する電源監視手段と、
操作に応じて操作信号を出力する操作手段とを備え、
前記遊技制御マイクロコンピュータは、
前記電源監視手段からの前記電圧低下信号にもとづいて、前記変動データ記憶手段にバックアップフラグを設定する処理と、前記変動データ記憶手段の記憶内容が正常か否かの判定に用いるチェックデータを作成して前記変動データ記憶手段に保存する処理と、前記変動データ記憶手段へのアクセスを禁止する処理とを含む電力供給停止時処理を実行し、
電力供給が開始されたときに、前記操作手段からの前記操作信号が入力されていることを確認したときに、前記変動データ記憶手段の記憶内容を初期化する初期化処理を実行し、
電力供給が開始されたときに、前記操作手段からの前記操作信号が入力されていないことを確認したときには、前記変動データ記憶手段に前記バックアップフラグが設定されているか否か判定し、前記バックアップフラグが設定されていないときには前記初期化処理を実行し、前記変動データ記憶手段に前記バックアップフラグが設定されているときには前記チェックデータにもとづいて前記変動データ記憶手段の記憶内容が正常か否かの判定を行い、該判定により前記変動データ記憶手段の記憶内容が正常でないことを確認したときには前記初期化処理を実行し、該判定により前記変動データ記憶手段の記憶内容が正常であることを確認したときに該記憶内容にもとづいて制御状態を復旧させる復旧処理を実行する
ことを特徴とする遊技機。
A gaming machine capable of performing a predetermined game,
A game control microcomputer for controlling the game status,
Variation data storage means for storing variation data generated when the game control microcomputer performs control;
Predetermined period even if the power supply is stopped to the gaming machine and capable storage contents holding means holding the stored contents before SL variation data storage means,
Power supply monitoring means for monitoring a predetermined power supply voltage and outputting a voltage drop signal based on detecting a voltage drop; and
An operation means for outputting an operation signal according to the operation ,
The game control microcomputer is:
Based on the voltage drop signal from the power supply monitoring unit, a process for setting a backup flag in the variation data storage unit and check data used for determining whether or not the stored contents of the variation data storage unit are normal are created. A process for saving in the fluctuation data storage means, and a process for stopping power supply including a process for prohibiting access to the fluctuation data storage means,
When it is confirmed that the operation signal from the operation means is input when power supply is started, an initialization process for initializing the storage contents of the variation data storage means is executed,
When it is confirmed that the operation signal from the operation means is not inputted when power supply is started, it is determined whether or not the backup flag is set in the variation data storage means, and the backup flag Is not set, the initialization process is executed, and when the backup flag is set in the fluctuation data storage means, whether or not the stored contents of the fluctuation data storage means are normal based on the check data When the determination confirms that the storage content of the variation data storage means is not normal, the initialization process is executed. When the determination confirms that the storage content of the variation data storage means is normal and executes a recovery process to restore the control state based on the stored contents in the game machine
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