JP4422356B2 - 中継方法および中継装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データ通信装置およびATM(Asynchronous Transfer Mode)網間の中継技術に関し、特に、XシリーズやVシリーズといったインターフェースを有するデータ通信装置が、データ信号線上のデータ信号(ユーザデータ)に加えて制御信号線上の制御信号(制御データ)を、ATM網と送受するのに好適な技術に関する。
【0002】
【従来の技術】
従来より、XシリーズやVシリーズといったインターフェースを有するデータ通信装置間のデータ通信をATM網を介して中継する通信システムの構築が行なわれている。
【0003】
この種の通信システムでのデータ通信は、従来、常時固定モード(全二重通信)で運用されていた。これは、ATMセルのヘッダに、データ通信装置よりの各種制御信号線上の制御信号(RS/CD、CS、ER/DR、CI信号等)を格納するためのスロットが用意されていないためである。このため、半二重通信で各種制御信号を送受することによりデータの提供サービスを実施するオンライン端末等のデータ通信装置を、上記のATM網を介してデータ通信を中継する通信システムに組み込むことが困難であった。
【0004】
そこで、本発明者等は、ATMセルのペイロードの1部にデータ通信装置間で送受する各種制御信号を格納するためのスロットを設け、このスロットを用いて各種制御信号をデータ通信装置間で送受する方法および装置を発明した(特開2000-261437号公報参照)。
【0005】
【発明が解決しようとする課題】
ところで、特開2000-261437号公報記載の発明では、各種制御信号線上の制御信号を、端末速度と、ATMセルのペイロードに格納するデータ信号の格納ビット数と、当該制御信号について予め定められたATMセルへの格納ビット数とに応じて定まるラッチ周期でラッチしている。そして、ラッチした各種制御信号のそれぞれを、当該制御信号について予め定められたATMセルのペイロードへの格納ビット数分、当該ペイロード中の前記格納ビット数分のスロットに格納するようにしている。
【0006】
したがって、ATMセルへの格納ビット数が少ないと、制御信号の種類によっては、最小パルス幅がラッチ周期よりも短くなってしまい、当該ラッチ周期では、このようなパルス幅の制御信号をもはやラッチできなくなってしまう。
【0007】
いま、データ信号のATMセルへの格納ビット数を360ビット、端末速度をA(bit/sec)とすると、1つのATMセルへデータ信号を格納するのにかかる時間は、360/A(sec)となる。ここで、RS/CD信号のATMセルへの格納ビット数を8ビットとした場合、RS/CD信号のラッチ周期は、360/A(sec)間に8回ラッチすればよいから、45/A(sec)となる。例えば、データ通信装置の端末速度を9600(bit/sec)とすると、RS/CD信号のラッチ周期は約4.7m(sec)となる。したがって、RS/CD信号には、このラッチ周期約4.7m(sec)よりも短いパルス幅(例えば0.4m(sec)程度)の信号が存在し得るため、RS/CD信号を確実にラッチできない。
【0008】
なお、以下の説明では、端末速度の逆数、つまり、1ビットの伝送時間を、端末速度の1ビット間隔と呼ぶこととする。上記の例の場合、RS/CD信号のラッチ周期は、端末速度の45ビット間隔ということになる。
【0009】
本発明は、上記事情を鑑みてなされたものであり、本発明の目的は、データ通信装置およびATM網間において、各種制御信号を確実に送受できるようにすることにある。
【0010】
【課題を解決するための手段】
上記目的達成のために、本発明は、XシリーズやVシリーズといったインターフェースを有するデータ通信装置よりの各種制御信号線上の制御信号各々を、端末速度と、ATMセルのペイロードへのデータ信号格納ビット数と、当該制御信号について予め定められたATMセルのペイロードへの格納ビット数とに応じて定まるラッチ周期でラッチする第1の処理と、
ATMセルを、そのペイロードに、前記データ通信装置よりのデータ信号線上のデータ信号を前記データ信号格納ビット数分格納すると共に、前記第1の処理でラッチした制御信号各々を当該制御信号について前記予め定められた格納ビット数分格納して、前記ATM網へ送出する第2の処理と、
最小パルス幅がラッチ周期より短い制御信号を、少なくとも前記最小パルス幅よりも短いプリラッチ周期でプリラッチし、プリラッチした値が信号オンを示している場合に、少なくとも当該制御信号の前記第1の処理でのラッチタイミングとなるまで保持する第3の処理と、を有する。
【0011】
そして、前記第1の処理において、前記最小パルス幅がラッチ周期より短い制御信号について、前記第3の処理によりプリラッチされている値をラッチさせるようにしている。
【0012】
上記の構成により、例えば、前記第3の処理によりRS/CD信号をプリラッチするようにした場合、端末速度と、ATMセルのペイロードへのデータ信号格納ビット数と、RS/CD信号のATMセルのペイロードへの格納ビット数とに応じて定まるラッチ周期(例えば、データ信号の格納ビット数を360ビット、制御信号の格納ビット数を8ビットとした場合、端末速度の45ビット間隔)よりも短いパルス幅のRS/CD信号が、データ通信装置より送出された場合でも、このRS/CD信号をプリラッチして、次のラッチタイミングとなるまで保持するので、RS/CD信号を確実にATM網へ伝送することができる。
【0013】
このように本発明によれば、データ通信装置およびATM網間において、各種制御信号を確実に送受することが可能となる。
【0014】
【発明の実施の形態】
以下に、本発明の一実施形態について説明する。
【0015】
図1は、本発明の一実施形態が適用されたATMネットワークシステムの概略例を示す図である。
【0016】
図1において、Aビルには、データ通信装置A101、D104およびE105と、これらのデータ通信装置と接続するATM多重化装置A201とが設置されている。また、Bビルには、データ通信装置B102と、このデータ通信装置と接続するATM多重化装置B202とが設置されている。また、Cビルには、データ通信装置C103、F106と、これらのデータ通信装置と接続するATM多重化装置C203とが設置されている。なお、データ通信装置C103は、モデム301、302を介してATM多重化装置C203と接続している。また、データ通信装置F106は、DCE(Data Circuit Terminating Equipment)としての機能を有している。各ビルに設置されているATM多重化装置A201、B202およびC203は、ATM網40を介して互い接続されている。
【0017】
図1では、点線で示すように、Aビル内のデータ通信装置A101とBビル内のデータ通信装置B102とが、ATM多重化装置A201、B202およびATM網40を介して通信を行ない、また、Aビル内のデータ通信装置D104とCビル内のデータ通信装置C103とが、ATM多重化装置A201、C203、ATM網40およびモデム301、302を介して通信を行ない、そして、Aビル内のデータ通信装置E105とCビル内のデータ通信装置F106とが、ATM多重化装置A201、C203およびATM網40を介して通信を行なっている。
【0018】
ここで、各データ通信装置A101〜F106は、Xシリーズ(例えばX.21)やVシリーズ(例えばV.24、V.35)といったインターフェースを介して、それぞれ対応するATM多重化装置A201〜C203と接続している。図2に、XシリーズやVシリーズといったインターフェースを持つデータ通信装置A101〜F106同士を通信させるために必要な各種信号線を示す。
【0019】
図示するように、各種信号線50には、SD、RD、ST1、RT、ST2、RS、CS、CD、ER、DR、CI等がある。SD(Send Data)は、端末から送信されるデータである。RD(Receive Data)は、端末へ送信するデータである。ST1(Signal Timing 1)は、端末からのデータ信号受信エレメントタイミングである。ST2(Signal Timing 2)は、端末のデータ送信用エレメントタイミングである。RT(Recevie Timing)は、端末のデータ受信用エレメントタイミングである。RS(Request to Send)は、DCEへ出力するデータがあることを示す。CS(Clear to Send)は、DCEが通信回線へのデータ送信が可能であることを示す。CD(Carrier Detect)は、DCEが通信回線から有効な信号を受信していることを示す。ER(Equipment Ready)は、DTE(Data Terminal Equipment)がDCEに対し、データの入出力ができることを示す。DR(Dataset Ready)は、DCEが動作できることを示す。そして、CI(Call Indicate)は、DCEが通信回線から呼び出されていることを示す。
【0020】
さて、本実施形態において、各ATM多重化装置A201〜C203は、ATMセルのペイロードに、RS、CS、CD、ER、DR、CIといった各種制御信号を、データ信号と共に多重化している。これにより、データ通信装置A101〜F106間において、各種制御信号を送受できるようにしている。
【0021】
なお、データ通信装置A101〜F106間で送受される各種制御信号の伝送形態は、ATM多重化装置A201〜C203がDTEとして機能するか、それとも、DCEとして機能するかで異なってくる。
【0022】
図3に、データ通信装置A101〜F106間で送受される各種制御信号の伝送形態の1例を示す。ここでは、ATM多重化装置A201〜C203間を接続するATM網40を省略している。
【0023】
図3に示すように、DCEモードで機能するATM多重化装置A201に接続されたデータ通信装置A101と、DCEモードで機能するATM多重化装置B202に接続されたデータ通信装置B102との間で送受される各種制御信号の信号形態は、以下のようになる。
【0024】
すなわち、一方のデータ通信装置から送信されたRS信号、ER信号は、当該一方のデータ通信装置に接続されたATM多重化装置およびATM網40を介して、他方のデータ通信装置に接続されたATM多重化装置へ伝送され、それから、前記他方のデータ通信装置へ、RS信号はCD信号として、そして、ER信号はDR信号として伝送される。ここで、前記一方のデータ通信装置に接続されたATM多重化装置は、当該一方のデータ通信装置からRS信号を受け取ると、CS信号を前記一方のデータ通信装置に送信する。また、各ATM多重化装置は、自装置に接続されたデータ通信装置へCI信号を送信する。
【0025】
また、DCEモードで機能するATM多重化装置A201に接続されたデータ通信装置E105と、DTEモードで機能するATM多重化装置C203に接続されたデータ通信装置F106(DCEとしての機能を有するデータ通信装置)との間で送受される各種制御信号の信号形態は、以下のようになる。
【0026】
すなわち、DCEモードで機能するATM多重化装置A201に接続されたデータ通信装置E105から送信されたRS信号、ER信号は、ATM多重化装置A201およびATM網40を介して、DTEモードで機能するATM多重化装置C203へ伝送され、それから、ATM多重化装置C203に接続するデータ通信装置F106へ、RS信号はRS信号として、そして、ER信号はER信号として伝送される。また、データ通信装置F106から送信されたCS信号、CD信号、DR信号およびCI信号は、ATM多重化装置C203およびATM網40を介してATM多重化装置A201へ伝送され、それから、ATM多重化装置A201に接続するデータ通信装置E105へ、CS信号はCS信号として、CD信号はCD信号として、DR信号はDR信号として、そして、CI信号はCI信号として、それぞれ伝送される。
【0027】
また、DCEモードで機能するATM多重化装置A201に接続されたデータ通信装置D104と、DTEモードで機能するATM多重化装置C203にモデム301、302を介して接続されたデータ通信装置C103との間で送受される各種制御信号の信号形態は、以下のようになる。
【0028】
すなわち、DCEモードで機能するATM多重化装置A201に接続されたデータ通信装置D104から送信されたRS信号、ER信号は、ATM多重化装置A201およびATM網40を介して、DTEモードで機能するATM多重化装置C203へ伝送され、それから、ATM多重化装置C203に接続するモデム301へ、RS信号はRS信号として、そして、ER信号はER信号として伝送される。モデム302がモデム301より受け取ったRS信号、ER信号は、それぞれCD信号、DR信号として、モデム302に接続されたデータ通信装置C103へ伝送される。ここで、ATM多重化装置A201は、データ通信装置D104からRS信号を受け取るとCS信号をデータ通信装置D104に送信する。また、ATM多重化装置A201は、データ通信装置D104へCI信号を送信する。
【0029】
また、モデム302に接続されたデータ通信装置C103から送信されたRS信号、ER信号は、モデム302を介してモデム301へ伝送され、それから、DTEモードで機能するATM多重化装置C203へ、RS信号はCD信号として、そして、ER信号はDR信号として伝送される。ATM多重化装置C203がモデム301より受け取ったCD信号、DR信号は、ATM網40およびATM多重化装置A201を介してデータ通信装置D104へ、CD信号はCD信号として、そして、DR信号はDR信号として伝送される。
【0030】
次に、本実施形態において、各ATM多重化装置A201〜C203間で送受されるATMセルのフォーマットについて説明する。
【0031】
図4に、本実施形態で用いるATMセルのフォーマット例を示す。
【0032】
図示するように、本実施形態で用いるATMセルは、TTC標準のATMヘッダ61と、ペイロード62とを有する。
【0033】
ATMヘッダ61には、GFC(一般的フロー制御)、VPI(仮想パス識別子)、VCI(仮想チャンネル識別子)、PTI(ペイロードタイプ識別子)、CLP(セル損失優先表示)およびHEC(ヘッダ誤り制御)が含まれている。
【0034】
ペイロード62には、データ信号(ユーザデータ)を格納するためのユーザデータ格納領域621と、シーケンス番号およびシーケンス番号保護のためのSN/SNP領域622と、各種制御信号を格納するための制御信号A格納領域623および制御信号B格納領域624とを有する。
【0035】
本実施形態では、図5に示すように、制御信号A格納領域623にRS/CD信号を8ビット格納し(図5(a))、制御信号B格納領域624に、CS信号、ER/DR信号およびCI信号を、それぞれ、4ビット、2ビットおよび2ビットずつ格納するようにしている(図5(b))。なお、図5において、下段に示すラッチタイミング番号は、後述する図7のラッチタイミング番号を示しており、このラッチタイミング番号でラッチされた情報が、そのラッチタイミング番号が付されたスロットに格納される。
【0036】
ここで、各種制御情報のラッチ周期について説明する。
【0037】
本実施形態では、本発明者等の特許出願(特開2000-261437号)と同じように、各種制御信号線上の制御信号各々を、端末速度と、ATMセルのペイロードに格納するデータ信号格納ビット数と、当該制御信号について予め定められたATMセルへの格納ビット数とに応じて定まるラッチ周期でラッチしている。そして、ラッチした各種制御信号のそれぞれを、当該制御信号について予め定められたATMセルのペイロードへの格納ビット数分、当該ペイロード中の前記格納ビット数分のスロットに格納するようにしている。
【0038】
例えば、1つのATMセル中に格納されるデータ信号のビット数が360ビットの場合、図5(a)に示すように、1つのATMセル中にRS/CD信号が8ビット格納されるならば、RS/CD信号のラッチ周期は、端末速度の360/8=45ビット間隔となる。また、図5(b)に示すように、1つのATMセル中にCS信号が4ビット格納されるならば、CS信号のラッチ周期は、端末速度の360/4=90ビット間隔となる。また、1つのATMセル中にER/DR信号およびCI信号がそれぞれ2ビット格納されるならば、ER/DR信号およびCI信号のラッチ周期は、共に、端末速度の360/2=180ビット間隔となる。
【0039】
次に、ATM多重化装置A201〜C203の機能構成とその処理を具体的に説明する。
【0040】
まず、ATM多重化装置A201〜C203の多重部の機能構成とその処理について説明する。
【0041】
図6は、ATM多重化装置A201〜C203の多重部の機能構成を示す図である。図示するように、ATM多重化装置A201〜C203の多重部は、ルート選択部201と、ラッチ部202と、S/Pセル化部203と、セル多重部204と、プリラッチ部205と、DCE/DTEモード制御部206とを有する。DCE/DTEモード制御部206は、自身のATM多重化置の動作モードに従って各部の動作を制御する。ルート選択部201は、データ通信装置よりの各信号線に接続されており、DCE/DTEモード制御部206より指示された動作モードに従って各信号線上の各信号を内部へ中継する。
【0042】
なお、図6に示す例では、図3に示すデータ通信装置E105-データ通信装置F106間のデータ通信におけるATM多重化装置A201、B202の多重部の動作モードを示しているが、その他のデータ通信装置A101〜F106間におけるATM多重化装置A201〜C203の多重部の動作モードも、ルート選択部201における各信号の内部への中継内容が異なる点(図3参照)を除いて基本的に同様である。
【0043】
さて、図6において、データ通信装置よりのRS信号線、CD信号線、CS信号線、ER信号線、DR信号線およびCI信号線は、入力制御信号線として、ルート選択部201に接続されている。ルート選択部201は、出力制御信号線として、RS/CD信号線、CS信号線、ER/DR信号線およびCI信号線を有しており、DCE/DTEモード制御部206よりの指示に従い、DCEモードまたはDTEモードに応じて、入力制御信号線を、RS/CD信号線、CS信号線、ER/DR信号線およびCI信号線と接続する。具体的には、DCEモードのときは、入力側のRS信号線を出力側のRS/CD信号線に接続し、入力側のER信号線を出力側のER/DR信号線に接続する。一方、DTEモードのときは、入力側のCD信号線を出力側のRS/CD信号線に接続し、入力側のDR信号線を出力側のER/DR信号線に接続し、そして、入力側のCS信号線、CI信号線を、それぞれ、出力側のCS信号線、CI信号線に接続する。
【0044】
また、データ通信装置よりのデータ信号線は、ルート選択部201を介して、S/Pセル化部203と接続される。S/Pセル化部203は、データ信号線を介してデータ通信装置より端末速度でシリアルに送られてくるデータ信号を、8ビット単位のパラレル信号に変換し、セル多重部204へ送出する。
【0045】
ラッチ部202は、ルート選択部205よりのRS/CD信号線、CS信号線、ER/DR信号線およびCI信号線上の制御信号各々を、端末速度と、ATMセルのペイロードに格納するデータ信号格納ビット数と、当該制御信号について予め定められたATMセルへの格納ビット数とに応じて定まるラッチ周期でラッチする。そして、ラッチしたRS/CD信号、CS信号、ER/DR信号およびCI信号の各々を、セル多重部204へ送出する。
【0046】
セル多重部204は、ラッチ部202より送られてきたRS/CD信号、CS信号、ER/DR信号およびCI信号と、S/Pセル化部203より送られてきたデータ信号とを、所定のセル化タイミングでATMセルのペイロード62へ格納する。例えば、図4および図5に示すATMセルのフォーマットの場合は、S/Pセル化部203より8ビット単位で送られてくるデータ信号を、360ビット分、ユーザデータ格納領域621に格納する。また、ラッチ部202より送られてくるRS/CD信号を、8ビット分、制御信号A格納領域623に格納する。また、ラッチ部202よりCS信号、ER/DR信号およびCI信号とを、CS信号については4ビット分、ER/DR信号およびCI信号についてはそれぞれ2ビット分、制御信号B格納領域624に格納する。そして、このようにして作成したATMセルをATM網40へ送出する。
【0047】
ここで、図7に、ラッチ部202でのRS/CD信号、CS信号、ER/DR信号およびCI信号各々のラッチタイミングを示す。この例では、図4および図5に示すATMセルのフォーマットの場合、つまり、データ信号のATMセルへの格納ビット数が360ビット、RS/CD信号のATMセルへの格納ビット数が8ビット、CS信号のATMセルへの格納ビット数が4ビット、そして、ER/DR信号およびCI信号各々のATMセルへの格納ビット数がそれぞれ2ビットの場合を例示している。データ信号のATMセルへの格納ビット数が360ビットの場合、1つのATMセルに格納するに必要なデータ信号をデータ通信装置より受け取るのにかかる時間は、360ビット/端末速度である。したがって、上述したように、RS/CD信号のATMセルへの格納ビット数が8ビットであれば、360ビット/端末速度の時間内に、RS/CD信号を8回ラッチすればよいので、ラッチ周期701は(360ビット/端末速度)/8ビット=45ビット/端末速度、つまり、端末速度の45ビット間隔となる。同様に、CS信号のラッチ周期702は端末速度の90ビット間隔、そして、ER/DR信号およびCI信号のラッチ周期703は、端末速度の180ビット間隔となる。なお、上述したように、図5に示すラッチタイミング番号は、図7に示すラッチタイミング番号でラッチしたときの情報が格納されるスロットを示している。
【0048】
ところで、上述したように、RS/CD信号には、非常に短いパルス幅の信号が存在し得る。このため、RS/CD信号のラッチ周期701が長いと、このような短いパルス幅のRS/CD信号を確実にラッチできない場合がある。例えば、端末速度を9600(bit/sec)とすると、RS/CD信号のラッチ周期(端末速度の45ビット間隔)は約4.7m(sec)となる。したがって、RS/CD信号には、このラッチ周期約4.7m(sec)よりも短いパルス幅(例えば0.4m(sec)程度)の信号が存在し得るため、RS/CD信号を確実にラッチできない。
【0049】
そこで、本実施形態では、ルート選択部201とラッチ部202との間に、ルート選択部205よりのRS/CD信号線上のRS/CD信号を、少なくともRS/CD信号の最小パルス幅よりも短いプリラッチ周期(例えば端末速度の4ビット間隔)でプリラッチし、プリラッチした値がRS/CD信号オフを示している場合は、当該値を次のプリラッチタイミングとなるまで保持し、プリラッチした値がRS/CD信号オンを示している場合は、当該値を、ラッチ部202がRS/CD信号の次のラッチタイミングとなるまで保持するプリラッチ部205を設けている。そして、ラッチ部202に、プリラッチ部205で保持されている値をラッチさせるようにしている。
【0050】
図8に、プリラッチ部205とラッチ部202のRS/CD信号ラッチ部分との具体的な構成例を、そして、図9に、図8の各点での信号タイミングを示す。ここで、FF(フリップフロップ)回路2021がラッチ部202のRS/CD信号ラッチ部分に相当し、その他の構成はプリラッチ部205に相当する。
【0051】
図8および図9において、FF回路2051は、プリラッチ周期パルスがオンになるタイミングで、ルート選択部201よりのRS/CD信号線上のRS/CD信号をラッチし、その値を出力する(a点)。FF回路2052は、プリラッチ周期パルスがオンになるタイミングでFF回路2051の出力をラッチし、その値の反転値を出力する(b点)。したがって、AND回路2057の出力は、RS/CD信号線上のRS/CD信号がオンのとき、プリラッチ周期パルスがオンになるタイミングでオンになる、プリラッチ周期幅のパルスとなる(c点)。このパルスは、EN(イネーブル)パルスとしてFF回路2053に入力される。
【0052】
FF回路2053は、ENパルスがオンになると、プリラッチ周期パルスがオンになるタイミングでHレベルを出力する。そして、R(リセット)パルスが入力されるまで、Hレベルの出力を維持する。ここで、FF回路2054およびFF回路2055により構成される遅延回路により、45ビット周期パルスが遅延され、これがRパルスとしてFF回路2053に入力される(e点)。したがって、FF回路2053より出力されるHレベルは、RS/CD信号がすでにオンからオフに移行している場合でも、FF回路2053がHレベルを出力してから端末速度の45ビット周期パルスが最初にオンとなるまで、維持される(d点)。
【0053】
このため、OR回路2058の出力は、RS/CD信号がオンになるとオンになり、RS/CD信号がオンからオフに移行してから端末速度の45ビット周期パルスが最初にオンとなるまで、オン状態を維持するパルスとなる(f点)。したがって、FF回路2053は、端末速度の45ビット周期パルスのラッチタイミングで、端末速度の45ビット周期よりも短いパルス幅のRS/CD信号を確実にラッチできる。
【0054】
なお、図8および図9に示す具体例は一例にすぎない。ルート選択部205よりのRS/CD信号線上のRS/CD信号を、少なくともRS/CD信号の最小パルス幅よりも短いプリラッチ周期でプリラッチし、プリラッチした値がRS/CD信号オフを示している場合は、当該値を次のプリラッチタイミングとなるまで保持し、プリラッチした値がRS/CD信号オンを示している場合は、当該値を、ラッチ部202がRS/CD信号の次のラッチタイミングとなるまで保持することができるものであれば、他の構成のプリラッチ部205を設けても構わない。
【0055】
次に、ATM多重化装置A201〜C203の分離部の機能構成とその処理について説明する。
【0056】
図10は、ATM多重化装置A201〜C203の分離部の機能構成を示す図である。図示するように、ATM多重化装置A201〜C203の分離部は、セル分離部211と、信号生成部212と、P/Sデセル化部213と、ルート選択部214と、DCE/DTEモード制御部215とを有する。DCE/DTEモード制御部215は、自身のATM多重化置の動作モードに従って、各部の動作を制御する。ルート選択部214は、データ通信装置への各信号線に接続されており、DCE/DTEモード制御部215より指示された動作モードに従って各信号を各信号線上へ中継する。
【0057】
なお、図10に示す例では、図3に示すデータ通信装置E105-データ通信装置F106間のデータ通信におけるATM多重化装置A201、B202の分離部の動作モードを示しているが、その他のデータ通信装置A101〜F106間におけるATM多重化装置A201〜C203の分離部の動作モードも、ルート選択部201における各信号の外部への中継内容が異なる点(図3参照)を除いて基本的に同様である。
【0058】
さて、図10において、セル分離部211は、ATM網40より受け取ったATMセルのペイロード62のユーザデータ格納領域621からデータ信号を取り出し、8ビット単位のパラレル信号としてP/Sデセル化部213へ送出する。また、前記ペイロード62の制御信号A格納領域623から8ビットのRS/CD信号を取り出して、信号生成部212へ送出すると共に、前記ペイロード62の制御信号B格納領域624から、4ビットのCS信号、2ビットのER/DR信号および2ビットのCI信号を取り出して、信号生成部212へ送出する。
【0059】
P/Sデセル化部213は、セル分離部211より8ビット単位のパラレル信号として順次受け取ったデータ信号をシリアル信号に変換し、これを端末速度で、ルート選択部214へのデータ信号線上に送出する。
【0060】
一方、信号生成部212は、セル分離部211より受け取った8ビットのRS/CD信号の各ビットを示す信号を、端末速度の45ビット間隔で、ルート選択部214へのRS/CD信号線上に送出する。この際、ビット値が信号オンを示している場合は、例えば、端末速度の45ビット間隔のパルス幅を持つパルス信号として送出する。また、セル分離部211より受け取った4ビットのCS信号の各ビットを示す信号を、端末速度の90ビット間隔で、ルート選択部214へのCS信号線上に送出する。この際、ビット値が信号オンを示している場合は、例えば、端末速度の90ビット間隔のパルス幅を持つパルス信号として送出する。また、セル分離部211より受け取った2ビットのER/DR信号の各ビットを示す信号および2ビットのCI信号の各ビットを示す信号を、それぞれ、端末速度の180ビット間隔で、ルート選択部214へのER/DR信号線、CI信号線上に送出する。この際、ビット値が信号オンを示している場合は、例えば、端末速度の180ビット間隔のパルス幅を持つパルス信号として送出する。
【0061】
信号生成部212よりのRS/CD信号線、CS信号線、ER/DR信号線およびCI信号線は、入力制御信号線として、ルート選択部214に接続されている。ルート選択部214は、出力制御信号線として、データ通信装置へのRS信号線、CD信号線、CS信号線、ER信号線、DR信号線およびCI信号線を有しており、DCE/DTEモード制御部215よりの指示に従い、DCEモードまたはDTEモードに応じて、入力制御信号線を、RS信号線、CD信号線、CS信号線、ER信号線、DR信号線およびCI信号線と接続する。具体的には、DCEモードのときは、入力側のRS/CD信号線を出力側のCD信号線に接続し、入力側のER/DR信号線を出力側のDR信号線に接続し、そして、入力側のCS信号線、CI信号線を、それぞれ、出力側のCS信号線、CI信号線に接続する。一方、DTEモードのときは、入力側のRS/CD信号線を出力側のRS信号線に接続し、入力側のER/DR信号線を出力側のER信号線に接続する。
【0062】
また、P/Sデセル化部213よりのデータ信号線は、ルート選択部214を介して、データ通信装置へのデータ信号線に接続されている。
【0063】
これにより、データ通信装置へのデータ信号線上にデータ信号が送出され、データ通信装置への各種制御線上に、そのときのDCEモードまたはDTEモードに応じた制御信号が送出される。
【0064】
以上、本発明の一実施形態について説明した。
【0065】
本実施形態によれば、上記のプリラッチ部205を設けたことにより、最小パルス幅がラッチ周期(例えば端末速度45ビット間隔)より短いRS/CD信号を、確実にATMセルのペイロード62に格納してATM網40へ伝送することが可能となる。
【0066】
なお、本発明は上記の実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。
【0067】
例えば、上記の実施形態では、プリラッチ部205をラッチ部202のRS/CD信号ラッチ部分の前段に設けた場合について説明したが、プリラッチ部205は、ラッチ部202の、最小パルス幅がラッチ周期より短いその他の制御信号のラッチ部分の前段に設けてもよい。
【0068】
また、上記の実施形態において、ATM多重化装置A201〜C203に、各種制御信号の伝送機能を必要に応じてオフさせるための手段を設けてもよい。例えば、ルート選択部210、214およびデータ通信装置間の各種制御線の接続をオン・オフするスイッチを設け、これに、各種制御信号の伝送を行なう制御信号伝送モードおよび各種制御信号の伝送を行なわない常時固定モードのうちいずれかを選択するためのルート選択信号を入力する。そして、当該スイッチに、入力されたルート選択信号に従って、各種制御信号の伝送機能をオン・オフさせる。
【0069】
また、図11に示すように、ATM多重化装置A201〜C203に設けられた、図6、図10に示した多重部1002、分離部1003のそれぞれに、上記のスイッチ1001a、1001bを設けると共に、スイッチ1001a、1001bにルート選択信号を入力するための動作モード(制御信号伝送モードおよび常時固定モードのいずれか)設定部1004を設けてもよい。
【0070】
図11に示すATM多重化装置A201〜C203によれば、モード設定部1004で制御信号伝送モードが選択された場合、データ通信装置から出力された制御信号およびデータ信号は、スイッチ1001aを介してそのまま多重部1002へ送られ、分離部1003から出力された制御信号およびデータ信号はスイッチ1001bを介してデータ通信装置へ出力される。
【0071】
一方、モード設定部1004で常時固定モードが選択された場合には、制御信号の伝送は行われず、データ信号のみが多重部1002へ送られ、分離部1003からはデータ信号だけがデータ通信装置へ出力される。
【0072】
【発明の効果】
以上説明したように、本発明によれば、データ通信装置およびATM網間において、各種制御信号を確実に送受することが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施形態が適用されたATMネットワークシステムの構成例を示す図である。
【図2】図1に示すデータ通信装置間で通信を行なうために必要な信号線を説明するための図である。
【図3】図1において、各種制御信号の伝送形態の一例を説明するための図である。
【図4】本発明の一実施形態で用いるATMセルフォーマットの一例を説明するための図である。
【図5】図4に示す制御信号A格納エリア623、制御信号B格納エリア624に格納される各種制御信号を説明するための図である。
【図6】図1に示すATM多重化装置の多重部の機能構成を示す図である。
【図7】図6に示すラッチ部202でのRS/CD信号、CS信号、ER/DR信号およびCI信号各々のラッチタイミングを示す図である。
【図8】図6に示すプリラッチ部205とラッチ部202のRS/CD信号ラッチ部分との具体的な構成例を示す図である。
【図9】図8の各点での信号タイミングを説明するための図である。
【図10】図1に示すATM多重化装置の分離部の機能構成を示す図である。
【図11】図1に示すATM多重化装置の変形例を示す図である。
【符号の説明】
101〜106…データ通信装置
201〜203…ATM多重化装置
301、302…モデム
40…ATM網
50…信号線
61…ATMヘッダ
62…ペイロード
201、214…ルート選択部
202…ラッチ部
203…S/Pセル化部
204…セル多重部
205…プリラッチ部
206、215…DCE/DTEモード制御部
211…セル分離部
212…信号生成部
213…P/Sデセル化部
621…ユーザデータ格納領域
622…SN/SNP格納領域
623…制御信号A格納領域
624…制御信号B格納領域
1001a、1001b…スイッチ
1002…多重部
1003…分離部
1004…動作モード設定部
2021、2051〜2055…FF回路
2057…AND回路
2058…OR回路
Claims (7)
- データ通信装置およびATM(Asynchronous Transfer Mode)網間の中継方法であって、
前記データ通信装置よりの少なくとも1つの制御信号線上の制御信号各々を、端末速度と、ATMセルのペイロードへのデータ信号格納ビット数と、当該制御信号について予め定められたATMセルのペイロードへの格納ビット数とに応じて定まるラッチ周期でラッチする第1の処理と、
ATMセルを、そのペイロードに、前記データ通信装置よりのデータ信号線上のデータ信号を前記データ信号格納ビット数分格納すると共に、前記第1の処理でラッチした制御信号各々を当該制御信号について前記予め定められた格納ビット数分格納して、前記ATM網へ送出する第2の処理と、
最小パルス幅がラッチ周期より短い制御信号を、少なくとも前記最小パルス幅よりも短いプリラッチ周期でプリラッチし、プリラッチした値が信号オンを示している場合に、少なくとも当該制御信号の前記第1の処理でのラッチタイミングとなるまで保持する第3の処理と、を有し、
前記第1の処理は、
前記最小パルス幅がラッチ周期より短い制御信号について、前記第3の処理によりプリラッチされている値をラッチすること
を特徴とする中継方法。 - 請求項1記載の中継方法であって、
前記ATM網よりのATMセルのペイロードからデータ信号および制御信号各々を抽出する第4の処理と、
前記データ通信装置へのデータ信号線上および少なくとも1つの制御信号線上の各々に、前記第4の処理で抽出したデータ信号および制御信号各々を送出する第5の処理と、をさらに有すること
を特徴とする中継方法。 - 請求項1または2記載の中継方法であって、
前記最小パルス幅がラッチ周期より短い制御信号とは、RS/CD信号であること
を特徴とする中継方法。 - データ通信装置およびATM(Asynchronous Transfer Mode)網間の中継を行なう中継装置であって、
前記データ通信装置よりの少なくとも1つの制御信号線上の制御信号を、端末速度と、ATMセルのペイロードへのデータ信号格納ビット数と、当該制御信号について予め定められたATMセルのペイロードへの格納ビット数とに応じて定まるラッチ周期でラッチする制御信号ラッチ手段と、
ATMセルを、そのペイロードに、前記データ通信装置よりのデータ信号線上のデータ信号を前記データ信号格納ビット数分格納すると共に、前記制御信号ラッチ手段でラッチした制御信号各々を当該制御信号について前記予め定められた格納ビット数分格納して、前記ATM網へ送出する多重化手段と、
最小パルス幅がラッチ周期より短い制御信号を、少なくとも前記最小パルス幅よりも短いプリラッチ周期でプリラッチし、プリラッチした値が信号オンを示している場合に、少なくとも当該制御信号の前記制御信号ラッチ手段でのラッチタイミングとなるまで保持する制御信号プリラッチ手段と、を有し、
前記制御信号ラッチ手段は、
前記最小パルス幅がラッチ周期より短い制御信号について、前記制御信号プリラッチ手段によりプリラッチされている値をラッチすること
を特徴とする中継装置。 - 請求項4記載の中継装置であって、
前記ATM網よりのATMセルのペイロードからデータ信号および制御信号各々を抽出する分離手段と、
前記データ通信装置へのデータ信号線上に、前記分離処理で抽出したデータ信号を送出するデータ信号送出手段と、
前記データ通信装置への少なくとも1つの制御信号線上に、前記分離手段で抽出した制御信号を送出する制御信号送出手段と、をさらに有すること
を特徴とする中継装置。 - 請求項4または5記載の中継装置であって、
前記最小パルス幅がラッチ周期より短い制御信号とは、RS/CD信号であること
を特徴とする中継装置。 - ATM網を介して互いに接続された1対の請求項4、5または6記載の中継装置と、前記ATM網および前記1対の中継装置を介して互いに接続された1対のデータ通信装置と、を有すること
を特徴とするATMネットワークシステム。
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