JP4398600B2 - パルス計数率計 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、放射線測定装置に等において一定時間あたりのパルス数を測定するデジタル式のパルス計数率計に関する。
【０００２】
【従来の技術】
従来のデジタル式のパルス計数率計においては、マイクロコンピュータやDSP（デジタル・シグナル・プロセッサー）など、主にソフトウェアにより機能を制御する。そのため、ソフトウェアとハードウェアの個々の動作の検証のみならず、組合せた状態での検証など計数率計全体としての動作の検証が難しい。また、基本的にCPU（中央演算装置）による集中制御であるので一個所の不具合が即座に全体に波及するため、入出力形式等の小さい変更であっても全体の変更と同様の検証作業が必要である。さらに、これまでの処理ルーチンでは、高速の事象に対応する構成をとった場合には雑音に対する耐性が低く、逆に雑音に対する耐性を上げた場合には応答速度が低い。
【０００３】
【発明が解決しようとする課題】
本発明は、雑音耐性が高く、高速の事象に対応可能であると同時に高精度のパルス計数が可能で、保守と管理の容易なパルス計数率計を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明のパルス計数率計は、センサから入力されるパルスの所定の時間毎の積算パルス数を計数するカウンタと、このカウンタの出力を受けてパルス計数率を求める計数率処理部と、この計数率処理部および前記カウンタに基準クロックを出力するタイマと、前記計数率処理部の動作を制御するスイッチ入力部と、前記計数率処理部における処理結果を表示する表示部とを備え、前記カウンタと前記タイマと前記計数率処理部と前記スイッチ入力部と前記表示部を、内部論理を変更可能な論理回路素子により構成したことを特徴とする。
【０００５】
本発明によれば、各機能ブロックが内部論理を変更可能な論理回路素子により構成されているので部品点数を削減することができ、ソフトウェアを使用しないことにより健全性の検証作業を単純化し、計数精度と、安定性の高いパルス計数率計を提供することができる。
【０００６】
請求項２の発明は、請求項１の発明において、計数率処理部における処理結果の出力を受けて計数率が正常か否か判定する異常判定部と、この異常判定部における判定結果を外部機器に出力する出力部とを備え、前記異常判定部と前記出力部を、内部論理を変更可能な論理回路素子により構成したことを特徴とする。
本発明によれば、上記請求項１の発明と同様の効果を得ることができるとともに、計数率異常時に外部機器を動作させることができる。
【０００７】
請求項３の発明は、前記計数率処理部は、パルス計数率Ｃを下式（１）より求めることを特徴とする。
Ｃ＝Ｂ・Ｃnew＋（１―Ｂ）Ｃold （１）
ここで、Ｃnewは今回の計数率でＣnew＝Ｐout／Δｔ、Ｃoldは前回の計算結果、Ｂは重み、Ｐoutは時間間隔Δｔ間の計数値、
また、重みＢは、今回及び過去の重みをＢin（０）・・・Ｂin（Ｎ）としたとき、そのうちの大きい側からＸ個、小さい側からＹ個の重みを除いた残りの(Ｎ−Ｘ−Ｙ)個の平均値から求められる値で、Ｂin＝Ｃnew・ｐ ２ ・Δｔ、ｐは精度。
【０００８】
請求項４の発明は、前記重みＢを、下式（２）より求めることを特徴とする。
Ｂ＝Ｃｐ・ｐ 2 ・Δｔ （２）
ここで、Ｃｐは、現在及び過去の計数率をＣnew（０）・・・Ｃnew（Ｍ）としたとき、そのうちの大きい側からＶ個、小さい側からＷ個の計数率を除いた残りの(Ｍ−Ｖ−Ｗ)個の平均値から求めた値、ｐは精度。
【０００９】
請求項３または４の発明のパルス計数率計においては、計数率を求める際に時間毎の減衰を定める時定数を過去の履歴を利用して求め、その値をもとに新たな時間間隔におけるカウンタからの計数率と以前の計数率とをそれぞれ時定数をもとに重み付けして加算することで、過去の計数による影響を低計数率時においては大きく、高計数率時には小さく取り入れ、計数率が高い場合でも、低い場合でも、十分な計数精度及び応答速度を得ることができる。
【００１０】
請求項５の発明は、前記重みＢを、下式（３）より求めることを特徴とする。
Ｂ＝Ｐouta・ｐ 2 （３）
ここで、Ｐoutaは、現在及び過去の計数値をＰout（０）・・・Ｐout（Ｍ）としたとき、そのうちの大きい側からＶ個、小さい側からＷ個の計数値を除いた残りの(Ｍ−Ｖ−Ｗ)個の平均値から求めた値、ｐは精度。
請求項６の発明は、計数率計内のあらかじめ定められた点を電気的に接続しない限り前記論理回路素子の内部論理の変更を不可能とする機構を備えたことを特徴とする。
請求項６の発明のパルス計数率計においては、論理回路のロジックが安易に変更されることを防ぎ安全性を保つことができる。
【００１１】
請求項７の発明は、前記論理回路素子の内部論理の変更の際に、スイッチ入力部のそれぞれの入力タイミング毎にあらかじめ定められた表示灯が一回のスイッチによる入力のタイミングの期間点灯し、その間にあらかじめ定められたスイッチによる入力を行うことで次の入力タイミングへ進み、あらかじめ定められた回数、あらかじめ定められたパターンをすべて実行することで内部論理の変更を可能とする機構を備えたことを特徴とする。
この発明のパルス計数率計においては、論理回路のロジックを安易に変更することができず、変更するときにはその進行状況を明確に把握することができる。
【００１２】
請求項８の発明は、前記論理回路素子を機能毎にブロックに分け、異常診断を行うブロックを、基板上では書き換えることが不可能な素子で構成したことを特徴とする。
この発明によれば、安全性が高く保守管理のおこないやすいパルス計数率計を提供することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
すなわち、図１に示すように、本発明の実施の形態のパルス計数率計１は、外部接続されたセンサ２から入力されるパルスの一定時間毎の積算パルス数を計数し記憶するカウンタ３と、このカウンタ３の出力を受けてパルス計数率を求める計数率処理部４と、この計数率処理部４および前記カウンタ３に基準クロック５を出力するタイマ６と、前記計数率処理部４での処理出力を受けて計数率が正常か否かを判定する異常判定部７と、この異常判定部７の判定結果と前記計数率処理部４の処理結果を表示する表示部８と、外部接続された外部機器11にパルス計数率等を出力する出力部９と、この出力部９および前記計数率処理部４および前記異常判定部７の動作を制御するスイッチ入力部10とからなる。そして各部は論理回路によって構成されている。異常判定部７と出力部９と外部機器11は必須の構成要素ではない。
【００１４】
このような構成とした本実施の形態のパルス計数率計の動作を図２を参照して説明する。すなわち、まず計数率処理部４において、カウンタ３よりあらかじめ定められた時間間隔Δt（秒）毎にセンサ２からの積算パルス数の計数値(Pout)を読み出し、その後カウンタ３をクリアする。前回からの読み出し今回の読み出しまでの間の計数率Cnewを、Cnew=Pout/Δtとして求める。
【００１５】
こうして求めたCnewと、前回の計算結果Coldをもとに、重みBによって
C=B・Cnew+(1-B)Cold
と、重み付けをして最終的に出力する計数率Cを求める。なお、この値は次の計算の時に
Cold=C
として使用する。
【００１６】
ここで、重みBを計数率によって変化させる。これは計数率が低い場合には新たなイベントによる寄与分に当たる重みの値を小さくすることによって、変動を小さくし、計数率が高い場合には重みを大きくとることによって古いイベントによる影響を軽減し、時間応答を早くするためである。
【００１７】
pを精度とした場合、重みBは以下のようにして求める。
（a-1） Bin=Cnew・p2・Δt
として、まず、今回の計数率から重みBinを求める。
（a-2） 過去、N・Δt分のBinをそれぞれ、Bin(N)(N・Δt前)、Bin(N-1) ((N-1)・Δt前)、Bin(N-2) ((N-2)・Δt前),…Bin(3) (3・Δt前)、Bin(2) (2・Δt前)、Bin(1) (1・Δt前)とし、今回の値をBin(0)とする。そして、B(N)には前回B(N-1)であった値を入れ、B(N-1)には前回B(N-2)であった値を入れ、B(1)には前回B(0)であった値を入れる。B(0)にはBinという値を入れる。
（a-3） Bin(0)からBin(N)までのうち、大きい順に、上からX個、下からY個の値を除いた(N-X-Y)個で平均を求め、この値をもとにBを求める。なお、Bは1.0を超えない値とし、超えた場合には1.0とする。
【００１８】
上記のような操作と計数率計の時定数との関係を説明すると、従来の計数率計では重みとしてexp(‐Δt/T)という減衰項を使用しているが、この減衰項は、ある時点の計数値がそこから時定数Tすぎた時点で1/e（すなわち、1/2.71828）という影響を持つことを示している。上記操作における重みBが、従来の計数率計で時定数による減衰を定めるexp(‐Δt/T)という減衰項に相当している。従って、Bを求めることが従来の計数率計のTを求める機能に相当している。
【００１９】
以上の処理による計数率計の入出力の様子を図３に示す。すなわち、図３の(a)のようなパルス入力があったとき、(b)従来の手法１の、時定数を長い値で固定した場合には計数精度は高く、ノイズ耐性も高いものの、応答速度が遅い。(c)従来の手法２の、時定数を短い値で固定した場合には、応答速度は早いものの、ノイズ耐性は低く、計数精度も低い。(d)従来の手法３の、時定数を直前の計数率をもとに変化させる場合には、応答速度は速く、計数精度も高く、ノイズ耐性も若干向上するものの、影響は残る。(e)本発明による出力では、応答速度が速く、計数精度が高く、ノイズ耐性も高いという状態を同時に達成することができる。
【００２０】
重みBは次のようにして求めてもよい。すなわち、図４に示すように、
（b-1） 過去、M・Δt分のCnewをそれぞれ、Cnew(M)(M・Δt前)、Cnew(M-1) ((M-1)・Δt前)、Cnew(M-2) ((M-2)・Δt前),…Cnew(3) (3・Δt前)、Cnew(2) (2・Δt前)、Cnew(1) (1・Δt前)とし、今回の値をCnew(0)とする。
（b-2） Cnew(0)からCnew(M)までのうち、大きい順に上からV個、下からW個を除いた(M-V-W)個で平均を求め、この値をもとにCpを求める。
（b-3） B=Cp・p2・Δt
として重みBを求める。なお、Bは1.0を超えない値とし、超えた場合には1.0とする。
【００２１】
以上の（b-1）〜（b-3）の処理によっても、前記（a-1）〜（a-3）の処理によると同じく、応答速度が速く、計数精度が高く、ノイズ耐性も高いパルス計数率測定をおこなうことができる。
【００２２】
重みBはまた次のようにして求めてもよい。すなわち、図５に示すように、
（c-1） 過去、M・Δt分のPoutをそれぞれ、Pout (M)(M・Δt前)、Pout (M-1) ((M-1)・Δt前)、Pout (M-2) ((M-2)・Δt前),…Pout (3) (3・Δt前)、Pout (2) (2・Δt前)、Pout (1) (1・Δt前)とし、今回の値をPout (0)とする。
（c-2） Pout (0)からPout (M)までのうち、大きい順に上からV個、下からW個を除いた(M-V-W)個で平均を求め、この値をもとにPoutaを求める。
（c-3） B=Pouta・p2
として重みBを求める。なお、Bは1.0を超えない値とし、超えた場合には1.0とする。
【００２３】
以上の（c-1）〜（c-3）の処理によっても、前記２つの処理方法によると同じく、応答速度が速く、計数精度が高く、ノイズ耐性も高いパルス計数率測定をおこなうことができる。
【００２４】
なお上記３つのデータ処理方法において、過去の時定数や計数率の平均を取る際に、加重平均の考え方も取り入れ、割り算の際に２の累乗での除算となるようにすると、割り算処理が単なるビットシフトとなる。例えば、N=7, X-2, Y=2とした場合、7-2-2=3個の残りの計数率をそれぞれ1:2:1の比で加重平均することによって処理の高速化をはかることができる。
【００２５】
本実施の形態においては、計数率処理部４及び入出力制御部を論理回路にて構成している。このように、内部論理を再構成可能な素子により構成することによって、入出力処理部品の変更を行うことなく機能の追加や変更が可能となり、保守性を向上することができる。
【００２６】
さらに、上記論理回路の内部論理を変更する際には、外部インターフェース部の入力スイッチすべてをあらかじめ定められたパターンに設定しない限り変更が不可能な構成とするのがよい。この構成をとることで、容易にロジックを変更することができず、安全性を保つことができる。
【００２７】
さらに具体的には、上記論理回路の内部論理を変更する際に外部インターフェース部の入力スイッチすべてを、外部インターフェース部のLED等の点灯に従って、それぞれのLED等に対応してあらかじめ定められているパターンに従い順番に設定しない限り変更が不可能な構成とするのがよい。この構成をとることで、容易にロジックを変更することができず、安全性を保つことができる。
【００２８】
あるいはまた、論理回路の内部論理を変更する際にパルス計数率計内に設けられた複数の電気接点を、あらかじめ定められた形で短絡しない限りロジックを変更することができない構造する。こうした構造をとることで同様に安全性を保つことができる。
【００２９】
さらにまた、パルス計数率計の各機能を実現する内部論理を機能毎、例えば、入力部、計数率処理部、異常判定部、出力部、表示部、といった形でブロックとしてまとめ、構成すべきパルス計数率計に必要な機能によって選択、変更するようにしてもよい。こうした構成をとることにより、例えば表示部の表示用LEDの機能の変更といった軽微な変更を行う際に、他の部分、例えば、入力部、計数率処理部、異常判定部、出力部といった他の箇所に対する影響を限定することができる。こうした構成により、計数率処理部などの中心となる箇所の健全性の確保が容易となり、個々の適用先に応じたこまかな仕様の相違に対して迅速に対処することができる。
【００３０】
上記ブロック構成において、特に重要な機能を有するブロック、例えば、安全にかかわる異常診断を行うブロックなどについては、基板上に実装した状態では書き換え不可能な素子を採用することによって計数率計全体としての安全性を確保することが容易となる。
【００３１】
【発明の効果】
本発明によれば、雑音耐性が高く、高速の事象に対応可能であると同時に高精度のパルス計数が可能で、保守と管理の容易なパルス計数率計を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のパルス計数率計の構成を示す機能ブロック図。
【図２】本発明の実施の形態のパルス計数率計における計数率処理の第１の例を示す流れ図。
【図３】本発明の実施の形態のパルス計数率の応答と従来のパルス計数率計の応答とを比較して示す信号波形図。
【図４】本発明の実施の形態のパルス計数率計における計数率処理の第２の例を示す流れ図。
【図５】本発明の実施の形態のパルス計数率計における計数率処理の第３の例を示す流れ図。
【符号の説明】
１…パルス計数率計、２…センサ、３…カウンタ、４…計数率処理部、５…基準クロック、６…タイマ、７…異常判定部、８…表示部、９…出力部、10…スイッチ入力部、11…外部機器。
【発明の属する技術分野】
本発明は、放射線測定装置に等において一定時間あたりのパルス数を測定するデジタル式のパルス計数率計に関する。
【０００２】
【従来の技術】
従来のデジタル式のパルス計数率計においては、マイクロコンピュータやDSP（デジタル・シグナル・プロセッサー）など、主にソフトウェアにより機能を制御する。そのため、ソフトウェアとハードウェアの個々の動作の検証のみならず、組合せた状態での検証など計数率計全体としての動作の検証が難しい。また、基本的にCPU（中央演算装置）による集中制御であるので一個所の不具合が即座に全体に波及するため、入出力形式等の小さい変更であっても全体の変更と同様の検証作業が必要である。さらに、これまでの処理ルーチンでは、高速の事象に対応する構成をとった場合には雑音に対する耐性が低く、逆に雑音に対する耐性を上げた場合には応答速度が低い。
【０００３】
【発明が解決しようとする課題】
本発明は、雑音耐性が高く、高速の事象に対応可能であると同時に高精度のパルス計数が可能で、保守と管理の容易なパルス計数率計を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明のパルス計数率計は、センサから入力されるパルスの所定の時間毎の積算パルス数を計数するカウンタと、このカウンタの出力を受けてパルス計数率を求める計数率処理部と、この計数率処理部および前記カウンタに基準クロックを出力するタイマと、前記計数率処理部の動作を制御するスイッチ入力部と、前記計数率処理部における処理結果を表示する表示部とを備え、前記カウンタと前記タイマと前記計数率処理部と前記スイッチ入力部と前記表示部を、内部論理を変更可能な論理回路素子により構成したことを特徴とする。
【０００５】
本発明によれば、各機能ブロックが内部論理を変更可能な論理回路素子により構成されているので部品点数を削減することができ、ソフトウェアを使用しないことにより健全性の検証作業を単純化し、計数精度と、安定性の高いパルス計数率計を提供することができる。
【０００６】
請求項２の発明は、請求項１の発明において、計数率処理部における処理結果の出力を受けて計数率が正常か否か判定する異常判定部と、この異常判定部における判定結果を外部機器に出力する出力部とを備え、前記異常判定部と前記出力部を、内部論理を変更可能な論理回路素子により構成したことを特徴とする。
本発明によれば、上記請求項１の発明と同様の効果を得ることができるとともに、計数率異常時に外部機器を動作させることができる。
【０００７】
請求項３の発明は、前記計数率処理部は、パルス計数率Ｃを下式（１）より求めることを特徴とする。
Ｃ＝Ｂ・Ｃnew＋（１―Ｂ）Ｃold （１）
ここで、Ｃnewは今回の計数率でＣnew＝Ｐout／Δｔ、Ｃoldは前回の計算結果、Ｂは重み、Ｐoutは時間間隔Δｔ間の計数値、
また、重みＢは、今回及び過去の重みをＢin（０）・・・Ｂin（Ｎ）としたとき、そのうちの大きい側からＸ個、小さい側からＹ個の重みを除いた残りの(Ｎ−Ｘ−Ｙ)個の平均値から求められる値で、Ｂin＝Ｃnew・ｐ ２ ・Δｔ、ｐは精度。
【０００８】
請求項４の発明は、前記重みＢを、下式（２）より求めることを特徴とする。
Ｂ＝Ｃｐ・ｐ 2 ・Δｔ （２）
ここで、Ｃｐは、現在及び過去の計数率をＣnew（０）・・・Ｃnew（Ｍ）としたとき、そのうちの大きい側からＶ個、小さい側からＷ個の計数率を除いた残りの(Ｍ−Ｖ−Ｗ)個の平均値から求めた値、ｐは精度。
【０００９】
請求項３または４の発明のパルス計数率計においては、計数率を求める際に時間毎の減衰を定める時定数を過去の履歴を利用して求め、その値をもとに新たな時間間隔におけるカウンタからの計数率と以前の計数率とをそれぞれ時定数をもとに重み付けして加算することで、過去の計数による影響を低計数率時においては大きく、高計数率時には小さく取り入れ、計数率が高い場合でも、低い場合でも、十分な計数精度及び応答速度を得ることができる。
【００１０】
請求項５の発明は、前記重みＢを、下式（３）より求めることを特徴とする。
Ｂ＝Ｐouta・ｐ 2 （３）
ここで、Ｐoutaは、現在及び過去の計数値をＰout（０）・・・Ｐout（Ｍ）としたとき、そのうちの大きい側からＶ個、小さい側からＷ個の計数値を除いた残りの(Ｍ−Ｖ−Ｗ)個の平均値から求めた値、ｐは精度。
請求項６の発明は、計数率計内のあらかじめ定められた点を電気的に接続しない限り前記論理回路素子の内部論理の変更を不可能とする機構を備えたことを特徴とする。
請求項６の発明のパルス計数率計においては、論理回路のロジックが安易に変更されることを防ぎ安全性を保つことができる。
【００１１】
請求項７の発明は、前記論理回路素子の内部論理の変更の際に、スイッチ入力部のそれぞれの入力タイミング毎にあらかじめ定められた表示灯が一回のスイッチによる入力のタイミングの期間点灯し、その間にあらかじめ定められたスイッチによる入力を行うことで次の入力タイミングへ進み、あらかじめ定められた回数、あらかじめ定められたパターンをすべて実行することで内部論理の変更を可能とする機構を備えたことを特徴とする。
この発明のパルス計数率計においては、論理回路のロジックを安易に変更することができず、変更するときにはその進行状況を明確に把握することができる。
【００１２】
請求項８の発明は、前記論理回路素子を機能毎にブロックに分け、異常診断を行うブロックを、基板上では書き換えることが不可能な素子で構成したことを特徴とする。
この発明によれば、安全性が高く保守管理のおこないやすいパルス計数率計を提供することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
すなわち、図１に示すように、本発明の実施の形態のパルス計数率計１は、外部接続されたセンサ２から入力されるパルスの一定時間毎の積算パルス数を計数し記憶するカウンタ３と、このカウンタ３の出力を受けてパルス計数率を求める計数率処理部４と、この計数率処理部４および前記カウンタ３に基準クロック５を出力するタイマ６と、前記計数率処理部４での処理出力を受けて計数率が正常か否かを判定する異常判定部７と、この異常判定部７の判定結果と前記計数率処理部４の処理結果を表示する表示部８と、外部接続された外部機器11にパルス計数率等を出力する出力部９と、この出力部９および前記計数率処理部４および前記異常判定部７の動作を制御するスイッチ入力部10とからなる。そして各部は論理回路によって構成されている。異常判定部７と出力部９と外部機器11は必須の構成要素ではない。
【００１４】
このような構成とした本実施の形態のパルス計数率計の動作を図２を参照して説明する。すなわち、まず計数率処理部４において、カウンタ３よりあらかじめ定められた時間間隔Δt（秒）毎にセンサ２からの積算パルス数の計数値(Pout)を読み出し、その後カウンタ３をクリアする。前回からの読み出し今回の読み出しまでの間の計数率Cnewを、Cnew=Pout/Δtとして求める。
【００１５】
こうして求めたCnewと、前回の計算結果Coldをもとに、重みBによって
C=B・Cnew+(1-B)Cold
と、重み付けをして最終的に出力する計数率Cを求める。なお、この値は次の計算の時に
Cold=C
として使用する。
【００１６】
ここで、重みBを計数率によって変化させる。これは計数率が低い場合には新たなイベントによる寄与分に当たる重みの値を小さくすることによって、変動を小さくし、計数率が高い場合には重みを大きくとることによって古いイベントによる影響を軽減し、時間応答を早くするためである。
【００１７】
pを精度とした場合、重みBは以下のようにして求める。
（a-1） Bin=Cnew・p2・Δt
として、まず、今回の計数率から重みBinを求める。
（a-2） 過去、N・Δt分のBinをそれぞれ、Bin(N)(N・Δt前)、Bin(N-1) ((N-1)・Δt前)、Bin(N-2) ((N-2)・Δt前),…Bin(3) (3・Δt前)、Bin(2) (2・Δt前)、Bin(1) (1・Δt前)とし、今回の値をBin(0)とする。そして、B(N)には前回B(N-1)であった値を入れ、B(N-1)には前回B(N-2)であった値を入れ、B(1)には前回B(0)であった値を入れる。B(0)にはBinという値を入れる。
（a-3） Bin(0)からBin(N)までのうち、大きい順に、上からX個、下からY個の値を除いた(N-X-Y)個で平均を求め、この値をもとにBを求める。なお、Bは1.0を超えない値とし、超えた場合には1.0とする。
【００１８】
上記のような操作と計数率計の時定数との関係を説明すると、従来の計数率計では重みとしてexp(‐Δt/T)という減衰項を使用しているが、この減衰項は、ある時点の計数値がそこから時定数Tすぎた時点で1/e（すなわち、1/2.71828）という影響を持つことを示している。上記操作における重みBが、従来の計数率計で時定数による減衰を定めるexp(‐Δt/T)という減衰項に相当している。従って、Bを求めることが従来の計数率計のTを求める機能に相当している。
【００１９】
以上の処理による計数率計の入出力の様子を図３に示す。すなわち、図３の(a)のようなパルス入力があったとき、(b)従来の手法１の、時定数を長い値で固定した場合には計数精度は高く、ノイズ耐性も高いものの、応答速度が遅い。(c)従来の手法２の、時定数を短い値で固定した場合には、応答速度は早いものの、ノイズ耐性は低く、計数精度も低い。(d)従来の手法３の、時定数を直前の計数率をもとに変化させる場合には、応答速度は速く、計数精度も高く、ノイズ耐性も若干向上するものの、影響は残る。(e)本発明による出力では、応答速度が速く、計数精度が高く、ノイズ耐性も高いという状態を同時に達成することができる。
【００２０】
重みBは次のようにして求めてもよい。すなわち、図４に示すように、
（b-1） 過去、M・Δt分のCnewをそれぞれ、Cnew(M)(M・Δt前)、Cnew(M-1) ((M-1)・Δt前)、Cnew(M-2) ((M-2)・Δt前),…Cnew(3) (3・Δt前)、Cnew(2) (2・Δt前)、Cnew(1) (1・Δt前)とし、今回の値をCnew(0)とする。
（b-2） Cnew(0)からCnew(M)までのうち、大きい順に上からV個、下からW個を除いた(M-V-W)個で平均を求め、この値をもとにCpを求める。
（b-3） B=Cp・p2・Δt
として重みBを求める。なお、Bは1.0を超えない値とし、超えた場合には1.0とする。
【００２１】
以上の（b-1）〜（b-3）の処理によっても、前記（a-1）〜（a-3）の処理によると同じく、応答速度が速く、計数精度が高く、ノイズ耐性も高いパルス計数率測定をおこなうことができる。
【００２２】
重みBはまた次のようにして求めてもよい。すなわち、図５に示すように、
（c-1） 過去、M・Δt分のPoutをそれぞれ、Pout (M)(M・Δt前)、Pout (M-1) ((M-1)・Δt前)、Pout (M-2) ((M-2)・Δt前),…Pout (3) (3・Δt前)、Pout (2) (2・Δt前)、Pout (1) (1・Δt前)とし、今回の値をPout (0)とする。
（c-2） Pout (0)からPout (M)までのうち、大きい順に上からV個、下からW個を除いた(M-V-W)個で平均を求め、この値をもとにPoutaを求める。
（c-3） B=Pouta・p2
として重みBを求める。なお、Bは1.0を超えない値とし、超えた場合には1.0とする。
【００２３】
以上の（c-1）〜（c-3）の処理によっても、前記２つの処理方法によると同じく、応答速度が速く、計数精度が高く、ノイズ耐性も高いパルス計数率測定をおこなうことができる。
【００２４】
なお上記３つのデータ処理方法において、過去の時定数や計数率の平均を取る際に、加重平均の考え方も取り入れ、割り算の際に２の累乗での除算となるようにすると、割り算処理が単なるビットシフトとなる。例えば、N=7, X-2, Y=2とした場合、7-2-2=3個の残りの計数率をそれぞれ1:2:1の比で加重平均することによって処理の高速化をはかることができる。
【００２５】
本実施の形態においては、計数率処理部４及び入出力制御部を論理回路にて構成している。このように、内部論理を再構成可能な素子により構成することによって、入出力処理部品の変更を行うことなく機能の追加や変更が可能となり、保守性を向上することができる。
【００２６】
さらに、上記論理回路の内部論理を変更する際には、外部インターフェース部の入力スイッチすべてをあらかじめ定められたパターンに設定しない限り変更が不可能な構成とするのがよい。この構成をとることで、容易にロジックを変更することができず、安全性を保つことができる。
【００２７】
さらに具体的には、上記論理回路の内部論理を変更する際に外部インターフェース部の入力スイッチすべてを、外部インターフェース部のLED等の点灯に従って、それぞれのLED等に対応してあらかじめ定められているパターンに従い順番に設定しない限り変更が不可能な構成とするのがよい。この構成をとることで、容易にロジックを変更することができず、安全性を保つことができる。
【００２８】
あるいはまた、論理回路の内部論理を変更する際にパルス計数率計内に設けられた複数の電気接点を、あらかじめ定められた形で短絡しない限りロジックを変更することができない構造する。こうした構造をとることで同様に安全性を保つことができる。
【００２９】
さらにまた、パルス計数率計の各機能を実現する内部論理を機能毎、例えば、入力部、計数率処理部、異常判定部、出力部、表示部、といった形でブロックとしてまとめ、構成すべきパルス計数率計に必要な機能によって選択、変更するようにしてもよい。こうした構成をとることにより、例えば表示部の表示用LEDの機能の変更といった軽微な変更を行う際に、他の部分、例えば、入力部、計数率処理部、異常判定部、出力部といった他の箇所に対する影響を限定することができる。こうした構成により、計数率処理部などの中心となる箇所の健全性の確保が容易となり、個々の適用先に応じたこまかな仕様の相違に対して迅速に対処することができる。
【００３０】
上記ブロック構成において、特に重要な機能を有するブロック、例えば、安全にかかわる異常診断を行うブロックなどについては、基板上に実装した状態では書き換え不可能な素子を採用することによって計数率計全体としての安全性を確保することが容易となる。
【００３１】
【発明の効果】
本発明によれば、雑音耐性が高く、高速の事象に対応可能であると同時に高精度のパルス計数が可能で、保守と管理の容易なパルス計数率計を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のパルス計数率計の構成を示す機能ブロック図。
【図２】本発明の実施の形態のパルス計数率計における計数率処理の第１の例を示す流れ図。
【図３】本発明の実施の形態のパルス計数率の応答と従来のパルス計数率計の応答とを比較して示す信号波形図。
【図４】本発明の実施の形態のパルス計数率計における計数率処理の第２の例を示す流れ図。
【図５】本発明の実施の形態のパルス計数率計における計数率処理の第３の例を示す流れ図。
【符号の説明】
１…パルス計数率計、２…センサ、３…カウンタ、４…計数率処理部、５…基準クロック、６…タイマ、７…異常判定部、８…表示部、９…出力部、10…スイッチ入力部、11…外部機器。
Claims (8)
- センサから入力されるパルスの所定の時間毎の積算パルス数を計数するカウンタと、このカウンタの出力を受けてパルス計数率を求める計数率処理部と、この計数率処理部および前記カウンタに基準クロックを出力するタイマと、前記計数率処理部の動作を制御するスイッチ入力部と、前記計数率処理部における処理結果を表示する表示部とを備え、前記カウンタと前記タイマと前記計数率処理部と前記スイッチ入力部と前記表示部を、内部論理を変更可能な論理回路素子により構成したことを特徴とするパルス計数率計。
- 計数率処理部における処理結果の出力を受けて計数率が正常か否か判定する異常判定部と、この異常判定部における判定結果を外部機器に出力する出力部とを備え、前記異常判定部と前記出力部を、内部論理を変更可能な論理回路素子により構成したことを特徴とする請求項１記載のパルス計数率計。
- 前記計数率処理部は、パルス計数率Ｃを下式（１）より求めることを特徴とする請求項１又は２記載のパルス計数率計。
Ｃ＝Ｂ・Ｃnew＋（１―Ｂ）Ｃold （１）
ここで、Ｃnewは今回の計数率でＣnew＝Ｐout／Δｔ、Ｃoldは前回の計算結果、Ｂは重み、Ｐoutは時間間隔Δｔ間の計数値、
また、重みＢは、今回及び過去の重みをＢin（０）・・・Ｂin（Ｎ）としたとき、そのうちの大きい側からＸ個、小さい側からＹ個の重みを除いた残りの(Ｎ−Ｘ−Ｙ)個の平均値から求められる値で、Ｂin＝Ｃnew・ｐ ２ ・Δｔ、ｐは精度。 - 前記重みＢを、下式（２）より求めることを特徴とする請求項３記載のパルス計数率計。
Ｂ＝Ｃｐ・ｐ 2 ・Δｔ （２）
ここで、Ｃｐは、現在及び過去の計数率をＣnew（０）・・・Ｃnew（Ｍ）としたとき、そのうちの大きい側からＶ個、小さい側からＷ個の計数率を除いた残りの(Ｍ−Ｖ−Ｗ)個の平均値から求めた値、ｐは精度。 - 前記重みＢを、下式（３）より求めることを特徴とする請求項３記載のパルス計数率計。
Ｂ＝Ｐouta・ｐ 2 （３）
ここで、Ｐoutaは、現在及び過去の計数値をＰout（０）・・・Ｐout（Ｍ）としたとき、そのうちの大きい側からＶ個、小さい側からＷ個の計数値を除いた残りの(Ｍ−Ｖ−Ｗ)個の平均値から求めた値、ｐは精度。 - 計数率計内のあらかじめ定められた点を電気的に接続しない限り前記論理回路素子の内部論理の変更を不可能とする機構を備えたことを特徴とする請求項１記載のパルス計数率計。
- 前記論理回路素子の内部論理の変更の際に、スイッチ入力部のそれぞれの入力タイミング毎にあらかじめ定められた表示灯が一回のスイッチによる入力のタイミングの期間点灯し、その間にあらかじめ定められたスイッチによる入力を行うことで次の入力タイミングへ進み、あらかじめ定められた回数、あらかじめ定められたパターンをすべて実行することで内部論理の変更を可能とする機構を備えたことを特徴とする請求項１記載のパルス計数率計。
- 前記論理回路素子を機能毎にブロックに分け、異常診断を行うブロックを、基板上では書き換えることが不可能な素子で構成したことを特徴とする請求項１記載のパルス計数率計。
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