JP4396746B2 - 電子デバイス - Google Patents

電子デバイス Download PDF

Info

Publication number
JP4396746B2
JP4396746B2 JP2007210877A JP2007210877A JP4396746B2 JP 4396746 B2 JP4396746 B2 JP 4396746B2 JP 2007210877 A JP2007210877 A JP 2007210877A JP 2007210877 A JP2007210877 A JP 2007210877A JP 4396746 B2 JP4396746 B2 JP 4396746B2
Authority
JP
Japan
Prior art keywords
resin protrusion
semiconductor chip
resin
wiring
electronic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007210877A
Other languages
English (en)
Other versions
JP2009049042A (ja
Inventor
秀一 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2007210877A priority Critical patent/JP4396746B2/ja
Priority to US12/187,757 priority patent/US8183690B2/en
Priority to CN2008102106325A priority patent/CN101369565B/zh
Priority to CN2011100209371A priority patent/CN102157472B/zh
Publication of JP2009049042A publication Critical patent/JP2009049042A/ja
Application granted granted Critical
Publication of JP4396746B2 publication Critical patent/JP4396746B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Description

本発明は、電子デバイスに関する。
特許文献１には、半導体チップの能動面に樹脂突起を設け、能動面の電極から樹脂突起上に配線を設けて、突起電極を形成することが開示されている。これによれば、樹脂突起によって応力を緩和できるとともに、突起電極を電極とは異なるピッチ及び配列で並べることが可能である。特許文献２には、突起電極を有する半導体装置を、電気的に絶縁性の接着剤を使用して配線基板に実装することが開示されている。実装されると、突起電極の樹脂突起は、半導体チップと配線基板の間で圧縮され、その弾力性によって突起電極の配線が配線基板の配線パターンに圧接する。圧接されることにより半導体チップに形成された突起電極の高さバラつきや基板のそりが存在しても安定して接続を得ることができる。
特許文献３には、接着剤及び樹脂突起の線膨張係数が同じである構造が開示されているが、材料の選択の余地が狭くなり現実的ではない。特許文献４には、樹脂突起の線膨張係数が接着剤のそれよりも大きい場合であっても、加熱したときの両者の伸び量の差よりも大きく樹脂突起を圧縮することにより、接着剤が熱で伸びても樹脂突起の圧縮状態を維持し、突起電極による電気的な接続を維持することが開示されている。
しかし、実際には、接着剤のガラス転移点が樹脂突起のそれよりも低いので、接着剤が先に軟化し、そのときに圧縮された樹脂突起が樹脂突起自体の熱膨張と圧縮に対する反発力により軟化した接着剤が伸びる。これにより樹脂突起はほぼ完全に復元してしまい樹脂突起の圧接状態を保持できず、電気的な接続を確保できない。
特開平２−２７２７３７号公報 特許第２７４４４７６号公報 特許第２７３１４７１号公報 特開２００５−１０１５２７号公報
本発明は、熱膨張に起因する電気的な接続不良の防止を目的とする。
（１）本発明に係る電子デバイスは、
集積回路が形成された半導体チップと、
前記半導体チップに形成され、前記集積回路に電気的に接続された電極と、
前記半導体チップ上に配置された樹脂突起と、
前記電極上から前記樹脂突起上に至るように配置された配線と、
配線パターンが形成され、前記配線の前記樹脂突起上の部分が前記配線パターンと対向して電気的に接続するように前記半導体チップが搭載された配線基板と、
前記半導体チップと前記配線基板を接着する接着剤と、
を有し、
前記樹脂突起は、前記半導体チップと前記配線基板の間隔が狭くなる方向に圧縮されており、
前記樹脂突起は、少なくとも２５℃以上かつ前記接着剤のガラス転移点以下の温度領域で熱膨張率が負の材料からなる。本発明によれば、樹脂突起は、熱膨張率が負である
ため、加熱されると収縮する。したがって、接着剤が軟化することで樹脂突起の圧縮力が
解除され、樹脂突起が復元したとして、収縮もするので接着剤に発生する半導体チップと
基板間に発生する引っ張り応力（半導体チップと基板の間隔を広げようとする力）が減少
する。つまり軟化した接着剤の伸びを抑制でき、樹脂突起の圧縮状態が維持される。これ
により、熱膨張に起因する電気的な接続不良の防止を図ることができる。
（２）この電子デバイスにおいて、
前記樹脂突起は、液晶ポリマー、ポリパラフィニレンベンズビスオキサゾール及びポリ
イミドベンゾオキサゾールからなるグループのいずれか１つから形成されてもよい。
（３）この電子デバイスにおいて、
前記樹脂突起は、フェノール類ノボラック硬化剤と多官能エポキシ樹脂にゴム弾性微粒
子を分散させた混合樹脂から形成されてもよい。
図１は、本発明の実施の形態に係る電子装置に使用する半導体装置を示す平面図である。図２は、図１に示す半導体装置のII-II線断面図である。図３は、図１に示す半導体装置のIII-III線断面図である。
半導体装置は、半導体チップ１０を有する。半導体チップ１０には、集積回路（トランジスタ等）１２が形成されている。半導体チップ１０は、内部配線（図示せず）を介して集積回路１２に電気的に接続された電極１４を有する。半導体チップ１０が一方向に長い形状（平面形状が長方形）であって、長い方の辺に沿って、複数の電極１４が配列されている。半導体チップ１０には、電極１４の少なくとも一部が露出する様に、開口部１５を有する保護膜としてのパッシベーション膜１６が形成されている。パッシベーション膜１６は、例えば、ＳｉＯ２やＳｉＮ等の無機材料のみで形成されていてもよい。パッシベーション膜１６は、集積回路１２の上方に形成されている。
パッシベーション膜１６上に樹脂突起１８が形成されている。半導体チップ１０の端部に電極１４が形成され、電極１４よりも中央側に樹脂突起１８が形成されている。少なくとも２５℃以上かつ接着剤４２（図５（Ａ）及び図５（Ｂ）参照）のガラス転移点（例えば１２０℃）以下の温度領域で、樹脂突起１８の熱膨張率（線膨張係数）が負である。すなわち、樹脂突起１８は、その温度領域では温度が上がるに従って収縮する。このような樹脂突起１８の材料としては、例えば液晶ポリマー、ポリパラフィニレンベンズビスオキサゾール又はポリイミドベンゾオキサゾールを用いてもよいし、フェノール類ノボラック硬化剤と多官能エポキシ樹脂にゴム弾性微粒子を分散させた混合樹脂を用いてもよい。
複数の電極１４上からそれぞれ樹脂突起１８上に複数の配線２０が形成されている。配線２０が、電極１４に電気的に接続されて樹脂突起１８上に形成されている。配線２０は、電極１４上から、パッシベーション膜１６上を通って、樹脂突起１８上に至る。配線２０は、電極１４上で電極１４に電気的に接続している。配線２０と電極１４は直接接触していてもよいし、両者間に導電膜（図示せず）が介在していてもよい。配線２０は、樹脂突起１８の、電極１４とは反対側の端部を越えて、パッシベーション膜１６上に至るように形成されている。半導体チップ１０の端部に配置された電極１４から中央方向へ配線２０が延びている。
樹脂突起１８の上面は、複数の配線２０とオーバーラップする領域よりも、複数の配線２０とオーバーラップしない領域が低くなるように形成されている（図３参照）。樹脂突起１８上に複数の配線２０を形成した後に、樹脂突起１８の隣り合う配線２０間の部分をエッチングしてもよい。
図４（Ａ）及び図４（Ｂ）は、本発明の実施の形態に係る電子装置の製造方法を説明する図である。なお、図４（Ａ）に示す半導体装置は図１のII-II線断面（図２）に対応し、図４（Ｂ）に示す半導体装置は図１のIII-III線断面（図３）に対応している。
本実施の形態では、上述した半導体装置を、熱硬化性の接着剤前駆体４０を介して、配線パターン３２を有する配線基板３０上に配置する。配線基板３０は、液晶パネル又は有機ＥＬパネルであってもよい。配線パターン３２を支持する基板３４はガラス又は樹脂のいずれであってもよい。接着剤前駆体４０に導電粒子が分散されてなる異方性導電材料を使用してもよい。そして、半導体装置及び配線基板３０の間に押圧力及び熱を加える。また、樹脂突起１８の隣り合う配線２０間の部分上に接着剤前駆体４０を配置して、熱によって、これを硬化収縮させる。接着剤前駆体４０が硬化するまで押圧力を加えたまま維持する。接着剤前駆体４０が硬化したら押圧力を解除する。こうして、電子装置を製造する。
図５（Ａ）及び図５（Ｂ）は、本発明の実施の形態に係る電子装置を説明する図である。なお、図５（Ａ）に示す半導体装置は図１のII-II線断面（図２）に対応し、図５（Ｂ）に示す半導体装置は図１のIII-III線断面（図３）に対応している。
電子装置は、上述した半導体装置と、複数の配線２０の樹脂突起１８上の部分が対向して電気的に接続される配線パターン３２を有する配線基板３０と、を有する。半導体チップ１０と配線基板３０の間には、硬化した接着剤４２が介在する。接着剤４２は、硬化時の収縮による残存ストレスを内在している。樹脂突起１８の隣り合う配線２０間の部分と、配線基板３０との間に、接着剤４２の一部が配置されてなる。
樹脂突起１８は、半導体チップ１０と配線基板３０の間隔が狭くなる方向に圧縮されている。樹脂突起１８は、熱膨張率が負の材料からなる。少なくとも２５℃以上かつ接着剤のガラス転移点（例えば１２０℃）以下の温度領域で、樹脂突起１８の熱膨張率が負である。本実施の形態によれば、樹脂突起１８は、熱膨張率が負であるため、加熱されると収縮する。したがって、熱によって接着剤４２が軟化することで樹脂突起１８の圧縮力が解除され、樹脂突起１８が復元したとして、収縮もするので、半導体チップ１０と基板３４との間で接着剤４２に発生する引っ張り応力（半導体チップ１０と基板３４の間隔を広げようとする力）が減少する。つまり軟化した接着剤４２の伸びを抑制でき、樹脂突起１８の圧縮状態が維持される。言い換えると、樹脂突起１８の反発力（接着剤４２を拡げようとする力）は、樹脂突起１８の弾性力によるものと、樹脂突起１８の熱膨張によるものとがあり、本実施の形態では、樹脂突起１８の熱膨張率がマイナスとなるため、樹脂突起１８の反発力の合力を減少させることができる。これにより、熱膨張に起因する電気的な接続不良の防止を図ることができる。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
図１は、本発明の実施の形態に係る電子装置に使用する半導体装置を示す平面図である。 図２は、図１に示す半導体装置のII-II線断面図である。 図３は、図１に示す半導体装置のIII-III線断面図である。 図４（Ａ）及び図４（Ｂ）は、本発明の実施の形態に係る電子装置の製造方法を説明する図である。 図５（Ａ）及び図５（Ｂ）は、本発明の実施の形態に係る電子装置を説明する図である。 図６は、本発明の実施の形態に係る半導体装置を使用した電子デバイスを説明する図である。 図７は、本発明の実施の形態に係る半導体装置を使用した電子デバイスを説明する図である。 図８は、本発明の実施の形態に係る半導体装置を使用した電子デバイスを説明する図である。
符号の説明
１０…半導体チップ、 １２…集積回路、 １４…電極、 １６…パッシベーション膜、 １８…樹脂突起、 ２０…配線、 ３０…配線基板、 ３２…配線パターン、 ３４…基板、 ４０…接着剤前駆体、 ４２…接着剤

Claims (3)

  1. 集積回路が形成された半導体チップと、
    前記半導体チップに形成され、前記集積回路に電気的に接続された電極と、
    前記半導体チップ上に配置された樹脂突起と、
    前記電極上から前記樹脂突起上に至るように配置された配線と、
    配線パターンが形成され、前記配線の前記樹脂突起上の部分が前記配線パターンと対向して電気的に接続するように前記半導体チップが搭載された配線基板と、
    前記半導体チップと前記配線基板を接着する接着剤と、
    を有し、
    前記樹脂突起は、前記半導体チップと前記配線基板の間隔が狭くなる方向に圧縮されており、
    前記樹脂突起は、少なくとも２５℃以上かつ前記接着剤のガラス転移点以下の温度領域で熱膨張率が負の材料からなる電子デバイス。
  2. 請求項１又は２に記載された電子デバイスにおいて、
    前記樹脂突起は、液晶ポリマー、ポリパラフィニレンベンズビスオキサゾール及びポリイミドベンゾオキサゾールからなるグループのいずれか１つから形成されてなる電子デバイス。
  3. 請求項１又は２に記載された電子デバイスにおいて、
    前記樹脂突起は、フェノール類ノボラック硬化剤と多官能エポキシ樹脂にゴム弾性微粒子を分散させた混合樹脂から形成されてなる電子デバイス。
JP2007210877A 2007-08-13 2007-08-13 電子デバイス Active JP4396746B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007210877A JP4396746B2 (ja) 2007-08-13 2007-08-13 電子デバイス
US12/187,757 US8183690B2 (en) 2007-08-13 2008-08-07 Electronic device
CN2008102106325A CN101369565B (zh) 2007-08-13 2008-08-13 电子设备
CN2011100209371A CN102157472B (zh) 2007-08-13 2008-08-13 电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007210877A JP4396746B2 (ja) 2007-08-13 2007-08-13 電子デバイス

Publications (2)

Publication Number Publication Date
JP2009049042A JP2009049042A (ja) 2009-03-05
JP4396746B2 true JP4396746B2 (ja) 2010-01-13

Family

ID=40362313

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007210877A Active JP4396746B2 (ja) 2007-08-13 2007-08-13 電子デバイス

Country Status (3)

Country Link
US (1) US8183690B2 (ja)
JP (1) JP4396746B2 (ja)
CN (2) CN101369565B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104521140B (zh) * 2012-07-11 2018-10-16 天工滤波方案日本有限公司 电子元件
US9608710B2 (en) * 2013-08-08 2017-03-28 Intel IP Corporation Techniques for device-to-device communications

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02272737A (ja) 1989-04-14 1990-11-07 Citizen Watch Co Ltd 半導体の突起電極構造及び突起電極形成方法
JP2731471B2 (ja) 1991-11-05 1998-03-25 アルプス電気株式会社 電気的接続構造
JPH0739146A (ja) * 1993-07-22 1995-02-07 Fujitsu Ltd 圧電トランス
JP3656198B2 (ja) * 1994-04-28 2005-06-08 東都化成株式会社 改良されたノボラック型エポキシ樹脂及び電子部品封止用樹脂組成物
JP3428472B2 (ja) 1998-12-03 2003-07-22 富士通株式会社 プリント板ユニットと、そのプリント板ユニットの製造方法
CN1262598C (zh) * 1999-02-25 2006-07-05 日东电工株式会社 用于半导体封铸的树脂组合物、由所述材料获得的半导体设备以及制造半导体设备的方法
JP2003051568A (ja) 2001-08-08 2003-02-21 Nec Corp 半導体装置
JP3951903B2 (ja) 2002-11-26 2007-08-01 日立化成工業株式会社 半導体装置及び半導体装置実装体の製造方法
JP2005101527A (ja) * 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品の実装構造、電気光学装置、電子機器及び電子部品の実装方法
US20050110168A1 (en) * 2003-11-20 2005-05-26 Texas Instruments Incorporated Low coefficient of thermal expansion (CTE) semiconductor packaging materials
JP2005347424A (ja) * 2004-06-01 2005-12-15 Fuji Photo Film Co Ltd 多層配線板及びその製造方法
JP4207004B2 (ja) * 2005-01-12 2009-01-14 セイコーエプソン株式会社 半導体装置の製造方法
JP4224717B2 (ja) 2005-07-11 2009-02-18 セイコーエプソン株式会社 半導体装置
JP4487875B2 (ja) * 2005-07-20 2010-06-23 セイコーエプソン株式会社 電子基板の製造方法及び電気光学装置の製造方法並びに電子機器の製造方法
JP4235835B2 (ja) * 2005-08-08 2009-03-11 セイコーエプソン株式会社 半導体装置
JP4784304B2 (ja) 2005-12-27 2011-10-05 セイコーエプソン株式会社 電子部品、電子部品の製造方法、回路基板及び電子機器

Also Published As

Publication number Publication date
CN101369565B (zh) 2011-03-23
US20090045509A1 (en) 2009-02-19
JP2009049042A (ja) 2009-03-05
CN102157472A (zh) 2011-08-17
CN101369565A (zh) 2009-02-18
US8183690B2 (en) 2012-05-22
CN102157472B (zh) 2013-07-24

Similar Documents

Publication Publication Date Title
JP4572376B2 (ja) 半導体装置の製造方法および電子デバイスの製造方法
WO2014155977A1 (ja) 放熱シートおよびこれを用いた放熱構造体
KR101530090B1 (ko) 반도체 장치 및 그 제조 방법
JP4396746B2 (ja) 電子デバイス
JP4147433B2 (ja) 半導体装置及びその製造方法
KR101110930B1 (ko) 반도체 모듈 및 그 제조 방법
JP5105103B2 (ja) 半導体装置
US20080224331A1 (en) Electronic device and method for manufacturing the same
JP2007250998A (ja) 半導体装置及びその製造方法
JP3052615B2 (ja) 半導体装置およびその製造方法
KR101067057B1 (ko) 반도체 모듈
KR102177853B1 (ko) 플렉서블 기판에서의 납땜 방법
JP5077540B2 (ja) 半導体装置の製造方法
US7119423B2 (en) Semiconductor device and method of manufacturing the same, electronic module, and electronic instrument
JP5019060B2 (ja) 半導体装置の製造方法
JP4807304B2 (ja) 電子部品ユニット
JP4936009B2 (ja) 半導体装置並びに半導体モジュール及びその製造方法
JP2009043830A (ja) 半導体装置
JP2009212203A (ja) 半導体モジュール及びその製造方法
JP2009049156A (ja) 半導体装置および電子デバイス
JP2008205076A (ja) 半導体装置及びその製造方法
JP2009049188A (ja) 半導体装置及びその製造方法並びに電子デバイス
JP2006135092A (ja) 配線基板及びこれを用いた半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090715

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090803

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090821

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090821

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090929

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091012

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121030

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4396746

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121030

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131030

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350