JP4396086B2

JP4396086B2 - 画像表示装置の制御回路および制御方法

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Publication number: JP4396086B2
Application number: JP2002224261A
Authority: JP
Inventors: 隆平辻; 康生東谷
Original assignee: Nichia Corp
Current assignee: Nichia Corp
Priority date: 2002-07-31
Filing date: 2002-07-31
Publication date: 2010-01-13
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Description

【０００１】
【発明の属する技術分野】
本発明は画像表示装置の制御回路および制御方法に関するものである。特に、本発明は画像データでなく補正データを高速に読み込むための制御回路および制御方法に関する。
【０００２】
【従来の技術】
今日、発光ダイオード（Light Emitting Diode、以下「ＬＥＤ」とも呼ぶ。）等の高輝度の発光素子が、光の三原色である赤（Red）、緑（Green）、青（Blue）のＲＧＢそれぞれにつき開発されたため、大型の自発光型フルカラーディスプレイが作製されるようになった。特に、ＬＥＤディスプレイは軽量化、薄型化が可能で、かつ消費電力が低いなどの特長を有するので、屋外でも使用可能な大型ディスプレイとしての需要が急激に増加している。サイズの大きな大型ＬＥＤディスプレイでは多数のＬＥＤが必要となる。例えば縦３００×横４００ドットのマトリックスでは、１２万ドットのＬＥＤ群が必要で、１ドットにＲＧＢのＬＥＤをそれぞれ使用すると３６万個のＬＥＤが必要となる。
【０００３】
ＬＥＤディスプレイの駆動方式としては、一般にダイナミック駆動方式が用いられている。例えば、図１に示すように、Ｍ行×Ｎ列のドットマトリックスで構成されたＬＥＤディスプレイの場合、各行に位置する発光素子であるＬＥＤ１１ａのアノード端子が１つのコモンソースライン１２に共通に接続され、各列に位置するＬＥＤのカソード端子がその列の電流ライン１３に共通に接続されている。電流ライン１３には、それぞれ定電流源１４ａが接続されている。Ｍ行あるコモンソースライン１２が所定の周期で順次ＯＮされ、ＯＮしたラインに対応する画像データに応じて、Ｎ列ある電流ライン１３にＬＥＤ駆動電流が供給される。これにより各画素のＬＥＤ１１ａにその画像データに応じたＬＥＤ駆動電流が印加され、画像が表示される。
【０００４】
屋外に設置するような大型ＬＥＤディスプレイは、複数のＬＥＤユニットを組み合わせて構成されるものが一般的である。各ＬＥＤユニットには、基板上にＲＧＢを一組とする発光ダイオードがドットマトリックス状に配置されており、各々のＬＥＤユニットが上述のＬＥＤディスプレイと同様の動作を行う。ＬＥＤユニットを複数組み合わせて全体で一のフラットディスプレイを構成する場合、表示される画面の情報の内各部分が各々のＬＥＤユニット上に表示される。
【０００５】
各ＬＥＤは、素子毎に発光特性のばらつきがあるため、同じ電流を印加しても輝度や明るさがＬＥＤ毎に若干異なる。よって、複数のＬＥＤを配列したＬＥＤディスプレイとすると、発光の仕方にムラが見られることがある。これを防止するために、各素子毎に輝度または明るさ、あるいはその両方につき補正を行う必要がある。各素子用の補正データは一般にＲＯＭ（Read Only Memory:読み出し専用メモリ）などの不揮発性メモリに記憶される。例えばＬＥＤディスプレイに画像を表示させる際、補正データがＲＯＭから読み込まれ、補正された情報に基づいて画像表示が行われる。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＲＯＭはデータの読み出し速度が遅いため、高速駆動には不向きであるという問題があった。ＬＥＤディスプレイを利用する場合は、表示の際のちらつきを低減するために、一般に画像のリフレッシュレートは、ビデオ垂直同期に対し、４倍速や８倍速、１６倍速などの倍速周期で行われる。例えば１６倍速表示の場合は、通常のビデオ周期である６０Ｈｚの１６倍の周期で表示が切り替わる。１６倍速表示では、１画面のデータを６０Ｈｚにおいて１６回繰り返して表示している。このような高速で表示させるためには、コモンソースラインの切り替え速度を高速にしなければならない。これに応じて、輝度補正データ等各種補正データの読み出し速度も高速化することが要求される。このため、高速なＲＯＭを使用する必要があり、例えば読み出し速度が１０ＭＨｚのＲＯＭを使用していた。しかしながら、高速なＲＯＭは高価になり、回路の製造コストが高騰するという問題があった。またＲＯＭ自体の高速化にも技術的な限界があった。
【０００７】
本発明は、このような問題点を解決するために開発されたものである。本発明の主な目的は、高速なデータ読み出しが可能な制御回路を安価に提供することにある。
【０００８】
【課題を解決するための手段】
本発明は画像表示装置の制御回路および制御方法に関するものである。本発明の請求項１に記載される画像表示装置の制御回路は、複数の発光素子を配列してなる表示部と、前記表示部の発光素子を駆動する駆動制御部を備え、外部データソースからの画像データに基づいて前記表示部にて画像を表示させる。この画像表示装置の制御回路は、前記発光素子の発光を補正するための補正データを分割して蓄積する複数の第１のメモリと、前記複数の第１のメモリの後段に接続され、第１のメモリよりも高速な書き込みおよび読み出しが可能な複数の第２のメモリと、前記複数の第２のメモリの後段に、前記複数の第２のメモリが各々並列に接続されたセレクタとを備えている。前記複数の第１のメモリより前記補正データを読み出して前記複数の第２のメモリに書き込み、前記複数の第２のメモリは、前記セレクタにより時分割に切り替えられて前記駆動制御部と接続され、前記第２のメモリに蓄積された前記補正データを前記駆動制御部に転送し、前記駆動制御部で前記補正データに基づいて前記発光素子の補正を行って前記表示部に画像を表示させる。
【０００９】
また、本発明の請求項２に記載される画像表示装置の制御回路は、前記請求項１に記載される特徴に加えて、前記第１のメモリが不揮発性メモリであることを特徴とする。
【００１０】
不揮発性メモリとしては、ＲＯＭなどが使用される。また複数のＲＯＭを設けて並列に処理可能とすることで、高速化を図ることもできる。
【００１１】
さらに、本発明の請求項３に記載される画像表示装置の制御回路は、前記請求項１又は２に記載される特徴に加えて、前記第２のメモリが揮発性メモリであることを特徴とする。
【００１２】
揮発性メモリとしては、ＲＡＭ（Randam Access Memory）などが使用される。例えば複数のＲＡＭを並列に設け、切替器で切り替えて使用することができる。
【００１３】
さらにまた、本発明の請求項４に記載される画像表示装置の制御回路は、前記請求項３に記載される特徴に加えて、前記第２のメモリが、デュアルポートＲＡＭであることを特徴とする。
【００１４】
さらにまた、本発明の請求項５に記載される画像表示装置の制御回路は、前記請求項１から４のいずれか一に記載される特徴に加えて、前記第２のメモリの記憶容量が、表示部で表示される１フレームの画像データ容量よりも少ないことを特徴とする。
【００１５】
さらにまた、本発明の請求項６に記載される画像表示装置の制御回路は、前記請求項１から５のいずれか一に記載される特徴に加えて、前記補正データが、前記表示部を構成する個々の発光素子に関するドット補正データと、色調補正データを含むことを特徴とする。
【００１６】
一方、本発明の請求項７に記載される画像表示装置の制御方法は、外部データソースからの画像データに基づいて表示部に画像を表示させる方法である。この方法では、表示部には複数の発光素子がドットマトリックス状に配列されており、前記発光素子は複数のコモンソースライン上に電気的に接続されており、駆動制御部が各コモンソースラインに接続される発光素子に対し画像データに基づいて所定の電流を印加し、各コモンソースラインを順次切り替えながらすべてのコモンソースラインを走査して発光素子を点灯するダイナミック駆動方式が採用される。さらに画像表示装置の制御方法は、前記発光素子の各々について発光を補正するための補正データを分割して蓄積する複数の第１のメモリ第１のメモリから前記補正データを読み出して、前記第１のメモリよりも高速な書き込みおよび読み出しが可能な複数の第２のメモリに書き込む工程と、前記複数の第２のメモリの後段に、各第２のメモリが並列に接続されたセレクタで時分割に切り替えられて、前記第２のメモリに蓄積された前記補正データを、前記駆動制御部が読み込む工程と、前記駆動制御部で前記補正データに基づいて発光素子の補正を行い、前記画像データに基づいて前記表示部に画像を表示させる工程とを有する。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。ただし、以下に示す実施の形態は、本発明の技術思想を具体化するための画像表示装置の制御回路および制御方法を例示するものであって、本発明は画像表示装置の制御回路および制御方法を以下のものに特定しない。
【００１８】
なお、特許請求の範囲に示される部材を、実施の形態の部材に特定するものでは決してない。また各図面が示す部材の大きさや位置関係などは、説明を明確にするため誇張していることがある。さらに、本発明を構成する各要素は、複数の要素を同一の部材で構成して一の部材で複数の要素を兼用する態様としてもよい。
【００１９】
以下、本発明では、発光素子としてＬＥＤを使用したＬＥＤディスプレイの制御回路および制御方法について説明する。ただ、本発明で述べる画像表示装置はＬＥＤディスプレイに限定されるものでなく、例えばＬＣＤ、ＴＦＴ、有機ＥＬディスプレイなど、現在利用可能なおよび将来開発される画像表示表示に対して利用可能である。
【００２０】
図２に、本発明の実施例に係る画像表示装置の一例を示す。図に示す画像表示装置は、複数のＬＥＤを画素毎にマトリックス状に配列したＬＥＤディスプレイユニット１と、ＬＥＤディスプレイユニット１のＬＥＤを駆動する駆動部５０と、駆動部５０に各種制御データを送信する駆動制御部５１を備える。駆動部５０は、垂直駆動部５０Ａと、水平駆動部５０Ｂよりなる。垂直駆動部５０Ａはコモンドライバ１７であり、水平駆動部５０ＢはＬＥＤドライバ５０ｂである。
【００２１】
図２の画像表示装置では、駆動制御部５１から駆動部５０へ画像データ、輝度補正データ、色度補正データなどを送信する。この画像表示装置では直接にダイナミック駆動を行っている。駆動制御部５１は垂直駆動部５０Ａであるコモンドライバ１７を制御し、コモンドライバ１７が表示部１０であるＬＥＤドットマトリックス上の各コモンソースラインＣｏｍ１〜ＣｏｍＮに接続されたＬＥＤへの電源供給切替を行っている。水平駆動部５０ＢであるＬＥＤドライバ５０ｂは複数段が接続されており、コモンドライバ１７によって選択された行に接続されたＬＥＤに電流を供給する。
【００２２】
図２では一の駆動制御回路に一のＬＥＤディスプレイユニットのみを接続した例を図示している。ただ実際には、複数のＬＥＤディスプレイユニットを連結して、より大きなＬＥＤディスプレイを構成し、ＬＥＤディスプレイユニットの集合体を表示部としてあたかも一のＬＥＤディスプレイユニットのように使用する。このため、駆動制御部には一以上のＬＥＤユニットが接続されて、これらを制御する。例えば、図３に示すように、縦３行×横４列の行列状に接続された一の表示部１０に対して、一の駆動制御部５１がこれらを駆動する。図３の例では、ＬＥＤディスプレイユニット１がＳ字状に端部で折り返して接続されているが、ＬＥＤディスプレイユニットの接続形態はこれに限られない。例えば、同様に３×４の行列状に配列して、各行の終端から次行へのＬＥＤユニット間の接続を開始列に復帰するようＺ字状に接続することもできる。あるいは、一列または一行というように、一方向に連なるように接続することもできる。
【００２３】
ＬＥＤディスプレイの表示に必要なデータとしては、表示される画像データ以外に、補正データがある。補正データには、輝度を補正するドット補正データ、色を補正する色調補正データがある。これらの補正データは、不揮発性メモリであるＲＯＭに蓄積される。各表示部を構成するＬＥＤディスプレイユニットに設けられたＬＥＤ素子は、素子毎にばらつきがあり、そのまま発光させたのでは発光ムラが生じることがある。そこで、素子間のばらつきを補正するためのデータを予め測定しておき、これを各ＬＥＤディスプレイユニット毎に設けたＲＯＭに保持しておく。したがって、ＬＥＤディスプレイユニットに配設されるＬＥＤの補正データが、そのユニットに設けられたＲＯＭに記憶される。そして各コモンソースラインの画像データを表示させる際に、ＲＯＭから該当するＬＥＤに関する補正データが読み込まれる。ドライバ回路に補正データが転送されて補正された輝度、色調でＬＥＤが発光し、画像表示が行われる。このように各コモンソースライン毎に該当する補正データが順次読み込まれて、補正データにより輝度、色調が補正された画像が表示される。
【００２４】
補正データを読み込む際は、発光させる前段階で高速に読み出さなければならない。ダイナミック駆動でＬＥＤを点灯する場合、コモンソースラインを切り替えて表示させるが、フレーム周期が決まっているため、この期間内で各ライン毎に該当する補正データを表示前に読み出す必要がある。補正データは画像データと同期させて読み出されるため、ドライバ回路に画像データを転送するスピードが速いほど、ＲＯＭからの読み出しも速くする必要がある。このように、倍速表示などによりコモンソースラインの切り替えが速くなると、これに応じて補正データも短い時間内に読み出さなければならなず、補正データを蓄積するＲＯＭの読み出し速度を高速化する必要がある。このため、ＲＯＭのデータ読み出しをローコストで高速でかつコントロール可能な回路が望まれる。
【００２５】
駆動制御部は、外部から画像データを受け取り、これを各ＬＥＤユニットに転送する。一方で、メモリからＬＥＤの補正データを読み込んで、輝度補正、色調補正を行う。駆動制御部がメモリから補正データを読み込むための回路構成例を図４に示す。この図に示す回路は、第１のメモリであるＲＯＭと、第２のメモリであるＲＡＭを備える。ＲＯＭは図７に示すように、ＳＥ^２ＰＲＯＭである２つのＲＯＭ＃１、ＲＯＭ＃２でＲＯＭ部１８を構成する。ＲＡＭは、複数のＲＡＭが並列に接続されたＲＡＭ部１９に設けられる。ＲＯＭ部１８とＲＡＭ部１９の間は、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１５を含む伝送制御部２０を介して接続されている。ＲＯＭ部１８と伝送制御部２０、および伝送制御部２０とＲＡＭ部１９の間はシリアルで接続されている。ＲＯＭ部１８と伝送制御部２０の詳細を図７に示す。ＲＡＭ部１９は、シリアルで受けたデータをパラレルに変換して、ドライバ回路に対しデータをパラレルで転送する。
【００２６】
図４に示す回路は、ＲＯＭ部１８に記録された補正データを、伝送制御部２０であるブロックＡのＤＭＡＣ１５によって、ブロックＢのＲＡＭ部１９に展開し、ブロックＢから読み出すように構成している。一方で画像表示装置にて表示させる画像などの表示データは、通信インターフェース（ＳＦＣＩ）に接続された外部コントローラから通信によって受信する。受信された表示データはデコーダ（ＤＥＣ）を介してブロックＤの表示用ＲＡＭ＿Ａ、ＲＡＭ＿Ｂに送られる。ブロックＤで表示用のＲＡＭを２つ備えることによって、２画面分のデータを蓄えることができ、一方のＲＡＭで表示データを書き込む間、他方のＲＡＭから作製された表示データを読み込む。書き込み用ＳＥＬと読み出し用ＳＥＬとによって表示用ＲＡＭ＿Ａ、ＲＡＭ＿Ｂが切り替えられ、これら２つのＲＡＭによって表示データの書き込みと読み出しを同時に行うことができ、高速な動作が可能となる。このようにして読み出された表示データはグラフィックデータ（ＧＤ）としてブロックＥに送られ、マルチプレクサ（ＭＵＸ）にてブロックＢの補正データと合成される。ブロックＥではＬＥＤドライバ５０ｂに送信する通信パケットを生成する。一方、ブロックＦではＬＥＤドライバ５０ｂからのデータを受信する。このデータには、例えばＬＥＤの障害情報などが含まれる。ブロックＦにて抽出された障害情報などのデータは、ブロックＧに送られる。ブロックＧは、ＳＦＣＩとブロックＥ、およびブロックＦとＳＦＣＩとの間で通信するためのデータを保持するためのＲＡＭとして、ＲＡＭ＿Ｃ、ＲＡＭ＿Ｄをそれぞれ備える。障害情報などのデータはＲＡＭ＿Ｄに書き込まれ、ＳＦＩＣで読み出して外部コントローラにレスポンスとして読み出される。一方でブロックＣは、温度センサから温度情報をブロックＨを介して蓄積する。またタイミングジェネレータ（ＴＧ）はブロックＣなどの情報に基づいて制御信号を生成し、コモンドライバに送信する。
【００２７】
図４に示す回路は、回路構成を比較的に簡単にできるというメリットがある。ＲＯＭ＃１のデータを読み込むＲＡＭ＃１と、ＲＯＭ＃２のデータを読み込むＲＡＭ＃２では、データの信号線は図６に示すようにＤＡＴＡ＿Ａ、ＤＡＴＡ＿Ｂと別々に設ける必要があるものの、各ＲＡＭはＲＯＭ＃１、＃２のデータを同じタイミングで読み出しているため、タイミング信号など制御信号の線を共有することができる。また同じ回路で読み出し（Ｒ）、書き込み（Ｗ）を制御可能というメリットもある。
【００２８】
この実施例の構成では、ドライバ回路が直接ＲＯＭから補正データを読み出すことはせず、ＲＯＭから一旦ＲＡＭに蓄積されたデータを読み出す。ＲＡＭは一般にＲＯＭよりも高速に読み書きができる。よって本発明は、一旦ＲＯＭのデータをより高速なＲＡＭに書き出し、ＲＡＭに書き出されたデータに対してドライバ回路がアクセスするようにして、ＲＯＭへのアクセスが低速になる問題を回避している。この様子を、図５に基づいてさらに詳しく説明する。
【００２９】
図５は、デューティ比１／２で１６倍速にて駆動した場合のＲＯＭとＲＡＭのアクセスの状態を示すタイミングチャートである。６０Ｈｚのビデオ周期では、一枚の画像データに割り当てられる時間、すなわち垂直同期信号（ＶＳＹＮＣ）の間隔は１÷６０＝約１６．７ｍｓとなる。１６倍速動作の場合、さらにこれを１６のフレームに分割して、各フレーム毎に同じ画像データを表示する。よって１フレーム当たりの所要時間は１６．７÷１６＝１０４１．６μｓとなる。各フレームにおいて、該当する画像データを表示すると共に、次のフレームで表示すべきデータの読み出しが行われる。例えばフレーム１では、フレーム２で表示されるデータの読み出しが行われる。
【００３０】
フレーム１の区間では、図５に示すように、Ｃｏｍ１データフレームおよびＣｏｍ２データフレームの２つの点灯制御データが処理されている。表示を順次行うために、表示されるデータを書き出す一方で、次回に処理されるデータを読み出している。Ｃｏｍ１データフレームは、図２に示すコモンソースラインの１番に相当する。つまり、Ｃｏｍ１データフレームはＬＥＤユニットの１行目に接続されたＬＥＤに関するデータを格納している。Ｃｏｍ１データフレームのパケットには、水平同期信号（ＨＳＹＮＣ：ＨＳ）、コマンドパケット（ＣＰ）、表示データ、ドット補正データ、色調補正データが含まれる。コモンソースラインがＮ行ある場合は、各ライン毎にＮ回繰り返される。
【００３１】
１フレームに割り当てられる時間が１０４１．６μｓであり、これをＣｏｍ１およびＣｏｍ２で均等に分割すると１０４１．６÷２＝５２０．８μｓとなる。この時間内に、該当する補正データをＲＯＭから読み込んで処理しなければならない。図４の例では、２つのＲＯＭ＃１、＃２を使用して読み込み速度を向上させている。予め補正データをこれらのＲＯＭに分割して保存しておくことで、２つのＲＯＭから同時に並行してデータの読み込みを行うことができ、結果的に読み込み処理に要する時間を半減できる。ＲＯＭの数をさらに増やすと、増やした分だけ読み込み速度の向上を図ることができる。
【００３２】
Ｃｏｍ１データフレームの期間内に、それぞれのＲＯＭに記録されたドット補正データと色調補正データをＲＡＭに書き出し、ＲＡＭからドライバ回路へのデータ転送を終了させる。ＲＯＭ＃１にはドット補正データＤ１、色調補正データＳ１が、ＲＯＭ＃２にはドット補正データＤ２、色調補正データＳ２が保持されている。ＨＳ信号を受けて、ＲＯＭ１、ＲＯＭ２からそれぞれ同時に平行してＲＡＭへの書き出しが行われる。この実施例では、それぞれのＲＯＭの読み込み速度は５ＭＨｚである。ドット補正データＤ１の読み込みに３０７．２μｓ、色調補正データＳ１の読み込みに１０２．４μｓ、それぞれ要したとする。
【００３３】
次に、ＲＯＭからＲＡＭに読み込まれたデータがドライバ回路に転送される。それぞれのＲＡＭの読み出し速度は２．５ＭＨｚである。ＲＡＭはドライバ回路に対し８ビットのパラレルで出力されるため、実速度は２．５ＭＨｚの８倍となり、２０ＭＨｚ相当で行われる。ＲＯＭ＃１からＲＡＭ＃１に読み込まれたドット補正データＤ１が、ドライバ回路に転送される様子は、図５のタイミングチャートで示される。ＲＡＭに、読み込みながら書き出しができるデュアルポートＲＡＭを使用することによって、図に示すようにＲＡＭ＃１はドット補正データＤ１の読み込みが完了していない段階からドライバ回路へのデータ転送を開始することができる。なお、この実施例においてシングルポートＲＡＭを使用してもよい。
【００３４】
図４に示すように、ＲＡＭ＃１、＃２の出力側はセレクタ（ＳＥＬ）１６を介して並列に接続されている。ＲＡＭの後段に接続されるセレクタ１６により、いずれかのＲＡＭの出力に切り替えられる。この構成により、２つのＲＡＭはセレクタ１６で時分割に切り替えられてドライバ回路と接続され補正データを転送する。図５の例では、まずＲＡＭ＃１がドライバ回路と接続されてドット補正データＤ１が書き込まれた後、ＲＡＭ＃２に切り替えられてドット補正２のデータがドライバ回路に書き込まれる。その後、再びＲＡＭ＃１に接続されて色調補正データＳ１が書き込まれ、同様にしてＲＡＭ＃２に切り替えて色調補正データＳ２が書き込まれる。
【００３５】
図５から明らかなように、ＲＯＭからＲＡＭへのドット補正データおよび色調補正データの取り込みに要する時間と、ＲＡＭからドライバ回路へのこれらの転送に要する時間を比較すると、明らかにドライバ回路への転送時間は短縮されている。従来のように、ＲＯＭのデータを直接ドライバ回路に転送すると、所要時間は倍になる。実施例では、ＲＯＭを複数設けて並列にデータをＲＡＭに取り込むことにより、ＲＯＭのデータ読み込み時間を半減させた。さらに、ＲＡＭを８ビットパラレルでドライバ回路と接続することで、実効速度で２０ＭＨｚとＲＯＭの読み込み速度の４倍の高速化を実現している。この結果、データの転送に要する時間は１／４となるので、各ＲＡＭにおけるドット補正データの転送は３０７．２μｓ÷４＝７６．８μｓ、色調補正データの転送は１０２．４μｓ÷４＝２５．６μｓとなる。ＲＡＭをセレクタ１６で切り替えて時分割にドライバ回路に転送したとしても、ドット補正データの転送に要する合計時間は７６．８μｓ＋７６．８μｓ＝１５３．６μｓ、色調補正データの転送に要する合計時間は２５．６μｓ＋２５．６μｓ＝５１．２μｓとなって、ＲＯＭの読み込み時間の半分となっている。
【００３６】
このように本発明では、比較的安価なそれほど高速でないメモリ素子を使用しても、十分なデータ転送速度が得られるような構成を実現している。もちろん、より高速なＲＯＭやＲＡＭを使用すればさらに高速化することができる。従来はＲＡＭを使用せず、ドライバ回路がＲＯＭから直接データを読み出す構成が採用されていた。そして高速なＲＯＭを使用することで高速化を図っていたが、高速なＲＯＭは高価であるという欠点があった。またＲＯＭの高速化自体に限界があり、一般には最も速いＲＯＭでも読み込み速度が１０ＭＨｚあたりとなり、倍速表示か４倍速表示が限界となっていた。
【００３７】
本発明では、ＲＯＭを高速化するよりも、一旦別のメモリに読み込んで、ここからデータを転送する構成とした。この構成により、読み出すデータ量は同じでも所要時間を短縮することができる。ＲＡＭが複数のポート（この実施例では２ポート）を有する場合は、時分割で別々にデータを読み出せば済む。この動作をコモンドライバの各ライン毎に繰り返すことで、読み出しの高速化が実現される。
【００３８】
またこの構成によれば、ＲＡＭはコモンソースラインに相当するデータを保持できる容量を持てばよいことになる。実施例のように次画面のデータを準備する場合でも、２つ分で足りる。言い換えると、１ラインのデータを２つ分保持できる容量のＲＡＭで十分であって、全ラインに相当する表示画面１面分のデータを保持する容量は必要ない。１面分のデータを保持できるＲＡＭを用意しようとすれば、大容量のメモリが必要となって高価になる欠点があった。例えば１面分のデータをメモリに保持させようとすれば、ＬＥＤユニット１面が１６ドット×１６ドットの場合、１６×１６＝２５６ドットとなり、ＲＧＢ３色分で３倍、輝度はその２倍のデータ量が必要となる。これに対し本発明では１ライン１６ドット分のデータで足り、結果としてメモリ容量を抑え、安価なメモリを使用することで回路のコストを削減することができるメリットを享受できる。このように、本発明の構成によれば、安価に高速化を図ることができる。
【００３９】
この実施例では１６倍速表示を行う場合について説明したが、これ以外の速度で表示可能であることはいうまでもない。一般にビデオレートでは、４倍〜１６倍の表示が行われる。
【００４０】
【発明の効果】
以上、説明したように本発明の画像表示装置の制御回路および制御方法によれば、比較的安価な低速なメモリ素子を使用して、高速な倍速表示に対応できる補正データの高速な読み込み、転送が可能であるという優れた効果を奏し得る。
【図面の簡単な説明】
【図１】画像表示装置の駆動方式の概略を示す回路図である。
【図２】駆動制御部がＬＥＤユニットを制御する様子を示す概略図である。
【図３】複数のＬＥＤユニットを連結した表示部を駆動制御部が制御する様子を示す概略図である。
【図４】本発明の一実施例に係る画像表示装置の制御回路を示す回路図である。
【図５】図４に示す回路の動作を示すタイミングチャートである。
【図６】図４のＲＡＭ部において各ＲＡＭの信号線を示す回路図である。
【図７】図４の伝送制御部の詳細を示す回路図である。
【符号の説明】
１…ＬＥＤディスプレイユニット
１０…表示部
１１ａ…ＬＥＤ
１２…コモンソースライン
１３…電流ライン
１４ａ…定電流源
１５…ＤＭＡＣ
１６…セレクタ
１７…コモンドライバ
１８…ＲＯＭ部
１９…ＲＡＭ部
２０…伝送制御部
５０…駆動部
５０Ａ…垂直駆動部
５０Ｂ…水平駆動部
５０ｂ…ＬＥＤドライバ
５１…駆動制御部
Ｌ…画素
Ｄ１、Ｄ２…ドット補正データ
Ｓ１、Ｓ２…色調補正データ

Claims

複数の発光素子を配列してなる表示部と、
前記表示部の発光素子を駆動する駆動制御部を備え、
外部データソースからの画像データに基づいて前記表示部にて画像を表示させる画像表示装置の制御回路であって、
前記発光素子の発光を補正するための補正データを分割して蓄積する複数の第１のメモリと、
前記複数の第１のメモリの後段に接続され、第１のメモリよりも高速な書き込みおよび読み出しが可能な複数の第２のメモリと、
前記複数の第２のメモリの後段に、前記複数の第２のメモリが各々並列に接続されたセレクタと、
を備え、
前記複数の第１のメモリより前記補正データを読み出して前記複数の第２のメモリに書き込み、前記複数の第２のメモリは、前記セレクタにより時分割に切り替えられて前記駆動制御部と接続され、前記第２のメモリに蓄積された前記補正データを前記駆動制御部に転送し、前記駆動制御部で前記補正データに基づいて前記発光素子の補正を行って前記表示部に画像を表示させる画像表示装置の制御回路。
前記第１のメモリが不揮発性メモリであることを特徴とする請求項１記載の画像表示装置の制御回路。
前記第２のメモリが揮発性メモリであることを特徴とする請求項１又は２記載の画像表示装置の制御回路。
前記第２のメモリが、デュアルポートＲＡＭであることを特徴とする請求項３記載の画像表示装置の制御回路。
前記第２のメモリの記憶容量が、表示部で表示される１フレームの画像データ容量よりも少ないことを特徴とする請求項１から４のいずれか一記載の画像表示装置の制御回路。
前記補正データが、前記表示部を構成する個々の発光素子に関するドット補正データと、色調補正データを含むことを特徴とする請求項１から５のいずれか一記載の画像表示装置の制御回路。
外部データソースからの画像データに基づいて表示部に画像を表示させる画像表示の制御方法であって、表示部には複数の発光素子がドットマトリックス状に配列されており、前記発光素子は複数のコモンソースライン上に電気的に接続されており、駆動制御部が各コモンソースラインに接続される発光素子に対し画像データに基づいて所定の電流を印加し、各コモンソースラインを順次切り替えながらすべてのコモンソースラインを走査して発光素子を点灯するダイナミック駆動方式の画像表示装置の制御方法であって、
前記発光素子の各々について発光を補正するための補正データを分割して蓄積する複数の第１のメモリ第１のメモリから前記補正データを読み出して、前記第１のメモリよりも高速な書き込みおよび読み出しが可能な複数の第２のメモリに書き込む工程と、
前記複数の第２のメモリの後段に、各第２のメモリが並列に接続されたセレクタで時分割に切り替えられて、前記第２のメモリに蓄積された前記補正データを、前記駆動制御部が読み込む工程と、
前記駆動制御部で前記補正データに基づいて発光素子の補正を行い、前記画像データに基づいて前記表示部に画像を表示させる工程とを有する画像表示装置の制御方法。