JP4395921B2

JP4395921B2 - Display device and driving method thereof

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Publication number: JP4395921B2
Application number: JP14779999A
Authority: JP
Inventors: 義晴仲島; 哲夫占部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-05-27
Filing date: 1999-05-27
Publication date: 2010-01-13
Anticipated expiration: 2019-05-27
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Description

【０００１】
【発明の属する技術分野】
本発明は、表示装置及びその駆動方法に関し、特にはマトリクス状に配置された複数の画素を水平ライン毎に順次駆動するアクティブマトリクス方式の表示装置及びその駆動方法に関する。
【０００２】
【従来の技術】
図１２には、アクティブマトリクス方式の表示装置の構成図を示す。この表示装置は、表示領域１０１、水平駆動回路１０２及び垂直駆動回路１０３を有している。表示領域１０１は、図中円内の拡大図に示すように、複数行分のゲート線ｇ1 ，ｇ2 ，…と複数列分のコラム線ｃ1 ，ｃ2 ，…とが配線され、これらの各交差部に画素１０４が配置された構成になっている。各画素１０４は、薄膜トランジスタ（thin film transistor）ＴＦＴを備えた液晶素子やエレクトロルミネッセンス（Electroluminescence ）素子からなり、薄膜トランジスタＴＦＴのゲート電極がゲート線ｇ1 ，ｇ2 ，…に接続され、ソース電極がコラム線ｃ1 ，ｃ2 ，…に接続されている。また、水平駆動回路１０２は、クロック（ＨＳＴ，ＨＣＫ）にしたがってｍビットずつ独立した表示データを順次サンプリングし、各コラム線ｃ1 ，ｃ2 ，…毎にラッチするサンプリングラッチ１０２ａと、このラッチされた表示データをラッチパルスに応答して１水平ライン分格納するラインメモリ１０２ｂと、このラインメモリ１０２ｂから１水平ライン分同時に出力された表示データをアナログ信号に変換して各コラム線ｃ1 ，ｃ2 ，…に入力するデジタルアナログ変換器（以下、ＤＡＣと記す）１０２ｃとで構成されている。そして、垂直駆動回路１０３は、クロック（ＶＳＴ，ＶＣＫ）にしたがって、各ゲート線ｇ1 ，ｇ2 ，…に順次選択信号を与える。
【０００３】
このような構成の表示装置によれば、水平駆動回路１０２に入力されたｍビットの表示データは２^m階調のアナログ信号に変換され、１水平ライン分同時に各コラム線ｃ1 ，ｃ2 ，…に入力される。そして、コラム線ｃ1 ，ｃ2 ，…に入力されたアナログ信号は、垂直駆動回路１０３で選択されたゲート線ｇ1 （またはｇ2 ，…）に接続された各画素１０４に、それぞれ書き込まれ、１フレームの間画像データとして保持される。これによって、各画素１０４においては、アナログ信号に対応した２^m階調の画像表示が行われる。
【０００４】
【発明が解決しようとする課題】
ところが、このような構成の表示装置では、表示データの階調数は水平駆動回路１０２の処理ビット数で決定されるため、さらなる多階調表示を実現するには、水平駆動回路１０２の処理ビット数を増加させる必要がある。しかし、水平駆動回路１０２の処理ビット数を増加させた場合、処理ビット数の増加割合を上回る割合で、水平駆動回路１０２の専有面積（特にＤＡＣの専有面積）が増加する。例えば、水平駆動回路１０２の処理ビット数を３ビットから６ビットに増加させると、ＤＡＣ１０２ｃの専有面積は２^6-3＝８倍に増加する。したがって、装置コストが増加すると共に、表示領域１０１と同一の基板上に水平駆動回路１０２や垂直駆動回路１０３等の周辺回路を搭載した場合、これらの周辺回路が形成される額縁が増大する。
【０００５】
そこで本発明は、装置コストの増加及び周辺回路の専有面積の増大を抑えながらも多階調化を図ることが可能な表示装置及びその駆動方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
このような目的を達成するための本発明の表示装置は、１画素につきｎ×ｍビット（ｎ，ｍは共に２以上の整数）の表示データを供給するデータソース、このデータソースから入力された表示データをｍビット単位で２^m階調のアナログ信号に変換するデジタルアナログ変換器を有する水平駆動手段、表示面積の割合が２^(n-1)*m：２^(n-2)*m：…：２^(n-n)*mのｎ個の表示素子からなる画素を有する表示領域、デジタルアナログ変換器から出力されたアナログ信号をｎ個を単位としてｎ個の表示素子にそれぞれ割り当てて書き込むための選択信号を出力する垂直駆動手段を備えたことを特徴としている。
【０００７】
このような構成の表示装置では、データソースから供給されたｎ×ｍビットの表示データは、デジタルアナログ変換器によってｍビット単位で２^m階調のアナログ信号に変換される。そして、変換された各アナログ信号は、垂直駆動手段によってｎ個の表示素子にそれぞれ割り当てて書き込まれる。このため、ｎ個の表示素子で構成された１画素には、ｎ×ｍビット相当のアナログ信号が表示されることになる。ここで、各アナログ信号が書き込まれるｎ個の表示素子は、表示面積の割合が２^(n-1)*m：２^(n-2)*m：…：２^(n-n)*mになっている。そこで、ｎ×ｍビットの表示データをｍビットづつｎ分割してアナログ信号に変換し、ｍビット相当のアナログ信号を上位側から順に表示面積の大きい表示素子に割り当てて表示させることで、ｎ個の表示素子で構成された１画素には、画素の表示特性に合わせて重み付けされた２^n*m階調の表示が行われることになる。
【０００８】
また、本発明の表示装置の駆動方法は、ｍビット単位の表示データを２^m階調のアナログ信号に変換するデジタルアナログ変換器と、ｎ個（ｎは２以上の整数）の表示素子からなる画素とを備え、これらの各表示素子の表示面積の割合が２^(n-1)*m：２^(n-2)*m：…：２^(n-n)*mである表示装置の駆動方法であり、以下のように行うことを特徴としている。先ず、ｎ×ｍビットの表示データをｎ分割してｍビット単位とし、ｎ分割された各表示データをデジタルアナログ変換器によって２^m階調のアナログ信号にそれぞれ変換する。次いで、画素を構成するｎ個の表示素子に対して、これらのアナログ信号のうちの上位側から順に表示面積の大きい表示素子に割り当てて表示させる。
【０００９】
このような駆動方法では、ｎ分割された各ｍビット単位の表示データは、２^m階調のアナログ信号に変換され、画素を構成するｎ個の表示素子にそれぞれ割り当てて表示される。このため、１つの画素には、ｎ×ｍビット相当のアナログ信号が表示されることになる。ここで、ｎ個の表示素子は、表示面積の割合が２^(n-1)*m：２^(n-2)*m：…：２^(n-n)*mになっており、各アナログ信号は、上位側から順に表示面積の大きい表示素子に割り当てて表示されるため、ｎ個の表示素子で構成された１つの画素には、画素の表示特性に合わせて重み付けされた２^n*m階調の表示が行われることになる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１（１）は、本発明の第１実施形態に係るアクティブマトリクス方式の表示装置の一例を示す構成図である。また、図１（２）は、図１（１）の要部拡大図である。
【００１１】
図に示すように、この表示装置は、データソース１０、表示領域１１、水平駆動回路１２及び垂直駆動回路１３で構成され、表示領域１１にはマトリクス状に画素１４が配列されている。たただしここでは、説明を簡単にするために、４行×４列分の画素１４がマトリクス状に配列されている場合を例示している。
【００１２】
データソース１０は、画像の元データとして、ｎ×ｍビットで構成された各画素１４毎の表示データを水平駆動回路１２に供給する。ここでは特に、データソース１０は、ｎ×ｍビットの表示データを、ｍビット単位にｎ分割し、所定の順序に並べ替えて水平駆動回路１２に供給する。そして、このような表示データの分割及び並べ替えを行うための処理回路（図示省略）を備えていることとする。
【００１３】
例えば、ｎ＝２の場合、２×ｍビットの各表示データを、上位側ｍビット分の上位データＨと、下位側ｍビット分の下位データＬとに分割する。そして、まず、１ライン目の１水平ライン分の上位データＨ1 を画素１４の水平方向の配列順に並べ、次に、同一の１水平ライン分の下位データＬ1 を画素１４の水平方向の配列順に並べる。以下、水平ライン順に、上位データＨ2 、下位データＬ2 、上位データＨ3 、下位データＨ3 、…の順に表示データを並べ替えて水平駆動回路１２に供給する。
【００１４】
また、表示領域１１は、複数列（例えば４列）分のコラム線ｃ1 ，ｃ2 ，…とこれらと交差させた複数行（例えば４行）分の第１ゲート線ｇ1-1 ，ｇ2-1 ，ｇ3-1 ，ｇ4-1 との各交差部に画素１４を配置してなる。この表示領域１１内には、各第１ゲート線ｇ1-1 ，ｇ2-1 ，…と並行に、第２〜第ｎゲート線が順次配線されている。例えば、ｎ＝２の場合、表示領域１４には、水平駆動回路１２側から順に、第１行目の第１ゲート線ｇ1-1 、第２ゲート線ｇ1-2 、第２行目の第１ゲート線ｇ2-1 、第２ゲート線ｇ2-2 、…の順で配線される。
【００１５】
各画素１４は、ｎ個の表示素子１４ａ-1，１４ａ-2，…，１４ａ-n（ここでは説明を簡単にするために、ｎ＝２の場合を例示している）で構成されている。これらのｎ（＝２）個の表示素子１４ａ-1，１４ａ-2においては、各表示部ｂの表示面積の割合が２^(n-1)*m：２^(n-2)*m：…：２^(n-n)*mになっている。すなわち、ｎ＝２の場合には、これらの表示素子１４ａ-1、１４ａ-2の表示面積は、表示素子１４ａ-1：表示素子１４ａ-2＝２^m：２⁰になっている。ただし、各画素１４を構成する表示素子数は、表示データの分割数ｎと等しいこととする。
【００１６】
これらの表示素子１４ａ-1，１４ａ-2は、薄膜トランジスタ（thin film transistor）ＴＦＴと表示部ｂとを備えた液晶素子やエレクトロルミネッセンス（Electroluminescence ）素子からなる。ただし、図面においては、説明を簡単にするためにＴＦＴと表示部ｂのみを示した。そして、表示面積の大きな表示素子１４ａ-1の薄膜トランジスタＴＦＴのゲート電極が第１ゲート線ｇ1-1 （ｇ2-1 ，…）に接続され、表示面積の小さな表示素子１４-2の薄膜トランジスタＴＦＴのゲート電極が第２ゲート線ｇ1-2 （ｇ2-2 ，…）に接続され、各画素１４における表示素子１４ａ-1，１４ａ-2のソース電極は、同一のコラム線ｃ1 （ｃ2 ，…）に接続されている。
【００１７】
また、水平駆動回路１２は、サンプリングラッチ１２ａと、ラインメモリ１２ｂと、デジタルアナログ変換器（以下、ＤＡＣと記す）１２ｃとで構成されている。サンプリングラッチ１２ａは、ｍビット×水平画素数分のラッチ部を有し、データソース１０から供給されたｍビット単位の表示データを、スタートパルス（以下ＨＳＴと記す）が与えられることによって水平クロック（以下ＨＣＫと記す）に同期して１水平ライン分順次サンプリングし、各コラム線ｃ1 ，ｃ2 ，…毎にラッチする。ラインメモリ１２ｂは、サンプリングラッチ１２ａにラッチされたｍビット単位の表示データを、ラッチパルスに応答させて１水平ライン分格納する。また、ＤＡＣ１２ｃは、各コラム線ｃ1 ，ｃ2 ，…毎に設けられ、ラインメモリ１２ｂから１水平ライン分同時に入力された表示データをｍビット単位で２^m階調のアナログ信号に変換して各コラム線ｃ1 ，ｃ2 ，…に入力する。また、このＤＡＣ１２ｃの入出力特性は、２個の表示素子１４ａ-1，１４ａ-2の非線形特性を補正する様な特性を備えており、このＤＡＣ１２ｃからは、表示素子１４ａ-1，１４ａ-2の非線形特性を補正するようなアナログ信号が出力されることとする。以上のように、水平駆動回路１２は、ＤＡＣ１２ｃを各水平画素あたり１個有し、各ＤＡＣ１２ｃから出力される補正されたアナログ信号を、１本のコラム線コラム線ｃ1 （ｃ2 ，…）を通してｎ回にわたって時系列に前記各画素に供給するのである。
【００１８】
図２は、垂直駆動回路１３の構成例を示す回路図である。この図に示すように、垂直駆動回路１３は、互いに直列に接続された複数のＤ型フリップフロップ回路（以下、Ｄ−ＦＦと記す）１３ａからなり、クロック入力端子（ｃｋ）にクロックライン１３ｂが接続され、イネーブル端子（ｅｎｂ）にイネーブルライン１３ｃが接続されている。そして、１段目のＤ−ＦＦ１３ａに垂直スタートパルスＶＳＴが与えられると、クロックライン１３ｂから与えられた垂直クロックＶＣＫに同期して、各Ｄ−ＦＦ１３ａが順次シフト動作を行う。このため、各ゲート線には、第１行目の第１ゲート線ｇ1-1 、第２ゲート線ｇ1-2 、第２行目の第１ゲート線ｇ2-1 、第２ゲート線ｇ2-2 、…の順で、バッファ１３ｄを介して各Ｄ−ＦＦ１３ａのＱ出力が選択信号として順次与えられる。以上の動作は、Ｄ−ＦＦ１３ａのイネーブル端子（ｅｎｂ）にイネーブルライン１３ｃからイネーブル信号が供給されている場合にのみ行われる。
【００１９】
次に、上記構成の表示装置の動作を、図３のタイミングチャートを用いて説明する。
【００２０】
先ず、データソース１０からは、ｎ×ｍビットの表示データをｎ（＝２）分割したｍビット単位の表示データが、１水平ライン毎に、上位データＨ1 、下位データＬ1 、上位データＨ2 、下位データＬ2 、…の順に水平駆動回路１２に供給される。データソース１０から供給されたｍビット単位の表示データは、ランプリングラッチ１２ａにおいて、クロック（ＨＳＴ，ＨＣＫ）にしたがって順次サンプリングされ、各コラム線ｃ1 ，ｃ2 ，…毎にラッチされる。ラッチされた表示データは、ラインメモリ１２ｂに１水平ライン分格納される。格納された表示データは、ラインメモリ１２ｂからＤＡＣ１２ｃに１水平ライン分同時に入力され、２^m階調のアナログ信号に変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。すなわち、ＤＡＣ１２ｃにおいては、表示データが、水平ライン順にｍビット単位で上位データＨ1 、下位データＬ1 、上位データＨ2 、下位データＬ2 、…の順にアナログ信号に変換され、各コラム線ｃ1 ，ｃ2 ，…に順次入力されるのである。
【００２１】
一方、垂直駆動回路１３からは、第１行目の第１ゲート線ｇ1-1 、第２ゲート線ｇ1-2 、第２行目の第１ゲート線ｇ2-1 、第２ゲート線ｇ2-2 、…の順で選択信号が与えられる。このため、第１行目の第１ゲート線ｇ1-1 及び各コラム線ｃ1 ，ｃ2 ，…に接続された各表示素子１４ａ-1に上位データＨ1 が書き込まれ、次に、第１行目の第２ゲート線ｇ1-2 及び各コラム線ｃ1 ，ｃ2 ，…に接続された各表示素子１４ａ-2に、下位データＬ1 が書き込まれる。
【００２２】
以下、同様にして、順次、第２行目の第１ゲート線ｇ2-1 に接続された表示素子１４ａ-1に上位データＨ2 が書き込まれ、第２行目の第２ゲート線ｇ2-2 に接続された表示素子１４ａ-2に上位データＬ2 が書き込まれていく。そして、各画素の表示素子１４ａ-1，１４ａ-2には、それぞれ上位データＨ1 ，Ｈ2 ，…または下位データＬ1 ，Ｌ2 ，…が割り当てて書き込まれる。
【００２３】
以上のようにして、ｎ＝２個の表示素子１４ａ-1，１４ａ-2で構成された１つの画素１４に、ｎ×ｍビット相当のアナログ信号が表示されることになる。この際、上位データＨ1 ，Ｈ2 ，…は、表示面積が大きな表示素子１４ａ-1に割り当てて書き込まれ、下位データＬ1 ，Ｌ2 ，…は、表示面積が小さな表示素子１４ａ-2に割り当てて書き込まれることになる。
【００２４】
ここで、各アナログ信号が書き込まれるｎ個の表示素子１４ａ-1，１４ａ-2，…，１４ａ-nは、表示面積の割合が２^(n-1)*m：２^(n-2)*m：…：２^(n-n)*mになっている。このため、ｎ個の表示素子で構成された１つの画素１４には、画素１４の表示特性に合わせて重み付けされた２^n*m階調の表示を行うことが可能になる。
【００２５】
例えば、表示素子１４ａ-1，１４ａ-2，…，１４ａ-nが液晶素子である場合、画素１４を構成する各表示素子１４ａ-1，１４ａ-2，…，１４ａ-nの輝度を、Ｙ1 ，Ｙ2 ，…，Ｙn とすると、画素１４の輝度Ｙは下記式（１）で表される。
【数１】

【００２６】
また、電圧ｘに対応する単位表示面積当たりの輝度をＦ（ｘ）、各表示素子１４ａ-1，１４ａ-2，…，１４ａ-nに書き込まれる電圧をｘ＝Ｖｉ（ｉ＝１〜ｎ）とすると、式（１）は、表示素子１４ａ-1，１４ａ-2，…，１４ａ-nの表示面積の割合を考慮した下記式（２）のように書き換えられる。ただし、Ｆ（ｘ）は、液晶の電圧−透過率（Ｖ−Ｔ）特性に対応する関数であることとする。
【数２】

【００２７】
ここで、電圧Ｖｉ（ｉ＝１〜ｎ）は、下記式（３）のように、ＤＡＣの入出力特性を示す関数Ｇ（ｘ）で表される。ただし、式中ａは、１または０のデジタルデータであることとする。
【数３】

【００２８】
以下、説明を簡単にするために、ｎ＝２の場合を例にとると、画素の輝度Ｙは、式（２）と式（３）とから下記式（４）のように書き換えられれる。
【数４】

【００２９】
また、図４（１）のグラフに示すように、画素電圧（上位側電圧ＶH 、下位側電圧ＶL ）と輝度（上位側輝度ＹH 、下位側輝度ＹL ）とは、非線形な関係になる。このため、ＤＡＣ１２ｃにおいては、階調表示における全体の出力（輝度：上位側輝度ＹH 、下位側輝度ＹL ）に直線性を持たせるために、図４（２）のグラフに示すように、Ｆ（ｘ）＝α×Ｇ^-1（ｘ）、すなわちＦ（Ｇ（ｘ））＝αｘ（αは定数）とする補正を行う。これによって、式（４）は下記式（５）のように書き換えられる。ただし、αは、光学的な１ＬＳＢ（Least Significant bit ：最下位ビット）に相当する。
【数５】

【００３０】
以上式（５）から、水平駆動回路１２のＤＡＣ１２ｃの入出力特性を、液晶のＶ−Ｔ特性の逆関数に設定することで、画素１４の輝度は、ｎ×ｍ＝２×ｍビットの表示データが線形性を有する２^n*m＝２^2*m階調のアナログ信号に変換された場合の輝度と等しくなることが分かる。尚、Ｖ−Ｔ特性の逆関数による補正は、必ずしもＤＡＣ１２ｃにおいて成されなくても良く、供給されるデータ信号そのものに補正が成されていても良い。このような場合には、ＤＡＣ１２ｃの入出力特性は直線で良い。
【００３１】
以上のように、この表示装置においては、ｍビット相当のアナログ信号を出力する水平駆動回路１２を備えながら、ｎ×ｍビット相当の階調表示を行うことができるのである。したがって、水平駆動回路１２の専有面積の拡大を抑えながらも、多階調化を図ることが可能になる。
【００３２】
尚、上記第１実施形態においては、データソース１０において、水平ライン順に上位データＨ1 、下位データＬ1 、上位データＨ2 、下位データＬ2 、…の順に表示データを並べ替える場合を説明した。しかし、データソース１０における表示データの並べ替えは、１画素において表示面積の大きな表示素子から順に上位側の表示データが割り当てられるように、表示領域１１における配線状態と共に適宜変更可能である。このような変更を行った場合であっても、同様の効果を得ることができる。
【００３３】
図５は、第１実施形態の表示装置の他の例を示す要部構成図である。この図に示す表示装置は、各画素１４が３個の表示素子１４ａ-1，１４ａ-2，１４ａ-3からなる構成となっている。
【００３４】
このように、３個の表示素子１４ａ-1，１４ａ-2，１４ａ-3を備えた場合には、各表示素子の表示面積の割合は、２^2*m：２^m：２⁰に設定される。また、各行には、第１ゲート線ｇ１-1（ｇ２-1，ｇ３-1，ｇ４-1）、第２ゲート線ｇ１-2（ｇ２-2，ｇ３-2，ｇ４-2）、及び第３ゲート線ｇ１-3（ｇ２-3，ｇ３-3，ｇ４-3）を上段側から順に配線する。そして、第１ゲート線ｇ１-1（ｇ２-1，ｇ３-1，ｇ４-1）には、最も面積の大きな表示素子１４ａ-1を接続させ、第２ゲート線ｇ１-2（ｇ２-2，ｇ３-2，ｇ４-2）には、次に表示面積の大きな表示素子１４ａ-2を接続させ、第３ゲート線ｇ１-3（ｇ２-3，ｇ３-3，ｇ４-3）には、最も表示面積の小さな表示素子１４ａ-3を接続させる。また、１つの画素を構成する表示素子１４ａ-1，１４ａ-2，１４ａ-3は、同一のコラム線ｃ1 （ｃ2 ，ｃ3 ，ｃ4 ）に接続させる。そして、データソース（図示省略）においては、ｎ×ｍ＝３×ｍビットの表示データをｍビット単位で３分割し、上位側の表示データから順に水平駆動回路に入力されるようにする。
【００３５】
このような構成の表示装置においては、ｍビット相当のアナログ信号を出力する水平駆動回路を備えながら、３×ｍビット相当の階調表示を行うことができ、さらなる多階調化を図ることが可能になる。なお、各画素は、４個以上の表示素子からなる構成であっても良い。
【００３６】
図６は、本発明の第２実施形態に係るアクティブマトリクス方式の表示装置の一例を示す構成図である。この図に示す第２実施形態の表示装置と、第１実施形態の表示装置との異なるところは、データソース１０’の構成及び水平駆動回路１２’の構成にあり、表示領域１１及び垂直駆動回路１３の構成は同様であることとする。
【００３７】
すなわち、第２実施形態の表示装置のデータソース１０’は、画像の元データとして、ｎ×ｍビットで構成された各画素１４毎の表示データを、ｎ×ｍビット単位で水平駆動回路１２’に供給する。
【００３８】
また、水平駆動回路１２’は、第１実施形態と同様にサンプリングラッチ１２ａ’ラインメモリ１２ｂ及びＤＡＣ１２ｃを備えると共に、さらにサンプリングラッチ１２ａ’とラインメモリ１２ｂとの間にセレクタ回路１２ｄを設けている。
【００３９】
サンプリングラッチ１２ａ’は、ｎ×ｍビット×水平画素数分のラッチ部を有し、データソース１０’から供給されたｎ×ｍビットの表示データを、スタートパルス（以下ＨＳＴと記す）が与えられることによって水平クロック（以下ＨＣＫと記す）に同期して１水平ライン分順次ｍビット単位でサンプリングし、各コラム線ｃ1 ，ｃ2 ，…毎にｎ個ずつラッチする。
【００４０】
セレクタ回路１２ｄは、サンプリングラッチ１２ａ’にラッチされたｎ×ｍビット×水平画素数分の表示データを、各水平画素１４毎にｍビット単位で選択してラインメモリ１２ｂに入力する。例えば、ｎ＝２の場合、サンプリングラッチ１２ａにラッチされた１ライン目の１水平ライン分の２×ｍビット×水平画素数（４列）分の各表示データのうち、先ず、上位側ｍビットの上位データＨ1 を各水平画素１４毎に選択してラインメモリ１２ｂに入力し、次に、同一の１水平ライン分の下位側ｍビットの下位データＬ1 を水平画素毎に選択してラインメモリ１２ｂに入力する。以下、１水平ライン毎に、上位データＨ2 、下位データＬ2 、上位データＨ3 、下位データＨ3 、…の順に順次ラインメモリ１２ｂに入力する。
【００４１】
また、ラインメモリ１２ｂ及びＤＡＣ１２ｃは、第１実施形態と同様に構成されている。
【００４２】
次に、上記構成の表示装置の動作を、図３のタイミングチャートを用いて説明する。
【００４３】
先ず、データソース１０’からは、ｎ×ｍビットの表示データが水平駆動回路１２’に供給される。データソース１０’から供給されたｎ×ｍビットの表示データは、クロック（ＨＳＴ，ＨＣＫ）にしたがって水平駆動回路１２’のサンプリングラッチ１２ａ’にｍビット単位で１水平ライン分サンプリングされ、各コラム線ｃ1 ，ｃ2 ，…毎にｎ個ずつラッチされる。ラッチされた表示データは、セレクタ回路１２ｄにおいて、各コラム線ｃ1 ，ｃ2 ，…毎にｍビット単位で上位データＨ、下位データＬの順で選択され、ラインメモリ１２ｂにおいて１水平ライン分ずつ格納される。そして、ラインメモリ１２ｂには、１水平ライン毎に、上位データＨ2 、下位データＬ2 、上位データＨ3 、下位データＨ3 ，…の順に順次表示データが格納される。格納された表示データはＤＡＣ１２ｃに１水平ライン分同時に入力され、２^m階調のアナログ信号に変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。すなわち、上記第１実施形態と同様に、表示データは、水平ライン順にｍビット単位で上位データＨ1 、下位データＬ1 、上位データＨ2 、下位データＬ2 、…の順にアナログ信号に変換され、各コラム線ｃ1 ，ｃ2 ，…に順次入力されるのである。
【００４４】
一方、垂直駆動回路１３は、第１実施形態と同様のタイミングで、第１行目の第１ゲート線ｇ1-1 、第２ゲート線ｇ1-2 、第２列目の第１ゲート線ｇ2-1 、第２ゲート線ｇ2-2 、…の順で、選択信号が与えられる。
【００４５】
このため、上記第１実施形態と同様に、ｎ＝２個の表示素子で構成された１つの画素１４には、ｎ×ｍ＝２×ｍビット相当のアナログ信号が割り当てて表示されることになる。この際、上位データＨ1 ，Ｈ2 ，…は、表示面積が大きな表示素子に割り当てて書き込まれ、下位データＬ1 ，Ｌ2 ，…は、表示面積が小さな表示素子に割り当てて書き込まれる。したがって、上記第１実施形態と同様に、ｎ＝２個の表示素子で構成された１画素に、画素の表示特性に合わせて重み付けされた２^n*m＝２^2*m階調の表示を行うことが可能になる。
【００４６】
以上のように、この表示装置においても、ｍビット相当のアナログ信号を出力する水平駆動回路１２’を備えながら、ｎ×ｍビット相当の階調表示を行うことができるのである。したがって、第１実施形態と同様に、水平駆動回路１２’の専有面積の拡大を抑えながらも、多階調化を図ることが可能になる。
【００４７】
尚、上記第２実施形態においては、セレクタ回路１２ｄにおいて、上位データＨ1 （またはＨ2 ，Ｈ3 ，…）、下位データＬ1 （またはＨ2 ，Ｈ3 ，…）の順に表示データを選択する場合を説明した。しかし、セレクタ回路１２ｄにおける表示データの選択順は、１画素において表示面積の大きな表示素子から順に上位側の表示データが割り当てられるように、表示領域１１における配線状態と共に適宜変更可能である。このような変更を行った場合であっても、同様の効果を得ることができる。
【００４８】
図７は、本発明の第３実施形態に係るアクティブマトリクス方式の表示装置の一例を示す要部構成図である。この図に示す第３実施形態の表示装置と、第１実施形態の表示装置との異なるところは、垂直駆動回路の構成にあり、データソース１０、表示領域１１及び水平駆動回路１２の構成は同様であることとする。
【００４９】
第３実施形態の表示装置では、各画素１４を構成するｎ個の表示素子１４ａ-1，１４ａ-2，…，１４ａ-nに対応させてｎ系統の垂直駆動回路が設けられている。すなわち、各画素１４がｎ＝２個の表示素子１４ａ-1，１４ａ-2で構成されている場合には、第１垂直駆動回路１３-1及び第２垂直駆動回路１３-2の２系統の垂直駆動回路が設けられる。第１垂直駆動回路１３-1及び第２垂直駆動回路１３-2の構成は、第１実施形態の垂直駆動回路と同様である。ただし、第１垂直駆動回路１３-1は第１ゲート線ｇ1-1 ，ｇ2-1 ，…に接続され、第２垂直駆動回路１３-2は第２ゲート線ｇ1-2 ，ｇ2-2 ，…に接続される。
【００５０】
このような第１垂直駆動回路１３-1及び第２垂直駆動回路１３-2は、例えば、先ず前半の１／２フレームの間に、第１垂直駆動回路１３-1によって第１行目から順に第１ゲート線ｇ1-1 ，ｇ2-1 ，…を順次選択した後、次の１／２フレームの間に第２垂直駆動回路１３-2によって第１行目から順に第２ゲート線ｇ1-2 ，ｇ2-2 ，…を順次選択するように駆動される。
【００５１】
また、データソース１０における表示データの並べ替えは、例えば以下のように設定されていることとする。すなわち、ｎ＝２の場合、２×ｍビットの各表示データを、上位側ｍビット分の上位データＨと、下位側ｍビット分の下位データＬとに分割する。そして、まず、１ライン目の１水平ライン分の上位データＨ1 を画素１４の水平方向の配列順に並べ、次に、２ライン目の１水平ライン分の上位データＨ2 を画素１４の水平方向の配列順に並べ、以下上位データＨ3 ，Ｈ4 ，…を順次並べた後、同様にして１水平ライン目から順に１水平ライン分の下位データＬ1 ，Ｌ2 ，…を並べる。そして、並べ変えた順に表示データを水平駆動回路１２に供給する。
【００５２】
次に、この表示装置の動作を、図８のタイミングチャートを用いて説明する。
【００５３】
先ず、データソース１０からは、ｎ×ｍビットの表示データをｎ（＝２）分割したｍビット単位の表示データが、上位データＨ1 ，Ｈ2 ，…、下位データＬ1 ，Ｌ2 ，…の順に水平駆動回路１２に供給される。そして、水平駆動回路１２において第１実施形態と同様の処理を経ることによって、水平駆動回路１２に入力された順にｍビット相当の各表示データが２^m階調の表示データに変換され、各コラム線ｃ1 ，ｃ2 ，…に入力されるのである。
【００５４】
一方、第１垂直駆動回路１３-1及び第２垂直駆動回路１３-2からは、第１行目から順に、第１ゲート線ｇ1-1 ，ｇ２-1，…に選択信号が与えられ、次に、第１行目から順に第２ゲート線ｇ1-2 ，ｇ２-2，…に選択信号が与えられる。このため、先ず上位データＨ1 が、第１行目の第１ゲート線ｇ1-1 及び各コラム線ｃ1 ，ｃ2 ，…に接続された表示素子１４ａ-1に書き込まれ、次に、上位データＨ2 が、第２行目の第１ゲート線ｇ2-1 及び各コラム線ｃ1 ，ｃ2 ，…に接続された表示素子１４ａ-1に書き込まれる。以下同様にして、順次、各画素１４の表示素子１４ａ-1に、上位データＨ3 ，Ｈ4 が割り当てて書き込まれる。そして、１／２フレーム期間の後に、下位データＬ1 が、第１行目の第２ゲート線ｇ1-2 び各コラム線ｃ1 ，ｃ2 ，…に接続された表示素子１４ａ-2に書き込まれ、次に第２行目以降の第２ゲート線ｇ2-2 ，ｇ3-2 ，…に接続された表示素子１４ａ-2に、下位データＬ2 ，Ｌ3 ，Ｌ4 が割り当てて書き込まれる。
【００５５】
以上のようにして、ｎ＝２個の表示素子１４ａ-1，１４ａ-2で構成された１画素においては、第１実施形態及び第２実施形態と同様に、上位データＨ1 ，Ｈ2 ，…が、表示面積が大きな表示素子１４ａ-1に割り当てて書き込まれ、下位データＬ1 ，Ｌ2 が、表示面積が小さな表示素子１４ａ-2に割り当てて書き込まれることになる。したがって、上記第１実施形態及び第２と同様に、ｎ個の表示素子で構成された１画素に、画素の表示特性に合わせて重み付けされた２^n*m＝２^2*m階調の表示を行うことが可能になる。
【００５６】
以上のように、この表示装置においても、ｍビット相当のアナログ信号を出力する水平駆動回路１２を備えながら、ｎ×ｍビット相当の階調表示を行うことができるのである。したがって、第１実施形態及び第２実施形態と同様に、水平駆動回路１２の専有面積の拡大を抑えながらも、多階調化を図ることが可能になる。
【００５７】
尚、上記第３実施形態においては、第１実施形態と同様に、データソース１０による表示データの並べ替え及び表示領域１１における配線状態を適宜変更可能であり、このような変更を行った場合であっても、同様の効果を得ることができる。
【００５８】
また、第３実施形態の表示装置では、ｎ系統の垂直駆動回路によって各表示素子１４ａ-1，１４ａ-2，…，１４ａ-nがそれぞれ個別に選択される。このため、例えば、第１垂直駆動回路１３-1のみを作動させて表示素子１４ａ-1のみに表示データを書き込むようにしても良い。このように作動させた場合には、２^m階調の表示を行うことができる。また、この際、他の表示素子１４ａ-2，…には、一度書き込んだ表示データを保持させておくこともできる。このようにした場合には、２^n*mビット階調の表示が行われる。そして、以上の様に作動させることで、表示装置の駆動の省電力化を図ることができる。
【００５９】
図９は、本発明の第４実施形態に係るアクティブマトリクス方式の表示装置の一例を示す構成図であり、図１０は、図９の要部拡大図である。
【００６０】
これらの図に示す表示装置は、画像の元データを供給するデータソース１０”、複数の画素１４が配置された表示領域１１’、複数系統の水平駆動回路１２-1，１２-2，…，１２-n、及び垂直駆動回路１３で構成されている。ただしここでは、説明を簡単にするために、４行×４列分の画素１４がマトリクス状に配列されている場合を例示している。
【００６１】
データソース１０”は、第１実施形態のデータソースと同様に、ｎ×ｍビットの表示データを、ｍビット単位にｎ分割し、所定の順序に並べ替える。ただし、ｎ分割された表示データは、それぞれ異なる系統の水平駆動回路１２-1，１２-2，…，１２-nに供給されることとする。
【００６２】
例えば、ｎ＝２の場合、２×ｍビットの各表示データを、上位側ｍビット分の上位データＨと、下位側ｍビット分の下位データＬとに分割する。そして、まず１ライン目の１水平ライン分の上位データＨ1 を画素１４の水平方向の配列順に並べ、次に、同一の１水平ライン分の下位データＬ1 を画素１４の水平方向の配列順に並べる。以下、１水平ライン毎に、上位データＨ2 、下位データＬ2 、上位データＨ3 、下位データＬ3 、…の順に表示データを並べ替え、上位データＨ1 ，Ｈ2 ，…と下位データＬ1 ，Ｌ2 ，…とを異なる系統の水平駆動回路１２-1，１２-2に別けて供給する。
【００６３】
また、表示領域１１’は、複数列（例えば４列）分の第１コラム線ｃ1-1 ，ｃ2-1 ，ｃ3-1 ，ｃ4-1 とこれらと交差させた複数行（例えば４行）分のゲート線ｇ1 ，ｇ2 ，ｇ3 ，ｇ4 との各交差部に画素１４を配置してなる。この表示領域１１’には、第１コラム線ｃ1-1 ，ｃ2-1 ，ｃ3-1 ，ｃ4-1 と並行に、第２〜第ｎコラム線が順次配線されている。例えば、ｎ＝２の場合、表示領域１４には、第１列目の第１コラム線ｃ1-1 、第２コラム線ｃ1-2 、第２列目の第１コラム線ｃ2-1 、第２コラム線ｃ2-2 、…の順で配線される。
【００６４】
各画素１４’は、各画素１４’は第１実施形態と同様の表示面積を有するｎ個（例えば２個）の表示素子１４ａ-1，１４ａ-2で構成されている。ただし、１画素１４’を構成する表示素子数は、データソース１０”における表示データの分割数ｎと等しいこととする。また、これらの表示素子１４ａ-1，１４ａ-2は、第１実施形態と同様の液晶素子やエレクトロルミネッセンス（Electroluminescence ）素子であり、各画素１４’における表示素子１４ａ-1，１４ａ-2の薄膜トランジスタＴＦＴのゲート電極が同一のゲート線ｇ1 （ｇ2 ，…）に接続され、表示面積の大きな表示素子１４ａ-1の薄膜トランジスタＴＦＴのソース電極が第１コラム線ｃ1-1 （ｃ2-1 ，…）に接続され、表示面積の小さな表示素子１４ａ-2のソース電極が第２コラム線ｃ1-2 （ｃ2-2 ，…）に接続されている。
【００６５】
また、水平駆動回路１２-1，１２-2，…，１２-nは、画素１４’の表示素子数と同一の系統数（ｎ＝２）設けられており、例えば第１水平駆動回路１２-1と第２水平駆動回路１２-2との系統が設けられていることとする。これらの第１水平駆動回路１２-1及び第２水平駆動回路１２-2は、第１実施形態の水平駆動回路と同様に構成されており、それぞれにデータソース１０”が接続されると共に、第１水平駆動回路１２-1には第１コラム線ｃ1-1 ，ｃ2-1 ，…が接続され、第２水平駆動回路１２-2には第２コラム線ｃ1-2 ，ｃ2-2 ，…が接続されている。そして、第１水平駆動回路１２-1には、データソース１０”から供給された上位データＨ1 ，Ｈ2 ，…が順次サンプリングされされ、これと同期させて第２水平駆動回路１２-2にはデータソース１０”から供給された下位データＬ1 ，Ｌ2 ，…が順次サンプリングされる。
【００６６】
また、垂直駆動回路１３は、第１実施形態の垂直駆動回路と同様である。
【００６７】
次に、上記構成の表示装置の動作を、図１０のタイミングチャートを用いて説明する。
【００６８】
先ず、データソース１０”からは、ｎ×ｍビットの表示データをｎ（＝２）分割したｍビット単位の表示データのうち、上位データＨ1 ，Ｈ2 ，…が順次第１水平駆動回路１２-1に、下位データＬ1 ，Ｌ2 ，…が順次第２水平駆動回路１２-2に順次同期してサンプリングされる。そして、第１水平駆動回路１２-1及び第２水平駆動回路１２-2において、第１実施形態と同様の経過を経ることによって、これらの表示データは２^m階調のアナログ信号に順次変換されて第１コラム線ｃ1-1 ，ｃ2-1 ，…及び第２コラム線ｃ1-2 ，ｃ2-2 …に順次入力される。すなわち、水平方向に配列された各画素１４に対応する表示データの内、２^m階調の上位データＨ1 ，Ｈ2 ，…が第１コラム線ｃ1-1 ，ｃ2-1 ，…に順次入力され、これと同期して２^m階調の下位データＬ1 ，Ｌ2 ，…が第２コラム線ｃ1-2 ，ｃ2-2 ，…に順次入力されるのである。
【００６９】
一方、垂直駆動回路１３からは、第１行目のゲート線ｇ1 、第２行目のゲート線ｇ2 、第３行目のゲート線ｇ3 、…の順で、選択信号が与えられる。
【００７０】
このため、第１水平駆動回路１２-1から第１コラム線ｃ1-1 ，ｃ2-1 ，…に表示データ（先ず、上位データＨ1 ）が入力され、同時に第２水平駆動回路１２-2から第２コラム線ｃ1-2 ，ｃ2-2 ，…に表示データ（先ず下位データＬ1 ）が入力されると、第１行目のゲート線ｇ1 に接続された表示素子１４ａ-1に上位データＨ1 が書き込まれ、第１行目のゲート線ｇ1 に接続された表示素子１４ａ-2に下位データＬ1 が書き込まれる。次に、第１水平駆動回路１２-1及び第２水平駆動回路１２-2から、上位データＨ2 及び下位データＬ2 が同時に入力されると、第２行目の画素１４’の表示素子１４ａ-1に上位データＨ2 が書き込まれ、２行目の画素１４’の表示素子１４ａ-2に下位データＬ2 が書き込まれる。以降、上位データＨ3 及び下位データＬ3 が、第３行目の画素１４’の表示素子１４ａ-1，１４ａ-2に割り当ててそれぞれ書き込まれ、次に上位データＨ4 及び下位データＬ4 が、第４行目の画素１４’の表示素子１４ａ-1，１４ａ-2に割り当ててそれぞれ割り当てて書き込まれる。
【００７１】
このため、ｎ＝２個の表示素子１４ａ-1，１４ａ-2で構成された１画素においては、第１〜第３実施形態と同様に、上位データＨ1 ，Ｈ2 ，…が、表示面積が大きな表示素子１４ａ-1に割り当てて書き込まれ、下位データＬ1 ，Ｌ2 ，…が、表示面積が小さな表示素子１４ａ-2に割り当てて書き込まれることになる。したがって、上記第１〜第３実施形態と同様に、ｎ個の表示素子で構成された１画素に、画素の表示特性に合わせて重み付けされた２^n*m＝２^2*m階調の表示を行うことが可能になる。
【００７２】
ここで、２×ｍビット相当のアナログ信号を出力する水平駆動回路は、ｍビット相当のアナログ信号を出力する水平駆動回路と比較して、専有面積が約２^m倍になる。この表示装置においては、２系統の水平駆動回路１２-1，１２-2を備えてはいるものの、これらの水平駆動回路は、ｍビット相当のアナログ信号を出力するものであるため、水平駆動回路の専有面積は約２倍に抑えられる。この結果、水平駆動回路１２の専有面積の拡大を抑えながらも、多階調化を図ることが可能になると言える。
【００７３】
また、第４実施形態においては、垂直駆動回路１３によって、水平方向に配列れた各画素１４’の各表示素子１４ａ-1，１４ａ-2が同時に選択される。このため、１画素に対してｎ×ｍビット相当のアナログ信号を同時に表示することが可能になる。したがって、水平駆動回路の動作速度を低く抑えることができる。例えば、ｎ＝２の場合、第１実施形態の水平駆動回路の１／２の動作速度で良いことになる。
【００７４】
尚、上記第４実施形態においては、第１水平駆動回路１２-1に順次上位データＨ1 ，Ｈ2 ，…が順次供給され、第２水平駆動回路１２-2に順次下位データＬ1 ，Ｌ2 ，…が順次供給される場合を説明した。しかし、データソース１０”による表示データの供給は、１画素において表示面積の大きな表示素子から順に上位側の表示データが割り当てられるように、表示領域１１における配線状態と共に適宜変更可能である。このような変更を行った場合であっても、同様の効果を得ることができる。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、ｎ×ｍビットの表示データをｎ分割して順次ｍビット単位でアナログ信号に変換し、表示面積が２^(n-1)*m：２^(n-2)*m：…：２^(n-n)*mの割合のｎ個の表示素子にそれぞれ割り当てて表示させることで、ｎ個の表示素子で構成された１画素に、画素の表示特性に合わせて重み付けされた２^n*m階調の表示を行わせることができる。このため、デジタルアナログ変換器の対応ビット数をｍビットからｎ×ｍビットに増加させることなく、２^n*m階調の表示を行うことが可能になり、装置コスト及び水平駆動手段の専有面積を低く抑えながらも表示装置の多階調化を図ることが可能になる。また、表示領域と同一の基板上に水平駆動手段等の周辺回路が搭載されている表示装置においては、これらの周辺回路が形成される額縁の増加を抑えた状態で、多階調化を図ることが可能になる。
【図面の簡単な説明】
【図１】（１）は、本発明の第１実施形態に係るアクティブマトリクス方式の表示装置の構成図であり、（２）は（１）の要部拡大図である。
【図２】第１実施形態の表示装置の垂直駆動回路の構成図である。
【図３】第１実施形態の表示装置の動作を説明するためのタイミングチャートである。
【図４】ＤＡＣによる電圧補正を説明するグラフである。
【図５】第１実施形態の他の例を示す要部構成図である。
【図６】本発明の第２実施形態に係るアクティブマトリクス方式の表示装置の構成図である。
【図７】本発明の第３実施形態に係るアクティブマトリクス方式の表示装置の要部構成図である。
【図８】第３実施形態の表示装置の動作を説明するためのタイミングチャートである。
【図９】本発明の第４実施形態に係るアクティブマトリクス方式の表示装置の構成図である。
【図１０】図７の要部拡大図である。
【図１１】第４実施形態の表示装置の動作を説明するためのタイミングチャートである。
【図１２】従来のアクティブマトリクス方式の表示装置の構成図である。
【符号の説明】
１０，１０’，１０”…データソース、１１，１１’…表示領域、１２，１２’…水平駆動回路、１２-1…第１水平駆動回路、１２-2…第２水平駆動回路、１２ｃ…ＤＡＣ（デジタルアナログ変換器）、１２ｄ…セレクタ回路、１３…垂直駆動回路、１３-1…第１垂直駆動回路、１３-2…第２第２垂直駆動回路、１４，１４’…画素、１４ａ-1，１４ａ-2，１４ａ-3…表示素子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device and a driving method thereof, and more particularly to an active matrix display device that sequentially drives a plurality of pixels arranged in a matrix for each horizontal line and a driving method thereof.
[0002]
[Prior art]
FIG. 12 shows a configuration diagram of an active matrix display device. This display device includes a display area 101, a horizontal drive circuit 102, and a vertical drive circuit 103. In the display area 101, as shown in an enlarged view in a circle in the figure, a plurality of rows of gate lines g1, g2,... And a plurality of columns of column lines c1, c2,. In this configuration, the pixels 104 are arranged. Each pixel 104 includes a liquid crystal element or an electroluminescence element provided with a thin film transistor TFT, the gate electrode of the thin film transistor TFT is connected to the gate lines g1, g2,..., And the source electrode is the column line c1. , C2,... Further, the horizontal driving circuit 102 sequentially samples independent display data by m bits in accordance with clocks (HST, HCK), and latches each column line c1, c2,..., And the latched display. A line memory 102b for storing data for one horizontal line in response to a latch pulse, and display data simultaneously output for one horizontal line from the line memory 102b is converted into an analog signal to each column line c1, c2,. An input digital-analog converter (hereinafter referred to as DAC) 102c. The vertical drive circuit 103 sequentially applies selection signals to the gate lines g1, g2,... According to the clocks (VST, VCK).
[0003]
According to the display device having such a configuration, the m-bit display data input to the horizontal drive circuit 102 is 2^mIt is converted into an analog signal of gradation and inputted to each column line c1, c2,... Simultaneously for one horizontal line. The analog signals input to the column lines c 1, c 2,... Are written to the respective pixels 104 connected to the gate line g 1 (or g 2,. Is stored as intermediate image data. As a result, each pixel 104 has 2 corresponding to the analog signal.^mGray scale image display is performed.
[0004]
[Problems to be solved by the invention]
However, in the display device having such a configuration, the number of gradations of the display data is determined by the number of processing bits of the horizontal driving circuit 102. Therefore, in order to realize further multi-gradation display, the processing bits of the horizontal driving circuit 102 are used. It is necessary to increase the number. However, when the number of processing bits of the horizontal drive circuit 102 is increased, the exclusive area of the horizontal drive circuit 102 (particularly the exclusive area of the DAC) increases at a rate exceeding the increase rate of the process bit number. For example, when the number of processing bits of the horizontal drive circuit 102 is increased from 3 bits to 6 bits, the exclusive area of the DAC 102c is 2^6-3= 8 times increase. Therefore, the device cost increases, and when peripheral circuits such as the horizontal drive circuit 102 and the vertical drive circuit 103 are mounted on the same substrate as the display area 101, the frame on which these peripheral circuits are formed increases.
[0005]
Therefore, an object of the present invention is to provide a display device and a driving method thereof capable of increasing the number of gradations while suppressing an increase in device cost and an increase in the area occupied by peripheral circuits.
[0006]
[Means for Solving the Problems]
In order to achieve such an object, the display device of the present invention is a data source that supplies display data of n × m bits (n and m are both integers of 2 or more) per pixel, and is input from this data source. Display data is 2 in m bits^mHorizontal driving means having a digital-analog converter for converting to a grayscale analog signal, the display area ratio being 2^{(n-1) * m}: 2^{(n-2) * m}: ...: 2^{(nn) * m}Display area having pixels composed of n display elements, and vertical drive means for outputting a selection signal for allocating and writing analog signals output from the digital-analog converter to n display elements in units of n It is characterized by having.
[0007]
In the display device having such a configuration, n × m-bit display data supplied from the data source is converted into 2 bits in m-bit units by a digital / analog converter.^mIt is converted into a gradation analog signal. Then, each converted analog signal is assigned and written to n display elements by the vertical driving means. Therefore, an analog signal corresponding to n × m bits is displayed on one pixel composed of n display elements. Here, n display elements to which each analog signal is written have a display area ratio of 2.^{(n-1) * m}: 2^{(n-2) * m}: ...: 2^{(nn) * m}It has become. Therefore, n × m bits of display data are divided into m bits by n and converted into analog signals, and analog signals corresponding to m bits are assigned to display elements having a large display area in order from the upper side, and displayed. Each pixel composed of the display elements is weighted according to the display characteristics of the pixels.^{n * m}Gradation is displayed.
[0008]
Further, the driving method of the display device according to the present invention converts the display data in m bit units to 2^mA digital-analog converter for converting to a grayscale analog signal and a pixel composed of n display elements (n is an integer of 2 or more), and the display area ratio of each of these display elements is 2^{(n-1) * m}: 2^{(n-2) * m}: ...: 2^{(nn) * m}The display device drive method is characterized in that it is performed as follows. First, the display data of n × m bits is divided into n to make m bit units, and each display data divided into n is converted to 2 by a digital / analog converter.^mEach is converted into a gradation analog signal. Next, the n display elements constituting the pixel are assigned to the display elements having a large display area in order from the higher order side of these analog signals.
[0009]
In such a driving method, the display data in units of m bits divided into n is 2^mIt is converted into a gradation analog signal, and is assigned to each of the n display elements constituting the pixel and displayed. Therefore, an analog signal corresponding to n × m bits is displayed on one pixel. Here, the display area ratio of n display elements is 2^{(n-1) * m}: 2^{(n-2) * m}: ...: 2^{(nn) * m}Since each analog signal is assigned to a display element having a larger display area in order from the upper side, it is displayed in accordance with the display characteristics of the pixel in one pixel composed of n display elements. Weighted 2^{n * m}Gradation is displayed.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1A is a configuration diagram illustrating an example of an active matrix display device according to the first embodiment of the present invention. FIG. 1 (2) is an enlarged view of the main part of FIG. 1 (1).
[0011]
As shown in the figure, this display device includes a data source 10, a display area 11, a horizontal drive circuit 12, and a vertical drive circuit 13. In the display area 11, pixels 14 are arranged in a matrix. However, here, in order to simplify the description, a case where pixels 14 of 4 rows × 4 columns are arranged in a matrix is illustrated.
[0012]
The data source 10 supplies display data for each pixel 14 configured by n × m bits to the horizontal drive circuit 12 as original data of the image. Here, in particular, the data source 10 divides n × m-bit display data into n-bit units and rearranges them in a predetermined order and supplies them to the horizontal drive circuit 12. A processing circuit (not shown) for performing such division and rearrangement of display data is provided.
[0013]
For example, when n = 2, each 2 × m-bit display data is divided into upper data H for upper m bits and lower data L for lower m bits. First, the upper data H1 for one horizontal line of the first line is arranged in the order in which the pixels 14 are arranged in the horizontal direction, and then the lower data L1 for the same one horizontal line is arranged in the order in which the pixels 14 are arranged in the horizontal direction. . Subsequently, the display data is rearranged in the order of the upper data H2, the lower data L2, the upper data H3, the lower data H3,... In the horizontal line order and supplied to the horizontal drive circuit 12.
[0014]
Further, the display region 11 includes a plurality of (for example, four) column lines c1, c2,... And a plurality of (for example, four) rows of first gate lines g1-1, g2-1,. Pixels 14 are arranged at each intersection with g3-1 and g4-1. In the display area 11, second to nth gate lines are sequentially wired in parallel with the first gate lines g1-1, g2-1,. For example, when n = 2, the first gate line g1-1, the second gate line g1-2, and the first gate of the second row are sequentially displayed in the display region 14 from the horizontal driving circuit 12 side. The gate lines g2-1, second gate lines g2-2,... Are arranged in this order.
[0015]
Each pixel 14 is composed of n display elements 14a-1, 14a-2,..., 14a-n (here, for simplicity of explanation, the case where n = 2 is illustrated). . In these n (= 2) display elements 14a-1 and 14a-2, the ratio of the display area of each display portion b is 2.^{(n-1) * m}: 2^{(n-2) * m}: ...: 2^{(nn) * m}It has become. That is, when n = 2, the display areas of these display elements 14a-1 and 14a-2 are as follows: display element 14a-1: display element 14a-2 = 2.^m: 2⁰It has become. However, the number of display elements constituting each pixel 14 is equal to the division number n of display data.
[0016]
These display elements 14a-1 and 14a-2 are composed of a liquid crystal element or an electroluminescence element provided with a thin film transistor TFT and a display part b. However, in the drawings, only the TFT and the display portion b are shown for the sake of simplicity. The gate electrode of the thin film transistor TFT of the display element 14a-1 having a large display area is connected to the first gate line g1-1 (g2-1,...), And the gate of the thin film transistor TFT of the display element 14-2 having a small display area. The electrodes are connected to the second gate line g1-2 (g2-2,...), And the source electrodes of the display elements 14a-1, 14a-2 in each pixel 14 are connected to the same column line c1 (c2,...). Has been.
[0017]
The horizontal drive circuit 12 includes a sampling latch 12a, a line memory 12b, and a digital / analog converter (hereinafter referred to as DAC) 12c. The sampling latch 12a has a latch unit for m bits × the number of horizontal pixels, and the display data in units of m bits supplied from the data source 10 is supplied with a start pulse (hereinafter referred to as HST) as a horizontal clock ( (In the following, referred to as HCK), one horizontal line is sequentially sampled and latched for each column line c1, c2,. The line memory 12b stores the display data in units of m bits latched by the sampling latch 12a for one horizontal line in response to the latch pulse. The DAC 12c is provided for each column line c1, c2,..., And the display data input simultaneously for one horizontal line from the line memory 12b is 2 in mbit units.^mIt converts into the analog signal of a gradation, and inputs into each column line c1, c2, .... Further, the input / output characteristics of the DAC 12c have such characteristics that the nonlinear characteristics of the two display elements 14a-1 and 14a-2 are corrected. From the DAC 12c, the display elements 14a-1 and 14a-2 are provided. It is assumed that an analog signal that corrects the non-linear characteristic is output. As described above, the horizontal drive circuit 12 has one DAC 12c for each horizontal pixel, and the corrected analog signal output from each DAC 12c is passed through one column line column line c1 (c2,...) N. The pixels are supplied to each pixel in time series.
[0018]
FIG. 2 is a circuit diagram illustrating a configuration example of the vertical drive circuit 13. As shown in this figure, the vertical drive circuit 13 includes a plurality of D-type flip-flop circuits (hereinafter referred to as D-FFs) 13a connected in series, and a clock line 13b is connected to a clock input terminal (ck). The enable line 13c is connected to the enable terminal (enb). When the vertical start pulse VST is applied to the first stage D-FF 13a, each D-FF 13a sequentially performs a shift operation in synchronization with the vertical clock VCK applied from the clock line 13b. Therefore, each gate line includes a first gate line g1-1, a second gate line g1-2 in the first row, a first gate line g2-1 in the second row, and a second gate line g2-2. In this order, the Q output of each D-FF 13a is sequentially given as a selection signal via the buffer 13d. The above operation is performed only when an enable signal is supplied from the enable line 13c to the enable terminal (enb) of the D-FF 13a.
[0019]
Next, the operation of the display device having the above configuration will be described with reference to the timing chart of FIG.
[0020]
First, from the data source 10, display data in m-bit units obtained by dividing n × m-bit display data by n (= 2) is divided into upper data H1, lower data L1, upper data H2, lower data for each horizontal line. Data L2,... Are supplied to the horizontal drive circuit 12 in this order. The display data in units of m bits supplied from the data source 10 is sequentially sampled in accordance with the clock (HST, HCK) in the ramp ring latch 12a, and latched for each column line c1, c2,. The latched display data is stored for one horizontal line in the line memory 12b. The stored display data is simultaneously input from the line memory 12b to the DAC 12c for one horizontal line.^mIt is converted into an analog signal of gradation and inputted to each column line c1, c2,. That is, in the DAC 12c, the display data is converted into analog signals in the order of high-order data H1, low-order data L1, high-order data H2, low-order data L2,. Are sequentially input.
[0021]
On the other hand, from the vertical drive circuit 13, the first gate line g1-1 and the second gate line g1-2 in the first row, the first gate line g2-1 and the second gate line g2-2 in the second row. Selection signals are given in the order of. Therefore, the upper data H1 is written in the display elements 14a-1 connected to the first gate line g1-1 and the column lines c1, c2,... In the first row, and then the first row. Lower data L1 is written to each display element 14a-2 connected to the second gate line g1-2 and the column lines c1, c2,.
[0022]
In the same manner, the upper data H2 is sequentially written in the display element 14a-1 connected to the first gate line g2-1 in the second row, and the second gate line g2-2 in the second row in the same manner. Upper data L2 is written into the connected display element 14a-2. The upper data H1, H2,... Or the lower data L1, L2,... Are assigned and written to the display elements 14a-1, 14a-2 of each pixel.
[0023]
As described above, an analog signal corresponding to n × m bits is displayed on one pixel 14 composed of n = 2 display elements 14a-1 and 14a-2. At this time, the upper data H1, H2,... Are assigned and written to the display element 14a-1 having a large display area, and the lower data L1, L2,... Are assigned and written to the display element 14a-2 having a small display area. It will be.
[0024]
Here, the n display elements 14a-1, 14a-2,..., 14a-n to which each analog signal is written have a display area ratio of 2.^{(n-1) * m}: 2^{(n-2) * m}: ...: 2^{(nn) * m}It has become. Therefore, one pixel 14 composed of n display elements is weighted according to the display characteristics of the pixel 2.^{n * m}It becomes possible to perform gradation display.
[0025]
For example, when the display elements 14a-1, 14a-2,..., 14a-n are liquid crystal elements, the luminance of each display element 14a-1, 14a-2,. , Y2,..., Yn, the luminance Y of the pixel 14 is expressed by the following equation (1).
[Expression 1]

[0026]
Further, the luminance per unit display area corresponding to the voltage x is F (x), and the voltages written in the display elements 14a-1, 14a-2, ..., 14a-n are x = Vi (i = 1 to n). Then, the expression (1) can be rewritten as the following expression (2) considering the display area ratio of the display elements 14a-1, 14a-2, ..., 14a-n. Note that F (x) is a function corresponding to the voltage-transmittance (VT) characteristic of the liquid crystal.
[Expression 2]

[0027]
Here, the voltage Vi (i = 1 to n) is expressed by a function G (x) indicating the input / output characteristics of the DAC, as shown in the following formula (3). In the formula, a is 1 or 0 digital data.
[Equation 3]

[0028]
Hereinafter, to simplify the description, taking the case of n = 2 as an example, the luminance Y of the pixel is rewritten as in the following expression (4) from the expressions (2) and (3).
[Expression 4]

[0029]
Further, as shown in the graph of FIG. 4A, the pixel voltage (upper side voltage VH, lower side voltage VL) and luminance (upper side luminance YH, lower side luminance YL) have a non-linear relationship. Therefore, in the DAC 12c, as shown in the graph of FIG. 4 (2), in order to provide linearity to the entire output (brightness: upper side luminance YH, lower side luminance YL) in the gradation display, F ( x) = α × G^-1(X), that is, F (G (x)) = αx (α is a constant) is corrected. As a result, the equation (4) is rewritten as the following equation (5). However, α corresponds to an optical 1LSB (Least Significant bit).
[Equation 5]

[0030]
From the above equation (5), by setting the input / output characteristics of the DAC 12c of the horizontal drive circuit 12 to an inverse function of the VT characteristics of the liquid crystal, the luminance of the pixel 14 is displayed as n × m = 2 × m bits. Data has linearity 2^{n * m}= 2^{2 * m}It turns out that it becomes equal to the brightness | luminance at the time of converting into the analog signal of a gradation. Note that the correction using the inverse function of the VT characteristic is not necessarily performed in the DAC 12c, and the supplied data signal itself may be corrected. In such a case, the input / output characteristic of the DAC 12c may be a straight line.
[0031]
As described above, this display device can perform gradation display corresponding to n × m bits while including the horizontal drive circuit 12 that outputs an analog signal corresponding to m bits. Therefore, it is possible to increase the number of gradations while suppressing an increase in the area occupied by the horizontal drive circuit 12.
[0032]
In the first embodiment, the case has been described in which the display data is rearranged in the order of the upper data H1, the lower data L1, the upper data H2, the lower data L2,. However, the rearrangement of the display data in the data source 10 can be appropriately changed together with the wiring state in the display region 11 so that the upper display data is assigned in order from the display element having the larger display area in one pixel. Even when such a change is made, the same effect can be obtained.
[0033]
FIG. 5 is a main part configuration diagram showing another example of the display device of the first embodiment. In the display device shown in this figure, each pixel 14 is composed of three display elements 14a-1, 14a-2, 14a-3.
[0034]
Thus, when the three display elements 14a-1, 14a-2, 14a-3 are provided, the ratio of the display area of each display element is 2^{2 * m}: 2^m: 2⁰Set to Each row includes a first gate line g1-1 (g2-1, g3-1, g4-1), a second gate line g1-2 (g2-2, g3-2, g4-2), and a second gate line. Three gate lines g1-3 (g2-3, g3-3, g4-3) are wired in order from the upper side. The display element 14a-1 having the largest area is connected to the first gate line g1-1 (g2-1, g3-1, g4-1), and the second gate line g1-2 (g2-2, The display element 14a-2 having the next largest display area is connected to g3-2, g4-2), and the third gate line g1-3 (g2-3, g3-3, g4-3) is the most. A display element 14a-3 having a small display area is connected. The display elements 14a-1, 14a-2, 14a-3 constituting one pixel are connected to the same column line c1 (c2, c3, c4). In the data source (not shown), the display data of n × m = 3 × m bits is divided into three in units of m bits so that the higher-order display data is sequentially input to the horizontal drive circuit.
[0035]
In the display device having such a configuration, it is possible to perform gradation display corresponding to 3 × m bits while providing a horizontal drive circuit that outputs an analog signal corresponding to m bits, and to achieve further multi-gradation. It becomes possible. Each pixel may be composed of four or more display elements.
[0036]
FIG. 6 is a block diagram showing an example of an active matrix display device according to the second embodiment of the present invention. The difference between the display device of the second embodiment shown in this figure and the display device of the first embodiment is in the configuration of the data source 10 ′ and the configuration of the horizontal drive circuit 12 ′, and the display region 11 and the vertical drive circuit. The configuration of 13 is the same.
[0037]
That is, the data source 10 ′ of the display device according to the second embodiment uses the display data for each pixel 14 configured by n × m bits as the original data of the image in the horizontal drive circuit 12 ′ in units of n × m bits. To supply.
[0038]
Similarly to the first embodiment, the horizontal drive circuit 12 'includes a sampling latch 12a' line memory 12b and a DAC 12c, and further includes a selector circuit 12d between the sampling latch 12a 'and the line memory 12b.
[0039]
The sampling latch 12a ′ has latch units for n × m bits × the number of horizontal pixels, and a start pulse (hereinafter referred to as HST) is given to display data of n × m bits supplied from the data source 10 ′. Thus, sampling is sequentially performed in units of m bits for one horizontal line in synchronization with a horizontal clock (hereinafter referred to as HCK), and n is latched for each column line c1, c2,.
[0040]
The selector circuit 12d selects the display data for n × m bits × the number of horizontal pixels latched by the sampling latch 12a ′ in units of m bits for each horizontal pixel 14 and inputs the selected data to the line memory 12b. For example, when n = 2, first of all the display data for 2 × m bits × the number of horizontal pixels (4 columns) for one horizontal line of the first line latched in the sampling latch 12a, the upper m bits Higher-order data H1 is selected for each horizontal pixel 14 and input to the line memory 12b. Next, the lower-order m-bit lower-order data L1 for the same horizontal line is selected for each horizontal pixel and the line memory 12b is selected. To enter. Thereafter, the upper data H2, the lower data L2, the upper data H3, the lower data H3,... Are sequentially input to the line memory 12b for each horizontal line.
[0041]
The line memory 12b and the DAC 12c are configured in the same manner as in the first embodiment.
[0042]
Next, the operation of the display device having the above configuration will be described with reference to the timing chart of FIG.
[0043]
First, display data of n × m bits is supplied from the data source 10 ′ to the horizontal drive circuit 12 ′. The display data of n × m bits supplied from the data source 10 ′ is sampled by one horizontal line in units of m bits in the sampling latch 12a ′ of the horizontal drive circuit 12 ′ in accordance with the clock (HST, HCK), and each column line is sampled. n latches for each of c1, c2,. The latched display data is selected by the selector circuit 12d in the order of the upper data H and the lower data L in units of m bits for each column line c1, c2,... And stored in the line memory 12b by one horizontal line. The The line memory 12b sequentially stores display data in the order of upper data H2, lower data L2, upper data H3, lower data H3,... For each horizontal line. The stored display data is simultaneously input to the DAC 12c for one horizontal line.^mIt is converted into an analog signal of gradation and inputted to each column line c1, c2,. That is, as in the first embodiment, the display data is converted into analog signals in the order of the upper data H1, the lower data L1, the upper data H2, the lower data L2,. are sequentially input to c1, c2,.
[0044]
On the other hand, the vertical drive circuit 13 has the same timing as in the first embodiment, the first gate line g1-1 in the first row, the second gate line g1-2, the first gate line g2- in the second column. 1, selection signals are given in the order of the second gate lines g2-2,.
[0045]
For this reason, as in the first embodiment, an analog signal corresponding to n × m = 2 × m bits is allocated and displayed on one pixel 14 composed of n = 2 display elements. Become. At this time, the upper data H1, H2,... Are assigned and written to a display element having a large display area, and the lower data L1, L2,. Accordingly, as in the first embodiment, one pixel composed of n = 2 display elements is weighted in accordance with the display characteristics of the pixels.^{n * m}= 2^{2 * m}toneCan be displayed.
[0046]
As described above, this display device can perform gradation display corresponding to n × m bits while including the horizontal drive circuit 12 ′ that outputs an analog signal corresponding to m bits. Therefore, as in the first embodiment, it is possible to increase the number of gradations while suppressing an increase in the area occupied by the horizontal drive circuit 12 '.
[0047]
In the second embodiment, the case where the selector circuit 12d selects display data in the order of the upper data H1 (or H2, H3,...) And the lower data L1 (or H2, H3,...) Has been described. However, the selection order of the display data in the selector circuit 12d can be appropriately changed together with the wiring state in the display region 11 so that the upper display data is assigned in order from the display element having the largest display area in one pixel. Even when such a change is made, the same effect can be obtained.
[0048]
FIG. 7 is a main part configuration diagram showing an example of an active matrix type display device according to the third embodiment of the present invention. The difference between the display device of the third embodiment shown in this figure and the display device of the first embodiment is the configuration of the vertical drive circuit, and the configurations of the data source 10, the display region 11, and the horizontal drive circuit 12 are the same. Suppose that
[0049]
In the display device of the third embodiment, n vertical drive circuits are provided in correspondence with n display elements 14a-1, 14a-2,..., 14a-n constituting each pixel 14. That is, when each pixel 14 is composed of n = 2 display elements 14a-1 and 14a-2, two systems of the first vertical drive circuit 13-1 and the second vertical drive circuit 13-2 are provided. A vertical drive circuit is provided. The configurations of the first vertical drive circuit 13-1 and the second vertical drive circuit 13-2 are the same as those of the vertical drive circuit of the first embodiment. However, the first vertical drive circuit 13-1 is connected to the first gate lines g1-1, g2-1,..., And the second vertical drive circuit 13-2 is connected to the second gate lines g1-2, g2-2,. Connected to.
[0050]
For example, the first vertical drive circuit 13-1 and the second vertical drive circuit 13-2 are configured by the first vertical drive circuit 13-1 in order from the first row in the first half of the first frame. After sequentially selecting the first gate lines g1-1, g2-1,..., The second gate line g1-2 in order from the first row by the second vertical drive circuit 13-2 during the next 1/2 frame. , G2-2,... Are sequentially selected.
[0051]
Further, the rearrangement of display data in the data source 10 is set as follows, for example. That is, when n = 2, each 2 × m-bit display data is divided into upper data H for upper m bits and lower data L for lower m bits. First, the upper data H1 for one horizontal line of the first line is arranged in the order of arrangement in the horizontal direction of the pixels 14, and then the upper data H2 for one horizontal line of the second line is arranged in the horizontal direction of the pixels 14. After sequentially arranging the upper data H3, H4,..., The lower data L1, L2,... For one horizontal line are arranged in the same manner from the first horizontal line. Then, display data is supplied to the horizontal drive circuit 12 in the rearranged order.
[0052]
Next, the operation of this display device will be described with reference to the timing chart of FIG.
[0053]
First, from the data source 10, display data in m-bit units obtained by dividing n × m-bit display data by n (= 2) is horizontally driven in the order of upper data H1, H2,..., Lower data L1, L2,. It is supplied to the circuit 12. Then, the same processing as in the first embodiment is performed in the horizontal drive circuit 12 so that each display data corresponding to m bits is 2 in the order input to the horizontal drive circuit 12.^mIt is converted into gradation display data and input to each column line c1, c2,.
[0054]
On the other hand, from the first vertical drive circuit 13-1 and the second vertical drive circuit 13-2, selection signals are given to the first gate lines g1-1, g2-1,. In addition, selection signals are given to the second gate lines g1-2, g2-2,... In order from the first row. Therefore, the upper data H1 is first written to the display element 14a-1 connected to the first gate line g1-1 and the column lines c1, c2,... In the first row, and then the upper data H2 is written. Are written in the display element 14a-1 connected to the first gate line g2-1 in the second row and the column lines c1, c2,. Similarly, the upper data H3 and H4 are sequentially assigned to the display element 14a-1 of each pixel 14 and written. After the ½ frame period, the lower data L1 is written into the display element 14a-2 connected to the second gate line g1-2 and the column lines c1, c2,. The lower data L2, L3, L4 are assigned and written to the display element 14a-2 connected to the second gate lines g2-2, g3-2,.
[0055]
As described above, in one pixel composed of n = 2 display elements 14a-1 and 14a-2, the upper data H1, H2,... Are the same as in the first and second embodiments. The lower display data L1 and L2 are assigned and written to the display element 14a-2 having a smaller display area. Therefore, as in the first embodiment and the second embodiment, one pixel composed of n display elements is weighted according to the display characteristics of the pixels.^{n * m}= 2^{2 * m}It becomes possible to perform gradation display.
[0056]
As described above, this display device can perform gradation display corresponding to n × m bits while including the horizontal drive circuit 12 that outputs an analog signal corresponding to m bits. Therefore, similarly to the first embodiment and the second embodiment, it is possible to increase the number of gradations while suppressing the expansion of the area occupied by the horizontal drive circuit 12.
[0057]
In the third embodiment, as in the first embodiment, the display data can be rearranged by the data source 10 and the wiring state in the display area 11 can be changed as appropriate. Even if it exists, the same effect can be acquired.
[0058]
In the display device of the third embodiment, the display elements 14a-1, 14a-2,..., 14a-n are individually selected by n vertical drive circuits. For this reason, for example, only the first vertical drive circuit 13-1 may be operated to write the display data only to the display element 14a-1. When operated in this way, 2^mGradation can be displayed. At this time, the display data once written can be held in the other display elements 14a-2,. In this case, 2^{n * m}Bit gradation is displayed. By operating as described above, it is possible to save power for driving the display device.
[0059]
FIG. 9 is a configuration diagram showing an example of an active matrix display device according to the fourth embodiment of the present invention, and FIG. 10 is an enlarged view of a main part of FIG.
[0060]
The display device shown in these figures includes a data source 10 ″ for supplying original image data, a display area 11 ′ in which a plurality of pixels 14 are arranged, a plurality of horizontal drive circuits 12-1, 12-2,. 12-n and the vertical drive circuit 13. Here, for the sake of simplicity, the case where the pixels 14 of 4 rows × 4 columns are arranged in a matrix is illustrated. .
[0061]
The data source 10 ″, like the data source of the first embodiment, divides n × m-bit display data into n bits and rearranges them in a predetermined order. However, the n-divided display data is , And 12-n are supplied to horizontal drive circuits 12-1, 12-2,.
[0062]
For example, when n = 2, each 2 × m-bit display data is divided into upper data H for upper m bits and lower data L for lower m bits. First, the upper data H1 for one horizontal line of the first line is arranged in the order in which the pixels 14 are arranged in the horizontal direction, and then the lower data L1 for the same one horizontal line is arranged in the order in which the pixels 14 are arranged in the horizontal direction. Hereinafter, the display data is rearranged in the order of the upper data H2, the lower data L2, the upper data H3, the lower data L3,..., And the upper data H1, H2,... And the lower data L1, L2,. Separately supplied to horizontal drive circuits 12-1 and 12-2 of different systems.
[0063]
The display area 11 ′ includes a plurality of rows (for example, 4 rows) corresponding to first column lines c1-1, c2-1, c3-1, c4-1 corresponding to a plurality of rows (for example, 4 rows). A pixel 14 is arranged at each intersection with the gate lines g1, g2, g3, and g4. In the display area 11 ', second to nth column lines are sequentially wired in parallel with the first column lines c1-1, c2-1, c3-1, c4-1. For example, when n = 2, the display area 14 includes a first column line c1-1 in the first column, a second column line c1-2, a first column line c2-1 in the second column, a second column Wiring is performed in the order of column lines c2-2,.
[0064]
Each pixel 14 'is composed of n (for example, two) display elements 14a-1 and 14a-2 each having a display area similar to that of the first embodiment. However, the number of display elements constituting one pixel 14 ′ is equal to the number n of display data divisions in the data source 10 ″. These display elements 14a-1 and 14a-2 are the same as those in the first embodiment. A liquid crystal element and an electroluminescence element, and the gate electrodes of the thin film transistors TFT of the display elements 14a-1 and 14a-2 in each pixel 14 'are connected to the same gate line g1 (g2,...) The source electrode of the thin film transistor TFT of the display element 14a-1 having a large display area is connected to the first column line c1-1 (c2-1,...), And the source electrode of the display element 14a-2 having a small display area is the second column. It is connected to the line c1-2 (c2-2,...).
[0065]
In addition, the horizontal drive circuits 12-1, 12-2,..., 12-n are provided with the same number of systems (n = 2) as the number of display elements of the pixel 14 ′, for example, the first horizontal drive circuit 12−. It is assumed that a system of 1 and the second horizontal drive circuit 12-2 is provided. The first horizontal drive circuit 12-1 and the second horizontal drive circuit 12-2 are configured in the same manner as the horizontal drive circuit of the first embodiment. The first horizontal drive circuit 12-1 is connected to the first column lines c1-1, c2-1,..., And the second horizontal drive circuit 12-2 is provided with the second column lines c1-2, c2-2,. The upper horizontal data H1, H2,... Supplied from the data source 10 "are sequentially sampled in the first horizontal drive circuit 12-1, and the second horizontal drive circuit 12 is synchronized with this. In -2, lower data L1, L2,... Supplied from the data source 10 "are sequentially sampled.
[0066]
The vertical drive circuit 13 is the same as the vertical drive circuit of the first embodiment.
[0067]
Next, the operation of the display device having the above configuration will be described with reference to the timing chart of FIG.
[0068]
First, from the data source 10 ″, the upper data H1, H2,... Among the display data in m bit units obtained by dividing the n × m bit display data by n (= 2) is sequentially supplied to the first horizontal drive circuit 12-1. The lower data L1, L2,... Are sequentially sampled in synchronization with the second horizontal drive circuit 12-2, and the first horizontal drive circuit 12-1 and the second horizontal drive circuit 12-2 By going through the same process as in the first embodiment, these display data are 2^m.. Are sequentially converted into gradation analog signals and sequentially input to the first column lines c1-1, c2-1,... And the second column lines c1-2, c2-2,. That is, of the display data corresponding to each pixel 14 arranged in the horizontal direction, 2^mThe upper data H1, H2,... Of the gradation are sequentially input to the first column lines c1-1, c2-1,.^mThe lower level data L1, L2,... Are sequentially input to the second column lines c1-2, c2-2,.
[0069]
On the other hand, the vertical drive circuit 13 provides selection signals in the order of the first-row gate line g1, the second-row gate line g2, the third-row gate line g3,.
[0070]
Therefore, the display data (first upper data H1) is input from the first horizontal drive circuit 12-1 to the first column lines c1-1, c2-1,. When display data (first lower data L1) is input to the two column lines c1-2, c2-2,..., The upper data H1 is written to the display element 14a-1 connected to the gate line g1 in the first row. Then, the lower data L1 is written in the display element 14a-2 connected to the gate line g1 in the first row. Next, when upper data H2 and lower data L2 are simultaneously input from the first horizontal drive circuit 12-1 and the second horizontal drive circuit 12-2, the display element 14a-1 of the pixel 14 'in the second row. The upper data H2 is written to the second row, and the lower data L2 is written to the display element 14a-2 of the pixel 14 'in the second row. Thereafter, the upper data H3 and the lower data L3 are allocated and written to the display elements 14a-1 and 14a-2 of the pixel 14 'in the third row, respectively, and then the upper data H4 and the lower data L4 are written in the fourth row. Allocation is written to the display elements 14a-1 and 14a-2 of the pixel 14 'of the eye.
[0071]
Therefore, in one pixel composed of n = 2 display elements 14a-1 and 14a-2, the upper data H1, H2,... Have a large display area as in the first to third embodiments. .. Are assigned and written to the display element 14a-1, and the lower data L1, L2,... Are assigned and written to the display element 14a-2 having a small display area. Therefore, as in the first to third embodiments, one pixel composed of n display elements is weighted according to the display characteristics of the pixel.^{n * m}= 2^{2 * m}It becomes possible to perform gradation display.
[0072]
Here, the horizontal drive circuit that outputs an analog signal corresponding to 2 × m bits has a dedicated area of about 2 as compared with the horizontal drive circuit that outputs an analog signal equivalent to m bits.^mDouble. Although this display device includes two horizontal driving circuits 12-1 and 12-2, these horizontal driving circuits output analog signals corresponding to m bits. The area occupied by is limited to about twice. As a result, it can be said that it is possible to increase the number of gradations while suppressing the expansion of the area occupied by the horizontal drive circuit 12.
[0073]
In the fourth embodiment, the vertical drive circuit 13 simultaneously selects the display elements 14a-1 and 14a-2 of the pixels 14 'arranged in the horizontal direction. For this reason, it is possible to simultaneously display analog signals corresponding to n × m bits for one pixel. Therefore, the operation speed of the horizontal drive circuit can be kept low. For example, when n = 2, an operation speed that is 1/2 that of the horizontal drive circuit of the first embodiment is sufficient.
[0074]
In the fourth embodiment, the upper data H1, H2,... Are sequentially supplied to the first horizontal drive circuit 12-1, and the lower data L1, L2,. The case where they are sequentially supplied has been described. However, the supply of display data by the data source 10 ″ can be appropriately changed together with the wiring state in the display region 11 so that display data on the upper side is assigned in order from a display element having a large display area in one pixel. Similar effects can be obtained even when various changes are made.
[0075]
【The invention's effect】
As described above, according to the present invention, n × m-bit display data is divided into n and sequentially converted into analog signals in units of m bits, so that the display area is 2^{(n-1) * m}: 2^{(n-2) * m}: ...: 2^{(nn) * m}By assigning and displaying each of the n display elements at a ratio of 2, one pixel composed of the n display elements is weighted according to the display characteristics of the pixels.^{n * m}Gray scale display can be performed. Therefore, without increasing the number of corresponding bits of the digital-analog converter from m bits to n × m bits, 2^{n * m}Gray scale display can be performed, and the display device can have multiple gray scales while keeping the device cost and the area occupied by the horizontal driving means low. Further, in a display device in which peripheral circuits such as horizontal driving means are mounted on the same substrate as the display area, multi-gradation is achieved in a state where an increase in the frame in which these peripheral circuits are formed is suppressed. It becomes possible.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of an active matrix display device according to a first embodiment of the present invention, and (2) is an enlarged view of a main part of (1).
FIG. 2 is a configuration diagram of a vertical drive circuit of the display device according to the first embodiment.
FIG. 3 is a timing chart for explaining the operation of the display device according to the first embodiment;
FIG. 4 is a graph for explaining voltage correction by a DAC.
FIG. 5 is a main part configuration diagram showing another example of the first embodiment;
FIG. 6 is a configuration diagram of an active matrix display device according to a second embodiment of the invention.
FIG. 7 is a main part configuration diagram of an active matrix type display device according to a third embodiment of the present invention;
FIG. 8 is a timing chart for explaining the operation of the display device of the third embodiment.
FIG. 9 is a configuration diagram of an active matrix display device according to a fourth embodiment of the invention.
10 is an enlarged view of a main part of FIG.
FIG. 11 is a timing chart for explaining the operation of the display device according to the fourth embodiment;
FIG. 12 is a configuration diagram of a conventional active matrix display device.
[Explanation of symbols]
10, 10 ', 10 "... data source, 11, 11' ... display area, 12, 12 '... horizontal drive circuit, 12-1 ... first horizontal drive circuit, 12-2 ... second horizontal drive circuit, 12c ... DAC (digital / analog converter), 12d... Selector circuit, 13... Vertical drive circuit, 13-1... First vertical drive circuit, 13-2 ... second second vertical drive circuit, 14, 14 '. 1, 14a-2, 14a-3 ... display element

Claims

A data source for supplying display data of n × m bits (n and m are integers of 2 or more) per pixel;
Horizontal driving means having a digital-analog converter for converting display data input from the data source into an analog signal of 2 ^m gradation in m bits;
A display area having pixels composed of n display elements with a display area ratio of 2 ^{(n-1) * m} : 2 ^{(n-2) * m} :...: 2 ^{(nn) * m} ;
A display device comprising: vertical drive means for outputting a selection signal for allocating and writing analog signals output from the digital-analog converter to the n display elements in units of n.

The display device according to claim 1,
The display device, wherein the analog signal is a signal that corrects a nonlinear characteristic of the n display elements.

The display device according to claim 2, wherein
The digital-analog converter has an input / output characteristic that corrects a non-linear characteristic of the n display elements.

The display device according to claim 1,
The horizontal driving means has one digital-to-analog converter for each horizontal pixel, and outputs each analog signal output from each digital-to-analog converter in a time series through a single column line n times. A display device comprising:

The display device according to claim 4, wherein
The display device according to claim 1, wherein the data source inputs the display data of n × m bits to the horizontal driving unit in units of m bits.

The display device according to claim 4, wherein
The horizontal driving means includes a sampling latch having a latch unit for n × m bits × the number of horizontal pixels, and the display data latched in the sampling latch is selected in units of m bits for each horizontal pixel. A display device comprising: a selector circuit for sequentially inputting to a converter.

The display device according to claim 4, wherein
The vertical driving means sequentially selects the n display elements in time series.

The display device according to claim 4, wherein
The vertical drive means is provided with n systems corresponding to the n display elements.

The display device according to claim 1,
The horizontal driving means is provided in n systems corresponding to the n display elements,
The data source inputs the display data of n × m bits in units of m bits to each of the n horizontal driving means,
The display device characterized in that the vertical driving means simultaneously selects the n display elements.

The display device according to claim 1,
The display device, wherein the display element is a liquid crystal element.

The display device according to claim 10.
The display device, wherein the analog signal is a signal that corrects a nonlinear characteristic of the n display elements.

The display device according to claim 11, wherein
The digital-analog converter has an input / output characteristic that corrects a non-linear characteristic of the n display elements.

The display device according to claim 10.
The horizontal driving means has one digital-to-analog converter for each horizontal pixel, and outputs each analog signal output from each digital-to-analog converter in a time series through a single column line n times. A display device comprising:

The display device according to claim 13,
The display device according to claim 1, wherein the data source inputs the display data of n × m bits to the horizontal driving unit in units of m bits.

The display device according to claim 13,
The horizontal driving means includes a sampling latch having a latch unit for n × m bits × the number of horizontal pixels, and the display data latched in the sampling latch is selected in units of m bits for each horizontal pixel. A display device comprising: a selector circuit for sequentially inputting to a converter.

The display device according to claim 13,
The vertical driving means sequentially selects the n display elements in time series.

The display device according to claim 13,
The vertical drive means is provided with n systems corresponding to the n display elements.

The display device according to claim 10.
The horizontal driving means is provided in n systems corresponding to the n display elements,
The data source inputs the display data of n × m bits in units of m bits to each of the n horizontal driving means,
The display device characterized in that the vertical driving means simultaneously selects the n display elements.

The display device according to claim 1,
The display device is an electroluminescence element.

The display device according to claim 19,
The display device, wherein the analog signal is a signal that corrects a nonlinear characteristic of the n display elements.

The display device according to claim 20,
The digital-analog converter has an input / output characteristic that corrects a non-linear characteristic of the n display elements.

The display device according to claim 19,
The horizontal driving means has one digital-to-analog converter for each horizontal pixel, and outputs each analog signal output from each digital-to-analog converter in a time series through a single column line n times. A display device comprising:

The display device according to claim 22,
The display device according to claim 1, wherein the data source inputs the display data of n × m bits to the horizontal driving unit in units of m bits.

The display device according to claim 22,
The horizontal driving means includes a sampling latch having a latch unit for n × m bits × the number of horizontal pixels, and the display data latched in the sampling latch is selected in units of m bits for each horizontal pixel. A display device comprising: a selector circuit for sequentially inputting to a converter.

The display device according to claim 22,
The vertical driving means sequentially selects the n display elements in time series.

The display device according to claim 22,
The vertical drive means is provided with n systems corresponding to the n display elements.

The display device according to claim 19,
The horizontal driving means is provided in n systems corresponding to the n display elements,
The data source inputs the display data of n × m bits in units of m bits to each of the n horizontal driving means,
The display device characterized in that the vertical driving means simultaneously selects the n display elements.

A digital-analog converter that converts display data in m-bit units into an analog signal of 2 ^m gradation and a pixel composed of n display elements (n is an integer of 2 or more), and the display area of each display element Is a driving method of a display device having a ratio of 2 ^{(n-1) * m} : 2 ^{(n-2) * m} : ...: 2 ^{(nn) * m} ,
n × m-bit display data is divided into n units to m-bit units,
Each display data divided into n units in m bits is converted into 2 ^m grayscale analog signals by the digital-analog converter,
A display device driving method, wherein n display elements constituting the pixel are assigned to a display element having a larger display area in order from the higher order side of the analog signals.

The method for driving a display device according to claim 28,
The display device driving method, wherein the display data is converted into an analog signal for correcting a nonlinear characteristic of the n display elements.

The method for driving a display device according to claim 28,
An analog signal input to the n display elements is sequentially performed according to a time series through a single column line.

The method for driving a display device according to claim 28,
An analog signal input to the n display elements is performed simultaneously through a plurality of column lines.