JP4393782B2 - 静電浮上型ジャイロ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、ジャイロ機構部と電子回路とを備えた静電浮上型ジャイロ装置に関する。
ジャイロ機構部は、ジャイロロータとジャイロケースとを含み、ジャイロロータをジャイロケース内で静電支持力によって浮動的に支持する。ジャイロロータは、適正動作のため、真空中に置かれる。
電子回路部は、ジャイロ機構部に接続され、ジャイロロータとジャイロケースとの相対変位を検出して、ジャイロロータの姿勢制御を行う。
詳しくは、その変位検出を行う信号検出回路に関し、さらには、そのような回路とジャイロ機構部との実装にも関する。
【０００２】
【前提の技術】
小形化に適した静電浮上型ジャイロは、船舶や航空機ばかりか自動車等の移動体にも使用されており、慣性空間に対する加速度等を検出するために、慣性を具有した機械部品からなるジャイロ機構部と、静電支持力の制御や相対変位の検出等を担う電子回路部とを備えている。
図１２は、そのような静電浮上型ジャイロにおけるジャイロ機構部を２つ示している。同図（ａ）〜（ｃ）は、円板形ロータ型の公知例であり（例えば特許文献１参照）、同図（ｄ）及び（ｅ）は、環状ロータ型の公知例である（例えば特許文献２参照）。なお、同図において、（ａ）及び（ｄ）は縦断正面図であり、（ｂ）と（ｃ）と（ｅ）は内蔵部品の展開斜視図である。
【０００３】
本発明の実施や説明の前提となる部分について掻い摘んで再掲すると、何れのジャイロ機構部でも、ジャイロロータ１０が静電浮上可能かつ回転可能な状態でジャイロケース２０に内蔵されている。ジャイロケース２０は、ガラス等の絶縁物からなる上側底部材２１と下側底部材２２とスペーサ２３とを組み合わせて構成され、内部に円板状の又は環状の真空空間が形成されている。ジャイロロータ１０は、シリコン等の導電体からなり、１本のスピン軸周りに安定して回転するよう、円板状に又は環状に形成されている。ジャイロケース２０からジャイロロータ１０に静電支持力や回転駆動力を作用させるために、両者の表面には、金属膜パターン等からなる多数の電極が形成されている。ジャイロロータ１０の電極とジャイロケース２０の電極は、それぞれの役割に応じて、対峙距離やピッチなど所定の対応関係を満たすよう配置されている。
【０００４】
電子回路に接続されるジャイロケース２０の電極（複数電極）について詳述すると、ジャイロロータ１０を中間に挟んで対向配置された複数対に分けられる。特に静電支持用電極については、それぞれの対において更に隣接配置された群・対に分けられる。具体的には、隣接電極３１ａ，３１ｂと隣接電極４１ａ，４１ｂとが対向対をなし、隣接電極３２ａ，３２ｂと隣接電極４２ａ，４２ｂとが対向対をなし、隣接電極３３ａ，３３ｂと隣接電極４３ａ，４３ｂとが対向対をなし、隣接電極３４ａ，３４ｂと隣接電極４４ａ，４４ｂとが対向対をなしている。なお、環状ロータ型の場合は、静電支持用電極の対が多くて、隣接電極３５ａ，３５ｂと隣接電極４５ａ，４５ｂも対向対をなし、隣接電極３６ａ，３６ｂと隣接電極４６ａ，４６ｂも対向対をなしている。
【０００５】
また、複数電極のうち回転駆動用電極については、上側底部材２１の下面で円状に列ぶロータ駆動用電極３７と、下側底部材２２の上面で円状に列ぶロータ駆動用電極４７とが対向対をなしている。
変位検出用電極も、変位検出用電極３８と変位検出用電極４８とが対向対をなしている。
なお、図示に際して、上側底部材２１に設けられた電極には３０番台の符号を付し、下側底部材２２に設けられた電極には４０番台の符号を付している。また、他の図示や説明に際して、隣接し合う電極３１ａ，３１ｂを区別しないで何れかを呼ぶとき又はそれらを纏めて呼ぶときには末尾のアルファベットを省いて電極３１と言う。他の電極３２等についても同様である。
【０００６】
さらに、役割分担が比較的単純で明瞭な環状ロータ型のジャイロ機構部について（図１２（ｄ），（ｅ）参照）、静電支持用電極３１〜３６，４１〜４６の具体的な役割を説明する。空間で直交する３軸をそれぞれＸ軸，Ｙ軸，Ｚ軸とし、図では、紙面の左右方向にＸ軸を置き、紙面の上下方向にＹ軸を置き、紙面を貫く向きにＺ軸を置き、Ｘ軸周りの回転をφとし、Ｙ軸周りの回転をθとする。そうすると、電極３１は、制御電圧を印加されてそれに応じたＸ方向の静電支持力を出すとともに、ジャイロロータ１０のＸ方向変位に応じてジャイロロータ１０表面との静電容量を変えるものとなっている。対向対をなす電極４１も、制御電圧を印加されてそれに応じたＸ方向の静電支持力を出すとともに、ジャイロロータ１０のＸ方向変位に応じてジャイロロータ１０表面との静電容量を変えるものであるが、電極３１とは逆向きの特性を示すものとなっている。電極対３２，４２はＹ方向に関して同様の機能を発揮し、電極対３３，４３はＺ＋φ方向に関して同様の機能を発揮し、電極対３４，４４はＺ＋θ方向に関して同様の機能を発揮し、電極対３５，４５はＺ−φ方向に関して同様機能を発揮し、電極対３６，４６はＺ−θ方向に関して同様の機能を発揮するものとなっている。
【０００７】
【従来の技術】
図１３（ａ）は、このようなジャイロケース２０の複数電極３１〜４８に接続されてジャイロ機構部と共に静電浮上型ジャイロを構成する電子回路を図示している。ここでも、明瞭化のため、環状ロータ型ジャイロの電子回路部を具体例に採って、本発明の実施形態との対比に役立つ部分を掻い摘んで再掲する。
この電子回路は、静電支持用電極３１〜３６，４１〜４６と共に拘束制御系を構成する制御演算回路５３（制御回路）と、ロータ駆動用電極３７，４７と共にロータ駆動系を構成するロータ制御回路５２（制御回路）と、変位検出用電極３８，４８と共に変位検出系を構成する信号検出回路とを具えている。なお、図示に際し、制御演算回路５３については制御出力回路５４を明記したが、ロータ制御回路５２については省略している。
【０００８】
制御演算回路５３は、ジャイロロータ１０とジャイロケース２０とのＺ軸周り以外の相対変位すなわちＸ方向変位ΔＸとＹ方向変位ΔＹとＺ方向変位ΔＺとφ方向変位Δφとθ方向変位Δθとから、公知の演算を行って、姿勢制御用の制御電圧Ｖ１，Ｖ１２等を生成し、それぞれを複数の電極３１〜４８のうちの静電支持用電極３１〜３６，４１〜４６に印加する等のことで、それらの相対変位をゼロにする姿勢制御を行うものである。なお、これらの相対変位は、静電支持用電極３１〜３６，４１〜４６の容量変化から検出される。また、各制御電圧Ｖ１，Ｖ１２等は、正電圧信号とそれを反転させた負電圧信号とを出力する制御出力回路５４によって、印加前に、所要のレベルまで増幅されるようになっている。
【０００９】
ロータ制御回路５２は、ジャイロロータ１０のＺ軸周りの回転状態から、やはり公知の演算を行って、回転駆動用の制御電圧たとえば三相のパルス状信号を生成し、それらをロータ駆動用電極３７，４７へ循環的に印加する等のことで、ジャイロロータ１０を一定速度で回転させる回転制御を行うようになっている。なお、ジャイロロータ１０の回転状態は、ロータ駆動用電極３７，４７の容量変化から検出される。これらの制御電圧も、制御出力回路５４又は同様の出力回路によって、印加前に、所要のレベルまで増幅されるようになっている。
このような制御電圧が直に印加される静電支持用電極３１〜３６，４１〜４６及びロータ駆動用電極３７，４７とは異なり、複数電極３１〜４８のうちの変位検出用電極３８，４８に対しては、ジャイロロータ１０の運動に影響を及ぼすような制御電圧は印加されない。
【００１０】
信号検出回路は、ジャイロロータ１０とジャイロケース２０との相対変位を検出するために、ジャイロロータ１０の運動に影響しない程度に周波数の高い変位検出用印加信号ｆ１〜ｆ１２を用いるものであり、変位検出用印加信号ｆ１〜ｆ１２を複数電極３１〜４８のうちの一部に印加する印加信号供給回路と、変位検出用印加信号ｆ１〜ｆ１２が変位検出用電極３８，４８を経由した後のところで変位検出用印加信号ｆ１〜ｆ１２に係る信号成分を検出して変位検出用検出信号Ｖｐを生成する電流検出回路５１（検出信号生成回路）とを具えている。
【００１１】
具体的には、印加信号供給回路は、弁別可能に周波数の異なる５つの正弦波信号ｗ１〜ｗ５を公知の関係式に基づいて組み合わせることで変位検出用印加信号ｆ１〜ｆ１２を生成し、それらの変位検出用印加信号ｆ１〜ｆ１２を変位検出用電極３８，４８でなく静電支持用電極３１〜３６，４１〜４６に印加するようになっている。しかも、その際、制御出力回路５４の出力側で制御電圧Ｖ１，Ｖ１２等に変位検出用印加信号ｆ１〜ｆ１２を重畳させることで、印加を行うようにもなっている。
【００１２】
環状ロータ型では静電支持用電極の対向対が６対あるが、そのうち電極対３１，４１について詳述すると（図１３（ｂ）参照）、制御電圧Ｖ１は正電圧＋Ｖ１と負電圧−Ｖ１とが対で生成され、正電圧＋Ｖ１は変位検出用印加信号ｆ１の重畳後に静電支持用電極３１ｂに印加され、負電圧−Ｖ１は同じ変位検出用印加信号ｆ１の重畳後に隣接の静電支持用電極３１ａに印加される。また、制御電圧Ｖ１２は正電圧＋Ｖ１２と負電圧−Ｖ１２とが対で生成され、正電圧＋Ｖ１２は変位検出用印加信号ｆ１２の重畳後に静電支持用電極４１ｂに印加され、負電圧−Ｖ１２は同じ変位検出用印加信号ｆ１２の重畳後に隣接の静電支持用電極４１ａに印加されるようになっている。
【００１３】
一方、電流検出回路５１は（図１３（ａ）参照）、制御出力回路５４側に接続されるのでなく、複数電極３１〜４８のうちの変位検出用電極３８，４８に接続されている。電流検出回路５１は、信号増幅用のアンプ等を具えているが、その入力ラインが変位検出用電極３８，４８の並列接続点に接続される。また、電流検出回路５１から出力された変位検出用検出信号Ｖｐがロータ制御回路５２や制御演算回路５３の入力回路へ送出されるようにもなっている。
【００１４】
ここで、制御演算回路５３における変位検出用検出信号Ｖｐの入力回路に言及すると（図１３（ｃ）参照）、同期検波器とバンドパスフィルタとの従属接続回路に変位検出用検出信号Ｖｐと正弦波信号ｗ１とを入力して、変位検出用検出信号Ｖｐから正弦波信号ｗ１の成分を抽出する等のことで、例えばＸ方向変位ΔＸを検知するようになっている。他の変位ΔＹ，ΔＺ，Δφ，Δθについても同様である。
そして、このような信号検出回路によって、制御電極３１〜３７，４１〜４７の容量変化に基づいて相対変位ΔＸ，ΔＹ，ΔＺ，Δφ，Δθや回転状態が検出される。また、それを入力した制御演算回路５３及びロータ制御回路５２の姿勢制御および回転駆動によって、ジャイロロータ１０がジャイロケース２０内の中立位置に浮上して回転し続ける。さらに、それらに基づいて、静電浮上型ジャイロに作用した加速度等が、演算され、検知されるのである。
【００１５】
このような電子回路とジャイロ機構部とを備えた静電浮上型ジャイロ装置は、プリント基板等に実装して電気的接続が確立されるが、その場合、ジャイロケース２０を実装したプリント基板に電子回路の一部も実装されていた。その際、制御出力回路５４や電流検出回路５１など、ジャイロケース２０の各電極３１〜４８と直接的に接続される回路部分は、優先的に同一基板に実装される。また、電流検出回路５１のうちプリアンプはジャイロケース２０の上面等に実装されることもある。何れにしても、真空空間はジャイロケース２０の中にとどまり、ジャイロ機構部も電子回路も大気下で実装される。
また、ジャイロケース２０内のジャイロロータ１０収納空間に真空状態を確保するには、真空雰囲気中で組み立てるか、組み立ててから真空引きしていた。そして、その真空状態を長期間に亘って維持するため、真空空間にゲッタ部材（真空維持部材）も収納していた。
【００１６】
【特許文献１】
特許第３００８０７４号公報 （図１、図２、図４、図８）
【特許文献２】
特開２００１−２３５３２９号公報 （図１、図２、図３、図６）
【００１７】
【未公開の先行技術】
［先行特許出願１］ 特願２００３−０５０２２３号
［先行特許出願２］ 特願２００２−３６２０３１号
ところで、静電浮上型ジャイロ装置の小形化が進むと、具体的にはジャイロロータ１０の径が数ｍｍ程度やそれ以下に縮小されると、真空雰囲気中での組立であっても、組立後の真空引きであっても、作業が各段にし辛くなる。このため、真空状態の確保が困難になるうえ、工数の増加や歩留まりの低下等による不所望なコストアップまで招きかねない。また、小形化に伴う寸法効果によってゲッターの負担が増すため、真空状態の維持も難しくなる。しかも、ガラス製ジャイロケース２０のスルーホールの気密にコストが嵩むため、コストアップまで招来してしまう。そこで、小形化の要請とコストダウンの要請とを両立させるべく、真空状態の確保と維持に関し、実装状況も考慮に入れて、適切な態様での具体化が同一出願人により創案されている。その要点は、真空パッケージを導入して真空空間をジャイロ機構部よりも広げ、その中に真空維持部材や電子回路まで取り込むことにより、真空維持等の困難性を増すことなく小形化を進めることが可能となって、小形の静電浮上型ジャイロ装置を安価に実現することができた、というものである（先行特許出願１参照）。
【００１８】
また、ジャイロロータとジャイロケースとの相対変位を検出するための信号検出回路に関しても、やはり同一出願人により、改良案が創出されているので（先行特許出願２参照）、その要点を述べる。
上述した従来の信号検出回路では、変位検出用印加信号ｆ１〜ｆ１２を制御電圧Ｖ１，Ｖ１２等に重畳していることから、両者の電圧の和が制御出力回路５４の電源電圧Ｖccを超えることは出来ないので、変位検出用印加信号ｆ１の振幅電圧Ｖｆと制御電圧Ｖ１の最大電圧とに電源電圧Ｖccを割り振っている（図１３（ｄ）参照）。ところが、静電浮上型ジャイロの機構部の小形化が進むと、具体的には例えば従来５ｍｍ程度であったジャイロロータ１０の径が１ｍｍ程度まで縮小されると、複数電極３１〜４８の容量が小さくなる。特に電流検出回路５１の検出対象である入力電流Ｉｐ、これは変位検出用検出信号Ｖｐの元であるが、この検出電流Ｉｐが激減する。このため、変位ΔＸ等を正確に求めるのに必要とされる適正レベルの変位検出用検出信号Ｖｐを得るには、変位検出用印加信号ｆ１の振幅電圧Ｖｆを大きくする必要がある。
【００１９】
しかしながら、所定の電源電圧Ｖccの下で振幅電圧Ｖｆを増加させることは制御電圧Ｖ１の最大電圧の減少を伴うため、両者への割り振りのバランスが不所望に崩れてしまう（図１３（ｅ）参照）。他の変位検出用印加信号も同じである。そこで、同じ電源電圧の下で、制御電圧を犠牲にすることなく、変位検出用印加信号の振幅電圧を増やせるよう、信号検出回路を改良することが、重要である。そして、このような要請に応える改良案は、変位検出用信号の流れを従来と逆転させることにより、制御電圧と変位検出用信号との重畳が電圧有意の信号と電流有意の信号とによって遂行されるようになって、制御電圧を犠牲にすることなく変位検出用印加信号の振幅電圧を増やすことが可能となり、その結果、電極容量が減少しても容易に適正レベルの変位検出用検出信号が得られるので、小形化に適う静電浮上型ジャイロの信号検出回路を実現することができる、というものである。
【００２０】
これら未公開の先行特許出願１，２に記載された技術事項は、多くの部分が本発明創案の前提となっているので、本発明の課題を提示するに先だって、ここに再掲する。先ず、図面を引用して静電浮上型ジャイロ装置の具体的な構成を説明する。図１は、装置パッケージングの構造を示し、（ａ）が装置の正面図、（ｂ）が蓋を外したところの平面図、（ｃ）が縦断面斜視図である。図２は、（ａ）が信号検出回路を含む全体回路図、（ｂ）が変位検出用印加信号の発生回路、（ｃ）が電流検出回路である。図３は、（ａ）が拘束制御系の信号入力回路、（ｂ）がロータ駆動系の信号入力回路である。なお、それらの図示に際し、従来と同様の構成要素には同一の符号を付して示したので、また、前提の技術の欄で述べたジャイロ機構部は以下の先行技術例でもそのまま利用されるので、従来との相違点を中心に説明する。ここでも、明瞭な対比等のため、電子回路部は環状ロータ型ジャイロ対応のものを具体例とし、ジャイロ機構部を説明してから電子回路部を説明する。
【００２１】
このジャイロ装置７０は（図１参照）、キャップ７１（蓋体）とボックス７２（箱体、缶体）とからなる密閉可能な装置パッケージ（真空収容器）を具えたものであり、その中には、上述したジャイロロータ１０及びジャイロケース２０からなるジャイロ機構部と、ガラス等の絶縁性基板からなるベース７３（搭載基板）と、ゲッター７５（真空維持部材）と、ＩＣ７７，７８（集積回路）とが格納されている。
【００２２】
キャップ７１とボックス７２は、気密性に優れ加工も容易な部材たとえば金属からなり、ボックス７２にキャップ７１を被せて、ボックス７２の正面壁に貫通形成されている真空吸引口７６から排気すると、内部空間が真空になり、さらに真空吸引口７６に栓をすると、気密に封止されて、真空状態が確立されるようになっている。ボックス７２の底面には、多数のピン７４（外部接続端子）が植設されている。ピン７４は、装置パッケージの内外で電気導通をとるとともに、プリント基板などへの実装時にパッケージを支持するためのものであり、例えば多ピンＩＣのＰＧＡ（Pin Grid Array）パッケージのピンと同様の良導体からなり、この例では概ね四辺形状に列設されていて、何れもボックス７２の底面を貫通している。ピン７４の貫通穴には固定と気密と絶縁のため例えば溶融ガラス等が充填されている。
【００２３】
ベース７３は、ボックス７２の内底より一回り小さい平板からなり、ボックス７２内で多数のピン７４によって支持されて、ボックス７２底面から僅かに離れている。図示は割愛したがベース７３の上面には配線パターンが形成されていて、そのうち適宜な配線が各ピン７４に接続されている。この接続は金属等で剛になされていてピン７４とベース７３との連結を兼ねている。ベース７３の上面には、ジャイロケース２０とＩＣ７７，７８が搭載されており、それらと配線パターンとの接続は、ワイヤボンディングでも可能であるが、この例では、ＩＣ７７，７８がベアチップのまま搭載されているので、金バンプや半田ボール等を介在させて一括接続するＣＯＧ(Chip On Glass）方式にてなされている。
【００２４】
ジャイロ機構部は、ジャイロケース２０のジャイロロータ１０格納空間を上述の如く真空密封したものでも良いが、この場合は、ジャイロケース２０が丸ごと真空の装置パッケージに納められるので、密封の必要が無く、ジャイロケース２０内にゲッタ部材を内蔵する必要も無い。
ゲッター７５は、装置パッケージ内の真空空間に残っていた又は入り込んできた酸素や窒素等の気体を吸着して真空状態を維持するものであり、ジャイロケース２０に内蔵されていた従来のゲッタ部材と比べて、材質は同じであるが、サイズは可成り大きくなっている。ゲッター７５は、ベース７３に搭載しても良いが、この例では、非蒸発ゲッターと呼ばれ通電加熱にて活性化されるものが採用されているので、ワイヤを介して２本のピン７４で支持されている。
【００２５】
ＩＣ７７，７８は、電子回路が上述した図１３（ａ）の構成であれば、制御出力回路５４や，電流検出回路５１，印加信号ｆ１〜ｆ１２の供給回路などを集積したものである。もっとも、ここでは、電子回路が信号検出回路を中心に改良されているので、それに応じて、ＩＣ７７，７８への集積部分も一部異なっている。具体的な集積部分は、電子回路の相違点を詳述した後で述べるが、ＩＣ７７，７８は、ベアチップのままベース７３に搭載される。チップ数は、図示のように２個でも良く、１個に纏めても良く、３個以上でも良い。
【００２６】
次に電子回路部を説明する。この電子回路が上述した従来例のものと相違するのは（図２（ａ）参照）、電流検出回路５１に代わって印加信号発生回路６１（印加信号供給回路）が変位検出用電極３８，４８に接続されている点と、制御出力回路５４の出力に対する変位検出用印加信号ｆ１〜ｆ１２の重畳が無くなってその代わり制御出力回路５４それぞれに電流検出回路６４が付設された点と、制御回路５２，５３がデジタル化されてロータ制御回路６２及び制御演算回路６３になった点である。
【００２７】
印加信号発生回路６１は、周波数がジャイロロータ１０の運動に影響しないほど高いという要件を満たせば変位検出用印加信号Ｖ０として正弦波の信号を発生するものでも良く、変位検出用印加信号Ｖ０の振幅は電源電圧の許す範囲で任意に設定して良いが、ここでは（図２（ｂ）参照）、変位検出用印加信号Ｖ０として三角波の電圧信号を発生するために、一対の定電流回路を逆向きに設け、クロックＣＬＫａで切り替わるスイッチ等にて、電流送出と電流吸入とを交互に繰り返すようになっている。
【００２８】
このような定電流回路対とスイッチ回路とによって生成された変位検出用印加信号Ｖ０は、図示のように適宜なカップリングコンデンサ６１ａを介して又はそのようなものを介さず直に変位検出用電極３８，４８に印加される。そのように構成すると、印加信号発生回路６１から変位検出用電極３８，４８の並列接続点に供給される変位検出用印加電流ｉ０は、定電流の向きがクロックＣＬＫａに同期して反転する矩形波状のものとなり、変位検出用印加信号Ｖ０は三角波の電圧信号となる。なお、クロックＣＬＫａの周波数は例えば１ＭＨｚ以上にされる。これは制御電圧の有効周波数とされる数十ｋＨｚより遙かに高く、上記要件が満たされる。
【００２９】
電流検出回路６４は（図２（ａ）参照）、制御演算回路６３から静電支持用電極３１〜３６，４１〜４６へ姿勢制御用の制御電圧Ｖ１，Ｖ１２等を送出する１２個または１２組の制御出力回路５４それぞれに付設されるとともに、ロータ制御回路６２からロータ駆動用電極３７へ回転駆動用の制御電圧を送出する制御出力回路５４それぞれにも付設される。それぞれの電流検出回路６４は（図２（ｃ）参照）、一対のカレントミラー６４ａ，６４ｂと、それらの出力ライン同士を接続させた差動出力ライン６４ｃと、信号増幅や雑音除去等を行って変位検出用検出電流ｉ１等を出力するアンプ等６４ｄからなる。
【００３０】
カレントミラー６４ａは、入力側が付設先の制御出力回路５４（そのうち特に出力段回路）の給電線のうち高電位側のもの（＋）に介挿接続され、カレントミラー６４ｂは、入力側が付設先の制御出力回路５４（そのうち特に出力段回路）の給電線のうち低電位側（−）のものに介挿接続され、両者の出力側は共に差動出力ライン６４ｃに接続される。これにより、電流検出回路６４は、何れも、該当する制御出力回路５４の出力電流を検出してそれと同じか又は対応している変位検出用検出電流ｉ１〜ｉ１２，ｒ１〜ｒ６を生成するものとなっている。
【００３１】
制御演算回路６３の演算内容は基本的に従来例と変わらないが、回路構成は（図３（ａ）参照）、ＤＳＰ６６（デジタルシグナルプロセッサ）の採用によってデジタル化されているため、前段に、Ａ／Ｄ変換回路６５が設けられている。Ａ／Ｄ変換回路６５は、この例では、６個が設けられ、何れも、クロックＣＬＫｂのタイミングでサンプリング・標本化して、例えば１２ビットで量子化するようになっている。クロックＣＬＫｂは、上述したクロックＣＬＫａの位相を例えば９０゜ずらしたものであり、クロックＣＬＫａに同期している。なお、スイッチング時の過渡状態を外せば、位相差は９０゜以外でも良く、周波数は逓倍または逓減されていても良い。
【００３２】
６個のＡ／Ｄ変換回路６５は、静電支持用電極３１への変位検出用検出電流ｉ１と静電支持用電極４１への変位検出用検出電流ｉ１２との差をとってＸ方向変位ΔＸの成分を抽出した信号と、静電支持用電極３２への変位検出用検出電流ｉ２と静電支持用電極４２への変位検出用検出電流ｉ１１との差をとってＹ方向変位ΔＹの成分を抽出した信号と、静電支持用電極３３への変位検出用検出電流ｉ３と静電支持用電極４３への変位検出用検出電流ｉ１０との差をとってＺ＋φ方向変位ΔＺ＋Δφの成分を抽出した信号と、静電支持用電極３４への変位検出用検出電流ｉ４と静電支持用電極４４への変位検出用検出電流ｉ９との差をとってＺ＋θ方向変位ΔＺ＋Δθの成分を抽出した信号と、静電支持用電極３５への変位検出用検出電流ｉ５と静電支持用電極４５への変位検出用検出電流ｉ８との差をとってＺ−φ方向変位ΔＺ−Δφの成分を抽出した信号と、静電支持用電極３６への変位検出用検出電流ｉ６と静電支持用電極４６への変位検出用検出電流ｉ６との差をとってＺ−θ方向変位ΔＺ−Δθの成分を抽出した信号とに割り振られる。
【００３３】
ロータ制御回路６２の演算内容も基本的に従来例と変わらないが、回路構成は（図３（ｂ）参照）、やはり、ＤＳＰ６７の採用によってデジタル化されているため、前段に量子化手段が設けられている。量子化手段は、Ａ／Ｄ変換回路６５と同じでも良いが、ロータ回転制御の遂行には変位検出用検出電流ｒ１〜ｒ６のうち一つ以上の位相が把握できれば足りるので、この例では、Ａ／Ｄ変換回路６５より簡便なコンパレータＣＯＭＰが変位検出用検出電流ｒ１〜ｒ６それぞれに設けられている。二値化された各変位検出用信号は、ＤＳＰ６７のサンプリングプログラムの処理によってＤＳＰ６７に随時入力されて標本化された後、ジャイロロータ１０のＺ軸周りの回転状態に基づいて三相パルス状信号などの回転駆動用制御電圧を生成する公知の演算に供されるようになっている。
【００３４】
このような電子回路のうち、ＩＣ７７，７８に集積されるのは、制御出力回路５４や，電流検出回路６４，印加信号発生回路６１などである。ＤＳＰ６６，６７は、専用品を作っても良いが、汎用の市販品でも足りるので、そのようなＤＳＰ６６，６７はＩＣ７７，７８に集積されない。
【００３５】
このような構成の静電浮上型ジャイロ装置について、その使用態様及び動作を、図面を引用して説明する。図１（ｄ）は、装置実装状況を示す斜視図である。また、図４は、（ａ）が制御電圧印加部分の詳細図であり、（ｂ）〜（ｆ）は何れも信号波形例である。ここでも、先ず機構部の実装態様を説明し、次に電子回路の動作を説明する。
【００３６】
ジャイロ装置７０をプリント基板８０に実装するには（図１（ｄ）参照）、それに先立って、プリント基板８０に、ピン７４対応のスルーホールと電気接続のための配線パターンを形成しておく。そのプリント基板８０に、一般的なＩＣ実装技術を用いて、ＤＳＰ６６，６７といったＩＣやその他の電子部品を実装する。電源回路を構成するレギュレータＩＣ８１や平滑コンデンサ８２等も実装しておく。それから、プリント基板８０のスルーホールにピン７４を差し込んで、半田付け等にて接続する。
【００３７】
そうすると、ジャイロ装置７０がプリント基板８０に固定され、ひいてはジャイロケース２０がプリント基板８０に対して固定されるとともに、ジャイロケース２０の各電極３１〜４８と電子回路との電気的接続が確立される。具体的には、電子回路のうち内蔵部分であるＩＣ７７，７８はジャイロ装置７０組立完了時点でベース７３の配線パターンによってジャイロケース２０と接続されているので、それらと電子回路の残部たとえばＤＳＰ６６，６７とが、プリント基板８０の配線パターンとピン７４とを介して、接続される。こうして、静電浮上型ジャイロ装置がプリント基板８０に搭載され、それが自動車等に組み込まれると、ジャイロ機構部および電子回路部が動作可能となる。
【００３８】
以上の説明より明らかに、ジャイロ装置７０は、扱い慣れたＩＣ例えばＰＧＡタイプＩＣとほぼ同様にして簡単に実装することができる。さらに、ジャイロ装置７０の真空引きに関しても、ジャイロケース２０より大きくて丈夫なため扱い易い装置パッケージが対象なので、作業が楽になるうえ、既存の設備や治具を継続使用するのも容易となる。その真空状態の維持に関しては、ゲッター７５を十分に大きくすることが可能であり、例えばジャイロケース２０に納まらないほど大きくすることも可能なので、真空状態が長期間に亘って維持される。その真空空間を、従来は薄いガラス等で密封していたが、それより厚くても良く変形能にも富む金属等で出来たパッケージ７１＋７２で密封しているので、気密性能が向上して、更に長期間に亘って真空状態が維持される。しかも、ジャイロ装置７０には、ジャイロケース２０が内蔵されているだけでなく、電子回路の一部であるＩＣ７７，７８もベアチップの状態で内蔵されており、これによって、電子回路部のコンパクト実装が一段と進められている。なお、ＩＣ７７，７８は、ベアチップ搭載であるが、それを囲むジャイロ装置７０の内部空間は真空状態になっているので、酸化等にて劣化することが無い。
【００３９】
次に電子回路の動作説明に移るが（図４（ａ）参照）、従来例との対比明瞭化等のため、環状ロータ型の６対の静電支持用電極のうち電極対３１，４１について、制御電圧の印加状況を詳述する。制御電圧Ｖ１はやはり正電圧Ｖ１ｂと負電圧Ｖ１ａとの対に分けられて、正電圧Ｖ１ｂは静電支持用電極３１ｂに印加され、負電圧Ｖ１ａは隣接の静電支持用電極３１ａに印加される。また、制御電圧Ｖ１２も正電圧Ｖ１２ｂと負電圧Ｖ１２ａとの対に分けられて、正電圧Ｖ１２ｂは静電支持用電極４１ｂに印加され、負電圧Ｖ１２ａは隣接の静電支持用電極４１ｂに印加される。
【００４０】
そして（図４（ｂ）参照）、ジャイロロータ１０がＺ軸周りの回転は別として中立位置に静止しているとき静電支持用電極３１，４１に印加される一定のオフセット電圧をＶofとし、姿勢制御のために算出され変化するＸ軸制御電圧成分をＶｘとすると、正電圧Ｖ１ｂのうち制御出力回路５４の出力する主成分は＋Ｖof＋Ｖｘにされ、負電圧Ｖ１ａの主成分は−Ｖof−Ｖｘにされ、正電圧Ｖ１２ｂの主成分は＋Ｖof−Ｖｘにされ、負電圧Ｖ１２ａの主成分は−Ｖof＋Ｖｘにされる。ここまでは基本的に従来例と同様であるが、変位検出用信号の重畳については従来例と異なるため、これらの制御電圧Ｖ１，Ｖ１２等へ直に変位検出用印加信号Ｖ０が重畳されるようなことはない。もっとも、変位検出用印加信号Ｖ０が伝達されて来たことの影響は受ける。
【００４１】
すなわち（図４（ｃ）参照）、印加信号発生回路６１によって、電圧波形が三角波状に変化する変位検出用印加信号Ｖ０が発生され、これが変位検出用電極３８，４８とジャイロロータ１０と静電支持用電極３１，４１を順に経て制御電圧Ｖ１，Ｖ１２に重畳する。変位検出用印加電圧信号Ｖ０の振幅は、印加信号発生回路６１に昇圧回路等を付設すれば、制御出力回路５４の電源電圧Ｖccを超えることも可能であり、従来の変位検出用印加信号ｆ１，ｆ１２に比べて可成り大きい。これに対し（図４（ｂ）参照）、制御電圧Ｖ１，Ｖ１２に重畳する電圧成分は極めて小さいので、正電圧Ｖ１ｂの波形は主成分＋Ｖof＋Ｖｘの波形から大きく離れることなくそれに沿い、負電圧Ｖ１ａは主成分−Ｖof−Ｖｘに沿い、正電圧Ｖ１２ｂは主成分＋Ｖof−Ｖｘに沿い、負電圧Ｖ１２ａは主成分−Ｖof＋Ｖｘに沿い、いずれも主成分とほぼ同様の波形を描く。
【００４２】
一方、変位検出用印加電圧信号Ｖ０と共に変位検出用印加電流ｉ０（図４（ｄ）参照）も変位検出用電極３８，４８とジャイロロータ１０と静電支持用電極３１，４１等を順に経て制御出力回路５４の出力ラインに伝達されるが、その際に変位検出用印加電流ｉ０は複数電極３１〜４８の容量に基づいて分割され、伝達先でそれぞれ該当個所の電流検出回路６４によって変位検出用検出電流信号ｉ１〜ｉ１２として検出される。これらの電流信号は（図４（ｅ）の変位検出用検出電流ｉ１を参照）、分割に応じた明確な電流値を示し、クロックＣＬＫａに対応した周波数の矩形波となる。
【００４３】
そして（図４（ｆ）及び図３（ａ）参照）、クロックＣＬＫａに同期しているが位相のずれているクロックＣＬＫｂのタイミングで、Ｘ方向変位ΔＸを反映した電流信号（ｉ１−ｉ１２）や同様の信号がＡ／Ｄ変換回路６５によって量子化され、それらを取り込んだＤＳＰ６６によって姿勢制御のための公知の演算が行われる。また、慣性空間に対する角速度や加速度なども算出される。こうして、この場合も、姿勢制御や加速度検出等が適切に遂行される。さらに、変位検出用検出電流ｒ１〜ｒ６が二値化されてＤＳＰ６７に取り込まれ、それらを取り込んだＤ６７ＳＰによって回転駆動のための公知の演算が行われる。回転駆動用制御電圧の基本周波数は上限が数百Ｈｚ程度であるが、変位検出用検出電流ｒ１〜ｒ６の基本周波数は上述したように高いので、両者は容易かつ正確に弁別される。こうして、ロータ回転駆動も適切に遂行される。
【００４４】
以上の説明より明らかに、この静電浮上型ジャイロの信号検出回路にあっては、変位検出用印加電圧信号Ｖ０を必要に応じて拡大することが可能かつ容易であり、しかも、制御電圧Ｖ１，Ｖ１２等も制御出力回路５４の電源電圧Ｖcc近くまで拡大できるので、例えジャイロ機構部の小形化に伴って複数電極３１〜４８の容量が小さくなったとしても、十分な信号レベルを確保することができて、変位の検出を適切に果たすことはもちろん、姿勢制御性能の向上にも貢献する。
【００４５】
【発明が解決しようとする課題】
このように、実装状況も考慮して小形化すべく真空パッケージにジャイロ機構や電子回路を取り込んだり、ジャイロ機構部の小形化に伴って電極容量が減少しても適正レベルの変位検出用検出信号が得られるように変位検出用信号の流れを従来と逆転させたりして、静電浮上型ジャイロ装置の小形化が推し進められ、静電浮上型ジャイロ装置の応用範囲が広がっている。
もっとも、小形化が可能になったからといって、全部が小形のもので置き換えられる訳ではない。
【００４６】
ジャイロロータを回転させてその慣性を利用する静電浮上型ジャイロ装置の場合、検出精度がジャイロロータの大きさに依存するのを避けられないため、種々のサイズのものが使い分けられている。そして、サイズに応じて電源電圧Ｖccや制御電圧Ｖ１等にも各種の電圧が採用されている。例えば、ロータ径が１〜２ｍｍのときには３Ｖや５Ｖ程度の電圧で足りるが、ロータ径が５ｍｍを超えると１２Ｖや１５Ｖといった電圧が用いられることが多い。
ただし、電子回路の電圧が高いと、使用できる電子部品が限られたり高価になったりする。特に、電流検出回路６４のカレントミラーのように１ＭＨｚ等の高速で動作するうえ広いダイナミックレンジも要求される半導体部品に、１５Ｖ程度以上の高耐圧性能まで要求すると、適正価格で具体化するのが困難になる。
【００４７】
その場合、制御電圧へ直に変位検出用印加信号を重畳させる従来技術が引き続き使われる。
しかしながら、変位検出用信号の流れを従来と逆転させて、制御電圧の出力段回路のところで、変位検出用印加信号に係る信号成分の検出を行う手法には、制御電圧をほとんど犠牲にしないで済むことや、変位検出用印加信号のレベル設定が制御電圧の制約を受けずにほぼ自由に行えることなど、従来技術に勝る利点が多い。
【００４８】
そこで、変位検出用電極に変位検出用信号を印加して制御電極より制御回路寄りで検出を行う手法の採用を前提として、上述した何れとも異なる新たな構成の信号検出回路を案出することが技術的な課題となる。その際、電源電圧や制御電圧の影響が検出信号生成回路になるべく及ばないよう、更なる工夫を凝らすことも重要である。
この発明は、このような課題を解決するためになされたものであり、変位検出用信号の流れを従来と逆転させた静電浮上型ジャイロ装置であって新たなものを実現することを目的とする。
また、本発明は、変位検出用信号の流れを従来と逆転させて検出するに際して電圧レベルによる制約の緩やかな静電浮上型ジャイロ装置を実現することも目的とする。
【００４９】
【課題を解決するための手段】
このような課題を解決するために発明された第１乃至第６の解決手段について、その構成および作用効果を以下に説明する。
【００５０】
［第１の解決手段］
第１の解決手段の静電浮上型ジャイロ装置は、出願当初の請求項１に記載の如く、ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記複数電極のうちの一部に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極を経由したところで前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成しこれを前記制御回路に送出する検出信号生成回路と、前記制御回路に複数設けられ前記制御電圧のうち少なくとも姿勢制御用のものに関しては互いに逆相の対となるものを生成して前記複数電極のうち隣り合うものに振り分けて印加する出力段回路とを備えた静電浮上型ジャイロ装置において、前記印加信号供給回路が、前記変位検出用印加信号を前記変位検出用電極に印加するものであり、前記検出信号生成回路が、前記出力段回路それぞれの出力側に付設された複数の同相検出回路を具有しており、前記同相検出回路は、それぞれ、付設先の出力段回路の出力であって逆相関係の対から同相成分を抽出することにより前記変位検出用印加信号に係る信号成分の検出を行うようになっている、というものである。
【００５１】
このような第１の解決手段の静電浮上型ジャイロ装置にあっては、変位検出用信号が、変位検出用電極に印加され、それから、ジャイロロータを経て複数の制御電極に伝達され、それぞれ該当する出力段回路の出力側に到達する。そのときの伝達状態・伝達程度には各制御電極の容量変化が反映されているので、変位検出用印加信号に係る信号成分を検出すれば、その検出値に基づいてジャイロロータとジャイロケースとの相対変位を算出することが可能である。
【００５２】
その検出は、隣り合う電極に対し変位検出用印加信号が同相で伝達されてくることに基づいて、同相成分の抽出にて行われる。また、そのような隣り合う制御電極に対して逆相の制御電圧が印加されていることから、同相成分の抽出は、受動素子のような耐電圧も応答性も高くて安い電子部品を用いて具体化しうる。例えば信号同士の加算や分圧といった手法で行うことが可能となる。そして、このような抽出によって、変位検出用検出信号は、制御電圧から分離されて、単独のものとなるので、その後続処理には、もはや制御回路の出力段回路のような高耐圧性能は要求されない。
【００５３】
このように、変位検出用電極に変位検出用信号を印加して制御電極より制御回路寄りで検出を行うとともに、それに際して、隣り合う制御電極に対し逆相の制御電圧が印加されること及び同相の変位検出用印加信号が伝達されることに基づき、変位検出用印加信号に係る信号成分の検出を同相成分の抽出にて行うようにしたことにより、カレントミラー等を設けて電流検出を行う既述のものとは異なるものであっても、適切に所望の信号を検出することが、可能となる。
したがって、この発明によれば、変位検出用信号の流れを従来と逆転させた静電浮上型ジャイロ装置であって新たなものを実現することができる。
【００５４】
［第２の解決手段］
第２の解決手段の静電浮上型ジャイロ装置は、出願当初の請求項２に記載の如く、上記の第１解決手段の静電浮上型ジャイロ装置であって、前記同相検出回路の各々に、容量素子の直列回路からなり逆相出力（すなわち互いに逆相の出力対）の中点電圧（すなわち両信号の中間の電圧）を検出する中点電圧検出回路と、この中点電圧検出回路と付設先の出力段回路とに介挿して設けられ前記制御電圧の周波数成分の電流は通過させるが前記変位検出用印加信号の周波数成分の電流は通過させない電流制限回路とが、具わっている、というものである。
【００５５】
このような第２の解決手段の静電浮上型ジャイロ装置にあっては、同相検出回路が、中点電圧検出回路と電流制限回路とで具体化され、中点電圧検出回路が、受動素子である容量素子の直列回路で具体化されている。電流制限回路も抵抗などの受動素子で具体化しやすいものであり、この電流制限回路の存在によって、変位検出用印加信号が出力段回路へ逃げることなく中点電圧検出回路に伝達される。
【００５６】
このような同相検出回路は、受動素子で構成されて、耐電圧も応答性も高いうえ安価なものとなっている。
したがって、この発明によれば、変位検出用信号の流れを従来と逆転させて検出するに際して制御電圧等の電圧レベルによる制約の緩やかな静電浮上型ジャイロ装置を実現することができる。
【００５７】
［第３の解決手段］
第３の解決手段の静電浮上型ジャイロ装置は、出願当初の請求項３に記載の如く、上記の第２解決手段の静電浮上型ジャイロ装置であって、前記容量素子は直列接続されているもの総てが同一基板上に積層形成されている、というものである。
【００５８】
このような第３の解決手段の静電浮上型ジャイロ装置にあっては、中点電圧検出回路において直列接続されている容量素子の容量比が正確になることから、中点電圧が正確に検出されるので、変位検出のための同相成分抽出が正確に行われる。これにより、変位検出用印加信号に係る信号成分が、微弱なものであっても、より正確に検出される。変位検出が正確に行えれば、ジャイロロータの姿勢制御も正確にでき、慣性空間に対する加速度等の検出も正確になる。
したがって、この発明によれば、変位検出用信号の流れを従来と逆転させて検出するに際して制御電圧等の電圧レベルによる制約の緩やかな静電浮上型ジャイロ装置であって精度の良いものを実現することができる。
【００５９】
［第４の解決手段］
第４の解決手段の静電浮上型ジャイロ装置は、出願当初の請求項４に記載の如く、上記の第３解決手段の静電浮上型ジャイロ装置であって、前記容量素子が前記ジャイロケースに形成されている、というものである。
【００６０】
このような第４の解決手段の静電浮上型ジャイロ装置にあっては、ジャイロケースに配線等を積層形成するついでに容量素子を少なくとも部分的には形成することが可能となる。
これにより、静電浮上型ジャイロ装置の製造工程の一部が短縮されて製造コストが削減される。また、ジャイロ機構部と電子回路とがコンパクトに纏まる。
したがって、この発明によれば、変位検出用信号の流れを従来と逆転させて検出するに際して制御電圧等の電圧レベルによる制約の緩やかな静電浮上型ジャイロ装置であって精度の良い廉価なものを実現することができる。
【００６１】
［第５の解決手段］
第５の解決手段の静電浮上型ジャイロ装置は、出願当初の請求項５に記載の如く、上記の第３解決手段の静電浮上型ジャイロ装置であって、前記容量素子が前記ジャイロケースの搭載基板に形成されいる、というものである。
【００６２】
このような第５の解決手段の静電浮上型ジャイロ装置にあっては、ジャイロケースの搭載基板に配線等を積層形成するついでに容量素子を少なくとも部分的には形成することが可能となる。
これにより、静電浮上型ジャイロ装置の製造工程の一部が短縮されて製造コストが削減される。
したがって、この発明によれば、変位検出用信号の流れを従来と逆転させて検出するに際して制御電圧等の電圧レベルによる制約の緩やかな静電浮上型ジャイロ装置であって精度の良い廉価なものを実現することができる。
【００６３】
［第６の解決手段］
第６の解決手段の静電浮上型ジャイロ装置は、出願当初の請求項６に記載の如く、上記の第３解決手段の静電浮上型ジャイロ装置であって、真空維持部材が内蔵され複数の外部接続端子が貫通状態で植設された密閉可能なパッケージを具え、前記ジャイロケースを搭載した搭載基板と前記容量素子を含む電子回路とが前記パッケージに内蔵され、前記搭載基板が弾性支持されている、というものである。
【００６４】
このような第６の解決手段の静電浮上型ジャイロ装置にあっては、ジャイロ機構部と共に電子回路部もパッケージに格納される。また、そのパッケージを密閉する等のことで真空状態が確立され、その真空状態が真空維持部材によって維持されるが、ジャイロ機構部より大きく材質制限も少ないパッケージは高気密にし易いうえ、真空維持部材もジャイロ機構部のサイズ制約を免れて所要の大きさにできるので、真空状態が長期間に亘って維持される。そして、そのパッケージを複数端子付き電子部品と同様にしてプリント基板等に実装すると、機構部が固定されるとともに、電気的接続も確立される。
【００６５】
このように真空パッケージを導入して真空空間をジャイロ機構部よりも広くしたことにより、ジャイロ機構部を小さくしても真空維持等の困難性増加は回避される。しかも、真空パッケージは、無駄に大きい訳でなく、ジャイロ機構部の他に、重要な真空維持部材や、可能な範囲で電子回路も、内蔵している。そのため、装置全体ではコンパクトになる。実装も汎用技術が使えて容易になる。
【００６６】
さらに、ジャイロ機構部の搭載基板が弾性支持されているので、パッケージが衝撃を受けたとしても、弾性部材での緩衝によって、その衝撃がジャイロ機構部に伝達されるまでに緩和されるので、搭載基板が壊れ難くなる。
したがって、この発明によれば、変位検出用信号の流れを従来と逆転させて検出するに際して制御電圧等の電圧レベルによる制約の緩やかな静電浮上型ジャイロ装置であって丈夫で精度の良いものを小形かつ安価に実現することができる。
【００６７】
【発明の実施の形態】
このような解決手段で達成された本発明の静電浮上型ジャイロ装置について、これを実施するための具体的な形態を以下の第１〜第６実施例により説明する。図５，図６に示した第１実施例は、上述した第１，第２の解決手段を具現化したものであり、図７に示した第２実施例は、その変形例である。また、図８に示した第３実施例は、上述した第３の解決手段を具現化したものであり、図９に示した第４実施例は、上述した第４の解決手段を具現化したものであり、図１０に示した第５実施例は、上述した第５の解決手段を具現化したものであり、図１１に示した第６実施例は、上述した第６の解決手段を具現化したものである。
【００６８】
なお、それらの図示に際し、前提の技術の欄や，従来の技術の欄，未公開の先行技術の欄において言及した構成要素と同様の構成要素には同一の符号を付して示したので、また、前提の技術の欄で述べたジャイロ機構部は以下の各実施例でもそのまま利用されるので、重複する再度の説明は割愛し、以下、公知の従来技術や未公開の先行技術との相違点を中心に説明する。
ここでも、明瞭な対比等のため、電子回路部は環状ロータ型ジャイロ対応のものを具体例とする。
【００６９】
【第１実施例】
本発明の静電浮上型ジャイロ装置の第１実施例について、その具体的な構成を、図面を引用して説明する。図５は、（ａ）が、信号検出回路を含む全体回路図、（ｂ）が変位検出用印加信号の発生回路、（ｃ）が検出信号生成回路である。また、図６（ａ）が、制御電圧印加部分と検出信号生成回路の詳細図である。
【００７０】
この静電浮上型ジャイロ装置（図５，図６参照）が既述の先行特許出願１，２記載例（図２，図４参照）と相違するのは、信号検出回路に関して（図５（ａ）参照）、矩形波電流発生用の印加信号発生回路６１が矩形波電圧発生用の印加信号発生回路９０になった点と、電流検出回路６４に代わって同相検出回路９１が検出信号生成回路の主要部になった点である。他は基本的に同じである。
【００７１】
印加信号発生回路９０は（図６（ｂ）参照）、印加信号発生回路６１と同様に周波数がジャイロロータ１０の運動に影響しないほど高いという要件を満たせば変位検出用印加信号Ｖ０として正弦波の信号を発生するものでも良いが、ここでは、デジタル化に適した矩形波の信号を発生するために、クロックＣＬＫａをアンプで増幅して変位検出用印加電圧信号Ｖ０を生成している。この場合も、変位検出用印加電圧信号Ｖ０が変位検出用電極３８，４８に印加されるので、変位検出用印加信号Ｖ０の振幅は電源電圧の許す範囲で任意に設定することが許される。
【００７２】
同相検出回路９１は、制御出力回路５４毎に設けられ（図５（ａ）参照）、それぞれ（図５（ｃ）参照）、一つの中点電圧検出回路９２と二つの電流制限回路９３とからなり、制御出力回路５４の出力側に付設されている。
静電支持用電極３１に制御電圧Ｖ１を印加する制御出力回路５４を具体例にして説明すると（図５（ｃ）参照）、既述したように、静電支持用電極３１は隣り合う静電支持用電極３１ａと静電支持用電極３１ｂとからなり、制御電圧Ｖ１は互いに逆相の関係にある負電圧Ｖ１ａと正電圧Ｖ１ｂとの対に分けられて、正電圧Ｖ１ｂは静電支持用電極３１ｂに印加され、負電圧Ｖ１ａは隣接の静電支持用電極３１ａに印加されるようになっている。
【００７３】
そして、このことを前提として、同相検出回路９１は、付設先の制御出力回路５４の逆相出力Ｖ１ａ，Ｖ１ｂから同相成分を抽出することにより変位検出用印加電圧信号Ｖ０に係る信号成分ｍ１を検出し、これを変位検出用検出信号ｍ１として変位検出用検出電流ｉ１に代えて制御演算回路６３に送出するようになっており、そのために、中点電圧検出回路９２は、負電圧Ｖ１ａのラインと正電圧Ｖ１ｂのラインとの双方に架橋の如く接続され、電流制限回路９３は、中点電圧検出回路９２と制御出力回路５４との間で、一つが負電圧Ｖ１ａのラインに介挿接続され、もう一つが正電圧Ｖ１ｂのラインに介挿接続されている。
【００７４】
具体的な回路構成例を挙げると（図６（ａ）参照）、中点電圧検出回路９２は、容量の等しい２個のコンデンサＣ（容量素子）を直列接続した回路からなり、その直列回路の一端が正電圧Ｖ１ｂのラインに接続され他端が負電圧Ｖ１ａのラインに接続されコンデンサＣ同士の接続点から検出信号ｍ１が取り出されてこの信号ラインが制御演算回路６３まで延びている。また、電流制限回路９３は何れも抵抗Ｒからなり、負電圧Ｖ１ａ及び正電圧Ｖ１ｂのラインそれぞれに対して制御出力回路５４の出力端とコンデンサＣの接続点との間で介挿接続されている。繰り返しとなる詳細な説明は割愛するが、静電支持用電極３１と対向対をなす静電支持用電極４１についても同様に中点電圧検出回路９２と電流制限回路９３とが付設されて変位検出用検出信号ｍ１２が生成されやはり制御演算回路６３に送出されるようになっている。詳細図は割愛したが、他の制御電極３２〜３６，４２〜４６についても同様である。
【００７５】
この第１実施例の静電浮上型ジャイロ装置について、その使用態様及び動作を、図面を引用して説明する。図６（ｂ）〜（ｅ）は何れも信号波形例である。
ここでも、環状ロータ型の６対の静電支持用電極のうち、電極３１について詳述する。
【００７６】
そうすると（図６（ｂ）参照）、静電支持用電極３１に印加されるオフセット電圧Ｖofや、姿勢制御のために算出され変化するＸ軸制御電圧成分Ｖｘは既述の先行特許出願１，２記載例と同じなので、正電圧Ｖ１ｂのうち制御出力回路５４の出力する主成分は＋Ｖof＋Ｖｘにされ、負電圧Ｖ１ａの主成分は−Ｖof−Ｖｘにされる。、正電圧Ｖ１２ｂの主成分は＋Ｖof−Ｖｘにされ、負電圧Ｖ１２ａの主成分は−Ｖof＋Ｖｘにされる。
この逆相の制御電圧Ｖ１すなわち負電圧Ｖ１ａ及び正電圧Ｖ１ｂは、やはり、制御出力回路５４から静電支持用電極３１に送出され、それへ直に変位検出用印加信号Ｖ０が重畳されることもなく、変位検出用印加信号Ｖ０は静電支持用電極３１から制御出力回路５４へ逆向きに伝達されて来る。
【００７７】
すなわち（図６（ｃ）参照）、印加信号発生回路９０によって、電圧波形がデューテイ比５０％の矩形波となる変位検出用印加信号Ｖ０が発生され、これが変位検出用電極３８とジャイロロータ１０と静電支持用電極３１を順に経て制御電圧Ｖ１に重畳する。変位検出用印加電圧信号Ｖ０の振幅は、印加信号発生回路９０に昇圧回路等を付設すれば、印加信号発生回路６１のときと同様、制御出力回路５４の電源電圧Ｖccを超えることも可能であり、従来の変位検出用印加信号ｆ１等に比べて可成り大きい。これに対し（図６（ｂ）参照）、制御電圧Ｖ１に重畳する電圧成分は極めて小さいので、正電圧Ｖ１ｂの波形は主成分＋Ｖof＋Ｖｘの波形から大きく離れることなくそれに沿い、負電圧Ｖ１ａは主成分−Ｖof−Ｖｘに沿い、いずれも主成分とほぼ同様の波形を描く。
【００７８】
この変位検出用印加電圧信号Ｖ０は、隣り合う静電支持用電極３１ａ，３ｂに対して同相で伝達されて来るので、その静電支持用電極３１を経て制御出力回路５４の出力ラインに伝達される際にも、逆相の制御電圧Ｖ１ａ，Ｖ１ｂに同相で重畳する（図６（ｂ）の実線グラフ参照）。この電圧成分をｍ１とすると、正電圧Ｖ１ｂは＋Ｖof＋Ｖｘ＋ｍ１となり、負電圧Ｖ１ａは−Ｖof−Ｖｘ＋ｍ１となる。そして、中点電圧検出回路９２によって、両者の丁度中間の電圧が検出される。この検出信号ｍ１には（図６（ｄ）参照）、制御電圧Ｖ１の逆相成分が相殺しあって残らないので、変位検出用印加電圧信号Ｖ０に係る同相成分だけが含まれている。その波形は、エッジ等での乱れを無視すれば、クロックＣＬＫａに対応した周波数の矩形波となり、その振幅には、静電支持用電極３１とジャイロロータ１０との静電容量ひいては両者の相対変位ΔＸが的確に反映されている。
【００７９】
そして（図４（ｅ），（ａ）参照）、クロックＣＬＫａに同期しているが位相のずれているクロックＣＬＫｂのタイミングで、Ｘ方向変位ΔＸを反映した検出信号ｍ１や，静電支持用電極４１側から同様にして得られる検出信号ｍ１２が適宜増幅等されてからＡ／Ｄ変換回路６５によって量子化され、さらに他の静電支持用電極３２〜３６，静電支持用電極４２〜４６についても同様にして変位検出用検出信号が同相検出回路９１によって得られＡ／Ｄ変換回路６５によって量子化され、それらを取り込んだＤＳＰ６６によって姿勢制御のための公知の演算が行われる。また、慣性空間に対する角速度や加速度なども算出される。こうして、この場合も、姿勢制御や加速度検出等が適切に遂行される。さらに、変位検出用検出信号ｒ１〜ｒ６についても、図示に際して符号は変えなかったが、やはり電流信号でなく電圧信号で得られ、それが二値化されてＤＳＰ６７に取り込まれ、それらを取り込んだＤ６７ＳＰによって回転駆動のための公知の演算が行われる。
【００８０】
なお、コンデンサＣの容量や抵抗Ｒの抵抗値は、静電支持用電極３１とジャイロロータ１０との静電容量や、制御出力回路５４の出力電圧などを考慮して、制御電圧Ｖ１の主成分Ｖof＋Ｖｘに含まれる周波数成分の電流は電流制限回路９３を良く通過するが（すなわち長い周期で見れば抵抗を無視できるが）、変位検出用印加電圧信号Ｖ０の周波数成分の電流は電流制限回路９３をほとんど通過しないように（すなわち短い周期で見れば抵抗を無視できないように）選定されている。一例を挙げると、制御電圧Ｖ１の逆相成分Ｖｘの周波数がせいぜい数十ｋＨｚで、変位検出用印加電圧信号Ｖ０の周波数すなわち検出信号ｍ１の基本周波数が１ＭＨｚで、静電支持用電極３１の静電容量が０．１ｐＦ程度のとき、コンデンサＣと抵抗Ｒはそれぞれ２０ｐＦと２５０ｋΩで良い。
【００８１】
これにより、制御電圧Ｖ１は、同相検出回路９１の有無に拘わらず、静電支持用電極３１に対して適切に印加される。また、変位検出用印加電圧信号Ｖ０に係る信号成分は、一般に出力インピーダンスの小さい制御出力回路５４に吸収されることなく、電流制限回路９３によって中点電圧検出回路９２へ集中的に伝送される。そのため、検出信号ｍ１が小振幅ながらも確実に検出される。他の変位検出用検出信号についても同様である。
こうして、ロータ姿勢制御が適切に遂行される。同様にして、基本周波数がせいぜい数百Ｈｚ程度のロータ回転駆動も、適切に遂行される。
【００８２】
以上の説明より明らかに、この実施例の静電浮上型ジャイロの信号検出回路にあっては、変位検出用印加電圧信号Ｖ０を必要に応じて拡大することが可能かつ容易であり、しかも、制御電圧Ｖ１，Ｖ１２等も制御出力回路５４の電源電圧Ｖcc近くまで拡大できるので、例えジャイロ機構部の小形化に伴って複数電極３１〜４８の容量が小さくなったとしても、十分な信号レベルを確保することができて、変位の検出を適切に果たすことはもちろん、姿勢制御性能の向上にも貢献する。さらに、上述したようなコンデンサＣや抵抗Ｒは、数ＭＨｚ以上の周波数に対応したものであっても、数十Ｖ以上の耐圧性能を兼備したものが、容易に入手できるので、この発明は、電源電圧Ｖccや制御電圧Ｖ１等が数Ｖ程度の小形ジャイロ装置はもちろん、それより大きくて電源電圧Ｖccや制御電圧Ｖ１等が十数Ｖを超えるような静電浮上型ジャイロ装置にも、適用することができる。
【００８３】
【第２実施例】
図７に制御出力回路５４（制御電圧印加部分）と同相検出回路９１（検出信号生成回路）を示した本発明の静電浮上型ジャイロ装置が上述した第１実施例のものと相違するのは、制御出力回路５４が逆相の電圧Ｖ１ａ，Ｖ１ｂ対を出力するものから単一出力の反転アンプや正転アンプを組み合わせたものになっている点と、電流制限回路９３の構成素子が抵抗ＲからインダクタンスＬになった点と、中点電圧検出回路９２のコンデンサＣが単一のものから複数個を直列に接続したものになった点である。
【００８４】
この場合も、インダクタンスＬ等の選定を上述したように適切に行えば、所望の動作結果が得られる。図示は割愛したが、並列接続や，直並列接続，その他の組み合わせも、使用可能である。
また、直列接続された多数のコンデンサは印加電圧を分割して分担するので、個々のコンデンサは耐圧が低くても良い。
【００８５】
【第３実施例】
本発明の静電浮上型ジャイロ装置の第３実施例について、その具体的な構成を、図面を引用して説明する。図８は、同相検出回路９１（検出信号生成回路）のうちの中点電圧検出回路９２について、その容量素子と接続配線とボンディングパッドの形成工程を示し、（ａ）〜（ｆ）が平面図、（ｇ）と（ｈ）が縦断正面図である。
この静電浮上型ジャイロ装置が上述した第１，２実施例のものと相違するのは、中点電圧検出回路９２をなす一対のコンデンサＣの直列回路が同一基板上に積層形成されるようになった点である。
【００８６】
回路形成基板９４にはガラス等の絶縁基板が採用され（図８（ａ）参照）、その上面にアルミニウム等のメタル層９５がスパッタリング等の公知手法で被着形成され更にフォトエッチング等の公知手法で所望形状にパターン形成される（図８（ｂ）参照）。その形状は、両コンデンサＣの形成領域と検出信号ｍ１引出用パッド領域をカバーしており、それらの包絡線の内面を埋め尽くしている。
それから、シリカガラス膜や窒化膜からなる絶縁層９６が公知のＣＶＤ技術等で積層され（図８（ｃ）参照）、検出信号引出用パッド領域たとえば検出信号ｍ１引出用パッド領域には開口９７が絶縁層エッチングにて形成されメタル層９５の一部が露出する（図８（ｄ）参照）。
【００８７】
さらに（図８（ｅ）参照）、メタル層９８が積層され、そのうち、一方のコンデンサＣの形成領域と正電圧Ｖ１ｂラインへの接続線引出用パッド領域とをカバーしてそれらの包絡線の内面を埋め尽すパターンが一つと、他方のコンデンサＣの形成領域と負電圧Ｖ１ａラインへの接続線引出用パッド領域とをカバーしてそれらの包絡線の内面を埋め尽すパターンがもう一つと、検出信号ｍ１引出用パッド領域とが、残される。
こうして中点電圧検出回路９２が回路形成基板９４に積層形成され、出来上がった中点電圧検出回路９２の各パッドは、ボンディングワイヤ９９にて、正電圧Ｖ１ｂのラインと検出信号ｍ１送出ラインと負電圧Ｖ１ａのラインとに、それぞれ接続される（図８（ｆ）〜（ｈ）参照）。
【００８８】
この場合、製造状況に起因してコンデンサＣの容量にばらつきが生じたときでも、一の回路形成基板９４上に同時に形成された一対のコンデンサＣについては同様の変化が起きるので、両者の容量比はほとんど変動しない。温度特性や周波数特性も、両コンデンサで、良く揃う。
そして、そのようなコンデンサ対を使用して逆相信号を分圧することで検出される中点電圧は、部品製造上の変動要因や、動作環境上の変動要因に、左右されることがほとんど無く、安定したものとなる。
【００８９】
【第４実施例】
本発明の静電浮上型ジャイロ装置の第４実施例について、その具体的な構成を、図面を引用して説明する。図９は、（ａ），（ｂ）何れも、ジャイロ機構部１０＋２０の縦断面図である。
この静電浮上型ジャイロ装置が上述した第３実施例のものと相違するのは、回路形成基板９４に代えて、ジャイロケース２０の上側底部材２１（図９（ａ）参照）か、あるいは下側底部材２２（図９（ｂ）参照）に、中点電圧検出回路９２が積層形成されていることである。
【００９０】
この場合、スルーホールを介して静電支持用電極３１〜３６等に至るメタル配線等をジャイロケース２０の上側底部材２１にパターン形成するときや、静電支持用電極４１〜４６等と一緒にその引出用メタル配線等をジャイロケース２０の下側底部材２２にパターン形成するとき、一緒に、中点電圧検出回路９２のメタル層９５も形成され、続く工程で、絶縁層９６や，上層のメタル層９８が形成される。
こうして、上側底部材２１や下側底部材２２を作るついでに中点電圧検出回路９２まで作り込むことができ、出来上がった静電浮上型ジャイロ装置は、ジャイロ機構部と電子回路とがコンパクトに纏まったものとなる。
【００９１】
【第５実施例】
本発明の静電浮上型ジャイロ装置の第５実施例について、その具体的な構成を、図面を引用して説明する。図１０は、ジャイロ機構部１０＋２０と同相検出回路９２とをベース７３（搭載基板）に搭載したところを示し、（ａ）が正面図、（ｂ）が斜視図である。
この静電浮上型ジャイロ装置が上述した第３，第４実施例のものと相違するのは、回路形成基板９４に代えて、ジャイロケース２０の搭載基板であるベース７３に、中点電圧検出回路９２が積層形成されていることである。
【００９２】
この場合、ジャイロケース２０に接続されるメタル配線等をベース７３にパターン形成するとき、一緒に、中点電圧検出回路９２のメタル層９５も形成され、続く工程で、絶縁層９６や，上層のメタル層９８が形成される。
こうして、ベース７３を作るついでに中点電圧検出回路９２まで作り込むことができる。ジャイロケース２０はベース７３に搭載してからボンディングワイヤ９９等で中点電圧検出回路９２やその他の配線等と接続される。そして、出来上がった静電浮上型ジャイロ装置は、やはりジャイロ機構部と電子回路とがコンパクトに纏まったものとなる。
【００９３】
【第６実施例】
本発明の静電浮上型ジャイロ装置の第６実施例について、その具体的な構成を、図面を引用して説明する。図１１は、（ａ）が蓋を外したところの平面図、（ｂ）が縦断正面図である。
この静電浮上型ジャイロ装置１００は、既述した図１記載のものを更に改良したものであり、ガラス基板のベース７３を割れ難くするために、ベース７３が円板形になっている。これに伴って、ピン７４も円形状に列設されている。なお、パッケージも、ボックス７２にキャップ７１を被せる構造のものから、円板状の底板７２に丸帽状のキャップ７１を被せる構造のものになっている。
【００９４】
また、ピン７４がベース７３から外周側へ外れて、両者の接合が剛接合でなくなっている。両者の電気的接続はボンディングワイヤ９９によって行われ、ベース７３をパッケージ底板７２から浮かせて支持するための機械的接続は、例えば板バネからなる弾性支持部材１０１によって行われる。このようにピン７４とベース７３とに弾性支持部材１０１を介在させて、ベース７３が弾性支持部材のみによって弾性支持されるようにしたことにより、衝撃を吸収する機能が向上する。衝撃が加わったときの問題点としては、ベース７３の損傷の他、ロータが電極またはストッパーに衝突してロータの回転が止まると浮上および回転のシーケンスをやり直す必要があるが、そのような問題も回避することができる。
【００９５】
【その他】
なお、上記の各実施例では、板状のキャップ７１と箱状のボックス７２とからなる装置パッケージや、帽子状のキャップ７１と円板状の底板７２とからなる装置パッケージが用いられていたが、装置パッケージはこれに限られない。装置パッケージは、気密封止可能な容器であれば良い。真空吸引口７６も正面に限らずパッケージの何処に有っても良い。真空雰囲気中で組み立てるときのように真空引きが要らないときは、真空吸引口７６を形成する必要が無い。
【００９６】
上記の第６実施例では、弾性支持部材１０１がベース７３とピン７４とに介在して設けられていたが、ベース７３の弾性支持は、それに限られるものでなく、例えば弾性支持部材をベース７３とパッケージ７１，７２とに介在させても良い。弾性支持部材も、板バネに限らず、コイルバネや、シリコンゴム等の弾性部材からなるものであっても、それらを組み合わせたものであっても良い。
【００９７】
また、既述した信号検出回路に関しても種々の変形が可能である。例えば、Ａ／Ｄ変換回路６５の上流に逐次選択切換回路を設けて、Ａ／Ｄ変換回路６５の個数を減らすようにしても良い。なお、電流検出回路６４とＤＳＰ６６との間に存在するＡ／Ｄ変換回路６５等は、既述したように制御演算回路６３の一部であるとしても良いが、制御演算回路に属するのでなく信号検出回路の一部をなしているとしても、両者に属しているインターフェイス部としても、不都合は無い。また、制御演算回路６３のＤＳＰ６６とロータ制御回路６２のＤＳＰ６７は、既述したように別個に設けても良いが、両方のプログラムをインストールしたＤＳＰに纏めても良い。
【００９８】
【発明の効果】
以上の説明から明らかなように、本発明の第１の解決手段の静電浮上型ジャイロ装置にあっては、変位検出用電極に変位検出用信号を印加して制御電極より制御回路寄りで検出を行うに際して、隣り合う制御電極に対し逆相の制御電圧が印加されること及び同相の変位検出用印加信号が伝達されることに基づき、信号検出を同相成分の抽出にて行うようにしたことにより、変位検出用信号の流れを従来と逆転させた静電浮上型ジャイロ装置であって新たなものを実現することができたという有利な効果が有る。
【００９９】
また、本発明の第２の解決手段の静電浮上型ジャイロ装置にあっては、同相検出回路が確実に受動素子で具体化しうるようにしたことにより、変位検出用信号の流れを従来と逆転させて検出するに際して制御電圧等の電圧レベルによる制約の緩やかな静電浮上型ジャイロ装置を実現することができたという有利な効果を奏する。
【０１００】
さらに、本発明の第３の解決手段の静電浮上型ジャイロ装置にあっては、容量素子の作り込みに際して容量比が正確になるようにもしたことにより、変位検出用信号の流れを従来と逆転させて検出するに際して制御電圧等の電圧レベルによる制約の緩やかな静電浮上型ジャイロ装置であって精度の良いものを実現することができたという有利な効果が有る。
【０１０１】
また、本発明の第４の解決手段の静電浮上型ジャイロ装置にあっては、ジャイロケースに容量素子を形成するようにもしたことにより、変位検出用信号の流れを従来と逆転させて検出するに際して制御電圧等の電圧レベルによる制約の緩やかな静電浮上型ジャイロ装置であって精度の良い廉価なものを実現することができたという有利な効果を奏する。
【０１０２】
また、本発明の第５の解決手段の静電浮上型ジャイロ装置にあっては、ジャイロケースの搭載基板に容量素子を形成するようにもしたことにより、変位検出用信号の流れを従来と逆転させて検出するに際して制御電圧等の電圧レベルによる制約の緩やかな静電浮上型ジャイロ装置であって精度の良い廉価なものを実現することができたという有利な効果が有る。
【０１０３】
また、本発明の第６の解決手段の静電浮上型ジャイロ装置にあっては、真空パッケージを導入して真空空間をジャイロ機構部よりも広げ、その中に真空維持部材や容量素子まで取り込むとともに、パッケージを介する衝撃が緩和されるようにもしたことにより、変位検出用信号の流れを従来と逆転させて検出するに際して制御電圧等の電圧レベルによる制約の緩やかな静電浮上型ジャイロ装置であって丈夫で精度の良いものを小形かつ安価に実現することができたという有利な効果を奏する。
【図面の簡単な説明】
【図１】 未公開先行技術の静電浮上型ジャイロ装置について、（ａ）が装置の正面図、（ｂ）が蓋を外したところの平面図、（ｃ）が縦断面斜視図、（ｄ）が装置実装状況を示す斜視図である。
【図２】 （ａ）が、信号検出回路を含む全体回路図、（ｂ）が変位検出用印加信号の発生回路、（ｃ）が電流検出回路である。
【図３】 （ａ）が拘束制御系の信号入力回路、（ｂ）がロータ駆動系の信号入力回路である。
【図４】 （ａ）が制御電圧印加部分の詳細図、（ｂ）〜（ｆ）は何れも信号波形例である。
【図５】 本発明の静電浮上型ジャイロ装置の第１実施例について、（ａ）が、信号検出回路を含む全体回路図、（ｂ）が変位検出用印加信号の発生回路、（ｃ）が検出信号生成回路である。
【図６】 （ａ）が制御電圧印加部分と検出信号生成回路の詳細図、（ｂ）〜（ｅ）は何れも信号波形例である。
【図７】 本発明の静電浮上型ジャイロ装置の第２実施例について、制御電圧印加部分と検出信号生成回路の詳細図である。
【図８】 本発明の静電浮上型ジャイロ装置の第３実施例について、検出信号生成回路の中点電圧検出回路の容量素子の形成工程を示し、（ａ）〜（ｆ）が平面図、（ｇ）と（ｈ）が縦断正面図である。
【図９】 本発明の静電浮上型ジャイロ装置の第４実施例について、（ａ），（ｂ）何れも、ジャイロ機構部の縦断図である。
【図１０】 本発明の静電浮上型ジャイロ装置の第５実施例について、ジャイロ機構部と検出信号生成回路の中点電圧検出回路とを搭載基板に搭載したところを示し、（ａ）が正面図、（ｂ）が斜視図である。
【図１１】 本発明の静電浮上型ジャイロ装置の第６実施例について、（ａ）が蓋を外したところの平面図、（ｂ）が縦断正面図である。
【図１２】 従来の静電浮上型ジャイロの機構部を示し、（ａ）〜（ｃ）が円板形ロータの例、（ｄ）及び（ｅ）が環状ロータの例であり、（ａ）及び（ｄ）が縦断正面図、（ｂ）と（ｃ）と（ｅ）が内蔵部品の展開斜視図である。
【図１３】 従来の信号検出回路について、（ａ）が、制御回路等に信号検出回路を加えた全体回路図、（ｂ）が制御出力回路の詳細な接続図、（ｃ）が一部の信号入力回路、（ｄ）及び（ｅ）が電圧分配例である。
【符号の説明】
１０ ジャイロロータ（ジャイロ機構部）
２０ ジャイロケース（ジャイロ機構部）
２１ 上側底部材（ジャイロケース、ジャイロ機構部）
２２ 下側底部材（ジャイロケース、ジャイロ機構部）
２３ スペーサ（ジャイロケース、ジャイロ機構部）
３１〜３６ 静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
３７ ロータ駆動用電極（回転電極、ロータ駆動系）
３８ 変位検出用電極（検出電極、変位検出系）
４１〜４６ 静電支持用電極（姿勢制御用電極、制御電極、拘束制御系）
４７ ロータ駆動用電極（回転電極、ロータ駆動系）
４８ 変位検出用電極（検出電極、変位検出系）
５１ 電流検出回路（変位検出系）
５２ ロータ制御回路（制御回路、ロータ駆動系）
５３ 制御演算回路（制御回路、拘束制御系）
５４ 制御出力回路（制御回路、拘束制御系）
５５ Ａ／Ｄ変換回路（制御演算回路、拘束制御系）
５６ ＤＳＰ（デジタルシグナルプロセッサ、制御演算回路、拘束制御系）
６１ 印加信号発生回路（印加信号供給回路、信号検出回路、変位検出系）
６２ ロータ制御回路（制御回路、ロータ駆動系）
６３ 制御演算回路（制御回路、拘束制御系）
６４ 電流検出回路（検出信号生成回路、信号検出回路、変位検出系）
６４ａ，６４ｂ カレントミラー（電流反転回路）
６５ Ａ／Ｄ変換回路（信号入力回路、信号検出回路＋制御演算回路）
６６ ＤＳＰ（デジタルシグナルプロセッサ、制御演算回路、拘束制御系）
６７ ＤＳＰ（デジタルシグナルプロセッサ、制御演算回路、ロータ駆動系）
７０ ジャイロ装置（静電浮上型ジャイロ装置）
７１ キャップ（蓋体、真空収容器、気密封止パッケージ）
７２ ボックス（箱体、缶体、真空収容器、気密封止パッケージ）
７３ ベース（ガラス基板、絶縁性基板、機構部と回路部の搭載基板）
７４ ピン（リード、外部接続端子）
７５ ゲッター（真空維持部材）
７６ 真空吸引口（貫通穴＋密栓）
７７，７８ ＩＣ（電流検出回路等、制御出力回路等）
８０ プリント基板（回路印刷基板、ジャイロ装置の実装基板）
８１ レギュレータＩＣ（電源回路）
８２ 平滑コンデンサ（電源回路）
９０ 印加信号発生回路（印加信号供給回路、信号検出回路、変位検出系）
９１ 同相検出回路（検出信号生成回路、信号検出回路、変位検出系）
９２ 中点電圧検出回路（同相検出回路）
９３ 電流制限回路（低域濾波、同相検出回路）
９４ 回路形成基板（絶縁基板）
９５ メタル層（第１導体層）
９６ 絶縁層（層間絶縁膜）
９７ 開口（絶縁除去部、導体層露出部）
９８ メタル層（第２導体層）
９９ ボンディングワイヤ
１００ ジャイロ装置（静電浮上型ジャイロ装置）
１０１ 弾性支持部材

Claims (5)

1. ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースと、これに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記複数電極のうちの一部に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極を経由したところで前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成しこれを前記制御回路に送出する検出信号生成回路と、前記制御回路に複数設けられ前記制御電圧のうち少なくとも姿勢制御用のものに関しては逆相のものを生成して前記複数電極のうち隣り合うものに印加する出力段回路とを備えた静電浮上型ジャイロ装置において、前記印加信号供給回路が、前記変位検出用印加信号を前記変位検出用電極に印加するものであり、前記検出信号生成回路が、前記出力段回路それぞれの出力側に付設された複数の同相検出回路を具有しており、前記同相検出回路は、それぞれ、付設先の出力段回路の逆相出力から同相成分を抽出することにより前記変位検出用印加信号に係る信号成分の検出を行うものであり、更に、前記同相検出回路は、それぞれが、容量素子の直列回路からなり逆相出力の中点電圧を検出する中点電圧検出回路と、この中点電圧検出回路と付設先の出力段回路とに介挿して設けられ前記制御電圧の周波数成分の電流は通過させるが前記変位検出用印加信号の周波数成分の電流は通過させない電流制限回路とを具えていることを特徴とする静電浮上型ジャイロ装置。
2. 前記容量素子は直列接続されているもの総てが同一基板上に積層形成されていることを特徴とする請求項１記載の静電浮上型ジャイロ装置。
3. 前記基板が前記ジャイロケースの一部であることを特徴とする請求項２記載の静電浮上型ジャイロ装置。
4. 前記基板が前記ジャイロケースを搭載していることを特徴とする請求項２記載の静電浮上型ジャイロ装置。
5. 真空維持部材が内蔵され複数の外部接続端子が貫通状態で植設された密閉可能なパッケージを具え、前記ジャイロケースを搭載した搭載基板と前記容量素子を含む電子回路とが前記パッケージに内蔵され、前記搭載基板が弾性支持されていることを特徴とする請求項２記載の静電浮上型ジャイロ装置。

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