JP4237474B2 - 静電浮上型ジャイロの信号検出回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、静電浮上型ジャイロの信号検出回路に関し、詳しくは、ジャイロロータを静電支持力によって浮動的に支持するジャイロ機構部に接続して用いられる電子回路であってジャイロロータの姿勢制御に必要なジャイロロータとジャイロケースとの相対変位を検出するための信号検出回路に関する。
【0002】
【前提の技術】
小形化に適した静電浮上型ジャイロは、船舶や航空機ばかりか自動車等の移動体にも使用されており、慣性空間に対する加速度等を検出するために、慣性を具有した機械部品からなるジャイロ機構部と、静電支持力の制御や相対変位の検出等を担う電子回路部とを備えている。
図8は、そのような静電浮上型ジャイロにおけるジャイロ機構部を2つ示している。同図(a)〜(c)は、円板形ロータ型の公知例であり(例えば特許文献1参照)、同図(d)及び(e)は、環状ロータ型の公知例である(例えば特許文献2参照)。なお、同図において、(a)及び(d)は縦断正面図であり、(b)と(c)と(e)は内蔵部品の展開斜視図である。
【0003】
本発明の実施や説明の前提となる部分について掻い摘んで再掲すると、何れのジャイロ機構部でも、ジャイロロータ10が静電浮上可能かつ回転可能な状態でジャイロケースに内蔵されている。ジャイロケースは、ガラス等の絶縁物からなる上側底部材21と下側底部材22とスペーサ23とを組み合わせて構成され、内部に円板状の又は環状の真空空間が形成されている。ジャイロロータ10は、シリコン等の導電体からなり、1本のスピン軸周りに安定して回転するよう、円板状に又は環状に形成されている。ジャイロケースからジャイロロータ10に静電支持力や回転駆動力を作用させるために、両者の表面には、金属膜パターン等からなる多数の電極が形成されている。ジャイロロータ10の電極とジャイロケースの電極は、それぞれの役割に応じて、対峙距離やピッチなど所定の対応関係を満たすよう配置されている。
【0004】
電子回路に接続されるジャイロケースの電極(複数電極)について詳述すると、ジャイロロータ10を中間に挟んで対向配置された複数対に分けられる。特に静電支持用電極については、それぞれの対において更に隣接配置された群・対に分けられる。具体的には、隣接電極31a,31bと隣接電極41a,41bとが対向対をなし、隣接電極32a,32bと隣接電極42a,42bとが対向対をなし、隣接電極33a,33bと隣接電極43a,43bとが対向対をなし、隣接電極34a,34bと隣接電極44a,44bとが対向対をなしている。なお、環状ロータ型の場合は、静電支持用電極の対が多くて、隣接電極35a,35bと隣接電極45a,45bも対向対をなし、隣接電極36a,36bと隣接電極46a,46bも対向対をなしている。
【0005】
また、複数電極のうち回転駆動用電極については、上側底部材21の下面で円状に列ぶロータ駆動用電極37と、下側底部材22の上面で円状に列ぶロータ駆動用電極47とが対向対をなしている。
変位検出用電極も、変位検出用電極38と変位検出用電極48とが対向対をなしている。
なお、図示に際して、上側底部材21に設けられた電極には30番台の符号を付し、下側底部材22に設けられた電極には40番台の符号を付している。また、他の図示や説明に際して、隣接し合う電極31a,31bを区別しないで何れかを呼ぶとき又はそれらを纏めて呼ぶときには末尾のアルファベットを省いて電極31と言う。他の電極32等についても同様である。
【0006】
さらに、役割分担が比較的単純で明瞭な環状ロータ型のジャイロ機構部について(図8(d),(e)参照)、静電支持用電極31〜36,41〜46の具体的な役割を説明する。空間で直交する3軸をそれぞれX軸,Y軸,Z軸とし、図では、紙面の左右方向にX軸を置き、紙面の上下方向にY軸を置き、紙面を貫く向きにZ軸を置き、X軸周りの回転をφとし、Y軸周りの回転をθとする。そうすると、電極31は、制御電圧を印加されてそれに応じたX方向の静電支持力を出すとともに、ジャイロロータ10のX方向変位に応じてジャイロロータ10表面との静電容量を変えるものとなっている。対向対をなす電極41も、制御電圧を印加されてそれに応じたX方向の静電支持力を出すとともに、ジャイロロータ10のX方向変位に応じてジャイロロータ10表面との静電容量を変えるものであるが、電極31とは逆向きの特性を示すものとなっている。電極対32,42はY方向に関して同様の機能を発揮し、電極対33,43はZ+φ方向に関して同様の機能を発揮し、電極対34,44はZ+θ方向に関して同様の機能を発揮し、電極対35,45はZ−φ方向に関して同様機能を発揮し、電極対36,46はZ−θ方向に関して同様の機能を発揮するものとなっている。
【0007】
【従来の技術】
図9(a)は、このようなジャイロケースの複数電極31〜48に接続されてジャイロ機構部と共に静電浮上型ジャイロを構成する電子回路を図示している。ここでも、明瞭化のため、環状ロータ型ジャイロの電子回路部を具体例に採って、本発明との対比に役立つ部分を掻い摘んで再掲する。
この電子回路は、静電支持用電極31〜36,41〜46と共に拘束制御系を構成する制御演算回路53(制御回路)と、ロータ駆動用電極37,47と共にロータ駆動系を構成するロータ制御回路52(制御回路)と、変位検出用電極38,48と共に変位検出系を構成する信号検出回路とを具えている。なお、図示に際し、制御演算回路53については制御出力回路54を明記したが、ロータ制御回路52については省略している。
【0008】
制御演算回路53は、ジャイロロータ10とジャイロケースとのZ軸周り以外の相対変位すなわちX方向変位ΔXとY方向変位ΔYとZ方向変位ΔZとφ方向変位Δφとθ方向変位Δθとから、公知の演算を行って、姿勢制御用の制御電圧V1,V12等を生成し、それぞれを複数の電極31〜48のうちの静電支持用電極31〜36,41〜46に印加する等のことで、それらの相対変位をゼロにする姿勢制御を行うものである。なお、これらの相対変位は、静電支持用電極31〜36,41〜46の容量変化から検出される。また、各制御電圧V1,V12等は、正電圧信号とそれを反転させた負電圧信号とを出力する制御出力回路54によって、印加前に、所要のレベルまで増幅されるようになっている。
【0009】
ロータ制御回路52は、ジャイロロータ10のZ軸周りの回転状態から、やはり公知の演算を行って、回転駆動用の制御電圧たとえば三相のパルス状信号を生成し、それらをロータ駆動用電極37,47へ循環的に印加する等のことで、ジャイロロータ10を一定速度で回転させる回転制御を行うようになっている。なお、ジャイロロータ10の回転状態は、ロータ駆動用電極37,47の容量変化から検出される。これらの制御電圧も、制御出力回路54又は同様の出力回路によって、印加前に、所要のレベルまで増幅されるようになっている。
このような制御電圧が直に印加される静電支持用電極31〜36,41〜46及びロータ駆動用電極37,47とは異なり、複数電極31〜48のうちの変位検出用電極38,48に対しては、ジャイロロータ10の運動に影響を及ぼすような制御電圧は印加されない。
【0010】
信号検出回路は、ジャイロロータ10とジャイロケースとの相対変位を検出するために、ジャイロロータ10の運動に影響しない程度に周波数の高い変位検出用印加信号f1〜f12を用いるものであり、変位検出用印加信号f1〜f12を複数電極31〜48のうちの一部に印加する印加信号供給回路と、変位検出用印加信号f1〜f12が変位検出用電極38,48を経由した後のところで変位検出用印加信号f1〜f12に係る信号成分を検出して変位検出用検出信号Vpを生成する電流検出回路51(検出信号生成回路)とを具えている。
【0011】
具体的には、印加信号供給回路は、弁別可能に周波数の異なる5つの正弦波信号w1〜w5を公知の関係式に基づいて組み合わせることで変位検出用印加信号f1〜f12を生成し、それらの変位検出用印加信号f1〜f12を変位検出用電極38,48でなく静電支持用電極31〜36,41〜46に印加するようになっている。しかも、その際、制御出力回路54の出力側で制御電圧V1,V12等に変位検出用印加信号f1〜f12を重畳させることで、印加を行うようにもなっている。
【0012】
環状ロータ型では静電支持用電極の対向対が6対あるが、そのうち電極対31,41について詳述すると(図9(b)参照)、制御電圧V1は正電圧+V1と負電圧−V1とが対で生成され、正電圧+V1は変位検出用印加信号f1の重畳後に静電支持用電極31bに印加され、負電圧−V1は同じ変位検出用印加信号f1の重畳後に隣接の静電支持用電極31aに印加される。また、制御電圧V12は正電圧+V12と負電圧−V12とが対で生成され、正電圧+V12は変位検出用印加信号f12の重畳後に静電支持用電極41bに印加され、負電圧−V12は同じ変位検出用印加信号f12の重畳後に隣接の静電支持用電極41aに印加されるようになっている。
【0013】
一方、電流検出回路51は(図9(a)参照)、制御出力回路54側に接続されるのでなく、複数電極31〜48のうちの変位検出用電極38,48に接続されている。電流検出回路51は、信号増幅用のアンプ等を具えているが、その入力ラインが変位検出用電極38,48の並列接続点に接続される。また、電流検出回路51から出力された変位検出用検出信号Vpがロータ制御回路52や制御演算回路53の入力回路へ送出されるようにもなっている。
【0014】
ここで、制御演算回路53における変位検出用検出信号Vpの入力回路に言及すると(図9(c)参照)、同期検波器とバンドパスフィルタとの従属接続回路に変位検出用検出信号Vpと正弦波信号w1とを入力して、変位検出用検出信号Vpから正弦波信号w1の成分を抽出する等のことで、例えばX方向変位ΔXを検知するようになっている。他の変位ΔY,ΔZ,Δφ,Δθについても同様である。
そして、このような信号検出回路によって、制御電極31〜37,41〜47の容量変化に基づいて相対変位ΔX,ΔY,ΔZ,Δφ,Δθや回転状態が検出される。また、それを入力した制御演算回路53及びロータ制御回路52の姿勢制御および回転駆動によって、ジャイロロータ10がジャイロケース内の中立位置に浮上して回転し続ける。さらに、それらに基づいて、静電浮上型ジャイロに作用した加速度等が、演算され、検知されるのである。
【0015】
【特許文献1】
特許第3008074号公報 (図1、図2、図4、図8)
【特許文献2】
特開2001−235329号公報 (図1、図2、図3、図6)
【0016】
【発明が解決しようとする課題】
このような従来の静電浮上型ジャイロの信号検出回路では、変位検出用印加信号f1〜f12を制御電圧V1,V12等に重畳していることから、両者の電圧の和が制御出力回路54の電源電圧Vccを超えることは出来ないので、変位検出用印加信号f1の振幅電圧Vfと制御電圧V1の最大電圧とに電源電圧Vccを割り振っている(図9(d)参照)。
ところで、静電浮上型ジャイロの小形化が進むと、具体的には従来5mm程度であったジャイロロータ10の径が1mm程度まで縮小されると、複数電極31〜48の容量が小さくなる。特に電流検出回路51の検出対象である入力電流Ip、これは変位検出用検出信号Vpの元であるが、この検出電流Ipが激減する。このため、変位ΔX等を正確に求めるのに必要とされる適正レベルの変位検出用検出信号Vpを得るには、変位検出用印加信号f1の振幅電圧Vfを大きくする必要がある。
【0017】
しかしながら、所定の電源電圧Vccの下で振幅電圧Vfを増加させることは制御電圧V1の最大電圧の減少を伴うため、両者への割り振りのバランスが不所望に崩れてしまう(図9(e)参照)。他の変位検出用印加信号も同じである。
そこで、同じ電源電圧の下で、制御電圧を犠牲にすることなく、変位検出用印加信号の振幅電圧を増やせるよう、信号検出回路を改良することが、技術的な課題となる。
この発明は、このような課題を解決するためになされたものであり、小形化に適う静電浮上型ジャイロの信号検出回路を実現することを目的とする。
【0018】
【課題を解決するための手段】
このような課題を解決するために発明された第1乃至第3の解決手段について、その構成および作用効果を以下に説明する。
【0019】
[第1の解決手段]
第1の解決手段の静電浮上型ジャイロの信号検出回路は、出願当初の請求項1に記載の如く、下記の印加信号供給回路と検出信号生成回路とを備えた電子回路であって、制御回路と共に設けられ、これに変位検出用検出信号を送出するものである。
すなわち、ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースに形成されている複数の電極のうちの制御電極に即ち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と共に設けられ、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記複数電極のうちの一部に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極を経由したところで前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成する検出信号生成回路とを備え、前記変位検出用検出信号を前記制御回路に送出する静電浮上型ジャイロの信号検出回路において、前記印加信号供給回路が、前記変位検出用印加信号を前記変位検出用電極に印加するものであり、前記検出信号生成回路が、前記制御回路における前記制御電圧の出力段回路の総て又はそのうちの幾つかに分散して付設された複数の電流検出回路を具有しており、前記電流検出回路は、それぞれ、付設先の出力段回路の出力電流について前記変位検出用印加信号に係る信号成分の検出を行うようになっている、というものである。
あるいは、更に、出願当初の請求項2に記載の如く、前記電流検出回路が前記姿勢制御用制御電圧の出力段回路および前記回転駆動用制御電圧の出力段回路の何れにも付設されている、というものである。
【0020】
このような第1の解決手段の静電浮上型ジャイロの信号検出回路にあっては、変位検出用信号が、変位検出用電極に印加され、それから、ジャイロロータを経て複数の制御電極に伝達される際に分割され、それぞれ該当する出力段回路の出力側に到達する。その分割割合には各制御電極の容量変化が反映されているので、電流検出回路の検出電流に基づいてジャイロロータとジャイロケースとの相対変位を算出することが可能である。
【0021】
また、電圧の制御を担う出力段回路は一般に出力インピーダンスが低いので、その出力ラインに負荷側から大きな電流信号を重畳させても、制御電圧の周波数より重畳信号の周波数が十分に高ければ、制御電圧に重畳発現する電圧変動は僅かなものにすぎず、ジャイロロータの運動には影響が無い。そのため、制御電圧に出力段回路の最大出力電圧の大部分を割り当てると同時に、変位検出用印加信号に変位検出用電極の許容電圧を割り当てることが、ジャイロの動作特性や制御特性を損なうことなく、行えることとなる。
【0022】
このように制御電圧と変位検出用信号との重畳が電圧有意の信号と電流有意の信号とによって遂行されるようにしたことにより、制御電圧を犠牲にすることなく変位検出用印加信号の振幅電圧を増やすことが可能となる。その結果、静電浮上型ジャイロの小形化に伴って電極容量が小さくなっても、変位検出用印加信号のレベルを上げることで容易に、適正レベルの変位検出用検出信号が得られる。したがって、この発明によれば、小形化に適う静電浮上型ジャイロの信号検出回路を実現することができる。
特に、姿勢制御用だけでなく回転駆動用についても電流検出にて容量変化を検知するように構成した場合、変位検出用電極が変位検出用印加信号の専用になるので、変位検出用印加信号の設定が一層容易になる。
【0023】
[第2の解決手段]
第2の解決手段の静電浮上型ジャイロの信号検出回路は、出願当初の請求項3や請求項4に記載の如く、上記の第1の解決手段の静電浮上型ジャイロの信号検出回路であって、前記電流検出回路が、付設先の出力段回路の給電線に介挿接続されたカレトミラーを具備している、というものである。あるいは、更に、前記カレトミラーが前記出力段回路に複数設けられ、これら複数カレトミラーの入力側は前記給電線のうち高電位側のものと低電位側のものとに分かれて介挿接続され、前記複数カレトミラーの出力ライン同士が接続されている、というものである。
【0024】
このような第2の解決手段の静電浮上型ジャイロの信号検出回路にあっては、電流検出が出力段回路の給電線を利用して行われる。
これにより、出力段回路に電流検出回路を付設しても、出力段回路の出力ラインに新たな部材や素子が直に付加されることは無いので、制御電圧の出力特性に不所望な影響を与えるおそれもなく、出力段回路の再設計などの設計負担増が回避される。
したがって、この発明によれば、小形化に適う静電浮上型ジャイロの信号検出回路を容易に実現することができる。
特に、高電位側と低電位側のカレトミラー出力を合流させた場合、差動増幅によって所望の信号が明瞭に得られる、という更なる利点もある。
【0025】
[第3の解決手段]
第3の解決手段の静電浮上型ジャイロの信号検出回路は、出願当初の請求項5や請求項6に記載の如く、上記の第1,第2の解決手段の静電浮上型ジャイロの信号検出回路であって、前記印加信号供給回路が前記変位検出用印加信号として三角波の電圧信号を供給する、というものである。あるいは、更に、前記変位検出用印加信号に同期して前記変位検出用検出信号をアナログ信号からデジタル信号に変換するA/D変換回路が設けられている、というものである。
【0026】
このような第3の解決手段の静電浮上型ジャイロの信号検出回路にあっては、変位検出用電極に三角波の電圧信号が印加される。そのことと、一般に交流的には中立の定電位になるジャイロロータを介在させた変位検出用電極や制御電極などの容量素子相当部材を経て変位検出用信号が伝達されることから、変位検出用検出電流が矩形波状になる。
これにより、デジタル処理に先立つ標本化・サンプリングのタイミングが緩和される。
したがって、この発明によれば、小形化にもデジタル化にも適う静電浮上型ジャイロの信号検出回路を実現することができる。
【0027】
【発明の実施の形態】
このような解決手段で達成された本発明の静電浮上型ジャイロの信号検出回路について、これを実施するための具体的な形態を、以下の第1〜第5実施例により説明する。
図1〜図3に示した第1実施例は、上述した第1〜第3の解決手段を総て具現化したものであり、図4に示した第2実施例、図5に示した第3実施例、図6に示した第4実施例、及び図7に示した第5実施例は、何れも変形例である。
なお、それらの図示に際し従来と同様の構成要素には同一の符号を付して示したので、また、前提の技術の欄で述べたジャイロ機構部は以下の各実施例でもそのまま利用されるので、重複する再度の説明は割愛し、以下、電子回路部について、従来との相違点を中心に説明する。
【0028】
【第1実施例】
本発明の静電浮上型ジャイロの信号検出回路の第1実施例について、その具体的な構成を、図面を引用して説明する。図1は、(a)が信号検出回路を含む全体回路図、(b)が変位検出用印加信号の発生回路、(c)が電流検出回路である。また、図2は、(a)が拘束制御系の信号入力回路、(b)がロータ駆動系の信号入力回路である。なお、明瞭な対比等のため、ここでも、環状ロータ型ジャイロの電子回路部を具体例とする。
【0029】
この電子回路が既述した従来例のものと相違するのは(図1(a)参照)、電流検出回路51に代わって印加信号発生回路61(印加信号供給回路)が変位検出用電極38,48に接続されている点と、制御出力回路54の出力に対する変位検出用印加信号f1〜f12の重畳が無くなってその代わり制御出力回路54それぞれに電流検出回路64が付設された点と、制御回路52,53がデジタル化されてロータ制御回路62及び制御演算回路63になった点である。
【0030】
印加信号発生回路61は、周波数がジャイロロータ10の運動に影響しないほど高いという要件を満たせば変位検出用印加信号V0として正弦波の信号を発生するものでも良く、変位検出用印加信号V0の振幅は電源電圧の許す範囲で任意に設定して良いが、ここでは(図1(b)参照)、変位検出用印加信号V0として三角波の電圧信号を発生するために、一対の定電流回路を逆向きに設け、クロックCLKaで切り替わるスイッチ等にて、電流送出と電流吸入とを交互に繰り返すようになっている。
【0031】
このような定電流回路対とスイッチ回路とによって生成された変位検出用印加信号V0は、図示のように適宜なカップリングコンデンサ61aを介して又はそのようなものを介さず直に変位検出用電極38,48に印加される。そのように構成すると、印加信号発生回路61から変位検出用電極38,48の並列接続点に供給される変位検出用印加電流i0は、定電流の向きがクロックCLKaに同期して反転する矩形波状のものとなり、変位検出用印加信号V0は三角波の電圧信号となる。なお、クロックCLKaの周波数は例えば1MHz以上にされる。これは制御電圧の有効周波数とされる数十kHzより遙かに高く、上記要件が満たされる。
【0032】
電流検出回路64は(図1(a)参照)、制御演算回路63から静電支持用電極31〜36,41〜46へ姿勢制御用の制御電圧V1,V12等を送出する12個または12組の制御出力回路54それぞれに付設されるとともに、ロータ制御回路62からロータ駆動用電極37へ回転駆動用の制御電圧を送出する制御出力回路54それぞれにも付設される。それぞれの電流検出回路64は(図1(c)参照)、一対のカレントミラー64a,64bと、それらの出力ライン同士を接続させた差動出力ライン64cと、信号増幅や雑音除去等を行って変位検出用検出電流i1等を出力するアンプ等64dからなる。
【0033】
カレントミラー64aは、入力側が付設先の制御出力回路54(そのうち特に出力段回路)の給電線のうち高電位側のもの(+)に介挿接続され、カレントミラー64bは、入力側が付設先の制御出力回路54(そのうち特に出力段回路)の給電線のうち低電位側(−)のものに介挿接続され、両者の出力側は共に差動出力ライン64cに接続される。これにより、電流検出回路64は、何れも、該当する制御出力回路54の出力電流を検出してそれと同じか又は対応している変位検出用検出電流i1〜i12,r1〜r6を生成するものとなっている。
【0034】
制御演算回路63の演算内容は基本的に従来例と変わらないが、回路構成は(図2(a)参照)、DSP66(デジタルシグナルプロセッサ)の採用によってデジタル化されているため、前段に、A/D変換回路65が設けられている。A/D変換回路65は、この例では、6個が設けられ、何れも、クロックCLKbのタイミングでサンプリング・標本化して、例えば12ビットで量子化するようになっている。クロックCLKbは、上述したクロックCLKaの位相を例えば90゜ずらしたものであり、クロックCLKaに同期している。なお、スイッチング時の過渡状態を外せば、位相差は90゜以外でも良く、周波数は逓倍または逓減されていても良い。
【0035】
6個のA/D変換回路65は、静電支持用電極31への変位検出用検出電流i1と静電支持用電極41への変位検出用検出電流i12との差をとってX方向変位ΔXの成分を抽出した信号と、静電支持用電極32への変位検出用検出電流i2と静電支持用電極42への変位検出用検出電流i11との差をとってY方向変位ΔYの成分を抽出した信号と、静電支持用電極33への変位検出用検出電流i3と静電支持用電極43への変位検出用検出電流i10との差をとってZ+φ方向変位ΔZ+Δφの成分を抽出した信号と、静電支持用電極34への変位検出用検出電流i4と静電支持用電極44への変位検出用検出電流i9との差をとってZ+θ方向変位ΔZ+Δθの成分を抽出した信号と、静電支持用電極35への変位検出用検出電流i5と静電支持用電極45への変位検出用検出電流i8との差をとってZ−φ方向変位ΔZ−Δφの成分を抽出した信号と、静電支持用電極36への変位検出用検出電流i6と静電支持用電極46への変位検出用検出電流i6との差をとってZ−θ方向変位ΔZ−Δθの成分を抽出した信号とに割り振られる。
【0036】
ロータ制御回路62の演算内容も基本的に従来例と変わらないが、回路構成は(図2(b)参照)、やはり、DSPの採用によってデジタル化されているため、前段に量子化手段が設けられている。量子化手段は、A/D変換回路65と同じでも良いが、ロータ回転制御の遂行には変位検出用検出電流r1〜r6のうち一つ以上の位相が把握できれば足りるので、この例では、A/D変換回路65より簡便なコンパレータCOMPが変位検出用検出電流r1〜r6それぞれに設けられている。二値化された各変位検出用信号は、DSPのサンプリングプログラムの処理によってDSPに随時入力されて標本化された後、ジャイロロータ10のZ軸周りの回転状態に基づいて三相パルス状信号などの回転駆動用制御電圧を生成する公知の演算に供されるようになっている。
【0037】
この第1実施例の静電浮上型ジャイロの信号検出回路について、その使用態様及び動作を、図面を引用して説明する。図3は、(a)が制御電圧印加部分の詳細図であり、(b)〜(f)は何れも信号波形例である。
【0038】
ここで(図3(a)参照)、従来例との対比明瞭化等のため、環状ロータ型の6対の静電支持用電極のうち電極対31,41について、制御電圧の印加状況を詳述する。制御電圧V1はやはり正電圧V1bと負電圧V1aとの対に分けられて、正電圧V1bは静電支持用電極31bに印加され、負電圧V1aは隣接の静電支持用電極31aに印加される。また、制御電圧V12も正電圧V12bと負電圧V12aとの対に分けられて、正電圧V12bは静電支持用電極41bに印加され、負電圧V12aは隣接の静電支持用電極41bに印加される。
【0039】
そして(図3(b)参照)、ジャイロロータ10がZ軸周りの回転は別として中立位置に静止しているとき静電支持用電極31,41に印加される一定のオフセット電圧をVofとし、姿勢制御のために算出され変化するX軸制御電圧成分をVxとすると、正電圧V1bのうち制御出力回路54の出力する主成分は+Vof+Vxにされ、負電圧V1aの主成分は−Vof−Vxにされ、正電圧V12bの主成分は+Vof−Vxにされ、負電圧V12aの主成分は−Vof+Vxにされる。ここまでは基本的に従来例と同様であるが、変位検出用信号の重畳については従来例と異なるため、これらの制御電圧V1,V12等へ直に変位検出用印加信号V0が重畳されるようなことはない。もっとも、変位検出用印加信号V0が伝達されて来たことの影響は受ける。
【0040】
すなわち(図3(c)参照)、印加信号発生回路61によって、電圧波形が三角波状に変化する変位検出用印加信号V0が発生され、これが変位検出用電極38,48とジャイロロータ10と静電支持用電極31,41を順に経て制御電圧V1,V12に重畳する。変位検出用印加電圧信号V0の振幅は、印加信号発生回路61に昇圧回路等を付設すれば、制御出力回路54の電源電圧Vccを超えることも可能であり、従来の変位検出用印加信号f1,f12に比べて可成り大きい。これに対し(図3(b)参照)、制御電圧V1,V12に重畳する電圧成分は極めて小さいので、正電圧V1bの波形は主成分+Vof+Vxの波形から大きく離れることなくそれに沿い、負電圧V1aは主成分−Vof−Vxに沿い、正電圧V12bは主成分+Vof−Vxに沿い、負電圧V12aは主成分−Vof+Vxに沿い、いずれも主成分とほぼ同様の波形を描く。
【0041】
一方、変位検出用印加電圧信号V0と共に変位検出用印加電流i0(図3(d)参照)も変位検出用電極38,48とジャイロロータ10と静電支持用電極31,41等を順に経て制御出力回路54の出力ラインに伝達されるが、その際に変位検出用印加電流i0は複数電極31〜48の容量に基づいて分割され、伝達先でそれぞれ該当個所の電流検出回路64によって変位検出用検出電流信号i1〜i12として検出される。これらの電流信号は(図3(e)の変位検出用検出電流i1を参照)、分割に応じた明確な電流値を示し、クロックCLKaに対応した周波数の矩形波となる。
【0042】
そして(図3(f)及び図2(a)参照)、クロックCLKaに同期しているが位相のずれているクロックCLKbのタイミングで、X方向変位ΔXを反映した電流信号(i1−i12)や同様の信号がA/D変換回路65によって量子化され、それらを取り込んだDSP66によって姿勢制御のための公知の演算が行われる。また、慣性空間に対する角速度や加速度なども算出される。こうして、この場合も、姿勢制御や加速度検出等が適切に遂行される。さらに、変位検出用検出電流r1〜r6が二値化されてDSPに取り込まれ、それらを取り込んだDSPによって回転駆動のための公知の演算が行われる。回転駆動用制御電圧の基本周波数は上限が数百Hz程度であるが、変位検出用検出電流r1〜r6の基本周波数は上述したように高いので、両者は容易かつ正確に弁別される。こうして、ロータ回転駆動も適切に遂行される。
【0043】
以上の説明より明らかに、この実施例の静電浮上型ジャイロの信号検出回路にあっては、変位検出用印加電圧信号V0を必要に応じて拡大することが可能かつ容易であり、しかも、制御電圧V1,V12等も制御出力回路54の電源電圧Vcc近くまで拡大できるので、例えジャイロ機構部の小形化に伴って複数電極31〜48の容量が小さくなったとしても、十分な信号レベルを確保することができて、変位の検出を適切に果たすことはもちろん、姿勢制御性能の向上にも貢献する。
【0044】
【第2実施例】
本発明の信号検出回路の第2実施例について、その具体的な構成を、図面を引用して説明する。図4は、(a)が制御出力回路の詳細な接続図、(b)が電流検出回路の詳細図である。
この静電浮上型ジャイロの信号検出回路が上述した第1実施例のものと相違するのは、制御電圧V1用の制御出力回路54及び電流検出回路64が正電圧V1b用のアンプ及び検出回路と負電圧V1a用のアンプ及び検出回路とに分かれて設けられている点である(図4(a)参照)。
【0045】
ここで一方の電流検出回路について、出力段回路54aがMOSトランジスタを用いたA級プッシュプル回路である場合を具体例に挙げて詳述する(図4(b)参照)。出力段回路54aのアイドル電流をIiとし、制御電圧V1に応じて制御出力回路54の出力ライン54bに流れる出力電流をIoとし、変位検出用信号に応じて出力ライン54bに流れる変位検出用電流成分をIcとする。そうすると、この場合、カレントミラー64aの入力側トランジスタは出力段回路54aの高電位側給電線(+)に介挿接続されていて、これにはアイドル電流Iiと出力電流Ioの1/2との和に検出対象電流Icの半分を加えた電流が流れ、カレントミラー64bの入力側トランジスタは出力段回路54aの低電位側給電線(−)に介挿接続されていて、これにはアイドル電流Iiと出力電流Ioの1/2との差から検出対象電流Icの半分を引いた電流が流れる。
【0046】
そして、カレントミラー64a,64bの出力ライン同士を接続した差動出力ライン64cには、出力電流Ioと検出対象電流Icとの和(Io+Ic)が流れる。これは、制御出力回路54の出力ライン54bに流れる電流と同じ電流である。そのうち出力電流Ioの成分は、共にX方向の姿勢制御を担う静電支持用電極31a,31b,41a,41bに係る検出信号を組み合わせることで取り除かれる。
こうして、出力段回路54aの出力ライン54bに対しては制御電圧の伝搬を妨げるようなものを何も介挿することなく又は接続することもなく、出力段回路54aから検出対象電流Icを検出して変位検出用検出電流i1を生成することができる。他の制御電極32〜37,41〜47についても同様である。また、この場合は、隣接電極31a,31bに対応して対をなす電流検出回路の出力を加算することで、変位検出用検出電流の電流値が倍加される。
【0047】
【第3実施例】
図5に制御出力回路の接続例を示した本発明の信号検出回路が上述した第2実施例と相違するのは、対で設けられていた電流検出回路の一方が省かれている点である。図示の場合、静電支持用電極31bに正電圧V1bを印加する方のアンプにだけ電流検出回路が付設され、静電支持用電極31aに負電圧V1aを印加する方のアンプには電流検出回路が付設されていない。
【0048】
この場合、変位検出用検出電流i1の信号レベルは倍加されないが、回路規模が小さくて済む。実用上は、変位検出用印加信号V0のレベルを上げるために印加信号発生回路61を強化する負担と、変位検出用検出電流i1〜i12のレベルを上げるために電流検出回路64を増やす負担とを比較して、妥協点が探られる。
【0049】
【第4実施例】
図6に制御出力回路の接続例を示した本発明の信号検出回路が上述した第2実施例と相違するのは、出力段回路54aがバイポーラトランジスタで構成されている点である。それに伴い、バイアス電圧を発生させるための回路54eが出力段回路54aの上流に設けられ、この回路54eにも正負の給電線が接続されるが、カレントミラー64a,64bは、回路54eではなく最終段の出力段回路54aの給電線に介挿接続される。
この場合も、上述したのと同様にして、差動出力ライン64cには、制御出力回路54の出力ライン54bに流れる電流と同じ電流(Io+Ic)が流れるので、所望の変位検出用検出電流i1〜i12が得られる。
【0050】
【第5実施例】
図7に信号入力回路を示した本発明の信号検出回路が上述した第1実施例のものと相違するのは、DSP66に前置されたA/D変換回路65が2個に減っている点と、その上流に逐次選択切換回路67が前置されている点である。
いずれの回路65,67もクロックCLKcに同期して動作するようになっている。クロックCLKcは、クロックCLKaから逓倍回路等にて生成され、周波数がクロックCLKaのそれの8倍になっている。
【0051】
逐次選択切換回路67は、クロックCLKcに応じて循環的に選択対象を切り替えてA/D変換回路65に送出するものであり、具体的には、変位検出用検出電流i1,i7の選択、検出電流i2,i8の選択、検出電流i3,i9の選択、検出電流i4,i10の選択、検出電流i5,i11の選択、及び検出電流i6,i12の選択、無選択または固定値の選択,無選択または固定値の選択を繰り返すようになっている。なお、2回の無選択等がクロックCLKaの反転エッジを挟むよう、クロックCLKaとの同期も採られている。
【0052】
この場合、変位検出用検出電流i1〜i12をDSP66に入力するためのA/D変換のタイミングが少しずつずれるが、変位検出用検出電流i1〜i12が何れも矩形波なっていることと、その矩形波の半周期内で一連の逐次変換を済ませるようになっていることに基づいて、総ての変位検出用検出電流i1〜i12の取込が適切に遂行される。
そして、環状ロータ型ジャイロであれば、DSP66によって、X方向変位ΔXを反映した検出値(i1−i12)や同様の検出値が算出され、それから姿勢制御のため演算が行われる。また、円板形ロータ型ジャイロであれば、詳細は割愛するが、やはりDSP66によって、特許文献1等にて公知の演算が検出値i1〜i12に基づいて行われ、ジャイロロータ10とジャイロケースとの相対変位ΔX等や、静電支持用電極31〜36,41〜46に印加する制御電圧V1〜V12が算出される。
【0053】
こうして、何れの場合も静電浮上型ジャイロが適切に動作する。しかも、電子回路の主要部がデジタル化されたうえ、その前段のA/D変換回路65の個数が減って、全体の回路規模が大幅に削減されているので、この実施例の静電浮上型ジャイロの信号検出回路は容易にIC化することができる。また、ジャイロ機構部の小形化に適うにとどまらず、電子回路部までも小形化できるので、静電浮上型ジャイロ全体の小形化が一段と推進される。
【0054】
【その他】
なお、電流検出回路64とDSP66との間に存在するA/D変換回路65等は、上述したように制御演算回路63の一部であるとしても良いが、制御演算回路に属するのでなく信号検出回路の一部をなしているとしても、両者に属しているインターフェイス部としても、不都合は無い。
また、制御演算回路63のDSP66とロータ制御回路62のDSPは、別個に設けられていても良く、両方のプログラムをインストールしたDSPに纏められていても良い。
さらに、上記の第3実施例では、A/D変換回路65を2個に集約したが、逐次選択切換回路67による逐次選択数は任意なので、採用したA/D変換回路65の速度が許す範囲で、1個に集約しても、3個以上に集約しても良い。
【0055】
【発明の効果】
以上の説明から明らかなように、本発明の第1の解決手段の静電浮上型ジャイロの信号検出回路にあっては、変位検出用信号の流れを従来と逆転させたことにより、制御電圧と変位検出用信号との重畳が電圧有意の信号と電流有意の信号とによって遂行されるようになって、制御電圧を犠牲にすることなく変位検出用印加信号の振幅電圧を増やすことが可能となり、その結果、電極容量が減少しても容易に適正レベルの変位検出用検出信号が得られるので、小形化に適う静電浮上型ジャイロの信号検出回路を実現することができたという有利な効果が有る。
【0056】
また、本発明の第2の解決手段の静電浮上型ジャイロの信号検出回路にあっては、出力段回路に電流検出回路を付設するに際して出力段回路の出力ラインへの直付けを避けるようにしたことにより、小形化に適う静電浮上型ジャイロの信号検出回路を容易に実現することができたという有利な効果を奏する。
【0057】
さらに、本発明の第3の解決手段の静電浮上型ジャイロの信号検出回路にあっては、変位検出用検出電流が矩形波状になるようにしたことにより、小形化にもデジタル化にも適う静電浮上型ジャイロの信号検出回路を実現することができたという有利な効果が有る。
【図面の簡単な説明】
【図1】 本発明の静電浮上型ジャイロの信号検出回路の第1実施例について、(a)が、信号検出回路を含む全体回路図、(b)が変位検出用印加信号の発生回路、(c)が電流検出回路である。
【図2】 (a)が拘束制御系の信号入力回路、(b)がロータ駆動系の信号入力回路である。
【図3】 (a)が制御電圧印加部分の詳細図、(b)〜(f)は何れも信号波形例である。
【図4】 本発明の静電浮上型ジャイロの信号検出回路の第2実施例について、(a)が制御出力回路の詳細な接続図、(b)が電流検出回路の詳細図である。
【図5】 本発明の静電浮上型ジャイロの信号検出回路の第3実施例について、制御出力回路の詳細な接続図である。
【図6】 本発明の静電浮上型ジャイロの信号検出回路の第4実施例について、制御出力回路の詳細な接続図である。
【図7】 本発明の静電浮上型ジャイロの信号検出回路の第5実施例について、拘束制御系の信号入力回路である。
【図8】 静電浮上型ジャイロの機構部を示し、(a)〜(c)が円板形ロータの例、(d)及び(e)が環状ロータの例であり、(a)及び(d)が縦断正面図、(b)と(c)と(e)が内蔵部品の展開斜視図である。
【図9】 従来の信号検出回路について、(a)が、制御回路等に信号検出回路を加えた全体回路図、(b)が制御出力回路の詳細な接続図、(c)が一部の信号入力回路、(d)及び(e)が電圧分配例である。
【符号の説明】
10 ジャイロロータ(ジャイロ機構部)
21 上側底部材(ジャイロケース、ジャイロ機構部)
22 下側底部材(ジャイロケース、ジャイロ機構部)
23 スペーサ(ジャイロケース、ジャイロ機構部)
31〜36 静電支持用電極(姿勢制御用電極、制御電極、拘束制御系)
37 ロータ駆動用電極(回転電極、ロータ駆動系)
38 変位検出用電極(検出電極、変位検出系)
41〜46 静電支持用電極(姿勢制御用電極、制御電極、拘束制御系)
47 ロータ駆動用電極(回転電極、ロータ駆動系)
48 変位検出用電極(検出電極、変位検出系)
51 電流検出回路(変位検出系)
52 ロータ制御回路(制御回路、ロータ駆動系)
53 制御演算回路(制御回路、拘束制御系)
54 制御出力回路(制御回路、拘束制御系)
55 A/D変換回路(制御演算回路、拘束制御系)
56 DSP(デジタルシグナルプロセッサ、制御演算回路、拘束制御系)
61 印加信号発生回路(印加信号供給回路、信号検出回路、変位検出系)
62 ロータ制御回路(制御回路、ロータ駆動系)
63 制御演算回路(制御回路、拘束制御系)
64 電流検出回路(検出信号生成回路、信号検出回路、変位検出系)
64a,64b カレントミラー(電流反転回路)
65 A/D変換回路(信号入力回路、信号検出回路+制御演算回路)
66 DSP(制御演算回路、拘束制御系)
67 逐次選択切換回路
Claims (6)
- ジャイロロータを静電浮上可能かつ回転可能に内蔵するジャイロケースに形成されている複数の電極のうち静電支持用電極および回転駆動用電極に前記ジャイロロータの姿勢制御用および回転駆動用の制御電圧をそれぞれ生成して印加する制御回路と共に設けられ、前記ジャイロロータと前記ジャイロケースとの相対変位を検出するための変位検出用印加信号を前記複数電極のうちの一部に印加する印加信号供給回路と、前記複数電極のうち前記制御電圧の印加されない変位検出用電極を経由したところで前記変位検出用印加信号に係る信号成分を検出して変位検出用検出信号を生成する検出信号生成回路とを備え、前記変位検出用検出信号を前記制御回路に送出する静電浮上型ジャイロの信号検出回路において、前記印加信号供給回路が、前記変位検出用印加信号を前記変位検出用電極に印加するものであり、前記検出信号生成回路が、前記制御回路における前記制御電圧の出力段回路に分散して付設された複数の電流検出回路を具有しており、前記電流検出回路は、それぞれ、付設先の出力段回路の出力電流について前記変位検出用印加信号に係る信号成分の検出を行うものであることを特徴とする静電浮上型ジャイロの信号検出回路。
- 前記電流検出回路が前記姿勢制御用制御電圧の出力段回路および前記回転駆動用制御電圧の出力段回路の何れにも付設されていることを特徴とする請求項1記載の静電浮上型ジャイロの信号検出回路。
- 前記電流検出回路が、付設先の出力段回路の給電線に介挿接続されたカレトミラーを具備している、ことを特徴とする請求項1又は請求項2に記載の静電浮上型ジャイロの信号検出回路。
- 前記カレトミラーが前記出力段回路に複数設けられ、これら複数カレトミラーの入力側は前記給電線のうち高電位側のものと低電位側のものとに分かれて介挿接続され、前記複数カレトミラーの出力ライン同士が接続されている、ことを特徴とする請求項3記載の静電浮上型ジャイロの信号検出回路。
- 前記印加信号供給回路が前記変位検出用印加信号として三角波の電圧信号を供給するものであることを特徴とする請求項1乃至請求項4の何れかに記載された静電浮上型ジャイロの信号検出回路。
- 前記変位検出用印加信号に同期して前記変位検出用検出信号をアナログ信号からデジタル信号に変換するA/D変換回路が設けられていることを特徴とする請求項5記載の静電浮上型ジャイロの信号検出回路。
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