JP4380616B2 - Electronic component mounting substrate and manufacturing method thereof, sensor device and manufacturing method thereof - Google Patents

Electronic component mounting substrate and manufacturing method thereof, sensor device and manufacturing method thereof Download PDF

Info

Publication number
JP4380616B2
JP4380616B2 JP2005301362A JP2005301362A JP4380616B2 JP 4380616 B2 JP4380616 B2 JP 4380616B2 JP 2005301362 A JP2005301362 A JP 2005301362A JP 2005301362 A JP2005301362 A JP 2005301362A JP 4380616 B2 JP4380616 B2 JP 4380616B2
Authority
JP
Japan
Prior art keywords
electrode
mounting substrate
bare chip
solder
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005301362A
Other languages
Japanese (ja)
Other versions
JP2007109998A (en
Inventor
毅 宮田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Omron Corp
Original Assignee
Omron Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Omron Corp filed Critical Omron Corp
Priority to JP2005301362A priority Critical patent/JP4380616B2/en
Publication of JP2007109998A publication Critical patent/JP2007109998A/en
Application granted granted Critical
Publication of JP4380616B2 publication Critical patent/JP4380616B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Wire Bonding (AREA)

Description

この発明は、電子部品実装基板およびその製造方法、ならびに近接センサや光電センサなどのセンサ機器およびその製造方法に関する。 The present invention relates to an electronic component mounting substrate and a manufacturing method thereof, and sensor devices such as proximity sensors and photoelectric sensors and a manufacturing method thereof .

一般的にセンサ機器においては、金属配線された実装基板に表面実装部品を実装して必要な回路を構成し、その機能を実現している。このようなセンサ機器はファクトリーオートメーションにおいて多く使用されているが、特に半導体の微細化に伴い高性能化が進んでいる半導体製造装置においては、設備の安定稼動や未然の故障検知の観点から、組み込まれるセンサ機器の数が増加している。   In general, in a sensor device, a surface mount component is mounted on a metal-wired mounting board to configure a necessary circuit and realize its function. Such sensor devices are often used in factory automation. However, in semiconductor manufacturing equipment that has been improved in performance due to semiconductor miniaturization, it has been incorporated from the viewpoint of stable operation of equipment and detection of faults before they occur. The number of sensor devices to be used is increasing.

ところで、半導体製造装置自体やそれを設置するためのクリーンルームなどの設備は、非常に高額な設備であるため、設置する半導体製造装置の省スペース化を図ることにより、限られた面積を有効に活用することで生産効率を向上させる方向に進んでいる。そのため、組み込まれるセンサ機器に対しても小型化の要求が高まっている。   By the way, the semiconductor manufacturing equipment itself and the equipment such as the clean room for installing it are very expensive equipment, so the limited area can be effectively utilized by saving the space of the semiconductor manufacturing equipment to be installed. By doing so, we are proceeding to improve production efficiency. For this reason, there is an increasing demand for miniaturization of sensor devices to be incorporated.

この要求に応えるため、センサ機器の構造面では、実装基板の薄型化や、電子部品の実装の高密度化、さらには電子部品のパッケージの小型化などが図られている。   In order to meet this demand, in the structural aspect of the sensor device, the mounting substrate is made thinner, the mounting density of the electronic components is increased, and further, the electronic component package is reduced in size.

一方、半導体製造装置はセンサ機器からの信号に基づいて制御されるので、センサ機器には高い機能と高い信頼性が必要とされる。   On the other hand, since the semiconductor manufacturing apparatus is controlled based on a signal from the sensor device, the sensor device is required to have a high function and high reliability.

しかし、センサ機器の高性能化を図るためにはICのチップサイズの拡大や、ICを安定駆動させるための入力系ディスクリートデバイスの追加などが必要となり、これらはセンサ機器の小型化を阻害する要因となる。   However, in order to improve the performance of sensor devices, it is necessary to increase the chip size of the IC and to add an input system discrete device to stably drive the IC. These are factors that hinder downsizing of the sensor device. It becomes.

また、実装密度を高くすると、基板のたわみやねじれなどに起因する、実装基板と電子部品との接合部に加わる応力が増大するが、センサ機器の信頼性を確保するためには、この問題にも対処する必要がある。   In addition, when the mounting density is increased, the stress applied to the joint between the mounting board and the electronic component due to the bending or twisting of the board increases, but this problem is not solved in order to ensure the reliability of the sensor device. Also need to be addressed.

これらの結果、市場のこれらの要望を全て満たすセンサ機器は実現していない。薄小型化を優先する場合は高性能化および高信頼性が犠牲とならざるをえず、高性能化および高信頼性化を優先する場合は薄小型化が犠牲とならざるをえないのが現状である。   As a result, a sensor device that satisfies all of these demands in the market has not been realized. High performance and high reliability must be sacrificed when thinning down is prioritized, and thinning down must be sacrificed when high performance and high reliability are prioritized. Currently.

なお、後述するフリップチップ実装を開示したものとして、特許文献1(特開2001−313462号公報)がある。
特開2001−313462号公報
In addition, there exists patent document 1 (Unexamined-Japanese-Patent No. 2001-31462) as what disclosed the flip-chip mounting mentioned later.
JP 2001-31462 A

そこで、発明者は、実装密度を向上させるひとつの手段として、センサ機器を構成する部品の中で最も実装容積の大きいICのパッケージレス実装、すなわちベアチップICのフリップチップ実装について検討してきた。   Therefore, the inventors have studied packageless mounting of an IC having the largest mounting volume among components constituting the sensor device, that is, flip chip mounting of a bare chip IC, as one means for improving the mounting density.

センサ機器に限定しない一般的なフリップチップ実装として、実装基板とベアチップICとを接続する方法はいくつか確立されている。例えば、実装基板の電極に半田を設け、ベアチップICに金電極を打ち込んで上記の半田と接続する方法や、金属系の導電ペーストで接着する方法、実装基板とベアチップICとを密着させながら超音波を印加して接合する方法などがある。   As a general flip chip mounting not limited to a sensor device, several methods for connecting a mounting substrate and a bare chip IC have been established. For example, solder is provided on the electrodes of the mounting substrate, gold electrodes are driven into the bare chip IC and connected to the above solder, a method of bonding with a metal-based conductive paste, ultrasonic waves while the mounting substrate and the bare chip IC are in close contact with each other For example, there is a method of bonding by applying.

半田で接続する方法では、ベアチップICへの半田付着が必要となる。一般的にベアチップICの電極にはアルミが用いられているため半田と接合できない。そこで、アルミの表面に半田と接合するメタル膜、例えばニッケル膜を成膜した後にボール状の半田を形成する。このICチップの半田と実装基板に載せられた半田とを接合する。   In the method of connecting with solder, it is necessary to attach the solder to the bare chip IC. In general, aluminum is used for the electrode of the bare chip IC, so it cannot be joined to solder. Therefore, a ball-shaped solder is formed after forming a metal film, for example, a nickel film, to be bonded to the solder on the surface of aluminum. The solder of this IC chip and the solder placed on the mounting substrate are joined.

この接続方法は、半田同士の同種金属接続となるため、接合性に優れる。また、他のディスクリート表面実装デバイスやパッケージICと同時搭載可能であるため汎用性に優れる。しかし、ベアチップICへの余分な加工が必要になるため、専用設備費を含めたコストアップおよびリードタイム増加の問題がある。   Since this connection method is the same kind of metal connection between solders, the bonding property is excellent. Further, since it can be mounted simultaneously with other discrete surface mount devices and package ICs, it has excellent versatility. However, since extra processing to the bare chip IC is required, there are problems of cost increase including dedicated equipment cost and lead time increase.

一方、半田と金で接続する方法は、ベアチップICの電極表面に金バンプの加工が必要となるが、これは一般的な汎用設備で加工できるため特殊な技術や設備を必要とせずコストを抑えながら加工できる。加えて、半田と金は接合性が確保し易い利点がある。しかしその反面、半田と金の合金は非常に脆く、信頼性に劣るという問題がある。   On the other hand, the method of connecting with solder and gold requires processing of gold bumps on the electrode surface of the bare chip IC, but this can be processed with general general-purpose equipment, so special technology and equipment are not required, and cost is reduced. Can be processed while. In addition, solder and gold have the advantage of easy joining. On the other hand, however, there is a problem that the alloy of solder and gold is very brittle and inferior in reliability.

導電性ペーストを用いた接合は、導電性ペースト自体のコストが高く、また接着であるため実装基板とベアチップICの接合性や品質が劣る。また、ディスクリート表面実装デバイスやパッケージICは半田接続されるため、工程数が増加してコストおよびリードタイムが増加するという問題がある。   The bonding using the conductive paste is expensive in the conductive paste itself, and because of the bonding, the bonding property and quality between the mounting substrate and the bare chip IC are inferior. In addition, since discrete surface mount devices and package ICs are solder-connected, there is a problem in that the number of processes increases and costs and lead times increase.

超音波で接続する場合も、ベアチップICへの電極加工や、そのための専用設備が必要となる。また、ディスクリート表面実装デバイスやパッケージICは、別工程で半田接続することとなるため工程数が増加し、それに伴うコスト増大の問題もある。   Also in the case of connecting with ultrasonic waves, electrode processing on the bare chip IC and dedicated equipment for that are required. In addition, since discrete surface mount devices and package ICs are connected by soldering in separate processes, the number of processes is increased, resulting in a problem of increased costs.

上記のいずれのフリップチップ実装方法も、十分に厚く(たとえば1.0mm以上)、外部の応力の影響を受けにくい実装基板や、フレキシブル基板のように基板からの応力がほとんど発生しない実装基板に適用する場合には問題ないが、センサ機器の小型化を図るため、ある程度の剛性を有する薄い実装基板を用いた場合には、薄実装基板のねじれなどに伴うコンタクト不良などの問題が発生する。   Any of the above flip chip mounting methods is applied to a mounting substrate that is sufficiently thick (for example, 1.0 mm or more) and hardly receives the influence of external stress, or a mounting substrate that hardly generates stress from the substrate such as a flexible substrate. However, if a thin mounting board having a certain degree of rigidity is used in order to reduce the size of the sensor device, problems such as contact failure due to twisting of the thin mounting board occur.

特に、ベアチップICの電極サイズは数十〜数百μm程度であり、ディスクリート表面実装デバイス、パッケージICなどの電極に比べて非常に小さい。そのためフリップチップ実装後のベアチップICの接合強度は、ディスクリート表面実装デバイス、パッケージICなどに比べて非常に弱い。このため薄実装基板に、フリップチップ実装したベアチップICとディスクリート表面実装デバイスやパッケージICとを混載実装した場合、薄実装基板が、たわんだりねじれたりすることで最も接合強度の弱いフリップチップ接合部がコンタクト不良となるという問題がある。   In particular, the electrode size of the bare chip IC is about several tens to several hundreds of μm, which is very small compared to electrodes of discrete surface mount devices, package ICs and the like. For this reason, the bonding strength of the bare chip IC after flip chip mounting is very weak compared to discrete surface mount devices, package ICs and the like. For this reason, when a flip chip mounted bare chip IC and a discrete surface mount device or package IC are mixedly mounted on a thin mounting substrate, the thin mounting substrate is bent or twisted, so that the flip chip bonding portion having the weakest bonding strength is obtained. There is a problem of poor contact.

この発明は、上記課題を解決するためになされたものであり、小型化と高い信頼性を両立した電子部品実装基板およびその製造方法ならびにセンサ機器およびその製造方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide an electronic component mounting board, a manufacturing method thereof, a sensor device, and a manufacturing method thereof that are both compact and highly reliable.

この発明に基づいたセンサ機器に従えば、電源入力を含む入力部と検知回路を含む出力部とを備え、上記入力部および出力部をディスクリート表面実装デバイス、パッケージICおよびベアチップICを含む電子部品で構成したセンサ機器であって、該ディスクリート表面実装デバイス、パッケージICおよびベアチップICを、実装基板の主表面に半田で接続して混載実装している。   According to the sensor device according to the present invention, an input unit including a power input and an output unit including a detection circuit are provided, and the input unit and the output unit are electronic components including a discrete surface mount device, a package IC, and a bare chip IC. In the configured sensor device, the discrete surface mounting device, the package IC, and the bare chip IC are connected to the main surface of the mounting substrate by soldering and mounted in a mixed manner.

また、上記入力部は、上記ディスクリート表面実装デバイスを含む電子部品により構成され、上記出力部は上記ベアチップICを含む電子部品により構成されていてもよい。上記パッケージICは、パッケージ内にディスクリート素子を複数個内蔵したマルチチップパッケージICであってもよい。上記ディスクリート素子には、少なくともトランジスタおよびダイオードを含んでいてもよい。   The input unit may be configured by an electronic component including the discrete surface mount device, and the output unit may be configured by an electronic component including the bare chip IC. The package IC may be a multi-chip package IC in which a plurality of discrete elements are built in the package. The discrete element may include at least a transistor and a diode.

このようにディスクリート表面実装デバイス、パッケージICおよびベアチップICを、実装基板の主表面に半田で接続して混載実装することで、ひとつの基板上にこれらの機能を実現することができ、センサ機器を小型化することができる。一方、センサ機器においてこのような混載実装を実現するひとつの手段として、次に述べるようなフリップチップ実装における高信頼性化を達成した。   In this way, discrete surface mount devices, package ICs and bare chip ICs can be mounted on the main surface of the mounting board by soldering, and these functions can be realized on a single board. It can be downsized. On the other hand, as one means for realizing such mixed mounting in a sensor device, the following high reliability in flip chip mounting has been achieved.

発明者は、フリップチップ実装の高信頼性化の課題を解決するために、実装基板とベアチップICの接続方法に着目し、半田と金による接合で信頼性を確保する方法を詳細に調査した。その結果、金と半田の接合力は、実装基板の電極面積とベアチップICの電極面積、および、半田体積とベアチップICの電極である金の体積に関係があることを見出した。   In order to solve the problem of improving the reliability of flip chip mounting, the inventor paid attention to a connection method between a mounting substrate and a bare chip IC, and investigated in detail a method of ensuring reliability by joining with solder and gold. As a result, it has been found that the bonding force between the gold and the solder is related to the electrode area of the mounting substrate and the electrode area of the bare chip IC, and the solder volume and the volume of gold as the electrode of the bare chip IC.

一般的に半田と金は馴染みが良く、接合性に優れることが知られており、金は酸化防止膜として実装基板やパッケージICなどの電極に用いられる。しかし、半田中に金が拡散して合金化すると金属的な強度が低下するため、実装基板とベアチップICとの接合耐信頼性が悪化する。そのため金と半田との組み合わせは酸化防止膜の用途以外使用されることはなかった。このように従来の半田と金との接合については半田中に金が拡散する時点で、信頼性が低くなるとの固定観念により、踏み込んだ調査がなされていなかった。   It is generally known that solder and gold are familiar and have excellent bonding properties, and gold is used as an anti-oxidation film for electrodes of mounting substrates and package ICs. However, when gold is diffused into the solder and alloyed, the metallic strength is lowered, so that the bonding reliability between the mounting substrate and the bare chip IC deteriorates. Therefore, the combination of gold and solder has not been used except for the use of an antioxidant film. As described above, the conventional solder-gold joint has not been investigated due to the fixed idea that the reliability becomes low when gold diffuses in the solder.

半田と金とを用いた接合は、実装基板上に載せた半田と、ベアチップIC上に成膜された金とを接続することで行なう。この場合、半田と金が拡散しAuxSny(xとyは金の拡散比率により異なる変数)なる合金層を形成する。したがって構造的には実装基板とベアチップICとは上記の合金層にて接続されることとなる。この合金層は、膨張収縮応力に対する強度が低く、また150℃程度の温度やストレスでも拡散が進行するため、不安定な状態をつくりやすく信頼性が低い。   Bonding using solder and gold is performed by connecting the solder placed on the mounting substrate and the gold deposited on the bare chip IC. In this case, solder and gold are diffused to form an alloy layer of AuxSny (x and y are different variables depending on the gold diffusion ratio). Therefore, structurally, the mounting substrate and the bare chip IC are connected by the above alloy layer. This alloy layer has low strength against expansion and contraction stress, and diffusion proceeds even at a temperature and stress of about 150 ° C., so that an unstable state is easily formed and reliability is low.

ところで、実装基板上の電極は半田や半田と金の合金層と接合する重要な役割がある。一般的に実装基板の電極には銅が使用される。銅は、半田や、半田と金の合金との馴染みが良いため、これらの金属を付着させると横方向に激しく拡散し、銅の電極側面まで広がる。したがって、設計した半田印刷面積よりも広がり、多くの場合、電極の面積の全面に広がる。その結果、合金層の面積が広がり、厚さが薄くなることで、膨張収縮応力への耐性が低下し、電極と合金層間の接合信頼性が低下する。   By the way, the electrode on the mounting substrate has an important role of joining with solder or an alloy layer of solder and gold. Generally, copper is used for the electrodes of the mounting board. Since copper is familiar with solder or an alloy of solder and gold, when these metals are attached, they diffuse violently in the lateral direction and spread to the side surface of the copper electrode. Therefore, it is larger than the designed solder printing area, and in many cases, the entire area of the electrode. As a result, the area of the alloy layer is increased and the thickness is reduced, so that the resistance to expansion and contraction stress is lowered, and the bonding reliability between the electrode and the alloy layer is lowered.

本発明はこのような新しい知見に基づきなされたもので、この合金層に応力緩衝用の金属を組み込むと共に、また実装基板上の電極における半田の付着可能な面積を制御することで合金層の厚さを制御し、強度確保、低温拡散の防止、耐ストレス性確保を達成した。   The present invention has been made on the basis of such new knowledge. In addition to incorporating a metal for stress buffering into the alloy layer, the thickness of the alloy layer can be controlled by controlling the area to which the solder on the electrode on the mounting substrate can be attached. Controlling the thickness, we achieved strength, prevention of low-temperature diffusion, and stress resistance.

具体的には、上記ベアチップICを、フリップチップ実装により上記実装基板に実装する。このとき好ましくは、上記ベアチップICを上記実装基板に設けられた電極上に配設された半田と該ベアチップICに設けられた電極上に配設された金電極とを接続することで上記実装基板に接続する。このとき、上記実装基板上の上記電極における半田付着が可能な領域の面積は、ベアチップICの対応する電極の面積の100%以上、500%以下とし、上記ベアチップICに設けられた金電極の体積は、上記実装基板の対応する前記電極上に形成された半田の体積の70%以上とすることが好ましい。さらに、上記実装基板上の電極の外周部を耐半田膜で覆うことが好ましい。   Specifically, the bare chip IC is mounted on the mounting substrate by flip chip mounting. In this case, preferably, the mounting substrate is formed by connecting the solder disposed on the electrode provided on the mounting substrate and the gold electrode disposed on the electrode provided on the bare chip IC. Connect to. At this time, the area of the region on the mounting substrate where the solder can be attached is 100% or more and 500% or less of the area of the corresponding electrode of the bare chip IC, and the volume of the gold electrode provided in the bare chip IC. Is preferably 70% or more of the volume of the solder formed on the corresponding electrode of the mounting substrate. Furthermore, it is preferable to cover the outer periphery of the electrode on the mounting substrate with a solder-resistant film.

上記のように、半田と接合する金の体積を制御し、半田体積の70%以上としたことにより、半田中に金が十分拡散し、熱やストレスによりそれ以上拡散が進行しない安定した合金層を形成することができる。また、上記の範囲に金の体積を制御することで、全ての金が拡散せず一部が金の状態で残るため、ベアチップICには金が残り、この金を応力緩衝用金属として活用することができる。金は経時劣化が少なく、膨張収縮応力に強いため強度的に優れているので、長期間安定した強度を確保することができる。   As described above, the volume of gold bonded to the solder is controlled to be 70% or more of the solder volume, so that the gold is sufficiently diffused in the solder and the diffusion does not proceed further due to heat or stress. Can be formed. Also, by controlling the volume of gold within the above range, all the gold does not diffuse and a part remains in the gold state, so the gold remains in the bare chip IC, and this gold is utilized as a stress buffer metal. be able to. Since gold is less deteriorated with time and strong against expansion and contraction stress, it is excellent in strength, so that stable strength can be ensured for a long period of time.

また、実装基板の電極の半田付着が可能な面積を半田の面積の100%以上、300%以下に制御したことで、必要な接合強度を確保することができる。また、電極の外周部を耐半田膜で覆うことで、電極の半田付着が可能な面積を容易に制御することができる。   Further, the required bonding strength can be ensured by controlling the area of the mounting board where the electrodes can be attached to the solder to 100% or more and 300% or less of the solder area. Moreover, by covering the outer periphery of the electrode with a solder-resistant film, the area where the electrode can be soldered can be easily controlled.

本発明に係るセンサ機器によると、小型化と高い信頼性を両立することができる。   The sensor device according to the present invention can achieve both downsizing and high reliability.

以下、本発明に係る実施の形態について、図面を参照して説明する。なお、図1は、本実施の形態における、電子部品を実装した実装基板の構造を示す側面図である。   Hereinafter, embodiments according to the present invention will be described with reference to the drawings. FIG. 1 is a side view showing the structure of a mounting board on which electronic components are mounted in the present embodiment.

図1に示すように、本実施の形態のセンサ機器においては、薄実装基板100の両面にフリップ実装したベアチップIC101、パッケージIC102およびディスクリート表面実装デバイス103を半田104で接合して混載している。   As shown in FIG. 1, in the sensor device of the present embodiment, a bare chip IC 101, a package IC 102, and a discrete surface mounting device 103 flip-mounted on both surfaces of a thin mounting substrate 100 are joined and soldered together with solder 104.

あくまでも一例であるが、図1に示す薄実装基板100においては、一方の表面に、一つのベアチップIC101、一つのパッケージIC102および二つのディスクリート表面実装デバイス103を実装し、他方の表面に、一つのベアチップIC101、一つのパッケージIC102および二つのディスクリート表面実装デバイス103を実装している。これらの電子部品を実装する個数および配置は種々変更することができる。   As an example to the last, in the thin mounting substrate 100 shown in FIG. 1, one bare chip IC 101, one package IC 102, and two discrete surface mounting devices 103 are mounted on one surface, and one surface is mounted on the other surface. A bare chip IC 101, one package IC 102, and two discrete surface mount devices 103 are mounted. The number and arrangement of these electronic components can be variously changed.

図2は、混載実装の工程を示すフローチャートである。混載実装においては、まず、予め所定位置に電極106を配設した薄実装基板100の一方の主表面100aに、半田104を半田印刷機にて規定パターン通りに印刷する。ここでは、半田104としてSn−Ag−Cu系の一般的な鉛フリー半田を使用している。   FIG. 2 is a flowchart showing the process of mixed mounting. In the mixed mounting, first, solder 104 is printed in a prescribed pattern on one main surface 100a of the thin mounting substrate 100 in which the electrodes 106 are previously arranged at predetermined positions by a solder printer. Here, Sn—Ag—Cu-based general lead-free solder is used as the solder 104.

次に、接合面積の大きいディスクリート表面実装デバイス103を必要個数搭載する。ディスクリート表面実装デバイス103としては、ここでは、0603(0.6mm×0.3mm)〜2125(2.1mm×2.5mm)サイズの小型部品を実装している。   Next, a required number of discrete surface mount devices 103 having a large bonding area are mounted. Here, as the discrete surface mounting device 103, a small component having a size of 0603 (0.6 mm × 0.3 mm) to 2125 (2.1 mm × 2.5 mm) is mounted.

続いて、パッケージIC102を搭載し、さらにフリップチップ実装するベアチップIC101を搭載したのち、リフロー工程を通す。リフロー工程においては、240℃のピーク温度において約5秒間加熱する。さらに、フリップチップ実装したベアチップIC101と薄実装基板100と間に封止剤105を塗布し硬化させる。   Subsequently, after mounting the package IC 102 and further mounting the bare chip IC 101 to be flip-chip mounted, a reflow process is performed. In the reflow process, heating is performed at a peak temperature of 240 ° C. for about 5 seconds. Further, a sealant 105 is applied and cured between the bare chip IC 101 flip-chip mounted and the thin mounting substrate 100.

次に他方の主表面100bにおいても接合面積の大きいディスクリート表面実装デバイス103、パッケージIC102、フリップチップ実装するベアチップIC101の順で搭載し、リフロー工程を通す。   Next, also on the other main surface 100b, a discrete surface mounting device 103 having a large bonding area, a package IC 102, and a bare chip IC 101 to be flip chip mounted are mounted in this order, and a reflow process is performed.

このように接合面積の大きい電子部品から順に搭載する理由は次のとおりである。薄実装基板100に電子部品を実装する場合、薄実装基板100に電子部品が当たることで振動が生じる。この振動により、すでに搭載した電子部品の搭載位置にズレが発生する。この振動による位置ズレは、薄実装基板100と電子部品の接合面積が大きいほど影響が少ないため、最初に接合面積の大きいディスクリート表面実装デバイス103を実装し、順に接合面積の小さな部品を搭載する。このようにすることで、電子部品の搭載時における振動の影響を最小限にすることができる。   The reason why the electronic components having the large bonding area are mounted in this order is as follows. When an electronic component is mounted on the thin mounting substrate 100, vibration occurs when the electronic component hits the thin mounting substrate 100. Due to this vibration, a shift occurs in the mounting position of the already mounted electronic component. The positional deviation due to the vibration has less influence as the bonding area between the thin mounting substrate 100 and the electronic component is larger. Therefore, the discrete surface mounting device 103 having a larger bonding area is first mounted, and components having a smaller bonding area are mounted in order. By doing in this way, the influence of the vibration at the time of mounting of an electronic component can be minimized.

図3は、一方の主表面にのみフリップチップ実装を用いたベアチップICを実装した実装基板の構造を示す側面図である。図3に示すように、薄実装基板100のいずれか一方の主表面にのみフリップチップ実装によりベアチップIC101を実装する場合には、ベアチップIC101を実装する主表面に、先に電子部品を実装する。   FIG. 3 is a side view showing a structure of a mounting substrate on which a bare chip IC using flip chip mounting is mounted only on one main surface. As shown in FIG. 3, when the bare chip IC 101 is mounted only on one main surface of the thin mounting substrate 100 by flip chip mounting, the electronic component is first mounted on the main surface on which the bare chip IC 101 is mounted.

薄実装基板100に電子部品を実装すると、薄実装基板100の薄さ故に実装面の反対面の平坦度が損なわれる恐れがある。接合面積が小さいベアチップIC101を含む電子部品を先に実装する先に実装することで、平坦度悪化の影響を回避することができる。なお、薄実装基板100の各主表面における電子部品の搭載順序は、上記と同じく、接合面積の大きい電子部品から行なう。   When electronic components are mounted on the thin mounting substrate 100, the flatness of the surface opposite to the mounting surface may be impaired due to the thinness of the thin mounting substrate 100. By mounting the electronic component including the bare chip IC 101 having a small bonding area first, the influence of deterioration of flatness can be avoided. In addition, the mounting order of the electronic components on each main surface of the thin mounting substrate 100 is performed from the electronic components having a large bonding area as described above.

図4は、本実施の形態のセンサ機器を構成する回路のブロック図である。一般的なセンサ機器は、図4に示すような回路を有している。すなわち、受光素子などを含む検出回路と、検出された信号と所定の信号とを比較する比較回路と、その結果を出力する出力回路と、出力回路の出力に応じて結果を表示する表示回路と、これらの回路の電源を構成する電源回路とを備えている。これらを分類すると、電源回路は入力系に分類され、それ以外の回路は出力系に分類される。   FIG. 4 is a block diagram of a circuit constituting the sensor device of the present embodiment. A typical sensor device has a circuit as shown in FIG. That is, a detection circuit including a light receiving element, a comparison circuit that compares a detected signal with a predetermined signal, an output circuit that outputs the result, and a display circuit that displays the result according to the output of the output circuit And a power supply circuit constituting the power supply of these circuits. When these are classified, the power supply circuit is classified as an input system, and the other circuits are classified as an output system.

ここで、入力系は、ディスクリート表面実装デバイス103を含む電子部品により構成され、出力系はベアチップIC101を含む電子部品により構成されている。   Here, the input system is composed of electronic components including the discrete surface mount device 103, and the output system is composed of electronic components including the bare chip IC 101.

図5は、本実施の形態のマルチチップパッケージICの内部における電子部品の配置を示す模式図である。図5に示すように、ディスクリート表面実装デバイス103を、パッケージIC102に内蔵させ、パッケージIC102をマルチチップパッケージICとしてもよい。マルチチップパッケージICに内蔵するディスクリート素子としては、たとえばLEDなどのダイオードやトランジスタなどが挙げられる。なお、マルチチップパッケージICの封止樹脂は、必要性に応じて黒樹脂と透明樹脂とを使い分けている。LEDなどの光学系デバイスを内蔵するような場合には、封止樹脂に透明樹脂を用いる。   FIG. 5 is a schematic diagram showing the arrangement of electronic components inside the multichip package IC of the present embodiment. As shown in FIG. 5, the discrete surface mount device 103 may be incorporated in a package IC 102 and the package IC 102 may be a multichip package IC. Examples of the discrete element incorporated in the multichip package IC include a diode such as an LED and a transistor. As the sealing resin of the multichip package IC, a black resin and a transparent resin are properly used according to necessity. When an optical device such as an LED is incorporated, a transparent resin is used as the sealing resin.

マルチチップパッケージIC内での電子部品の配置は、図5(a)および(b)に一例を示すように種々の配置が可能である。図5(a)においては、ICチップの他に、二つダイオードと一つのLEDを内蔵している。図5(b)においては、ICチップの他に、ダイオード、LEDおよびトランジスタをそれぞれ一つづつ内蔵している。パッケージ内に複数のICチップを内蔵するようにしてもよい。   Various arrangements of electronic components in the multi-chip package IC are possible as shown in FIGS. 5A and 5B. In FIG. 5A, in addition to the IC chip, two diodes and one LED are incorporated. In FIG. 5B, in addition to the IC chip, one diode, one LED, and one transistor are incorporated. A plurality of IC chips may be built in the package.

図6は、パッケージの内部におけるディスクリート素子の配置を示す模式図である。薄実装基板100の表面に実装するディスクリート表面実装デバイス103を、図6に示すように一つのパッケージの内部に内蔵させ、このパッケージを薄実装基板100に実装するようにしてもよい。   FIG. 6 is a schematic diagram showing the arrangement of discrete elements inside the package. The discrete surface mounting device 103 to be mounted on the surface of the thin mounting substrate 100 may be built in one package as shown in FIG. 6 and this package may be mounted on the thin mounting substrate 100.

上記のようにディスクリート素子をパッケージに内蔵させることで、実装工程におけるリードタイムを削減することができる。   By incorporating the discrete element into the package as described above, the lead time in the mounting process can be reduced.

次に、本実施の形態における、フリップチップ実装を用いたベアチップIC101の接続について詳しく説明する。フリップチップ実装するベアチップIC101はセンサ機器のON/OFFを判定するロジックICであり、そのサイズは一辺が3.5mmとした。ベアチップIC101の電極108のサイズは一辺が100μmの正方形とし、電極数はペリフェラル配置で50個とした。   Next, the connection of the bare chip IC 101 using flip chip mounting in the present embodiment will be described in detail. The flip chip mounted bare chip IC 101 is a logic IC for determining ON / OFF of the sensor device, and the size of each side is 3.5 mm. The size of the electrodes 108 of the bare chip IC 101 was a square having a side of 100 μm, and the number of electrodes was 50 in the peripheral arrangement.

ベアチップIC101を実装する薄実装基板100は、厚さ0.4mmのものを用い、片面の実装面積を100mmとした。この薄実装基板100の両面に電子部品を実装した。なお、薄実装基板とは、その厚みが凡そ0.8mm以下のものをいう。 The thin mounting substrate 100 on which the bare chip IC 101 is mounted has a thickness of 0.4 mm, and the single-side mounting area is 100 mm 2 . Electronic components were mounted on both surfaces of the thin mounting substrate 100. The thin mounting board means a board having a thickness of about 0.8 mm or less.

具体的には、ディスクリート表面実装デバイス103としては、外部電源から供給される電圧や電流制御用の0603〜2125サイズのものを使用した。これを薄実装基板100の両面で20個実装した。パッケージIC102は、センサおよび出力系回路を構成する。ここでは、ICチップとディスクリート素子を複数個内蔵したマルチチップパッケージICを薄実装基板100の両面に3個実装した。このマルチチップパッケージICは、センサを構成する光学用途であるため、封止材料として透明樹脂を使用した。なお、光学用途でないパッケージICは、一般的な黒色の樹脂を使用している。   Specifically, as the discrete surface mount device 103, a device having a size of 0603 to 2125 for controlling voltage and current supplied from an external power source was used. Twenty of these were mounted on both sides of the thin mounting substrate 100. The package IC 102 constitutes a sensor and an output system circuit. Here, three multichip package ICs each including a plurality of IC chips and discrete elements are mounted on both surfaces of the thin mounting substrate 100. Since this multi-chip package IC is an optical application constituting a sensor, a transparent resin is used as a sealing material. The package IC that is not used for optical purposes uses a general black resin.

図7は、フリップチップ接続されるベアチップICの電極および実装基板の電極の構造を示す断面図であり、図8は、実装基板の電極の構造を示す平面図である。図7に示すように、フリップチップ実装するベアチップIC101の電極108にはワイヤボンダで突起状の金電極121を形成した。一方、薄実装基板100の主表面に形成した電極106の表面には半田107を付着させた。この半田107は印刷により付着させている。   FIG. 7 is a cross-sectional view showing the structure of the bare chip IC electrode and the mounting board electrode to be flip-chip connected, and FIG. 8 is a plan view showing the structure of the mounting board electrode. As shown in FIG. 7, a protruding gold electrode 121 was formed by a wire bonder on the electrode 108 of the bare chip IC 101 to be flip-chip mounted. On the other hand, solder 107 was adhered to the surface of the electrode 106 formed on the main surface of the thin mounting substrate 100. The solder 107 is attached by printing.

上述のように、薄実装基板100の電極106における半田付着が可能な領域の面積はベアチップIC101の電極108に対して所定の範囲に制御する必要があり、併せて、ベアチップICに設けられた金電極121の体積は、薄実装基板100の対応する電極106に形成された半田の体積に対して所定の範囲に制御する必要がある。   As described above, it is necessary to control the area of the solder-attachable region of the electrode 106 of the thin mounting substrate 100 within a predetermined range with respect to the electrode 108 of the bare chip IC 101. In addition, the gold provided on the bare chip IC is also controlled. The volume of the electrode 121 needs to be controlled within a predetermined range with respect to the volume of the solder formed on the corresponding electrode 106 of the thin mounting substrate 100.

半田107の印刷面積は、フリップチップ実装するベアチップIC101の電極108の面積と両者の配置間隔とを基準に設計されている。一般的に半田107の印刷面積は、半田印刷装置の印刷能力に応じて、ベアチップIC101の電極108の面積に対して100から200%に設定される。そこで、ベアチップIC101の電極108の面積を固定値として、薄実装基板100の電極106の開口106aの面積を変更した。なお、本明細書中において、半田の印刷面積とは、印刷により半田を電極に付着させる際の、印刷マスクにおける半田パターンの面積を意味する。   The printing area of the solder 107 is designed based on the area of the electrode 108 of the bare chip IC 101 to be flip-chip mounted and the arrangement interval between them. Generally, the printing area of the solder 107 is set to 100 to 200% with respect to the area of the electrode 108 of the bare chip IC 101 according to the printing capability of the solder printing apparatus. Therefore, the area of the opening 106a of the electrode 106 of the thin mounting substrate 100 was changed with the area of the electrode 108 of the bare chip IC 101 as a fixed value. In the present specification, the solder printing area means the area of the solder pattern in the printing mask when the solder is attached to the electrode by printing.

具体的には、センサ機器の電気特性を損ねないために、予め薄実装基板の電極面積を十分に大きくとり、図7および図8に示すように、電極106の外周を耐半田膜109で覆うことで、電極106の開口面積(電極の半田付着が可能な領域の面積)を調整した。半田107の拡散を防止する耐半田膜109はソルダーレジストで構成した。   Specifically, in order not to impair the electrical characteristics of the sensor device, the electrode area of the thin mounting substrate is sufficiently large in advance, and the outer periphery of the electrode 106 is covered with a solder-resistant film 109 as shown in FIGS. Thus, the opening area of the electrode 106 (the area of the region where the electrode can be soldered) was adjusted. The solder-resistant film 109 that prevents the diffusion of the solder 107 is made of a solder resist.

また、金電極121の体積を変化させることで、薄実装基板100の電極106に設けた半田107の体積に対する金電極の体積を制御した。   Further, by changing the volume of the gold electrode 121, the volume of the gold electrode relative to the volume of the solder 107 provided on the electrode 106 of the thin mounting substrate 100 was controlled.

これらの最適値を求めるため、次のような実験を行なった。
図9は、ベアチップICの電極面積に対する実装基板の電極開口面積の比と剥離強度との関係を示す図である。剥離強度は横押しせん断試験法にて測定した。上述のように半田の印刷面積はベアチップIC101の電極108の面積との関係で決定される。そのため、図9から明らかなように、ベアチップIC101の電極108の面積に対する薄実装基板100の電極106の開口面積が100%以下の場合には、半田107が高く盛り上がるため、金電極121との接合面積が不足し、十分な接合強度が得られない。一方、650%を越える場合には、半田107が電極106の開口106aの全体に拡散することで半田107の厚みが不足し十分な接合強度が得られない。
In order to obtain these optimum values, the following experiment was conducted.
FIG. 9 is a diagram showing the relationship between the ratio of the electrode opening area of the mounting substrate to the electrode area of the bare chip IC and the peel strength. The peel strength was measured by a lateral pressing shear test method. As described above, the solder printing area is determined in relation to the area of the electrode 108 of the bare chip IC 101. Therefore, as apparent from FIG. 9, when the opening area of the electrode 106 of the thin mounting substrate 100 is 100% or less with respect to the area of the electrode 108 of the bare chip IC 101, the solder 107 rises high, so that the bonding with the gold electrode 121 is performed. The area is insufficient and sufficient bonding strength cannot be obtained. On the other hand, if it exceeds 650%, the solder 107 diffuses over the entire opening 106a of the electrode 106, so that the thickness of the solder 107 is insufficient and sufficient bonding strength cannot be obtained.

図10は、ベアチップICの電極面積に対する実装基板の電極開口面積の比と信頼性試験後良品率との関係を示す図である。ここでは、信頼性試験として熱衝撃テストを実施した。熱衝撃テストは、−55℃〜125℃の範囲で温度を変化させる。−55℃と125℃とでそれぞれ30分間放置する工程を1サイクルとして、1000サイクル印加した後に電気特性を測定し、その良品率で比較した。   FIG. 10 is a diagram showing the relationship between the ratio of the electrode opening area of the mounting substrate to the electrode area of the bare chip IC and the yield rate after the reliability test. Here, a thermal shock test was performed as a reliability test. The thermal shock test changes the temperature in the range of −55 ° C. to 125 ° C. The process of leaving at −55 ° C. and 125 ° C. for 30 minutes was defined as one cycle, and after 1000 cycles were applied, the electrical characteristics were measured and compared by the yield rate.

図10から明らかなように、信頼性はベアチップIC101の電極108の面積に対する薄実装基板100の電極106の開口面積の比が70%未満および500%を越える範囲において低下する。これは70%未満の場合は、接合面積が小さくなるため熱衝撃サイクル時のストレスに耐えられないためであり、500%を越える場合には、半田107の厚みもしくは、半田107と金電極121の合金層の厚みが薄くなるために膨張収縮ストレスに耐えられないためであると考えられる。   As is apparent from FIG. 10, the reliability is lowered in the range where the ratio of the opening area of the electrode 106 of the thin mounting substrate 100 to the area of the electrode 108 of the bare chip IC 101 is less than 70% and more than 500%. This is because if the area is less than 70%, the bonding area is small and the stress during the thermal shock cycle cannot be withstood. If it exceeds 500%, the thickness of the solder 107 or the solder 107 and the gold electrode 121 is not sufficient. This is presumably because the alloy layer is too thin to withstand expansion and contraction stress.

この結果、半田印刷面積に対する薄実装基板上の電極面積は100%以上、500%以下の範囲が好ましいことがわかった。さらに好ましくは、150%以上、400%以下とすることで、さらに歩留まりが向上することが期待できる。   As a result, it was found that the electrode area on the thin mounting substrate relative to the solder printing area is preferably in the range of 100% to 500%. More preferably, the yield can be expected to be further improved by setting it to 150% or more and 400% or less.

図11は、半田体積に対する金電極の体積の比と剥離強度との関係を示す図である。なお、薄実装基板100の電極106の開口面積は、ベアチップIC101の電極108の面積の360%に固定して実験した。また、本実験においては、半田107の体積を一定とし、金電極121の体積を変化させた。   FIG. 11 is a diagram showing the relationship between the ratio of the gold electrode volume to the solder volume and the peel strength. In the experiment, the opening area of the electrode 106 of the thin mounting substrate 100 was fixed to 360% of the area of the electrode 108 of the bare chip IC 101. In this experiment, the volume of the solder electrode 107 was kept constant, and the volume of the gold electrode 121 was changed.

金電極121は、ベアチップIC101にワイヤボンダにて形成し、ボンディング条件を調整することでその体積を変化させた。剥離強度は、横押しせん断試験法にて測定した。剥離強度は半田107の体積に対する金電極121の体積が50%以下において低下する。これは半田107中に金電極121が拡散していまい、金電極121の下地金属と半田107が接合しなかったために接合強度が低下したと考えられる。また、半田107中に金電極121が拡散しきらない場合でも、金電極121の厚みが薄くなり、接合強度が劣る半田107と金電極121の合金層により接合される状態となるため、接合強度が低下したと考えられる。   The gold electrode 121 was formed on the bare chip IC 101 with a wire bonder, and its volume was changed by adjusting bonding conditions. The peel strength was measured by a lateral pressing shear test method. The peel strength decreases when the volume of the gold electrode 121 with respect to the volume of the solder 107 is 50% or less. This is probably because the gold electrode 121 does not diffuse into the solder 107, and the bonding strength is lowered because the base metal of the gold electrode 121 and the solder 107 are not bonded. Further, even when the gold electrode 121 does not completely diffuse into the solder 107, the gold electrode 121 is thinned and joined by the alloy layer of the solder 107 and the gold electrode 121 having poor joint strength. Is thought to have declined.

図12は、半田体積に対する金電極の体積の比と信頼性試験後良品率との関係を示す図である。信頼性は、熱衝撃テストで評価した。熱衝撃テストの条件および方法は、上述の熱衝撃テストと同様である。   FIG. 12 is a diagram showing the relationship between the ratio of the volume of the gold electrode to the solder volume and the yield rate after the reliability test. Reliability was evaluated by a thermal shock test. The conditions and method of the thermal shock test are the same as the thermal shock test described above.

図12から、十分な信頼性を確保するためには、半田体積に対する金電極の体積の比が70%以上必要であることがわかる。これは、70%以上であれば、金電極121が半田107中に拡散しても、十分な厚さの金電極121が残り、この金電極121が応力緩衝用の金属の役割を果たし膨張収縮ストレスに耐えるためであると考えられる。なお、半田体積に対する金電極の体積の比の、物理的特性上の上限値は特に存在しないが、金のコストを考慮すると、200%程度が現実的には上限値となる。   From FIG. 12, it can be seen that the ratio of the volume of the gold electrode to the solder volume needs to be 70% or more in order to ensure sufficient reliability. If this is 70% or more, even if the gold electrode 121 is diffused into the solder 107, the gold electrode 121 having a sufficient thickness remains, and the gold electrode 121 functions as a metal for stress buffering to expand and contract. This is thought to be for enduring stress. There is no particular upper limit on the physical characteristics of the ratio of the volume of the gold electrode to the solder volume, but in consideration of the cost of gold, about 200% is practically the upper limit.

なお、歩留まりを向上させるためには、製造上のばらつきを考慮して、半田体積に対する金電極の体積の比を80%以上とすることがより好ましい。また、一般的に使用されているワイヤボンダを使用することを考慮すると、140%以下とすることがより好ましい。   In order to improve the yield, it is more preferable that the ratio of the volume of the gold electrode to the solder volume is 80% or more in consideration of manufacturing variations. Considering the use of a generally used wire bonder, it is more preferable to set it to 140% or less.

以上の実験により、ベアチップICの電極面積に対する実装基板の電極開口面積が所定範囲となるように制御し、半田体積に対する金電極の体積の比が所定範囲となるように制御することで、従来は、耐久性が劣ると考えられていた、金と半田を用いたフリップチップ実装において十分な耐久性を得ることができることが実証された。   By the above experiment, by controlling the electrode opening area of the mounting substrate with respect to the electrode area of the bare chip IC to be within a predetermined range, and controlling the ratio of the volume of the gold electrode to the solder volume to be within the predetermined range, It was proved that sufficient durability can be obtained in flip chip mounting using gold and solder, which was considered to be inferior in durability.

これらの結果、ベアチップICの薄実装基板へのフリップチップ実装が実用可能となり、ベアチップICのほかパッケージICおよびディスクリート表面実装デバイスを薄実装基板に混載実装することで、小型化と高い信頼性とを両立したセンサ装置を構成することが可能となった。   As a result, flip chip mounting of bare chip ICs on thin mounting substrates is possible, and by mounting package ICs and discrete surface mounting devices on thin mounting substrates in addition to bare chip ICs, miniaturization and high reliability can be achieved. It became possible to construct a compatible sensor device.

なお、今回開示した上記実施の形態はすべての点で例示であって、限定的な解釈の根拠となるものではない。したがって、本発明の技術的範囲は、上記した実施の形態のみによって解釈されるのではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。   In addition, the said embodiment disclosed this time is an illustration in all the points, Comprising: It does not become the basis of limited interpretation. Therefore, the technical scope of the present invention is not interpreted only by the above-described embodiments, but is defined based on the description of the claims. Further, all modifications within the meaning and scope equivalent to the scope of the claims are included.

この発明に基づいた実施の形態における電子部品を実装した実装基板の構造を示す側面図である。It is a side view which shows the structure of the mounting substrate which mounted the electronic component in embodiment based on this invention. この発明に基づいた実施の形態における混載実装の工程を示すフローチャートである。It is a flowchart which shows the process of the mixed mounting in embodiment based on this invention. この発明に基づいた実施の形態における一方の主表面にのみフリップチップ実装を用いたベアチップICを実装した実装基板の構造を示す側面図である。It is a side view which shows the structure of the mounting board | substrate which mounted the bare chip IC which used flip chip mounting only in the one main surface in embodiment based on this invention. この発明に基づいた実施の形態におけるセンサ機器を構成する回路のブロック図である。It is a block diagram of the circuit which comprises the sensor apparatus in embodiment based on this invention. この発明に基づいた実施の形態におけるマルチチップパッケージICの内部の電子部品の配置を示す模式図である。It is a schematic diagram which shows arrangement | positioning of the electronic component inside the multichip package IC in embodiment based on this invention. この発明に基づいた実施の形態におけるパッケージの内部におけるディスクリート素子の配置を示す模式図である。It is a schematic diagram which shows arrangement | positioning of the discrete element in the inside of the package in embodiment based on this invention. この発明に基づいた実施の形態におけるフリップチップ接続されるベアチップICの電極および実装基板の電極の構造を示す断面図である。It is sectional drawing which shows the structure of the electrode of the bare chip IC and the electrode of a mounting board which are flip-chip connected in embodiment based on this invention. この発明に基づいた実施の形態における実装基板の電極の構造を示す平面図である。It is a top view which shows the structure of the electrode of the mounting board | substrate in embodiment based on this invention. この発明に基づいた実施の形態におけるベアチップICの電極の面積に対する実装基板の電極開口面積の比と剥離強度との関係を示す図である。It is a figure which shows the relationship between the ratio of the electrode opening area of the mounting substrate with respect to the area of the electrode of the bare chip IC in embodiment based on this invention, and peeling strength. この発明に基づいた実施の形態におけるベアチップICの電極の面積に対する実装基板の電極開口面積の比と信頼性試験後良品率との関係を示す図である。It is a figure which shows the relationship between the ratio of the electrode opening area of the mounting substrate with respect to the area of the electrode of the bare chip IC in embodiment based on this invention, and the yield rate after a reliability test. この発明に基づいた実施の形態における半田体積に対する金電極の体積の比と剥離強度との関係を示す図である。It is a figure which shows the relationship between the ratio of the volume of the gold electrode with respect to the solder volume and peeling strength in embodiment based on this invention. この発明に基づいた実施の形態における半田体積に対する金電極の体積の比と信頼性試験後良品率との関係を示す図である。It is a figure which shows the relationship between the ratio of the volume of the gold electrode with respect to the solder volume in embodiment based on this invention, and the yield rate after a reliability test.

符号の説明Explanation of symbols

100 薄実装基板、101 ベアチップIC、102 パッケージIC、103 ディスクリート表面実装デバイス、104,107 半田、106 実装基板の電極、106a 開口、108 ベアチップICの電極、109 耐半田膜、121 金電極。   100 thin mounting substrate, 101 bare chip IC, 102 package IC, 103 discrete surface mounting device, 104, 107 solder, 106 mounting substrate electrode, 106a opening, 108 bare chip IC electrode, 109 solder-resistant film, 121 gold electrode.

Claims (9)

アチップICを含む電子部品を、実装基板の主表面に半田で接続して実装した、電子部品実装基板であって、
前記ベアチップICは、フリップチップ実装により前記実装基板に実装されており、
前記ベアチップICは、前記実装基板に設けられた電極上に配設された半田と該ベアチップICに設けられた電極上に配設された金電極とが接続されることで前記実装基板に接続されており、
前記実装基板上の前記電極における半田付着が可能な領域の面積は、前記ベアチップICの対応する前記電極の面積の100%以上、500%以下であり、
前記ベアチップICの前記電極上に配設された金電極の体積は、前記実装基板の対応する前記電極上に配設された半田の体積の70%以上である、電子部品実装基板
The electronic components including the base Achippu IC, and implemented by connecting by soldering to the main surface of the mounting substrate, an electronic component mounting board,
The bare chip IC is mounted on the mounting substrate by flip chip mounting,
The bare chip IC is connected to the mounting substrate by connecting a solder provided on the electrode provided on the mounting substrate and a gold electrode provided on the electrode provided on the bare chip IC. And
The area of the electrode on the mounting substrate where the solder can be attached is 100% or more and 500% or less of the area of the electrode corresponding to the bare chip IC,
The electronic component mounting substrate, wherein the volume of the gold electrode disposed on the electrode of the bare chip IC is 70% or more of the volume of the solder disposed on the corresponding electrode of the mounting substrate .
前記実装基板の主表面に半田で接続されて実装されたディスクリート表面実装デバイスおよびパッケージICをさらに備え、A discrete surface mount device and a package IC, which are mounted and connected to the main surface of the mounting substrate with solder;
電源入力を含む入力部および検知回路を含む出力部が前記ディスクリート表面実装デバイス、前記パッケージICおよび前記ベアチップICを含む電子部品で構成された、請求項1に記載の電子部品実装基板。The electronic component mounting board according to claim 1, wherein an input unit including a power input and an output unit including a detection circuit are configured by electronic components including the discrete surface mount device, the package IC, and the bare chip IC.
前記ベアチップICの前記電極上に配設された金電極の体積は、前記実装基板の対応する前記電極上に配設された半田の体積の200%以下である、請求項1または2に記載の電子部品実装基板。The volume of the gold electrode disposed on the electrode of the bare chip IC is 200% or less of the volume of the solder disposed on the corresponding electrode of the mounting substrate. Electronic component mounting board. 前記実装基板上の前記電極における半田付着が可能な領域の面積は、前記ベアチップICの対応する前記電極の面積の150%以上、400%以下である、請求項1から3のいずれかに記載の電子部品実装基板。4. The area according to claim 1, wherein an area of the electrode on the mounting substrate where solder adhesion is possible is 150% or more and 400% or less of an area of the electrode corresponding to the bare chip IC. Electronic component mounting board. 前記ベアチップICの前記電極上に配設された金電極の体積は、前記実装基板の対応する前記電極上に配設された半田の体積の80%以上、140%以下である、請求項1から4のいずれかに記載の電子部品実装基板。The volume of the gold electrode disposed on the electrode of the bare chip IC is 80% or more and 140% or less of the volume of the solder disposed on the corresponding electrode of the mounting substrate. 4. The electronic component mounting board according to any one of 4 above. 電源入力を含む入力部と検知回路を含む出力部とを備え、前記入力部および出力部をディスクリート表面実装デバイス、パッケージICおよびベアチップICを含む電子部品で構成したセンサ機器であって、A sensor device comprising an input unit including a power input and an output unit including a detection circuit, wherein the input unit and the output unit are configured by electronic components including a discrete surface mount device, a package IC, and a bare chip IC,
該ディスクリート表面実装デバイス、パッケージICおよびベアチップICは、実装基板の主表面に半田で接続して混載実装されており、The discrete surface mount device, package IC and bare chip IC are mounted in a mixed manner by connecting to the main surface of the mounting substrate with solder,
前記ベアチップICは、フリップチップ実装により前記実装基板に実装されており、The bare chip IC is mounted on the mounting substrate by flip chip mounting,
前記ベアチップICは、前記実装基板に設けられた電極上に配設された半田と該ベアチップICに設けられた電極上に配設された金電極とが接続されることで前記実装基板に接続されており、The bare chip IC is connected to the mounting substrate by connecting a solder provided on the electrode provided on the mounting substrate and a gold electrode provided on the electrode provided on the bare chip IC. And
前記実装基板上の前記電極における半田付着が可能な領域の面積は、前記ベアチップICの対応する前記電極の面積の100%以上、500%以下であり、The area of the electrode on the mounting substrate where the solder can be attached is 100% or more and 500% or less of the area of the electrode corresponding to the bare chip IC,
前記ベアチップICの前記電極上に配設された金電極の体積は、前記実装基板の対応する前記電極上に配設された半田の体積の70%以上である、センサ機器。The sensor device, wherein the volume of the gold electrode disposed on the electrode of the bare chip IC is 70% or more of the volume of the solder disposed on the corresponding electrode of the mounting substrate.
ベアチップICを含む電子部品を、実装基板の主表面に半田で接続して実装した、電子部品実装基板の製造方法であって、
前記実装基板上の電極における半田付着が可能な領域の面積が、前記ベアチップICの対応する電極の面積の100%以上、500%以下、かつ、前記ベアチップICの前記電極上に配設された金電極の体積が、前記実装基板の対応する前記電極上に配設された半田の体積の70%以上となるように、ベアチップICおよび実装基板を準備する工程と、
前記実装基板に設けられた電極上に配設された半田と前記ベアチップICに設けられた電極上に配設された金電極とを接続することで、前記ベアチップICを前記実装基板上にフリップチップ実装する工程とを含む、電子部品実装基板の製造方法
An electronic component mounting substrate manufacturing method, wherein an electronic component including a bare chip IC is connected to a main surface of a mounting substrate by soldering and mounted,
The area of the electrode on the mounting substrate where solder can be attached is 100% or more and 500% or less of the area of the corresponding electrode of the bare chip IC, and the gold disposed on the electrode of the bare chip IC Preparing a bare chip IC and a mounting substrate such that the volume of the electrode is 70% or more of the volume of solder disposed on the corresponding electrode of the mounting substrate;
The bare chip IC is flip-chip mounted on the mounting substrate by connecting the solder disposed on the electrode provided on the mounting substrate and the gold electrode disposed on the electrode provided on the bare chip IC. A method for manufacturing an electronic component mounting board, comprising: a mounting step .
電源入力を含む入力部と検知回路を含む出力部とを備え、前記入力部および出力部をディスクリート表面実装デバイス、パッケージICおよびベアチップICを含む電子部品で構成し、該ディスクリート表面実装デバイス、パッケージICおよびベアチップICを、実装基板の主表面に半田で接続して混載実装したセンサ機器の製造方法であって、
前記実装基板上の電極における半田付着が可能な領域の面積が、前記ベアチップICの対応する電極の面積の100%以上、500%以下、かつ、前記ベアチップICの前記電極上に配設された金電極の体積が、前記実装基板の対応する前記電極上に配設された半田の体積の70%以上となるように、ベアチップICおよび実装基板を準備する工程と、
前記実装基板に設けられた電極上に配設された半田と前記ベアチップICに設けられた電極上に配設された金電極とを接続することで、前記ベアチップICを前記実装基板上にフリップチップ実装する工程とを含む、センサ機器の製造方法
An input unit including a power input and an output unit including a detection circuit, wherein the input unit and the output unit are configured by electronic components including a discrete surface mount device, a package IC, and a bare chip IC, and the discrete surface mount device and the package IC And a manufacturing method of a sensor device in which the bare chip IC is connected to the main surface of the mounting substrate by soldering and mounted in a mixed manner,
The area of the electrode on the mounting substrate where solder can be attached is 100% or more and 500% or less of the area of the corresponding electrode of the bare chip IC, and the gold disposed on the electrode of the bare chip IC Preparing a bare chip IC and a mounting substrate such that the volume of the electrode is 70% or more of the volume of solder disposed on the corresponding electrode of the mounting substrate;
The bare chip IC is flip-chip mounted on the mounting substrate by connecting solder disposed on the electrode provided on the mounting substrate and a gold electrode disposed on the electrode provided on the bare chip IC. A method for manufacturing a sensor device, including a step of mounting .
電源入力を含む入力部と検知回路を含む出力部とを備え、前記入力部および出力部をディスクリート表面実装デバイス、パッケージICおよびベアチップICを含む電子部品で構成し、
該ディスクリート表面実装デバイス、パッケージICおよびベアチップICを、実装基板の主表面に半田で接続して混載実装した、センサ機器であって、
磁束を形成するための発振回路をさらに備え、
前記センサ機器は、検出対象となる金属物体による前記磁束の変化を検知する近接センサである、センサ機器。
An input unit including a power supply input and an output unit including a detection circuit, wherein the input unit and the output unit are configured by electronic components including a discrete surface mount device, a package IC, and a bare chip IC;
The discrete surface mounting device, the package IC and the bare chip IC are connected to the main surface of the mounting substrate with solder and mounted in a mixed manner,
An oscillation circuit for forming magnetic flux;
The sensor device is a proximity sensor for detecting a change in the magnetic flux due to the metal object to be detected, sensor equipment.
JP2005301362A 2005-10-17 2005-10-17 Electronic component mounting substrate and manufacturing method thereof, sensor device and manufacturing method thereof Expired - Fee Related JP4380616B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005301362A JP4380616B2 (en) 2005-10-17 2005-10-17 Electronic component mounting substrate and manufacturing method thereof, sensor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005301362A JP4380616B2 (en) 2005-10-17 2005-10-17 Electronic component mounting substrate and manufacturing method thereof, sensor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2007109998A JP2007109998A (en) 2007-04-26
JP4380616B2 true JP4380616B2 (en) 2009-12-09

Family

ID=38035605

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005301362A Expired - Fee Related JP4380616B2 (en) 2005-10-17 2005-10-17 Electronic component mounting substrate and manufacturing method thereof, sensor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP4380616B2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI474444B (en) * 2011-12-28 2015-02-21 Princo Corp Package method of thin multi-layer substrate
TWI433621B (en) * 2011-12-28 2014-04-01 Princo Corp Package method of thin multi-layer substrate
TWI440412B (en) * 2011-12-28 2014-06-01 Princo Corp Package method of thin multi-layer substrate
JP6144505B2 (en) * 2013-02-21 2017-06-07 旭化成エレクトロニクス株式会社 Magnetic sensor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563136A (en) * 1991-08-31 1993-03-12 Nec Corp Hybrid integrated circuit device
JP3238494B2 (en) * 1991-10-25 2001-12-17 株式会社東芝 Rotary scanning type magnetic recording / reproducing apparatus and method of manufacturing rotary transformer apparatus
JP3119739B2 (en) * 1992-11-06 2000-12-25 松下電器産業株式会社 Method for forming electrode for semiconductor device and package
JPH06342818A (en) * 1993-06-02 1994-12-13 Hitachi Ltd Semiconductor device
JP2803664B2 (en) * 1996-02-27 1998-09-24 日本電気株式会社 Board connection structure
JP2001313462A (en) * 2000-04-28 2001-11-09 Hitachi Ltd Method for mounting electronic component
JP4105409B2 (en) * 2001-06-22 2008-06-25 株式会社ルネサステクノロジ Multi-chip module manufacturing method
JP2003204030A (en) * 2002-01-07 2003-07-18 Hitachi Ltd Semiconductor device and its manufacturing method
JP2003282811A (en) * 2002-03-26 2003-10-03 Matsushita Electric Ind Co Ltd Semiconductor mounted module
JP2003318357A (en) * 2002-04-18 2003-11-07 Sekisui Chem Co Ltd Method of manufacturing semiconductor package

Also Published As

Publication number Publication date
JP2007109998A (en) 2007-04-26

Similar Documents

Publication Publication Date Title
US8053284B2 (en) Method and package for circuit chip packaging
US5960262A (en) Stitch bond enhancement for hard-to-bond materials
JP2011253950A (en) Power semiconductor device
KR20080083533A (en) Power module with stacked flip-chip and method of fabricating the same power module
KR101354894B1 (en) Semiconductor package and method for manufacturing the same and semiconductor package module having the same
JP4380616B2 (en) Electronic component mounting substrate and manufacturing method thereof, sensor device and manufacturing method thereof
KR20080038028A (en) Method for mounting electronic component on substrate and method for forming solder surface
JP2018517302A (en) Lead frame with conductive clip for attaching semiconductor die while reducing clip shift
JP6422736B2 (en) Power module
US7851916B2 (en) Strain silicon wafer with a crystal orientation (100) in flip chip BGA package
US20070085220A1 (en) Re-enforced ball-grid array packages for semiconductor products
CN105472215A (en) Camera module group with electrical support, and assembly method and application of camera module group
JP3847602B2 (en) Stacked semiconductor device, method for manufacturing the same, motherboard mounted with semiconductor device, and method for manufacturing motherboard mounted with semiconductor device
US6797530B2 (en) Semiconductor device-manufacturing method for manufacturing semiconductor devices with improved heat radiating efficiency and similar in size to semiconductor elements
US20190311975A1 (en) Low-cost semiconductor package using conductive metal structure
US20170053856A1 (en) Semiconductor die attachment with embedded stud bumps in attachment material
JP4688443B2 (en) Manufacturing method of semiconductor device
JPH07226455A (en) Semiconductor package and its manufacturing method
US10714450B2 (en) Method of bonding terminal of semiconductor chip using solder bump and semiconductor package using the same
CN101800181A (en) Manufacture method of flip chip encapsulation structure
JP2003209213A (en) Method for manufacturing lead frame and semiconductor device
JP2007134448A (en) Method of manufacturing semiconductor device
JP2004039815A (en) Semiconductor device and manufacturing method thereof
US20060258031A1 (en) Wafer-level electro-optical semiconductor manufacture fabrication method
US7759791B2 (en) High density IC module

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090901

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090914

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121002

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4380616

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121002

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131002

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees