JP4374002B2 - マルチチャネルトランシーバクロック信号用のモジュラ相互接続回路網 - Google Patents

Description

本出願は、米国仮特許出願第６０／７００，８５８号（２００５年７月１９日出願）、の利益を主張するものである。該仮特許出願は本明細書にて、その全体が援用される。

本発明は、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）などの集積回路デバイスに関する。より特定的には、複数のチャネル内のデータ信号を送信および／または受信するＦＰＧＡ上の回路網に関する。

ＦＰＧＡのような集積回路は、データ信号を送信および／または受信するための回路網の複数のチャネルが設けられている。これらのチャネルは、幾つかのチャネルグループにグループ化され得る。各グループは、基準クロック信号を受信し得る。この回路網の使用
にあたって幅広く融通が利くようにするためには、そのグループ内および／またはそれら複数のグループの任意の他のグループ（単数／複数）内の複数のグループの任意のものによって受信された基準クロック信号を使用することが望ましい。複数のグループ間でこのように信号を分配またはシェアする場合は、どのような場合も、できるだけ効率的に行うことが好ましい。これは、複数のグループの回路網内のクロック信号分配を実行することで、補助される。また、全てのグループの回路網が同一あるいは実質的に同一であることが、好ましい。それによって、例えば、設計およびチェックが簡単になるからである。また、グループはできるだけ一緒に近接していることが望ましい。それは、例えば、回路内で「実装可能面積」を維持し、必要以上に長い相互接続を避けるなどの理由からである。クロック相互接続回路網あるいはクロック分配回路網の改善は、これら必要とされる基準を満足させるのに、有効である。

（発明の概要）
本発明に従うと、回路網は、回路網のブロック間のクロック信号を分配するために提供される。その各ブロックは、分配のためのクロック信号に寄与し得る。また、その各ブロックは、分配されたクロック信号のユティライザであり得る。その各ブロックは、クロック信号分配回路網のモジュールを含む。全てのブロック内のモジュールはお互いに同一または実質的に同一であることが好ましい。それは、例えば、分配するためのクロック信号をどのように受信するか、他の隣接するブロックのモジュールをいかに接続するかという点に関してである。

本発明のさらなる特徴、その性質、および、様々な利点は、添付図面および以下の詳細な記述から、さらに明らかになる。

本発明は、さらに以下の手段を提供する。
（項目１）
複数の回路ブロックを備える、集積回路網であって、
該複数の回路ブロックのそれぞれは
クロック信号ソース回路網と、
クロック信号利用回路網と、
クロック信号分配回路網のモジュールと
を含み、
クロック信号を各ブロックから該複数ブロックの他のブロックに分配するために、該複数ブロック内の該モジュールが、そのそれぞれのクロック信号ソース回路網からクロック信号をどのように受け取るか、および、隣接するブロックのモジュールをどのように接続するかという点に関して、該複数ブロック内の該モジュールは、少なくともお互いに実質的に同一である、集積回路網。
（項目２）
上記複数のモジュールのそれぞれは、
複数の回路トラックであって、該複数のモジュールの別のモジュール内の該複数の回路トラックと整列する複数の回路トラックと、
該複数のトラックを横切る（ｔｒａｎｓｖｅｒｓｅ ｔｏ）第一の方向に、該複数のトラック内にある複数のコンダクタをシフトする第一のコンダクタ回路網と、
該第一の方向と反対である第二の方向に、トラック内にあるコンダクタをシフトする第二のコンダクタ回路網であって、該複数のトラックの少なくとも１つの他のトラック内にある該複数のコンダクタとクロスする第二のコンダクタ回路網と
を備える、項目１に記載の回路網。
（項目３）
上記第一のコンダクタ回路網は、上記モジュール内の複数のトラックの向かい合う第一と第二の端部の間に配置され、上記第二のコンダクタ回路網は、該第一のコンダクタ回路網と該第二の端部の間に配置される、項目２に記載の回路網。
（項目４）
上記第一のコンダクタ回路網は、上記第一の方向において１つのトラック分だけ、各コンダクタをシフトする、項目３に記載の回路網。
（項目５）
上記第二の回路網は、コンダクタを、上記第二の方向において他の全てのコンダクタにわたってシフトする、項目４に記載の回路網。
（項目６）
上記クロック信号利用回路網は、ＰＬＬ回路網を備える、項目１の回路網。
（項目７）
上記クロック信号は、上記ＰＬＬ回路網によって使用するための基準クロック信号を含む、項目６に記載の回路網。
（項目８）
上記複数の回路ブロックのそれぞれは、データ信号プロセッシング回路網の複数のチャネルをさらに含む、項目１に記載の回路網。

（項目９）
ＦＰＧＡ集積回路デバイス上のシリアルデータ信号インターフェース回路網であって、該回路網は、
シリアルデータ信号送信および／または受信回路網の複数のチャネルであって、複数のグループにグループ化される複数のチャネルと、
該グループのそれぞれと関連する基準クロック信号ソース回路網と、
各ソース回路網から該グループの全てに基準クロック信号を分配するための基準クロック信号分配回路網と
を備え、
該分配回路網は、複数の回路モジュールを含み、該モジュールの１つは、該グループのそれぞれと関連し、該複数のモジュールは、少なくとも、該関連ソース回路網からの該基準クロック信号の受信と、該グループの隣接するグループ内のモジュールへの接続とに関して、実質的に同一である、回路網。
（項目１０）
上記複数のモジュールのそれぞれは、実質的に平行な複数のトラック内にある複数のコンダクタを備え、
該複数のトラック全ての内にある複数のコンダクタは、該複数のトラックの長さ方向に沿って通る際に、該複数のトラックを横切る第一の方向に、１つのトラック分だけシフトし、
他の複数のトラックの一方の側にあるトラック内のコンダクタは、該複数のトラックの長さ方向に沿って通る際に、該他の複数のトラックの他方の側にあるトラックにシフトする、項目９に記載の回路網。
（項目１１）
上記第一の方向にシフトするコンダクタは、トラックの一部分を未使用のまま残し、
一方の側から他方の側へのシフトする上記コンダクタは、該未使用部分を有するトラックにシフトする、項目１０に記載の回路網。
（項目１２）
上記トラックの本数が、上記コンダクタの個数より多い、項目１０に記載の回路網。
（項目１３）
上記複数のトラックのそれぞれが、少なくとも１つのコンダクタによって、その長さの少なくとも一部に沿って、使われる、項目１２に記載の回路網。
（項目１４）
上記複数のトラックのうちの１つは、１つのコンダクタによってのみ使われ、その使用は、該トラックの中間部のみを占める、項目１３に記載の回路網。
（項目１５）
上記複数のコンダクタのそれぞれは、２つの異なるトラックの端部を占め、各コンダクタで占められた該２つの端部は、該トラックの向かい合う端部にある、項目１４に記載の回路網。

（項目１６）
高速シリアルインターフェース回路網のチャネルの複数のグループであって、そのそれぞれが基準クロック信号入力回路網を含む、チャネルの複数のグループと、
該複数のグループの全てに、各グループの基準クロック信号を分配するための基準クロック信号分配回路網と
を備える、ＦＰＧＡ回路網であって、
該分配回路網は、該複数のグループのそれぞれにおいて実質的に複製され、かつ、該関連グループのクロック信号入力回路網への接続ポイントと、該グループの両側に配置されたグループのモジュールに接続可能な接続ポイントとを含む回路モジュールを含む、ＦＰＧＡ回路網。
（項目１７）
上記分配回路網は、Ｎ個の基準クロック信号を分配するＮ個のコンダクタを含み、上記モジュールは、該コンダクタによって使用されるＮ＋１本のトラックを含む、項目１６に記載の回路網。
（項目１８）
上記トラックのＮ本のそれぞれの両端部は、上記コンダクタのうち異なるもの（ｄｉｆｆｅｒｅｎｔ ｏｎｅｓ ｏｆ ｔｈｅ ｃｏｎｄｕｃｔｏｒｓ）によって占められ、トラックＮ＋１の中間部のみは、上記コンダクタのうちの１個によって占められる、項目１７に記載の回路網。
（項目１９）
上記コンダクタのＮ−１個のそれぞれは、上記トラックのＮ本のうち一対の隣接するトラックそれぞれの向かい合う端部を占め、
コンダクタＮは、上記Ｎ本のトラックで占められていない端部と、上記トラックＮ＋１のトラックの中間部とを占める、項目１８に記載の回路網。
（項目２０）
上記コンダクタＮが、トラックＮ＋１と、該コンダクタＮが占めている他のトラックの１つの端部との間において、上記Ｎ−１個のコンダクタとクロスする、項目１９に記載の回路網。

（摘要）
回路網の複数のブロック間のクロック信号（例えば、基準クロック信号）を分配するための回路網。各ブロックは、基準クロックソース回路網と基準クロック利用回路網とを含み得る。各ブロックは、同一または実質的に同一であるクロック信号分配回路網のモジュールを含み得る。そのモジュールは、（１）そのブロックのソース回路網からの信号を受け入れること、（２）そのブロックの利用回路網に任意の幾つかのクロック信号を適用すること、および、（３）１つ以上の隣接するブロックの同様なモジュールに接続することができる。

（詳細な説明）
図１は、ＦＰＧＡのような集積回路に含まれ得るデータ送信および／または受信回路網の幾つかの「四チャネル方式」２０を示す。図２に幾分か詳細に示すように、四チャネル方式２０のそれぞれは、４チャネルの高速シリアルインターフェース（「ＨＳＳＩ」）回路網３０、および、１つ以上（例えば、３つまで）のクロック管理ユニット（「ＣＭＵ」）４０を含む。各チャネル３０は、送信および／または受信回路網（好ましくは双方）を含み得る。例えば、チャネル３０は、シリアルデータ信号を受信すること、その信号から回復クロック信号とリタイミングされたデータ信号を回復すること、シリアルのリタイミングされたデータ信号を複数のパラレルデータ信号（例えば、パラレルバイトまたはワード）に変換すること、および、パラレルデータをデバイス（例えば、ＦＰＧＡの場合、デバイスのプログラマブルロジックコア回路網）の他の回路網に転送することが可能である。代替的に、あるいは、追加的に、各チャネル３０は、パラレルに連続的なバイトまたはワードを（例えば、コア回路網から）受け入れること、そのデータをシリアル化すること、および、それをシリアル形式で送信することも可能である。

四チャネル方式２０のチャネル３０は、多かれ少なかれ、互いに独立して動作し得るし、あるいは、ある程度の割合で、一緒に動作し得る（例えば、マルチチャネルのシリアルデータ通信で、様々なチャネルのデータが、正しく解釈されるために、様々なチャネルにわたって、最終的に同期化されなければならない場合）。同様に、様々な四チャネル方式２０は、多かれ少なかれ、互いに独立して動作し得るし、あるいは、ある程度の割合で、一緒に動作し得る（例えば、上述のマルチチャネル通信で、４を上回るチャネル数のシリアルデータが関与する通信のタイプの場合）。

本明細書の全体にわたって、１つの四チャネル方式（あるいは、ブロックまたはグループ）２０の中に示されるチャネル３０の数は、単に説明的なものに過ぎず、１つ、グループまたはブロックの四チャネル方式２０に含まれ得るチャネル３０は４つより多いことも、少ないこともあり得ることは理解されるべきである。同様に、各チャネル３０は、本明細書では、一般的にトランシーバ（送信機と受信機の双方を含む）として記載されているが、チャネルの中には、任意の所望の組合せにおいて、受信機のみのものもあり得るし、送信機のみのものもあり得るし、および／または、トランシーバのものもあり得ることは、理解されるべきである。さらに、全てのチャネル３０および／または全ての四チャネル方式２０の回路網の全てが、デバイスの任意の所定の使用に供されないこともある。デバイス上の四チャネル方式２０の数は、図１に示す数「５」とは異なり得る。その数は、５より多いことも、少ないこともあり得る（しかしながら、本発明は四チャネル方式２０の数は少なくとも２つの場合について、好ましくは少なくとも３つの場合について述べている）。

上述のタイプの機能を実施するために、チャネル３０はクロック信号を必要とする。例えば、受信したシリアル信号からデータを回復するためには、チャネル３０は、１つ以上のクロック信号を必要とし得る。その１つ以上のクロック信号から、受信した信号をサンプリングして使う最適な位相／周波数を有するクロック信号を選択または構築し、その受信した信号の中の各連続的ビットをキャプチャする。また、別の例として、送信のためにパラレルデータをシリアルデータに変換するために、チャネル３０は、チャネルからシリアルデータをクロッキングするためのクロック信号を必要とし得る。

チャネル３０によって必要とされる１つ以上のクロック信号の幾つかは、これらチャネルを含む四チャネル方式２０のＣＭＵ４０内の位相ロックループ（「ＰＬＬ」）回路網５０によって供給され得る。四チャネル方式は、そのＰＬＬ５０によって生成されるクロック信号の一部または全部をシェアすることが可能でもあり得る。クロック分配回路網（図示せず）は、１つの四チャネル方式２０内のＰＬＬ５０からのクロック信号が、別の四チャネル方式２０内のチャネル３０によって使用されることを可能にするために、四チャネル方式２０の間で拡がり得る。

各ＰＬＬ回路網５０は、典型的には、基準クロック信号を用い、その信号の１つ以上のバージョン、あるいは、基準クロック信号に少なくともある程度は基づいた１つ以上の信号を生成する。例えば、ＰＬＬ出力信号（単数または複数）は、基準クロック信号の「清浄化（ｃｌｅａｎｅｄ−ｕｐ）」バージョンであり得ることも、あるいは、基準クロック信号の位相および／または周波数に対して、位相および／または周波数をシフトされた基準クロック信号の１つ以上のバージョンでもあり得る。

ＰＬＬ５０用の基準クロック信号を提供するために、各ＣＭＵ４０は基準クロック入力回路網６０／６２を含む。例えば、それぞれのリード線または経路６０は、それぞれ関連する基準クロック入力ピンまたは差動入力ピンのペアから由来し得る。バッファ６２は、入ってくる基準クロック信号を強め、基準クロック分配コンダクタ７０のそれぞれの一つに適用する。各コンダクタ７０は、幾つかの四チャネル方式２０に拡がり、任意の四チャネル方式２０にあるＰＬＬ５０は、必要とする基準クロック信号を隣接するコンダクタ７０の任意のものから受けることができる。特に、図１と図２は、プログラマブル接続７２示す。これは、ＰＬＬ入力コンダクタ７４を、選択的（プログラマブル）に隣接するコンダクタ７０の任意の一つに接続可能とする。

ＰＬＬ５０がその基準クロック信号を幾つかの基準クロック入力６０の任意のものから入手可能であることが望ましい理由は、数多くある。ある四チャネル方式２０内のＰＬＬ５０が、その基準クロック信号を他の四チャネル方式２０内の基準クロック入力６０から入手可能とできることを含む。例えば、２つ以上のＰＬＬ５０にとって、１つの共通の基準クロック信号を使うことが望ましいこともある。あるいは、各ＰＬＬ５０は、実際には、幾分か離れたＰＬＬ回路を幾つか含み、各回路が個別の基準クロック信号を必要とすることもある。このため、各ＣＭＵ４０内のＰＬＬ数を増やして、個別の基準クロック入力ピンおよび回路網６０／６２が各ＣＭＵ内に都合よく提供され得るための数以上にすることもある。

一方、基準クロック信号が幾つかの四チャネル方式２０の間で、シェアまたは分配される場合、これは、以下に記載されるような本発明によって提供される非常に効率的な方法で行われることが望ましい。

本発明の基準クロック信号分配回路網の有利な特徴の一つは、各四チャネル方式２０内のものと同じ、あるいは、実質的に同じである。別の有利な特徴は、各四チャネル方式２０内の回路網６０／６２からの基準クロック信号が、四チャネル方式内の基準クロック信号分配回路網に適用され得ることである。図に示す説明的な実施形態において、各四チャネル方式２０内に入ってくる基準クロック信号６０／６２は、コンダクタ７０に適用される。これは、その一般的な位置で、コンダクタ７０で一番右のものである。その位置の上では、コンダクタ７０の全てが、コンダクタトラック１つ分左に移る。その位置の下では、一番右のコンダクタ７０が他のコンダクタの下または上でクロスし、一番左のコンダクタになる。

コンダクタ７０の上述の配置は、各四チャネル方式２０の最も下にあるコンダクタを下の四チャネル方式の最も上にあるコンダクタに直接接続することを可能にする。コンダクタのシフトまたは組み替えで、縦に隣接するコンダクタセグメントの所望の配列およびそのセグメント間での所望の接続を達成するためには、四チャネル方式２０間に空間は必要としない。同様に、この四チャネル方式２０の中に、要素６０／６２からコンダクタ７０の適切なものへの接続をつくる場合、空間は、四チャネル方式２０の外側（例えば、四チャネル方式の間）に必要とされない。これは、各四チャネル方式内で全く同じように全てなされ得る。要するに、各四チャネル方式２０は、基準クロック信号分配回路網７０の同一のモジュールまたはセグメントを含み得る。それでも、このモジュールの同一である性質にも関わらず、異なる四チャネル方式内のモジュールが互いに接続されている場合であっても、幾つかのコンダクタ７０に適用される信号の競合はない。各基準クロック信号は、それ自身のコンダクタ７０を有し、そのコンダクタ７０は四チャネル方式２０の全部を通り過ぎる。

本発明の利点の中には、回路設計とチェックの簡素化、基準クロック信号全ての取り扱いと挙動のほぼ均一化、および、デバイスでの空間利用の効率化などを進めた点である。ときとして、他の理由で、隣接する四チャネル方式２０の間（例えば、図１に示す四チャネル方式２０−０と２０−１の間、および、四チャネル方式２０−１と２０−２の間）に空間があり得る。しかしながら、別の事例として、そのような空間（例えば、図１の四チャネル方式２０−２と２０−４の間）が必要とされない場合もある。そして、まさにこの場合において、四チャネル方式の外部に行く必要がないことは、特定のコンダクタ７０に基準クロック入力接続６０／６２をつくるために、あるいは、コンダクタ７０のシフトまたは組み替えを行うために、特に有利である。

図３は、幾つかの代表的なプログラマブルな接続７２の説明的な実施形態を示す。図３に示すように、このような接続のそれぞれは、関連コンダクタ７０を関連コンダクタ７４に選択的に接続するためのスイッチ１１０（例えば、トランジスタ）を含み得る。各スイッチ１１０は、例えば、プログラマブルコンフィギュレーションランダムアクセスメモリ（「ＣＲＡＭ」）ビットのような関連制御回路素子１２０によって制御される。各スイッチ１１０は、関連制御素子１２０の状態に依存し、オン（関連コンダクタ７０と７４との間を接続する）またはオフ（その接続をしない）のいずれかである。

本発明のクロック信号分配回路網を記載する別の方法は、回路網のコンダクタが集積回路上のコンダクタトラックをどのように使うかということを参照するものである。図４は、この点について、ここに記載されてきた説明的な実施形態の代表的な一部分を、より明確に示す。

図４は、６つの平行なコンダクタトラックを示し、これにはトラック１からトラック６まで番号付けがされている。本発明に従うコンダクタセグメントを有しないこれらトラックの部分は、点線または一点鎖線で描かれている。本図は、５つの実際のコンダクタを用いた説明的な実施形態であるが、これらコンダクタは、６本のトラック部分を使用している。これらコンダクタの４つは、そのそれぞれが、トラックの中で関連ペアとして隣接するトラックの向かい合う端部を占める。例えば、コンダクタ７０−０は、トラック１の上端部およびトラック２の下端部を占める。別の例として、コンダクタ７０−３は、トラック４の上端部およびトラック５の下端部分を占める。第五のコンダクタ（ここでは、７０−４）は、トラック５の上端部、トラック６の中間部およびトラック１の下端部を占める。トラック６の上端部と下端部とは使用されていない。

コンダクタとトラックに関する上述の議論は、クロック分配ネットワークにおけるコンダクタの数として、一般的な整数パラメータＮを用い、幾分か一般化され得る。上述の説明的な実施形態において、Ｎは５である。分配回路網の各モジュールに必要なトラック数は、Ｎ＋１（あるいは、上記で議論した説明的な実施形態においては６）本である。Ｎ−１個のコンダクタのそれぞれは、トラックの中の隣接する２本のトラックの向かい合う端部を有する。Ｎ個目（５番目）のコンダクタは、トラックＮ＋１の中間部と、さらに、最初のＮ本のトラックで使用されていない端部を占める。トラックＮ＋１の両端部は、使用されない。

本図に明確に示される発明の様々な特徴を記載するには、当然のことだが、さらに他の方法も存在する。

上述は、本発明の原理を説明的に示したに過ぎないこと、および、本発明の範囲と精神から逸脱することなく、当業者によって様々な変更も成され得ることは、理解されるべきである。例えば、本明細書に示され、記載された様々なコンポーネントの数は、単に説明的なものに過ぎず、必要に応じて、他の個数あるいは他のコンポーネントも使われ得る。そのほんの一つの説明として、四チャネル方式２０のそれぞれは、ＣＭＵ４０を１つより多く有してもよく、それゆえ、基準クロック入力６０／６２を１つより多く有してもよい。これが実施された場合、分配回路網７０は、各四チャネル方式からのこのような１つより多い信号の分配をサポートするために、拡張されることもある。本明細書に示す特定の幾何学的関係は、説明的なものに過ぎず、限定されることを意図していない。例えば、図に示した四チャネル方式２０の縦の列は、その代わりに、横の行で、コンダクタ７０も縦ではなく、むしろ基本的に横に走る形であってもよい。本発明の範囲内で、数多くのバリエーションも、当業者には考えられる。

本発明の説明的な実施形態の簡単な回路ブロック図である。 図１に示す代表的な部分を幾分か詳細に示す簡単な回路ブロック図である。 図１と図２に示す代表的な部分をさらに詳細に示す簡単な回路ブロック図である。 図１と図２に示す代表的な部分をさらに詳細に示す簡単な回路ブロック図である。本図は、議論のために、本発明の様々な側面を強調することを意図している。

符号の説明

２０ 四チャネル方式（ブロックまたはグループ）
５０ 位相ロックループ（ＰＬＬ）
６０、６２ 基準クロック入力回路網
７０ 基準クロック分配コンダクタ
７２ プログラマブル接続
７４ ＰＬＬ入力コンダクタ

Claims (18)

1. 複数の回路ブロックを備えるＦＰＧＡ回路網であって、
   該複数の回路ブロックのそれぞれは、
   クロック信号ソース回路網と、
   クロック信号利用回路網と、
   クロック信号分配回路網のモジュールと
   を含み、
   クロック信号を各ブロックから該複数のブロックの他のブロックに分配するために、該複数のブロック内の該モジュールが、それぞれのクロック信号ソース回路網からクロック信号をどのように受け取るか、および、隣接するブロックのモジュールにどのように接続するかという点に関して、該複数のブロック内の該モジュールは、互いに同一であり、
   該複数のモジュールのそれぞれは、
   複数の回路トラックであって、該複数のモジュールの別のモジュール内の該複数の回路トラックと整列する複数の回路トラックと、
   該複数のトラック内にある複数のコンダクタをシフトする第一のコンダクタ回路網および第二のコンダクタ回路網と
   を含み、
   該第一のコンダクタ回路網は、該モジュール内の複数のトラックの向かい合う第一の端部と第二の端部との間に配置され、該第二のコンダクタ回路網は、該第一のコンダクタ回路網と該第二の端部との間に配置される、ＦＰＧＡ回路網。
2. 前記第一のコンダクタ回路網は、前記複数のトラックを横切る第一の方向に、該複数のトラック内にある複数のコンダクタをシフトし、
   前記第二のコンダクタ回路網は、該第一の方向と反対である第二の方向に、トラック内にあるコンダクタをシフトし、該第二のコンダクタ回路網は、該複数のトラックの少なくとも１つの他のトラック内にある該複数のコンダクタとクロスする、請求項１に記載の回路網。
3. 前記第一のコンダクタ回路網は、前記第一の方向において１つのトラック分だけ、各コンダクタをシフトする、請求項２に記載の回路網。
4. 前記第二の回路網は、コンダクタを、前記第二の方向において他の全てのコンダクタにわたってシフトする、請求項３に記載の回路網。
5. 前記クロック信号利用回路網は、ＰＬＬ回路網を備える、請求項１に記載の回路網。
6. 前記クロック信号は、前記ＰＬＬ回路網によって使用するための基準クロック信号を含む、請求項５に記載の回路網。
7. 前記複数の回路ブロックのそれぞれは、データ信号プロセッシング回路網の複数のチャネルをさらに含む、請求項１に記載の回路網。
8. ＦＰＧＡ集積回路デバイス上のシリアルデータ信号インターフェース回路網であって、該回路網は、
   シリアルデータ信号送信および／または受信回路網の複数のチャネルであって、複数のグループにグループ化される複数のチャネルと、
   該グループのそれぞれと関連する基準クロック信号ソース回路網と、
   各ソース回路網から該グループの全てに基準クロック信号を分配するための基準クロック信号分配回路網と
   を備え、
   該分配回路網は、複数の回路モジュールを含み、該モジュールの１つは、該グループのそれぞれと関連し、該複数のモジュールは、少なくとも、関連するソース回路網からの該基準クロック信号の受信と、該グループの隣接するグループ内のモジュールへの接続とに関して、同一であり、
   該複数のモジュールのそれぞれは、平行な複数のトラック内にある複数のコンダクタを備え、
   該複数のトラック全ての内にある複数のコンダクタは、該複数のトラックの長さ方向に沿って通る際に、該複数のトラックを横切る第一の方向に、１つのトラック分だけシフトし、
   他の複数のトラックの一方の側にあるトラック内のコンダクタは、該複数のトラックの長さ方向に沿って通る際に、該他の複数のトラックの他方の側にあるトラックにシフトする、回路網。
9. 前記第一の方向にシフトするコンダクタは、トラックの一部分を未使用のまま残し、
   一方の側から他方の側へとシフトする前記コンダクタは、該未使用部分を有するトラックにシフトする、請求項８に記載の回路網。
10. 前記トラックの本数が、前記コンダクタの個数より多い、請求項８に記載の回路網。
11. 前記複数のトラックのそれぞれが、少なくとも１つのコンダクタによって、その長さの少なくとも一部に沿って、使われる、請求項１０に記載の回路網。
12. 前記複数のトラックのうちの１つは、１つのコンダクタによってのみ使われ、その使用は、該トラックの中間部のみを占める、請求項１１に記載の回路網。
13. 前記複数のコンダクタのそれぞれは、２つの異なるトラックの端部を占め、各コンダクタで占められた該２つの端部は、該トラックの向かい合う端部にある、請求項１２に記載の回路網。
14. ＦＰＧＡ回路網であって、
    該ＦＰＧＡ回路網は、
    高速シリアルインターフェース回路網のチャネルの複数のグループであって、該複数のグループのそれぞれが基準クロック信号入力回路網を含む、チャネルの複数のグループと、
    該複数のグループの全てに、各グループの基準クロック信号を分配するための基準クロック信号分配回路網と
    を備え、
    該分配回路網は、
    該複数のグループのそれぞれにおいて同一であり、かつ、関連するグループのクロック信号入力回路網への接続ポイントと、該グループの両側に配置されたグループのモジュールに接続可能な接続ポイントとを含む回路モジュールを含む、ＦＰＧＡ回路網。
15. 前記分配回路網は、Ｎ個の基準クロック信号を分配するＮ個のコンダクタを含み、前記モジュールは、該コンダクタによって使用されるＮ＋１本のトラックを含む、請求項１４に記載の回路網。
16. 前記トラックのＮ本のそれぞれの両端部は、前記コンダクタのうち異なるものによって占められ、トラックＮ＋１の中間部のみは、前記コンダクタのうちの１個によって占められる、請求項１５に記載の回路網。
17. 前記コンダクタのＮ−１個のそれぞれは、前記トラックのＮ本のうち一対の隣接するトラックそれぞれの向かい合う端部を占め、
    コンダクタＮは、前記Ｎ本のトラックで占められていない端部と、前記トラックＮ＋１のトラックの中間部とを占める、請求項１６に記載の回路網。
18. 前記コンダクタＮが、トラックＮ＋１と、該コンダクタＮが占めている他のトラックの１つの端部との間において、前記Ｎ−１個のコンダクタとクロスする、請求項１７に記載の回路網。

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