CN1901427B - 用于多通道收发器时钟信号的模块互连电路 - Google Patents

Abstract

一种用于在多个电路块中分配时钟信号(例如，参考时钟信号)的电路。每个块可以包括参考时钟源电路和参考时钟应用电路。每个块还优选包括一个相同或基本相同的时钟信号分配电路模块，所述时钟信号分配电路能够(1)从该块中所述源电路接收信号，(2)施加若干个时钟信号中的任意一个到该块中的应用电路，以及(3)连接到一个或多个相邻块的类似的模块(一个或多个)。

Description

用于多通道收发器时钟信号的模块互连电路

本申请要求于2005年7月19日提交的美国临时专利申请第60/700,858的权益，在此以引用方式将其全部内容并入本文。

技术领域

本发明涉及集成电路器件，例如现场可编程门阵列(“FPGA”)，更特别地，是涉及可用来在以多通道传送和/或接收数据信号的FPGA上的电路。

背景技术

集成电路(例如FPGA)可以被提供多通道电路用于传送和/或接收数据信号。这些通道可以分组形成多个通道组。每组可接收一个参考时钟信号。为了电路使用具有更大的灵活性，可能希望将任意一组接收的参考时钟信号用于该组和/或其它任意一组或多组中。任何这种在组之间分配或者共享时钟信号优选尽可能高效率地完成。通过在这些组的电路中分配时钟信号有助于此目标的实现。还希望所有这些组的电路相同或者基本相同，例如，原因在于这样易于设计和验证。并且，希望各组尽可能近地在一起，例如，是为了在集成电路上节约“板上空间”(real estate)，以避免互连超过必要长度，等等。需要改进时钟互连或分配电路来帮助满足诸如上述之类的条件。

发明内容

根据本发明，电路被提供用来在电路块之间分配时钟信号，每个电路块可提供一个用于分配的时钟信号，并且每个电路块可以是所分配的时钟信号的使用者。这些电路块中的每一个包括时钟信号分配电路模块。所有电路块中的时钟信号分配电路模块，例如在它们怎样接收用于分配的时钟信号以及它们怎样连接到其它相邻电路块中的时钟信号分配电路模块方面，相互间优选是相同的或者基本相同的。

本发明进一步的特征、它的性质和各种优势，将在附图和以下详细描述中变得更加明显。

附图说明

图1是本发明一个说明性实施例的简化的示意方框图。

图2是一个简化的示意方框图，其稍详细地示出了图1中所示的代表性部分。

图3是一个简化的示意方框图，其稍详细地示出了图1和图2中所示的代表性部分。

图4是图1和图2中所示代表性部分的简化示意方框图。图4意在出于讨论的目的强调本发明的各方面。

具体实施方式

图1示出了数据发射机和/或接收机电路的若干个“四边形”20，它们可包含于诸如FPGA之类的集成电路上。如图2中稍详细地所示的，每个四边形20包括高速串行接口(“HSSI”)电路30的四条通道，以及一个或多个(例如，多达三个)时钟管理单元(“CMU”)电路40。每条通道30可包括发射机和/或接收机电路(优选包括发射机和接收机电路两者)。例如，通道30能够接收串行数据信号、将该信号恢复成被恢复的时钟信号和重新定时的数据信号、将该串行的重新定时的数据信号转换成多个并行数据信号(例如，并行字节或者字)、并将该并行数据传递至所述器件的其它电路上(例如，在FPGA情况下，传递至该器件的可编程逻辑核心电路)。替代地或者另外地，每条通道30能够并行地接收(例如，从核心电路)连续的数据字节或者数据字，将该数据串行化，并以串行方式来传送它。

四边形20中的通道30可以或多或少相互独立地工作，或者，它们可以在一定程度上一起工作(例如，在多通道串行数据通信的情况下，其中在各通道中的数据在各个通道上必须被最终同步，以便正确地翻译或解析)。类似地，各四边形20可以或多或少相互独立工作，或者它们可以在一定程度上一起工作(例如，在多通道通信是上面提到的类型并且它包含多于四个通道的串行数据的情况下)。

在整个说明书中，四边形(或者块或者组)20中所示的通道30的数量仅仅是说明性的，并且应该理解的是，四边形、组或者块20中可以包含少于四条或者多于四条的通道30。类似地，虽然每条通道30在这里通常被描述成收发器(包括发射机和接收机电路两者)，但是应该理解的是，某些通道可能仅仅是接收机，某些可能仅仅是发射机，和/或某些可以是任何期望组合的收发器。此外，不是所有通道30中和/或所有四边形20中的所有电路在所述器件的所有给定应用中都处于使用状态。器件上四边形20的数量可以不同于图1中所示的数量(5个)。该数量可以大于5或者小于5(虽然本发明涉及的例子中，四边形20的数量至少为两个，并且优选至少为三个)。

为执行以上所提到的一个或多个类型的功能，通道30需要时钟信号。例如，为从所接收的串行信号中恢复数据，通道30可需要一个或多个时钟信号，从中选择或者构建具有最佳相位/频率的时钟信号，用于对接收信号进行采样，以在该接收信号中捕捉每一个连续的位。作为另一个实例，为了将并行数据转化成串行数据用于传送，通道30可能需要一个用于对输出所述通道的串行数据进行计时的时钟信号。

通道30所需的某个或多个时钟信号可由包括那些通道的四边形20的CMU 40中的锁相环(“PLL”)电路50提供。所述四边形也可能共享由它们的PLL 50产生的其中一些或者所有的时钟信号。时钟分配电路(未示出)可在四边形20之间延伸，使来自于一个四边形20中PLL 50的时钟信号可以被另一个四边形20中的通道30使用。

每个PLL电路50通常使用参考时钟信号来产生该信号的一个或多个版本，或者产生至少在一定程度上基于所述参考时钟信号的一个或多个信号。例如，所述一个或多个PLL输出信号可以是“清除”(cleaned-up)类型的参考时钟信号，或者它们可以是相对所述参考时钟信号的相位和/或频率进行相移和/或频移的一个或多个类型的参考时钟信号。

为了向PLL 50提供参考时钟信号，每个CMU 40包含参考时钟输入电路60/62。例如，每个通道或者通路60可以来自于一个分别相联的参考时钟输入管脚或者一对差动输入管脚。缓冲区62增强了输入的参考时钟信号并将其施加到各自的一个参考时钟分配导线70。每个导线70延伸至若干个四边形20，而且在任意一个四边形20中的PLL50可以从任意一条相邻导线70中得到它需要的参考时钟信号。特别地，图1和2示出了可编程连接72，其允许PLL输入导线74能够选择性地(可编程地)连接到任意一条相邻导线70。

为什么希望PLL 50能够从若干个参考时钟输入60中任一个中得到它的参考时钟信号，存在大量原因。这其中包括允许一个四边形20中的PLL 50能够从另一四边形20中的参考时钟输入60中得到它的参考时钟信号。例如，希望两个或者更多个PLL 50使用一个公共参考时钟信号。或者每个PLL 50实际上可包括若干个或多或少分开的PLL电路，每个电路需要一个分开的参考时钟信号。这可使每个CMU40中PLL的数量增加超过每个CMU中能够方便地设置的分开的参考时钟输入管脚和电路60/62的数量。

另一方面，如果参考时钟信号即将在多个四边形20中被共享或者分配，那么希望通过一种根据本发明提供的高效方式来完成该过程，现在对此进行描述。

本发明的参考时钟信号分配电路的一个有优势的特征是，在每个四边形20中它是相同的或者基本相同的。另一个有优势的特征是，来自于每个四边形20中的电路60/62的参考时钟信号可以施加到所述四边形中的参考时钟信号分配电路。在图中所示的说明性实施例中，每个四边形20中的输入参考时钟信号60/62被施加到通常位于导线70最右边的一条导线70。在该位置之上，所有的导线70向左移位一个导线迹线。在该位置之下，最右边的导线70跨过其它导线的下方或者上方成为最左边的导线。

以上所描述的导线70的排列允许每个四边形20底部的导线直接连接到下方的四边形顶部的导线。四边形20之间要求没有间隔，以使导线的任何移位或者正移能够实现垂直相邻的导线段的所期望的对准和它们之间所期望的连接。类似地，四边形20外部(例如，之间)要求没有间隔，使得在四边形20中，元件60/62能连接到特定多条的导线70。在每个四边形中，这些都能够以完全相同的方式实现。总而言之，每个四边形20可以包含参考时钟信号分配电路70的相同模块或段。然而虽然所述模块具有这种相同的特性，但是即使在不同四边形中的模块相互连接的情况下，施加到多条导线70的信号也不存在争用。每个参考时钟信号有它自己的导线70，其延伸经过所有四边形20。

本发明的优势中包括简化的电路设计和验证、所有参考时钟信号的更加几乎一致的操作和行为、所述器件上的空间的更加高效的使用等等。有时，出于其它原因，在相邻的四边形20之间(例如，图1所示的四边形20-0和20-1之间，以及在四边形20-1和20-2之间)，可能会存在间隔空间。然而在其它情况下，并不需要存在这样的空间(例如，如图1中的四边形20-2到20-4之间)，于是特别有优势之处在于，并不必须到四边形外对特定的导线70进行参考时钟输入连接60/62，或者设置导线70的移位或者正移。

图3示出了一些有代表性的可编程的连接72的示例性的实施例。如图3中所示，每一个这样的连接可包括交换机110(例如，发射机)，其用于选择性地将相联的导线70连接到相联的导线74。每一个交换机110受控于相联的控制电路元件120，例如可编程的配置随机存取存储器(“CRAM”)位。每个交换机110导通(在相联的导线70和72之间进行连接)或者关断(不进行该连接)，取决于相联的控制元件120的状态。

另一种描述本发明的时钟信号分配电路的方式是关于电路的导线怎样在集成电路上使用导线迹线。图4更加明确地示出了正在被描述的说明性实施例的一个代表性部分。

图4示出了六条并行的导线迹线，被标记为迹线1至迹线6。依照本发明，这些迹线没有导线段的部分由虚线或点划线标出。该说明性实施例采用5条实际的导线，但是这些导线使用了六条迹线的部分。这些导线中的四条每条都占用了相联的一对相邻迹线的相反末端部分。例如，导线70-0占用了迹线1的上末端部分和迹线2的下末端部分。在另一实例中，导线70-3占用了迹线4的上末端部分和迹线5的下末端部分。第5条导线(此情况下的70-4)占用了迹线5的上末端部分、迹线6的中间部分、以及迹线1的下末端部分。迹线6的上下末端部分未使用。

上述导线和迹线的讨论可以使用一般性的整数参数N作为时钟分配网络中的导线数量而在某种程度上进行归纳。在以上所描述的示例性的实施例中，N是5。在分配电路的每个模块中所需的迹线的数量是N+1(或者说在以上所讨论的示例性的实施例中是6)。导线中的N-1条中的每一条具有迹线的相邻两条中相反的末端部分。第N条(第5条)导线占用迹线N+1的中间部分以及前N条迹线的另外未被占用的末端部分。迹线N+1的末端部分未被占用。

当然，仍然存在其它方式来描述图中清晰所示的本发明的各项特征。

应该理解的是，上文仅仅是对本发明原理的说明性描述，并且，在不超出本发明的范围和精神的前提下，本领域技术人员可以进行各种修改。例如，在这里所示和所述的各种元件的数量仅仅是说明性的，如果需要，可以使用其它的数量或者元件。尽管本说明书仅仅给出了一种图解说明，但是每个四边形20可以有不止一个CMU 40，因此有不止一个参考时钟输入60/62。如果如此，那么分配电路70可以扩充以支持来自于每个四边形的不止一个的这样的信号的分配。这里所示的特别的几何关系仅仅是说明性的，而不是限制性的。例如，所述的四边形20的垂直列可以被替换成水平行，并且导线70基本上是水平而不是垂直延伸。本领域技术人员可以在本发明的范围内进行许多其它的变化。

Claims (20)

1.一种集成电路，其包括：

多个电路块，每个电路块包括：

时钟信号源电路；

时钟信号应用电路；以及

时钟信号分配电路模块，所述多个电路块中的时钟信号分配电路模块彼此间至少在以下方面相同：它们怎样从它们各自的时钟信号源电路中接收时钟信号，以及它们怎样连接到相邻电路块中的时钟信号分配电路模块，以将所述时钟信号从所述多个电路块中的每一个分配到所述多个电路块中的另一个。

2.根据权利要求1所述的电路，其中所述时钟信号分配电路模块中的每一个包括：

多条电路迹线，其与另一个所述时钟信号分配电路模块中的电路迹线对准；

第一导线电路，其沿着横向于所述迹线的第一方向在所述迹线中对导线进行移位；以及

第二导线电路，其以与所述第一方向相反的第二方向在迹线中对导线进行移位，所述第二导线电路跨过所述迹线中至少一条其它迹线中的导线。

3.根据权利要求2所述的电路，其中所述第一导线电路布置在所述时钟信号分配电路模块中迹线的相反的第一和第二端点之间，且其中所述第二导线电路布置在所述第一导线电路和所述第二端点之间。

4.根据权利要求3所述的电路，其中所述第一导线电路沿着所述第一方向将每条导线移位一迹线。

5.根据权利要求4所述的电路，其中所述第二导线电路沿着所述第二方向对一条导线进行移位以跨过所有其它导线。

6.根据权利要求1所述的电路，其中所述时钟信号应用电路包括：

锁相环电路。

7.根据权利要求6所述的电路，其中所述时钟信号包括由所述锁相环电路使用的参考时钟信号。

8.根据权利要求1所述的电路，其中每个所述电路块进一步包括：

多个数据信号处理电路通道。

9.一种在现场可编程门阵列集成电路器件上的串行数据信号接口电路，其包括：

多个串行数据信号发射机和/或接收机电路通道，所述通道被分为多个组；

与每个所述组相关联的参考时钟信号源电路；以及

参考时钟信号分配电路，其用于将来自每个参考时钟信号源电路的参考时钟信号分配到所有的所述组；所述参考时钟信号分配电路包括多个电路模块，所述电路模块中每一个电路模块与所述组中相应的一个组相关联，所述电路模块至少在以下方面相同：从所述相关联的参考时钟信号源电路接收参考时钟信号，以及与所述组中相邻组中电路模块的连接。

10.根据权利要求9所述的电路，其中每个所述电路模块包括：

在多个基本并行的迹线中的导线，所有迹线中的所述导线沿着横向于所述迹线的第一方向移位一迹线，并沿着所述迹线的长度方向延伸，并且，位于所述多个迹线一侧的迹线中的导线移位至位于所述多个迹线另一侧的迹线，并沿着所述迹线的长度方向延伸。

11.根据权利要求10所述的电路，其中沿所述第一方向移位的所述导线留下一部分未使用的迹线，且其中从一侧移位到另一侧的导线移位到具有所述未使用部分的迹线。

12.根据权利要求10所述的电路，其中所述迹线的数量大于所述导线的数量。

13.根据权利要求12所述的电路，其中每条所述迹线由沿着它的长度的一部分的至少一条导线使用。

14.根据权利要求13所述的电路，其中位于所述多个迹线中一侧的所述迹线仅由一条导线使用，且其中这种使用仅占用该迹线的中间部分。

15.根据权利要求14所述的电路，其中每条所述导线相对的末端部分占用两条不同迹线的各自迹线末端部分，由每条导线占用的所述两个迹线末端部分处于所述迹线的相反末端。

16.一种现场可编程门阵列电路，其包括：

多个高速串行接口电路通道组，每个所述高速串行接口电路通道组包括参考时钟信号输入电路；以及

参考时钟信号分配电路，其用于将每个高速串行接口电路通道组的参考时钟信号分配到所有的所述高速串行接口电路通道组，所述参考时钟信号分配电路包括一个电路模块，其在每个所述高速串行接口电路通道组中是重复的且包括一个连接点，其连接到与该电路模块相关联的高速串行接口电路通道组的参考时钟信号输入电路，以及多个连接点，其能够连接到分布在与该电路模块相关联的高速串行接口电路通道组任一侧的高速串行接口电路通道组的电路模块。

17.根据权利要求16所述的电路，其中所述参考时钟信号分配电路包括N条导线，其用于分配N个参考时钟信号，且其中所述电路模块包括由所述导线使用的N+1条迹线。

18.根据权利要求17所述的电路，其中N条所述迹线中每一条的末端部分被不同的所述导线占用，且其中迹线N+1仅有中间部分被所述导线中的一条占用。

19.根据权利要求18所述的电路，其中N-1条所述导线中的每一条占用N条所述迹线中各自的一对相邻迹线的相反末端部分，且其中导线N占用所述N条迹线中的另外未被占用的末端部分以及迹线即N+1迹线的中间部分。

20.根据权利要求19所述的电路，其中所述导线N跨过所述N-1条导线，从而到达所述第N+1条迹线以及它未占用的其它迹线末端部分中的一个。

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