JP4370208B2 - Semiconductor switch circuit - Google Patents
Semiconductor switch circuit Download PDFInfo
- Publication number
- JP4370208B2 JP4370208B2 JP2004196187A JP2004196187A JP4370208B2 JP 4370208 B2 JP4370208 B2 JP 4370208B2 JP 2004196187 A JP2004196187 A JP 2004196187A JP 2004196187 A JP2004196187 A JP 2004196187A JP 4370208 B2 JP4370208 B2 JP 4370208B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- fet
- reception
- switch
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electronic Switches (AREA)
- Transceivers (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
Description
本発明は、移動体通信機器や高周波機器の高周波信号の切り替えを行う半導体スイッチ回路に関するものである。 The present invention relates to a semiconductor switch circuit for switching a high frequency signal of a mobile communication device or a high frequency device.
図４は従来のアンテナ用半導体スイッチ回路の構成の一例を示す図であり、内部送受信アンテナ端子２４と送受信端子２８との間、内部送受信アンテナ端子２４と第２の受信端子２３との間、内部受信アンテナ端子２１と第１の受信端子２５との間、内部受信アンテナ端子２１と第２の受信端子２３との間、外部アンテナ端子２７と第１の受信端子２５との間、外部アンテナ端子２７と送受信端子２８との間、および外部アンテナ端子２７と第２の受信端子２３との間のいずれかが接続となる状態、内部送受信アンテナ端子２４と送受信端子２８との間、並びに内部受信アンテナ２１と第１の受信端子２５との間が同時に接続される状態、外部アンテナ端子２７と送受信端子２８との間、並びに内部受信アンテナ端子２１と第１の受信端子２５との間が同時に接続される状態を切り替える移動体通信機器に用いられる。
FIG. 4 is a diagram showing an example of the configuration of a conventional antenna semiconductor switch circuit. Between the internal transmission /
図４に示したアンテナ用半導体スイッチ回路は、同一製品である第１、第２の２極双投スイッチのＩＣパッケージ（以下ＤＰＤＴスイッチ）６２，６３を使用した回路であり、各ＤＰＤＴスイッチ６２，６３はガリウム砒素半導体で形成された複数のＦＥＴスイッチと、ガリウム砒素もしくはシリコンＭＯＳ半導体で形成されたデコーダ５２，５３とをそれぞれ同一のＩＣパッケージに収納した構成となっている。
The antenna semiconductor switch circuit shown in FIG. 4 is a circuit using first and second double-pole double-throw switch IC packages (hereinafter referred to as DPDT switches) 62 and 63 which are the same product.
第１のＤＰＤＴスイッチ６２を構成するＦＥＴスイッチ１１，１４は同一論理動作、すなわちＦＥＴスイッチ１１が導通のときＦＥＴスイッチ１４も導通となり、ＦＥＴスイッチ１１が非導通のときＦＥＴスイッチ１４も非導通となる。ＦＥＴスイッチ１２，１３も同様である。さらに、第２のＤＰＤＴスイッチ６３を構成するＦＥＴスイッチ１５，１８、ＦＥＴスイッチ１６，１７もそれぞれ同一論理動作する構成となっている。
The
第１のＤＰＤＴスイッチ６２は、内部送受信アンテナ端子２４と送受信端子２８との間の導通／非導通を切り替えるＦＥＴスイッチ１１、内部送受信アンテナ端子２４と第２の受信端子２３との間の導通／非導通を切り替えるＦＥＴスイッチ１２、送受信端子２８と外部接続端子２９との間の導通／非導通を切り替えるＦＥＴスイッチ１３、第２の受信端子２３と外部接続端子２９との間の導通／非導通を切り替えるＦＥＴスイッチ１４、およびデコーダ５２により構成されている。そして、キャパシタ３４を介して内部送受信アンテナ４３に、キャパシタ３３を介して第２の受信回路４２に、キャパシタ３８を介して送受信回路４６に、それぞれ接続され、さらに直接に第２のＤＰＤＴスイッチ６３に接続されている。
The
第２のＤＰＤＴスイッチ６３は、内部受信アンテナ端子２１と外部接続端子３０との間の導通／非導通を切り替えるＦＥＴスイッチ１５、内部受信アンテナ端子２１と第１の受信端子２５との間の導通／非導通を切り替えるＦＥＴスイッチ１６、外部接続端子３０と外部アンテナ端子２７との間の導通／非導通を切り替えるＦＥＴスイッチ１７、第１の受信端子２５と外部アンテナ端子２７との間の導通／非導通を切り替えるＦＥＴスイッチ１８、およびデコーダ５３で構成されている。そして、キャパシタ３１を介して内部受信アンテナ４１に、キャパシタ３５を介して第１の受信回路４４に、キャパシタ３７を介して外部アンテナ４５に、それぞれ接続され、さらに直接に第１のＤＰＤＴスイッチ６２に接続されている。
The
ＦＥＴスイッチ１１〜１４はデコーダ５２により発生される制御電圧によって導通／非導通が制御される。ＦＥＴスイッチ１５〜１８はデコーダ５３により発生される制御電圧によって導通／非導通が制御される。
The FET switches 11 to 14 are controlled to be conductive / non-conductive by a control voltage generated by the
以下、その動作について図５を参照しつつ説明する。この図５は、２ビットの制御入力信号Ｂ１，Ｂ２に応じて各ＦＥＴスイッチ１１〜１８の導通／非導通を制御するために出力する制御出力信号１１〜１８の論理を示す図である。同図において「通過経路」欄に示された数字は図４における端子番号を意味し、その端子間が接続状態であることを示す。例えば「２４−２８」は内部送受信アンテナ端子２４と送受信端子２８が接続状態（ＦＥＴスイッチ１１が導通）であることを意味する。また「制御出力信号」欄に示された数字は第１，第２のＤＰＤＴスイッチ６２，６３を構成するＦＥＴスイッチ１１〜１８と対応し、「Ｈ」は出力論理値がＨｉｇｈ（高電圧レベル）で当該ＦＥＴスイッチが導通となり、「Ｌ」は出力論理値がＬｏｗ（低電圧レベル）で当該ＦＥＴスイッチが非導通となることを意味する。なお、上記の通過経路「２４−２８」のときは、ＦＥＴスイッチ１１の他に、ＦＥＴスイッチ１４，１５，１８も導通し、通過経路「２４−２８」に影響を及ぼさない通過経路「２３−２９」、「２１−３０」，「２５−２７」も形成されているが、これはデコーダ５２，５３の都合上（ＦＥＴスイッチを導通させる信号を出力するとき消費電力が少なくて済む）であり、動作には関係ない。
The operation will be described below with reference to FIG. FIG. 5 is a diagram showing the logic of the
次に図４に従って動作例を示す。内部送受信アンテナ端子２４と送受信端子２８の通過経路「２４−２８」の場合、制御入力信号Ｂ１を「Ｌ」、制御入力信号Ｂ２を「Ｌ」に設定する。このときは、ＦＥＴスイッチ１１，１４，１５，１８が導通状態、ＦＥＴスイッチ１２，１３，１６，１７が非導通状態となる。他の通過経路についても同様の動作となる。
Next, an example of operation will be described with reference to FIG. In the case of the passage path “24-28” between the internal transmitting / receiving
しかしながら、上記のような構成では、次のような問題点があった。まず、内部受信アンテナ端子２１と第２の受信端子２３との間の通過経路「２１−２３」、外部アンテナ端子２７と送受信端子２８との間の通過経路「２７−２８」、および外部アンテナ端子２７と第２の受信端子２３との間の通過経路「２７−２３」いずれかを実現するとき、２つのＤＰＤＴスイッチ６２，６３を使用しなければならず、基板に占める実装面積が大きくなり移動体端末の小型化に不利である問題点があった。
However, the above configuration has the following problems. First, the passage path “21-23” between the internal
また、ＤＰＤＴスイッチを２つ使うため、ある経路においては必ず２つのＦＥＴスイッチを通過する必要がある。図４を参考に説明する。制御入力信号Ｂ１，Ｂ２がともに「Ｈ」のとき、制御出力信号１２，１３，１６，１７からは「Ｈ」が、１１，１４，１５，１８からは「Ｌ」が出力されるため、ＦＥＴスイッチ１２，１３，１６，１７は導通状態となり、ＦＥＴスイッチ１１，１４，１５，１８は非導通状態となる。このとき、送受信端子２８と外部アンテナ端子２７との間はＦＥＴスイッチ１３，１７を経て接続状態となる、すなわち通過経路「２８−２７」ではＦＥＴスイッチ１３，１７の２つのＦＥＴスイッチを通過するため、ＦＥＴスイッチを１つしか通過しない経路と比較し、伝送損失が約２倍に劣化する。同様に第２の受信端子２３と外部アンテナ端子２７との間の通過経路「２３−２７」のとき、ＦＥＴスイッチ１４とＦＥＴスイッチ１７を経て接続されるため、同様に通過経路の伝送損失が大きくなる。同様に第２の受信端子２３と内部受信アンテナ端子２１との間の通過経路「２１−２３」のとき、ＦＥＴスイッチ１４，１５を経て接続されるため、同様に通過経路の伝送損失が大きくなる。
In addition, since two DPDT switches are used, it is necessary to pass through two FET switches in a certain path. This will be described with reference to FIG. When the control input signals B1 and B2 are both “H”, “H” is output from the
また、別の問題として、図４のような構成では、送信時に、送受信端子２８へ大きな高周波送信電力が入力されるとき、ＦＥＴスイッチ１１，１２，１３，１４のいずれかは必ず非導通となり、非導通となるＦＥＴスイッチのドレイン・ゲート（もしくはソース）間には高い高周波電圧が印加され通過電力特性が劣化する。既知の事実として、ＦＥＴスイッチの通過電力特性は主として通過経路中の非導通であるＦＥＴスイッチで決定され、通過電力特性（耐電力性）を向上させるにはＦＥＴスイッチを構成するＦＥＴの段数を多段（並列接続）にすることが有効である。しかしながら、全てのＦＥＴスイッチ１１，１２，１３，１４を多段にすることはチップ面積を増大させる。
As another problem, in the configuration as shown in FIG. 4, when a large high-frequency transmission power is input to the transmission /
さらに別の問題として、送受信端子２８と内部送受信アンテナ端子２４との間が接続されかつ、第１の受信端子２５と内部受信アンテナ端子２１との間が未接続である場合、内部送受信アンテナ４３は使用状態となり内部受信アンテナ４１は未使用状態となる。このとき、アンテナ同士の干渉により使用中である内部送受信アンテナ４３の感度が低下することがある。
As another problem, when the transmission /
またさらに別の問題として、内部送受信アンテナ端子２４もしくは内部受信アンテナ端子２１と送受信端子２８、第１の受信端子２５および第２の受信端子２３のいずれかとの間が接続状態で、かつ外部アンテナ４５が未使用時に、外部アンテナ端子２７の負荷条件によって、接続状態である経路に不要な共振が発生し特性を劣化させる可能性がある。
Further, as another problem, the internal transmission /
本発明の目的は、伝送損失が低減でき、また耐電力性が要求されるＦＥＴスイッチの数が低減でき、さらに未使用端子による悪影響が生じないようにして、上記した問題を解決した半導体スイッチ回路を提供することである。 An object of the present invention is to provide a semiconductor switch circuit that can reduce the transmission loss, reduce the number of FET switches that are required to have power durability, and eliminate the adverse effects caused by unused terminals. Is to provide.
請求項１にかかる発明の半導体スイッチ回路は、内部受信アンテナ端子２１、回路終端用の第１の外部接続端子２２、第２の受信端子２３、内部送受信アンテナ端子２４、送受信端子２８、外部アンテナ端子２７、回路終端用の第２の外部接続端子２６、第１の受信端子２５、前記内部受信アンテナ端子２１の順にエンドレス並びとなるように、８個の端子を配置し、前記内部受信アンテナ端子２１と前記第１の受信端子２５との間に第１のＦＥＴスイッチ１を、前記内部受信アンテナ端子２１と前記第２の受信端子２３との間に第２のＦＥＴスイッチ２を、前記第１の受信端子２５と前記外部アンテナ端子２７との間に第３のＦＥＴスイッチ３を、前記第２の受信端子２３と前記外部アンテナ端子２７との間に第４のＦＥＴスイッチ４を、前記第２の受信端子２３と前記内部送受信アンテナ端子２４との間に第５のＦＥＴスイッチ５を、前記外部アンテナ端子２７と前記送受信端子２８との間に第６のＦＥＴスイッチ６を、前記内部送受信アンテナ端子２４と前記送受信端子２８との間に第７のＦＥＴスイッチ７を、前記外部アンテナ端子２７と前記第２の外部接続端子２６との間に第８のＦＥＴスイッチ８を、前記内部受信アンテナ端子２１と前記第１の外部接続端子２２との間に第９のＦＥＴスイッチ９を、それぞれ設け、前記第１〜第９のＦＥＴスイッチ１〜９のうち、前記第５と前記第６と前記第９のＦＥＴスイッチ５，６，９のみが導通となる第１の状態、前記第１と前記第５と前記第６のＦＥＴスイッチ１，５，６のみが導通となる第２の状態、前記第４と前記第７と前記第９のＦＥＴスイッチ４，７，９のみが導通となる第３の状態、前記第２と前記第３と前記第７と前記第９のＦＥＴスイッチ２，３，７，９のみが導通となる第４の状態、前記第４と前記第７と前記第８と前記第９のＦＥＴスイッチ４，７，８，９のみが導通となる第５の状態、前記第１と前記第４と前記第７と前記第８のＦＥＴスイッチ１，４，７，８のみが導通となる第６の状態、前記第２と前記第３と前記第７と前記第８のＦＥＴスイッチ２，３，７，８のみが導通となる第７の状態、前記第５と前記第６と前記第８のスイッチ５，６，８のみが導通となる第８の状態の、いずれか１つの状態が選択されるようにした、
ことを特徴とする。
The semiconductor switch circuit of the invention according to
It is characterized by that.
このように構成することにより、通過経路を形成するＦＥＴスイッチは１個のみとなるので、伝送損失を低減することができる。また、耐電力性が要求されるＦＥＴスイッチ部分を少なくできる、つまりＦＥＴスイッチの段数を少なくすることができるので、小型化、低コスト化の利点がある。さらに、内部受信アンテナ端子もしくは外部アンテナ端子が未使用状態のときは、それらが短絡もしくは終端化されるので、回路特性を安定化させることができる。 With this configuration, only one FET switch forms a passage path, and transmission loss can be reduced. In addition, since the number of FET switch portions requiring power durability can be reduced, that is, the number of FET switch stages can be reduced, there is an advantage of downsizing and cost reduction. Further, when the internal receiving antenna terminal or the external antenna terminal is unused, they are short-circuited or terminated, so that the circuit characteristics can be stabilized.
本発明の実施例について図１、図２を用いて説明する。図１は本発明の実施例の半導体スイッチ回路を示し、内部受信アンテナ端子２１、第２の受信端子２３、内部送受信アンテナ端子２４、第１の受信端子２５、外部アンテナ端子２７、および送受信端子２８を有する。
An embodiment of the present invention will be described with reference to FIGS. FIG. 1 shows a semiconductor switch circuit according to an embodiment of the present invention, and includes an internal
また、内部受信アンテナ端子２１と第１の受信端子２５との間の導通／非導通を切り替える第１のＦＥＴスイッチ１、内部受信アンテナ端子２１と第２の受信端子２３との間の導通／非導通を切り替える第２のＦＥＴスイッチ２、第１の受信端子２５と外部アンテナ端子２７との間の導通／非導通を切り替える第３のＦＥＴスイッチ３、第２の受信端子２３と外部アンテナ端子２７との間の導通／非導通を切り替える第４のＦＥＴスイッチ４、内部送受信アンテナ端子２４と第２の受信端子２３との間の導通／非導通を切り替える第５のＦＥＴスイッチ５、外部アンテナ端子２７と送受信端子２８との間の導通／非導通を切り替える第６のＦＥＴスイッチ６、内部送受信アンテナ端子２４と送受信端子２８との間の導通／非導通を切り替える第７のＦＥＴスイッチ７とを備える。
Also, the
複数のＦＥＴスイッチ１〜７はガリウム砒素からなり、ガリウム砒素半導体チップ上に集積回路化され、また、それらＦＥＴスイッチ１〜７を外部からの制御信号Ａ１〜Ａ３に応じて導通／非導通に制御する信号を出力するデコーダ５１も、同一のガリウム砒素半導体チップ上に集積化されている。６１はＩＣパッケージである。
The plurality of
そして、内部受信アンテナ端子２１はキャパシタ３１を介して内部受信アンテナ４１と接続され、第２の受信端子２３はキャパシタ３３を介して第２の受信回路４２と接続され、内部送受信アンテナ端子２４はキャパシタ３４を介して内部送受信アンテナ４３と接続され、第１の受信端子２５はキャパシタ３５を介して第１の受信回路４４と接続され、外部アンテナ端子２７はキャパシタ３７を介して外部アンテナ４５と接続され、送受信端子２８はキャパシタ３８を介して送受信回路４６と接続される。
The internal
次に、図２の論理に従って図１の実施例に示す本発明の動作について説明する。まず「通過経路」の番号は図１の端子番号を指し、例えば「２７−２８」は外部アンテナ端子２７と送受信端子２８の通過経路であることを意味する。また「制御出力信号」欄に示された数字はデコーダ５１の出力信号であり、ＦＥＴスイッチ１〜７と対応し、「Ｈ」は出力論理値がＨｉｇｈ（高電圧レベル）で当該ＦＥＴスイッチが導通となり、「Ｌ」は出力論理値がＬｏｗ（低電圧レベル）で当該ＦＥＴスイッチが非導通となることを意味する。なお、上記の通過経路「２７−２８」のときは、ＦＥＴスイッチ６の他に、ＦＥＴスイッチ５も導通し、通過経路「２７−２８」に影響を及ぼさない通過経路「２３−２４」も形成されているが、これはデコーダ５１の都合上（ＦＥＴスイッチを導通させる信号を出力するとき消費電力が少なくて済む）であり、動作には関係ない。
Next, the operation of the present invention shown in the embodiment of FIG. 1 will be described according to the logic of FIG. First, the “passing path” number indicates the terminal number in FIG. 1, and for example, “27-28” means a passing path between the
例えば、上記した「２７−２８」を通過経路とする場合、デコーダ５１へ入力する制御入力信号Ａ１を「Ｌ」、制御入力信号Ａ２を「Ｌ」、制御入力信号Ａ３を「Ｌ」に設定する。このとき、ＦＥＴスイッチ１，２，３，４，７は非導通状態、ＦＥＴスイッチ５，６は導通状態となる。他の７つの通過経路「２１−２５」、「２１−２３」、「２３−２４」、「２４−２８」、「２５−２７」、「２３−２７」についても制御入力信号Ａ１，Ａ２，Ａ３により同様に動作し、各通過経路における導通／非導通はそれぞれ１つのＦＥＴスイッチによって実現され、各通過経路において低損失を実現できる。
For example, when the above-mentioned “27-28” is used as the passage route, the control input signal A1 input to the
次に、比較的大きな電力を送信する送信時の動作について説明する。本実施例における送信経路は２つあり、１つは送受信端子２８と内部送受信アンテナ端子２４の通過経路「２４−２８」の場合、もう１つは送受信端子２８と外部アンテナ端子２７の通過経路「２７−２８」の場合である。通過経路「２４−２８」のとき、ＦＥＴスイッチ７が導通状態となりＦＥＴスイッチ５，６は非導通状態となる。同様に通過経路「２７−２８」のとき、ＦＥＴスイッチ６が導通状態となりＦＥＴスイッチ３，４，７は非導通状態となる。
Next, an operation at the time of transmission for transmitting relatively large power will be described. In the present embodiment, there are two transmission paths, one is the transmission path “24-28” between the transmission /
すなわち、送信時に非導通状態となるＦＥＴスイッチ３〜７のドレイン・ゲート（もしくはソース）間には高い高周波電圧が印加されるため、耐電力性が小さいＦＥＴの場合は、通過電力特性向上のためにＦＥＴスイッチを構成するＦＥＴを多段にすることが必要である。しかし、ＦＥＴスイッチ１，２はドレイン・ゲート（もしくはソース）間に高い高周波電圧が印加されることがないため、耐電力性が小さいＦＥＴの場合でもＦＥＴの段数をＦＥＴスイッチ３〜７と比して低減できる。すなわち、比較的大きな電力を送信する送信時でも、特性劣化を招くことなく回路規模を小型に出来るため、コストの低減が可能となる。 That is, a high high-frequency voltage is applied between the drain and gate (or source) of the FET switches 3 to 7 that are in a non-conductive state at the time of transmission. In addition, it is necessary to make the FETs constituting the FET switch multistage. However, since the FET switches 1 and 2 do not receive a high high-frequency voltage between the drain and gate (or source), even in the case of an FET with low power durability, the number of FET stages is compared with that of the FET switches 3 to 7. Can be reduced. In other words, even when transmitting a relatively large amount of power, the circuit scale can be reduced without incurring characteristic deterioration, and thus the cost can be reduced.
別の実施例として図３を用いて説明する。図３は図１に示す構成に、その導通により外部アンテナ端子２７を外部接続端子２６およびキャパシタ３６を介して回路接地状態とするＦＥＴスイッチ８と、その導通により内部受信アンテナ端子２１を外部接続端子２２、キャパシタ３２および抵抗７１を介して回路終端状態とするＦＥＴスイッチ９とを追加した回路構成である。
Another embodiment will be described with reference to FIG. FIG. 3 shows the configuration shown in FIG. 1 in which the FET switch 8 brings the
以下、ＦＥＴスイッチ８，９の動作について説明する。図２の論理表において通過経路「２４−２８」のとき、通過経路「２４−２８」と「２１−２５」が同時のとき、通過経路「２１−２３」のとき、および通過経路「２３−２４」のときは、外部アンテナ４５は未使用である。これらの状態において、ＦＥＴスイッチ８を導通させることにより、外部アンテナ端子２７は外部接続端子２６およびキャパシタ１６を介して回路接地状態となる。このように、未使用状態である外部アンテナ端子２７を回路接地状態、すなわち低インピーダンスに保つことにより、外部アンテナ端子２７が図示していない外部回路による影響を受けにくくなり、通過経路の特性劣化を抑えることができる。
Hereinafter, the operation of the FET switches 8 and 9 will be described. In the logical table of FIG. 2, when the passage route is “24-28”, the passage routes “24-28” and “21-25” are the same, the passage route is “21-23”, and the passage route is “23-”. In the case of 24 ", the
また、図２の論理表において通過経路「２７−２８」のとき、通過経路「２３−２７」のとき、通過経路「２４−２８」のとき、および通過経路「２５−２７」のときは、内部受信アンテナ４１は未使用状態である。これらの状態において、ＦＥＴスイッチ９を導通させることにより、内部受信アンテナ端子２１は外部接続端子２２、キャパシタ３２、抵抗７１を介して回路終端状態となる。このように、未使用状態である内部受信アンテナ４１を回路終端状態、すなわち無反射とすることにより、内部受信アンテナ端子２１が通過経路へ及ぼす影響を少なくすることができ、通過経路の特性劣化を抑えることができる。
In the logical table of FIG. 2, when the passage route is “27-28”, the passage route is “23-27”, the passage route is “24-28”, and the passage route is “25-27”, The
なお、上述ガリウム砒素半導体上に形成させるデコーダ５１は、ＦＥＴスイッチを形成するガリウム砒素半導体と同一基板上、別基板上のどちらに形成してもよく、また、シリコンＭＯＳ基板上に形成してもよい。
The
１〜７，１１〜１８：ＦＥＴスイッチ 1-7, 11-18: FET switch
Claims (1)
前記内部受信アンテナ端子２１と前記第１の受信端子２５との間に第１のＦＥＴスイッチ１を、前記内部受信アンテナ端子２１と前記第２の受信端子２３との間に第２のＦＥＴスイッチ２を、前記第１の受信端子２５と前記外部アンテナ端子２７との間に第３のＦＥＴスイッチ３を、前記第２の受信端子２３と前記外部アンテナ端子２７との間に第４のＦＥＴスイッチ４を、前記第２の受信端子２３と前記内部送受信アンテナ端子２４との間に第５のＦＥＴスイッチ５を、前記外部アンテナ端子２７と前記送受信端子２８との間に第６のＦＥＴスイッチ６を、前記内部送受信アンテナ端子２４と前記送受信端子２８との間に第７のＦＥＴスイッチ７を、前記外部アンテナ端子２７と前記第２の外部接続端子２６との間に第８のＦＥＴスイッチ８を、前記内部受信アンテナ端子２１と前記第１の外部接続端子２２との間に第９のＦＥＴスイッチ９を、それぞれ設け、
前記第１〜第９のＦＥＴスイッチ１〜９のうち、前記第５と前記第６と前記第９のＦＥＴスイッチ５，６，９のみが導通となる第１の状態、前記第１と前記第５と前記第６のＦＥＴスイッチ１，５，６のみが導通となる第２の状態、前記第４と前記第７と前記第９のＦＥＴスイッチ４，７，９のみが導通となる第３の状態、前記第２と前記第３と前記第７と前記第９のＦＥＴスイッチ２，３，７，９のみが導通となる第４の状態、前記第４と前記第７と前記第８と前記第９のＦＥＴスイッチ４，７，８，９のみが導通となる第５の状態、前記第１と前記第４と前記第７と前記第８のＦＥＴスイッチ１，４，７，８のみが導通となる第６の状態、前記第２と前記第３と前記第７と前記第８のＦＥＴスイッチ２，３，７，８のみが導通となる第７の状態、前記第５と前記第６と前記第８のスイッチ５，６，８のみが導通となる第８の状態の、いずれか１つの状態が選択されるようにした、
ことを特徴とする半導体スイッチ回路。 Internal reception antenna terminal 21, first external connection terminal 22 for circuit termination, second reception terminal 23, internal transmission / reception antenna terminal 24, transmission / reception terminal 28, external antenna terminal 27, second external connection terminal for circuit termination 26, the first receiving terminal 25, the eight terminals are arranged so as to be endlessly arranged in the order of the internal receiving antenna terminal 21;
A first FET switch 1 is provided between the internal reception antenna terminal 21 and the first reception terminal 25, and a second FET switch 2 is provided between the internal reception antenna terminal 21 and the second reception terminal 23. A third FET switch 3 between the first receiving terminal 25 and the external antenna terminal 27, and a fourth FET switch 4 between the second receiving terminal 23 and the external antenna terminal 27. A fifth FET switch 5 between the second receiving terminal 23 and the internal transmitting / receiving antenna terminal 24, and a sixth FET switch 6 between the external antenna terminal 27 and the transmitting / receiving terminal 28. A seventh FET switch 7 is provided between the internal transmission / reception antenna terminal 24 and the transmission / reception terminal 28, and an eighth FET switch is provided between the external antenna terminal 27 and the second external connection terminal 26. And the FET switch 9 of the 9 between the internal reception antenna terminal 21 and the first external connection terminal 22, respectively,
Of the first to ninth FET switches 1 to 9, only the fifth, sixth, and ninth FET switches 5, 6, and 9 are in a first state, and the first and first FET switches are conductive. 5 and the sixth FET switch 1, 5, 6 are in a second state where only the fourth FET switch 1, 5, 6 is conductive, and the fourth, seventh, and ninth FET switches 4, 7, 9 are only conductive State, fourth state in which only the second, third, seventh and ninth FET switches 2, 3, 7, 9 are conductive, the fourth, seventh, eighth and A fifth state in which only the ninth FET switches 4, 7, 8, and 9 are conductive, and only the first, fourth, seventh, and eighth FET switches 1, 4, 7, and 8 are conductive. A sixth state in which only the second, the third, the seventh, and the eighth FET switches 2, 3, 7, and 8 become conductive. State, the eighth state where only the switch 5, 6, 8 of the fifth and the sixth and the eighth becomes conductive, any one state is to be selected,
A semiconductor switch circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004196187A JP4370208B2 (en) | 2004-07-02 | 2004-07-02 | Semiconductor switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004196187A JP4370208B2 (en) | 2004-07-02 | 2004-07-02 | Semiconductor switch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006020100A JP2006020100A (en) | 2006-01-19 |
| JP4370208B2 true JP4370208B2 (en) | 2009-11-25 |
Family
ID=35793912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004196187A Expired - Fee Related JP4370208B2 (en) | 2004-07-02 | 2004-07-02 | Semiconductor switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4370208B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010288126A (en) * | 2009-06-12 | 2010-12-24 | Alps Electric Co Ltd | Duplex transmission and reception unit |
-
2004
- 2004-07-02 JP JP2004196187A patent/JP4370208B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006020100A (en) | 2006-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6653697B2 (en) | High frequency switch circuit and communications terminal using the same | |
| KR101850769B1 (en) | Switch module, front-end module, and driving method for switch module | |
| US7391282B2 (en) | Radio-frequency switch circuit and semiconductor device | |
| US7847655B2 (en) | Switching circuit | |
| US9065164B2 (en) | High frequency switch | |
| US9520628B2 (en) | Transistor switches with single-polarity control voltage | |
| US7148737B2 (en) | Semiconductor switching circuit | |
| US20080238570A1 (en) | Spst Switch, Spdt Switch and Mpmt Switch | |
| JPH07303001A (en) | High frequency switch | |
| KR101228742B1 (en) | High frequency switch | |
| US9035716B2 (en) | High frequency switch | |
| JP4370208B2 (en) | Semiconductor switch circuit | |
| US8604863B2 (en) | Switch control circuit, semiconductor device, and radio communication device | |
| JPH10150395A (en) | Switch circuit, switch and radio equipment | |
| KR20140086487A (en) | Radio frequency switch circuit | |
| US20120154016A1 (en) | Semiconductor switch and method for measuring same | |
| JP2006174425A (en) | High frequency switching circuit and semiconductor device | |
| US20240097676A1 (en) | High frequency switch and semiconductor device | |
| JP5192900B2 (en) | Switch semiconductor integrated circuit | |
| JP2000068807A (en) | Antenna switch semiconductor integrated circuit | |
| CN109428574B (en) | Switch circuit capable of reducing magnitude change degree of parasitic capacitance | |
| US20240097679A1 (en) | Radio frequency switch and semiconductor device | |
| JP4005394B2 (en) | Semiconductor switch circuit | |
| JP2004350068A (en) | Antenna switching semiconductor integrated circuit | |
| JP2006270630A (en) | Switching circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070507 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090515 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090519 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090710 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090812 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090831 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150904 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |