JP4363067B2

JP4363067B2 - Power factor correction circuit

Info

Publication number: JP4363067B2
Application number: JP2003074159A
Authority: JP
Inventors: 守鶴谷
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2003-03-18
Filing date: 2003-03-18
Publication date: 2009-11-11
Anticipated expiration: 2023-03-18
Also published as: JP2004282958A

Description

【０００１】
【発明の属する技術分野】
本発明は、高効率、低ノイズ、高力率なスイッチング電源に使用する力率改善回路に関する。
【０００２】
【従来の技術】
図２２に従来の力率改善回路の回路構成図を示す（特許文献１）。図２２に示す力率改善回路において、交流電源Ｖａｃ１の交流電源電圧を整流する全波整流回路Ｂ１の出力両端には、昇圧リアクトルＬ１とＭＯＳＦＥＴからなるスイッチＱ１と電流検出抵抗Ｒとからなる直列回路が接続されている。スイッチＱ１の両端には、ダイオードＤ１と平滑コンデンサＣ１とからなる直列回路が接続され、平滑コンデンサＣ１の両端には、負荷ＲＬが接続されている。スイッチＱ１は、制御回路１００のＰＷＭ制御によりオン／オフするようになっている。
【０００３】
電流検出抵抗Ｒは、全波整流回路Ｂ１に流れる入力電流を検出する。
【０００４】
制御回路１００は、誤差増幅器１１１、乗算器１１２、誤差増幅器１１３、発振器（ＯＳＣ）１１４、ＰＷＭコンパレータ１１６を有して構成される。
【０００５】
誤差増幅器１１１は、基準電圧Ｅ１が＋端子に入力され、平滑コンデンサＣ１の電圧が−端子に入力され、平滑コンデンサＣ１の電圧と基準電圧Ｅ１との誤差が増幅され、誤差電圧信号を生成して乗算器１１２に出力する。乗算器１１２は、誤差増幅器１１１からの誤差電圧信号と全波整流回路Ｂ１の正極側出力端Ｐ１からの全波整流電圧とを乗算して乗算出力電圧を誤差増幅器１１３の＋端子に出力する。
【０００６】
誤差増幅器１１３は、電流検出抵抗Ｒで検出した入力電流に比例した電圧が−端子に入力され、乗算器１１２からの乗算出力電圧が＋端子に入力され、電流検出抵抗Ｒによる電圧と乗算出力電圧との誤差が増幅され、誤差電圧信号を生成してこの誤差電圧信号をフィードバック信号ＦＢとしてＰＷＭコンパレータ１１６に出力する。ＯＳＣ１１４は、一定周期の三角波信号を生成する。
【０００７】
ＰＷＭコンパレータ１１６は、ＯＳＣ１１４からの三角波信号が−端子に入力され、誤差増幅器１１３からのフィードバック信号ＦＢが＋端子に入力され、フィードバック信号ＦＢの値が三角波信号の値以上のときにオンで、フィードバック信号ＦＢの値が三角波信号の値未満のときにオフとなるパルス信号を生成し、該パルス信号をスイッチＱ１のゲートに印加する。
【０００８】
即ち、ＰＷＭコンパレータ１１６は、スイッチＱ１に対して、誤差増幅器１１３による電流検出抵抗Ｒの出力と乗算器１１２の出力との差信号に応じたデューティパルスを提供する。このデューティパルスは、交流電源電圧及び直流負荷電圧の変動に対して一定周期で連続的に補償するパルス幅制御信号である。このような構成により、交流電源電流波形が交流電源電圧波形に一致するように制御されて、力率が大幅に改善される。
【０００９】
図２３は従来の力率改善回路の交流電源電圧波形と整流出力電流波形のタイミングチャートを示す図である。図２４では、図２３に示すタイミングチャートのＡ部の詳細、即ち交流電源電圧の最大値付近における１００ＫＨｚのスイッチング波形を示している。図２５では、図２３に示すタイミングチャートのＢ部の詳細、即ち、交流電源電圧の低い部分における１００ＫＨｚのスイッチング波形を示している。
【００１０】
次に、このように構成された力率改善回路の動作を図２４に示すタイミングチャートを参照しながら説明する。なお、図２４では、スイッチＱ１の両端間の電圧Ｑ１ｖ、スイッチＱ１に流れる電流Ｑ１ｉ、ダイオードＤ１に流れる電流Ｄ１ｉを示している。
【００１１】
まず、時刻ｔ_３１において、スイッチＱ１がオンし、全波整流回路Ｂ１から昇圧リアクトルＬ１を介してスイッチＱ１に電流Ｑ１ｉが流れる。この電流は、時刻ｔ_３２まで時間の経過とともに直線的に増大していく。なお、時刻ｔ_３１から時刻ｔ_３２では、ダイオードＤ１に流れる電流Ｄ１ｉは零になる。
【００１２】
次に、時刻ｔ_３２において、スイッチＱ１は、オン状態からオフ状態に変わる。このとき、昇圧リアクトルＬ１に誘起された励磁エネルギーによりスイッチＱ１の電圧Ｑ１ｖが上昇する。また、時刻ｔ_３２〜時刻ｔ_３３では、スイッチＱ１がオフであるため、スイッチＱ１に流れる電流Ｑ１ｉは零になる。なお、時刻ｔ_３２から時刻ｔ_３３では、Ｌ１→Ｄ１→Ｃ１で電流Ｄ１ｉが流れて、負荷ＲＬに電力が供給される。
【００１３】
【特許文献１】
特開２０００−３７０７２号（図１）
【００１４】
【発明が解決しようとする課題】
ところで、通常、昇圧リアクトルＬ１を小型化するためには、周波数を高周波数（例えば１００ｋＨｚ）とするが、このような高周波数であっても、交流電源電圧の最大値付近のような電流の大きいＡ部では、昇圧リアクトルＬ１に蓄えられたエネルギーは、スイッチＱ１がオフした時に、ダイオードＤ１を介して負荷ＲＬに供給される。
【００１５】
しかし、Ｂ部のような電圧の低い部分では、電流も少なくスイッチＱ１がオフした時の電流が低い。また、ＭＯＳＦＥＴからなるスイッチＱ１には図示しない内部容量（寄生容量）を有し、スイッチＱ１は、内部容量Ｃ_０とスイッチＱ１に印加された電圧Ｖとにより決定された分（Ｃ_０Ｖ^２／２）だけ電力損失が発生する。この電力損失は周波数に比例して増大する。
【００１６】
また、スイッチＱ１の内部容量により、昇圧リアクトルＬ１に蓄えられるエネルギーが少ないため、スイッチＱ１をオフした時の電圧Ｑ１ｖは、図２５に示すように、正弦波状となり、出力電圧まで上昇せず、電力損失が増大する。即ち、効率が低下してしまう。
【００１７】
本発明は、交流電源電圧の低い部分の電力損失を低減して、小型、高効率、低ノイズ化することができる力率改善回路を提供することにある。
【００１８】
【課題を解決するための手段】
本発明は前記課題を解決するために以下の構成とした。請求項１の発明は、交流電源の交流電源電圧を整流回路で整流した整流電圧を昇圧リアクトルを介して入力して主スイッチによりオン／オフして入力力率を改善するとともに、直流の出力電圧に変換する力率改善回路であって、前記主スイッチのスイッチング周波数を前記交流電源の交流電源電圧値に応じて制御する制御手段と、前記整流回路に流れる入力電流を検出する電流検出手段と、前記整流回路の一方の出力端と他方の出力端との間に接続され、前記昇圧リアクトルと第１整流素子と平滑コンデンサと前記電流検出手段とからなる第１直列回路と、前記昇圧リアクトルと前記第１整流素子との接続点と前記電流検出手段の一端との間に接続され、可飽和リアクトルと前記主スイッチとからなる第２直列回路と、前記主スイッチに並列に接続され、補助スイッチとスナバコンデンサとからなる第３直列回路と、前記主スイッチに並列に接続された第２整流素子及びコンデンサと、前記補助スイッチに並列に接続された第３整流素子とを有し、前記制御手段は、前記主スイッチに印加するパルス信号を反転して反転出力を前記補助スイッチに印加する反転手段を有し、前記主スイッチ及び前記補助スイッチを交互にオン／オフ制御することにより前記平滑コンデンサの出力電圧を所定電圧に制御することを特徴とする。
【００１９】
請求項１の発明によれば、制御手段が主スイッチのスイッチング周波数を入力交流電源電圧に基づいて制御するので、入力交流電源電圧の低い部分には、主スイッチのスイッチング周波数を低くすることで、主スイッチのオン時間が増加して電流も増加し負荷に電力を供給でき、また、スイッチング回数が減少するため、損失も低減できる。
【００２０】
請求項２の発明では、前記制御手段は、前記出力電圧と基準電圧との誤差を増幅して第１誤差電圧信号を生成する第１誤差電圧生成手段と、この第１誤差電圧生成手段の第１誤差電圧信号と前記整流回路の整流電圧とを乗算して乗算出力電圧を生成する乗算出力電圧生成手段と、前記電流検出手段で検出された入力電流に応じた電圧と前記乗算出力電圧生成手段の乗算出力電圧との誤差を増幅して第２誤差電圧信号を生成する第２誤差電圧生成手段と、前記整流回路の整流電圧値に応じて前記主スイッチのスイッチング周波数を変化させた周波数制御信号を生成する周波数制御手段と、前記第２誤差電圧生成手段の第２誤差電圧信号に基づきパルス幅を制御し且つ前記周波数制御手段で生成された前記周波数制御信号に応じて前記主スイッチのスイッチング周波数を変化させた前記パルス信号を生成し、前記パルス信号を前記主スイッチに印加して前記出力電圧を所定電圧に制御するパルス幅制御手段とを有することを特徴とする。
【００２１】
請求項３の発明では、前記制御手段は、前記交流電源電圧が下限設定電圧以下の場合に前記スイッチング周波数を下限周波数に設定し、前記交流電源電圧が上限設定電圧以上の場合に前記スイッチング周波数を上限周波数に設定し、前記交流電源電圧が前記下限設定電圧から前記上限設定電圧までの範囲の場合に前記スイッチング周波数を前記下限周波数から前記上限周波数まで徐々に変化させることを特徴とする。
【００２２】
請求項４の発明では、前記制御手段は、前記交流電源電圧が前記下限設定電圧未満の場合には前記主スイッチのスイッチング動作を停止させることを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明に係る力率改善回路の実施の形態を図面を参照して詳細に説明する。
【００２５】
（第１の実施の形態）
第１の実施の形態に係る力率改善回路は、交流電源電圧値に応じてスイッチのスイッチング周波数を変化させ、交流電源電圧の低い部分でのスイッチング周波数を低下又はスイッチング動作を停止させ、交流電源電圧の低い部分の電力損失を低減して、小型、高効率、低ノイズ化したことを特徴とする。
【００２６】
（第１実施例）
第１実施例では、交流電源電圧が下限設定電圧以下の場合に主スイッチのスイッチング周波数を下限周波数（例えば２０ＫＨｚ）に設定し、交流電源電圧が上限設定電圧以上の場合に主スイッチのスイッチング周波数を上限周波数（例えば１００ＫＨｚ）に設定し、交流電源電圧が下限設定電圧から上限設定電圧までの範囲の場合に主スイッチのスイッチング周波数を下限周波数から上限周波数まで徐々に変化させることを特徴とする。
【００２７】
図１は第１の実施の形態に係る力率改善回路の第１実施例を示す回路構成図である。図２は第１の実施の形態に係る力率改善回路の第１実施例の交流電源電圧波形とスイッチング周波数のタイミングチャートである。図２では、交流電源電圧Ｖｉが零から最大値まで変化した場合に、主スイッチＱ１のスイッチング周波数ｆが零から例えば１００ＫＨｚまで変化することを示している。
【００２８】
図３では、図２に示すタイミングチャートのＡ部（交流電源電圧Ｖｉが最大値付近）における１００ＫＨｚのスイッチング波形を示している。図３に示すタイミングチャートは、スイッチング周波数ｆが１００ＫＨｚであるので、図２４に示すタイミングチャートと同じである。図４では、図２に示すタイミングチャートのＢ部（交流電源電圧Ｖｉが低い部分）における２０ＫＨｚのスイッチング波形を示している。
【００２９】
図１に示す第１の実施の形態の第１実施例の力率改善回路は、図２２に示す従来の力率改善回路に対して、制御回路１０の構成のみが異なる。
【００３０】
なお、図１に示すその他の構成は、図２２に示す構成と同一構成であるので、同一部分には同一符号を付し、その詳細な説明は省略する。
【００３１】
制御回路１０は、誤差増幅器１１１、乗算器１１２、誤差増幅器１１３、電圧制御発振器（ＶＣＯ）１１５、ＰＷＭコンパレータ１１６を有して構成される。なお、誤差増幅器１１１、乗算器１１２、誤差増幅器１１３及びＰＷＭコンパレータ１１６は、図２２に示すものと同じであるので、それらの説明は省略する。
【００３２】
ＶＣＯ１１５（本発明の周波数制御手段に対応）は、全波整流回路Ｂ１からの全波整流電圧の電圧値に応じて主スイッチＱ１のスイッチング周波数ｆを変化させた三角波信号（本発明の周波数制御信号に対応）を生成するもので、全波整流回路Ｂ１からの全波整流電圧が増加するに従って主スイッチＱ１のスイッチング周波数ｆが増加する電圧周波数変換特性を有している。
【００３３】
図５は第１の実施の形態に係る力率改善回路の第１実施例に設けられたＶＣＯの詳細な回路構成図である。ＶＣＯ１１５において、全波整流回路Ｂ１の正極側出力端Ｐ１に抵抗Ｒ１が接続され、抵抗Ｒ１に直列に抵抗Ｒ２が接続されている。抵抗Ｒ１と抵抗Ｒ２との接続点にはツェナーダイオードＺＤのカソードが接続され、ツェナーダイオードＺＤのアノードは制御電源Ｅ_Ｂの正極及びヒステリシスコンパレータ１１５ａの電源端子ｂに接続されている。抵抗Ｒ１と抵抗Ｒ２との接続点はヒステリシスコンパレータ１１５ａの入力端子ａに接続され、ヒステリシスコンパレータ１１５ａの接地端子ｃは制御電源Ｅ_Ｂの負極と抵抗Ｒ２の他端に接続されている。ヒステリシスコンパレータ１１５ａの出力端子ｄはＰＷＭコンパレータ１１６の一端子に接続されている。ヒステリシスコンパレータ１１５ａは、図７に示すように、入力端子ａに印加される電圧Ｅａが増加するに従って主スイッチＱ１のスイッチング周波数ｆが増加する電圧周波数変換特性ＣＶを有した三角波信号を発生する。
【００３４】
図５に示すＶＣＯ１１５では、図２に示す交流電源電圧Ｖｉが最大値付近（Ａ部）に達したとき、ツェナーダイオードＺＤが降伏するので、入力端子ａに印加される電圧Ｅａは、ツェナーダイオードＺＤの降伏電圧Ｖ_Ｚと制御電源電圧Ｅ_Ｂとの合計電圧（Ｖ_Ｚ＋Ｅ_Ｂ）、即ち上限設定電圧に設定される。また、交流電源電圧Ｖｉが低い部分（Ｂ部）に達したとき、制御電源Ｅ_ＢからツェナーダイオードＺＤを介して抵抗Ｒ２に電流が流れるので、入力端子ａに印加される電圧Ｅａは、制御電源電圧Ｅ_Ｂ、即ち下限設定電圧に設定される。さらに、交流電源電圧Ｖｉが最大値付近と低い部分までの範囲の場合には、入力端子ａに印加される電圧Ｅａは、合計電圧（Ｖ_Ｚ＋Ｅ_Ｂ）と制御電源電圧Ｅ_Ｂとの範囲で徐々に変化する。
【００３５】
このため、図７に示すように、交流電源電圧Ｖｉが下限設定電圧Ｅ_Ｂ以下の場合に主スイッチＱ１のスイッチング周波数ｆを下限周波数ｆ_１２（例えば２０ＫＨｚ）に設定し、交流電源電圧Ｖｉが上限設定電圧（Ｖ_Ｚ＋Ｅ_Ｂ）以上の場合に主スイッチＱ１のスイッチング周波数ｆを上限周波数ｆ_１１（例えば１００ＫＨｚ）に設定し、交流電源電圧Ｖｉが下限設定電圧Ｅ_Ｂから上限設定電圧（Ｖ_Ｚ＋Ｅ_Ｂ）までの範囲の場合に主スイッチＱ１のスイッチング周波数ｆを下限周波数ｆ_１２から上限周波数ｆ_１１まで徐々に変化させるようになっている。
【００３６】
ＰＷＭコンパレータ１１６（本発明のパルス幅制御手段に対応）は、ＶＣＯ１１５からの三角波信号が−端子に入力され、誤差増幅器１１３からのフィードバック信号ＦＢが＋端子に入力され、図８に示すように、フィードバック信号ＦＢの値が三角波信号の値以上のときにオンで、フィードバック信号ＦＢの値が三角波信号の値未満のときにオフとなるパルス信号を生成し、該パルス信号を主スイッチＱ１に印加して平滑コンデンサＣ１の出力電圧を所定電圧に制御する。
【００３７】
また、ＰＷＭコンパレータ１１６は、平滑コンデンサＣ１の出力電圧が基準電圧Ｅ１に達して、フィードバック信号ＦＢが低下すると、フィードバック信号ＦＢの値が三角波信号の値以上となるパルスオン幅を短くすることによって、出力電圧を所定電圧に制御する。即ち、パルス幅を制御している。
【００３８】
なお、ＶＣＯ１１５からの三角波信号の電圧の最大値、最小値は、周波数により変化しない。このため、誤差増幅器１１３のフィードバック信号ＦＢにより、周波数に関係なく、パルス信号のオン／オフのデューティ比が決定されるようになっている。また、スイッチング周波数ｆが変わることで、パルス信号のオン幅が変わっても、パルス信号のオン／オフのデューティ比は変わらない。
【００３９】
次に、このように構成された第１の実施の形態に係る力率改善回路の第１実施例の動作を図１乃至図８を参照しながら説明する。ここでは、制御回路１０の動作についてのみ説明する。
【００４０】
まず、誤差増幅器１１１は、平滑コンデンサＣ１の電圧と基準電圧Ｅ１との誤差を増幅して、誤差電圧信号を生成して乗算器１１２に出力する。乗算器１１２は、誤差増幅器１１１からの誤差電圧信号と全波整流回路Ｂ１の正極側出力端Ｐ１からの全波整流電圧とを乗算して乗算出力電圧を誤差増幅器１１３の＋端子に出力する。
【００４１】
次に、誤差増幅器１１３は、電流検出抵抗Ｒ（本発明の電流検出抵抗に対応）による電圧と乗算出力電圧との誤差を増幅して、誤差電圧信号を生成してこの誤差電圧信号をフィードバック信号ＦＢとしてＰＷＭコンパレータ１１６に出力する。
【００４２】
一方、ＶＣＯ１１５は、全波整流回路Ｂ１からの全波整流電圧の電圧値に応じて主スイッチＱ１のスイッチング周波数ｆが変化した三角波信号を生成する。
【００４３】
ここで、図６のタイミングチャートを用いて説明すると、交流電源電圧Ｖｉが最大値付近（例えば時刻ｔ_２〜ｔ_３、時刻ｔ_６〜ｔ_７）に達したときには、図５に示すツェナーダイオードＺＤが降伏するので、入力端子ａに印加される電圧Ｅａは、ツェナーダイオードＺＤの降伏電圧Ｖ_Ｚと制御電源電圧Ｅ_Ｂとの合計電圧（Ｖ_Ｚ＋Ｅ_Ｂ）、即ち上限設定電圧に設定される。このため、交流電源電圧Ｖｉが上限設定電圧（Ｖ_Ｚ＋Ｅ_Ｂ）以上の場合には、ＶＣＯ１１５により、主スイッチＱ１のスイッチング周波数ｆは、上限周波数ｆ_１１（例えば１００ＫＨｚ）に設定される。
【００４４】
次に、交流電源電圧Ｖｉが低い部分（例えば時刻ｔ_０〜ｔ_１、時刻ｔ_４〜ｔ_５）に達したときには、図５に示す制御電源Ｅ_ＢからツェナーダイオードＺＤを介して抵抗Ｒ２に電流が流れるので、入力端子ａに印加される電圧Ｅａは、制御電源電圧Ｅ_Ｂ、即ち下限設定電圧に設定される。このため、交流電源電圧Ｖｉが下限設定電圧Ｅ_Ｂ以下の場合には、ヒステリシスコンパレータ１１５ａにより、主スイッチＱ１のスイッチング周波数ｆは、下限周波数ｆ_１２（例えば２０ＫＨｚ）に設定される。
【００４５】
さらに、交流電源電圧Ｖｉが最大値付近と低い部分までの範囲（例えば時刻ｔ_１〜ｔ_２、時刻ｔ_３〜ｔ_４、時刻ｔ_５〜ｔ_６）の場合には、入力端子ａに印加される電圧Ｅａは、合計電圧（Ｖ_Ｚ＋Ｅ_Ｂ）と制御電源電圧Ｅ_Ｂとの範囲で徐々に変化する。このため、交流電源電圧Ｖｉが下限設定電圧Ｅ_Ｂから上限設定電圧（Ｖ_Ｚ＋Ｅ_Ｂ）までの範囲の場合には、主スイッチＱ１のスイッチング周波数ｆは下限周波数ｆ_１２から上限周波数ｆ_１１まで徐々に変化する。
【００４６】
次に、交流電源電圧Ｖｉが最大値付近（例えば時刻ｔ_２〜ｔ_３、時刻ｔ_６〜ｔ_７）の場合には、ＰＷＭコンパレータ１１６は、図８に示すように、フィードバック信号ＦＢの値が上限周波数ｆ_１１を持つ三角波信号の値以上のときにオンで、フィードバック信号ＦＢの値が上限周波数ｆ_１１を持つ三角波信号の値未満のときにオフとなる上限周波数ｆ_１１を持つパルス信号を生成し、該パルス信号を主スイッチＱ１に印加する。
【００４７】
一方、交流電源電圧Ｖｉが低い部分（例えば時刻ｔ_０〜ｔ_１、時刻ｔ_４〜ｔ_５）の場合には、ＰＷＭコンパレータ１１６は、図８に示すように、フィードバック信号ＦＢの値が下限周波数ｆ_１２を持つ三角波信号の値以上のときにオンで、フィードバック信号ＦＢの値が下限周波数ｆ_１２を持つ三角波信号の値未満のときにオフとなる下限周波数ｆ_１２を持つパルス信号を生成し、該パルス信号を主スイッチＱ１に印加する。
【００４８】
また、交流電源電圧Ｖｉが最大値付近と低い部分までの範囲（例えば時刻ｔ_１〜ｔ_２、時刻ｔ_３〜ｔ_４、時刻ｔ_５〜ｔ_６）の場合には、ＰＷＭコンパレータ１１６は、下限周波数ｆ_１２から上限周波数ｆ_１１までの範囲で徐々に変化する周波数を持つパルス信号を生成し、該パルス信号を主スイッチＱ１に印加する。
【００４９】
このように、第１実施例によれば、交流電源電圧Ｖｉに応じて主スイッチＱ１のスイッチング周波数ｆを変化させ、交流電源電圧Ｖｉの低い部分でのスイッチング周波数ｆを低下させることで、図４に示すように、主スイッチＱ１のオン時間も長くなり、電流も増加し負荷ＲＬに電力を供給できる。また、スイッチング回数が減少するため、スイッチング損失も低減できる。
【００５０】
特に、主スイッチＱ１のスイッチング周波数ｆとして例えば１００ｋＨｚを上限周波数とし、人間の聞こえない周波数、例えば２０ｋＨｚを下限周波数とし、他の部分を交流電源電圧Ｖｉにスイッチング周波数ｆを比例させたので、スイッチング損失を低減でき、また、可聴周波数以下となり、不快な騒音を発生することもない。
【００５１】
また、磁束は電流に比例するため、交流電源電圧Ｖｉの最大値の時（電流も最大）に最大周波数とし、他の部分は交流電源電圧Ｖｉに比例させて周波数を変化させても、昇圧リアクトルＬ１の磁束は最大値を上回ることはなく、昇圧リアクトルＬ１は大型化せず、スイッチング損失を低減できる。
【００５２】
また、主スイッチＱ１のスイッチング周波数ｆが下限周波数から上限周波数までの範囲に亙るので、発生するノイズも周波数に対して分散するから、ノイズを低減できる。このため、小型、高効率、低ノイズ化できる力率改善回路を提供できる。
【００５３】
（第２実施例）
図９は第１の実施の形態に係る力率改善回路の第２実施例の交流電源電圧波形とＶＣＯに入力される電圧により変化するスイッチング周波数のタイミングチャートである。
【００５４】
図６に示す第１実施例では、交流電源電圧Ｖｉが低い部分に達したときに、ＶＣＯ１１５により、主スイッチＱ１のスイッチング周波数ｆを下限周波数ｆ_１２（例えば２０ＫＨｚ）に設定したが、図９に示す第２実施例では、交流電源電圧Ｖｉが低い部分の場合で、下限周波数ｆ_１２未満では、ＶＣＯ１１５により、主スイッチＱ１の動作を停止させたことを特徴とする。この停止部分では、交流電源電流も少ないため、入力電流波形の歪みも最低限に抑えられる。
【００５５】
（第３実施例）
第３実施例では、交流電源電圧が設定電圧以下の場合に主スイッチのスイッチング周波数を下限周波数（例えば２０ＫＨｚ）に設定し、交流電源電圧が設定電圧を超えた場合に主スイッチのスイッチング周波数を上限周波数（例えば１００ＫＨｚ）に設定したことを特徴とする。
【００５６】
図１０は第１の実施の形態に係る力率改善回路の第３実施例のＶＣＯの詳細な回路構成図である。図１０に示すＶＣＯ１１５Ａにおいて、全波整流回路Ｂ１の正極側出力端Ｐ１に抵抗Ｒ１が接続され、抵抗Ｒ１に直列に抵抗Ｒ２が接続されている。コンパレータ１１５ｂは、抵抗Ｒ１と抵抗Ｒ２との接続点の電圧を＋端子に入力し、基準電圧Ｅｒ１を−端子に入力し、抵抗Ｒ１と抵抗Ｒ２との接続点の電圧が基準電圧Ｅｒ１よりも大きいときＨレベルをトランジスタＴＲ１のベースに出力する。この場合、基準電圧Ｅｒ１を前記設定電圧に設定する。
【００５７】
トランジスタＴＲ１のエミッタは接地され、トランジスタＴＲ１のコレクタは、抵抗Ｒ３を介してトランジスタＴＲ２のベースと抵抗Ｒ４の一端と抵抗Ｒ５の一端とに接続されている。抵抗Ｒ４の他端は電源Ｖ_Ｂに接続され、抵抗Ｒ５の他端は接地されている。トランジスタＴＲ２のエミッタは抵抗Ｒ６を介して電源Ｖ_Ｂに接続され、トランジスタＴＲ２のコレクタはコンデンサＣを介して接地されている。
【００５８】
コンパレータ１１５ｃにヒステリシスを持たせるために、＋端子と出力端子との間には、抵抗Ｒ９を接続し、＋端子は、抵抗Ｒ８を介して接地されている。
【００５９】
コンパレータ１１５ｃは、コンデンサＣの電圧を−端子に入力している。また、コンデンサＣの放電に、出力端子からダイオードＤ及び抵抗Ｒ７の直列回路が−端子に接続されている。図１１に示すように、交流電源電圧Ｖｉが設定電圧以下の場合に主スイッチＱ１のスイッチング周波数ｆを下限周波数ｆ_１２に設定した三角波信号を生成し、交流電源電圧が設定電圧を超えた場合に主スイッチＱ１のスイッチング周波数ｆを上限周波数ｆ_１１に設定した三角波信号を生成する。
【００６０】
次に、このように構成された第１の実施の形態に係る力率改善回路の第３実施例の動作を図１０及び図１１を参照しながら説明する。ここでは、ＶＣＯ１１５Ａの動作についてのみ説明する。
【００６１】
まず、ＶＣＯ１１５Ａは、全波整流回路Ｂ１からの全波整流電圧の電圧値に応じて主スイッチＱ１のスイッチング周波数ｆが変化した三角波信号を生成する。
【００６２】
ここで、図１１のタイミングチャートを用いて説明すると、交流電源電圧Ｖｉが設定電圧を超えた場合（例えば時刻ｔ_２〜ｔ_３、時刻ｔ_５〜ｔ_６）、コンパレータ１１５ｂからのＨレベルによりトランジスタＴＲ１がオンする。このため、電源Ｖ_Ｂから抵抗Ｒ４及びトランジスタＴＲ２のベースを介して抵抗Ｒ３に電流が流れるため、トランジスタＴＲ２のコレクタ電流が増大する。すると、トランジスタＴＲ２のコレクタに流れる電流によりコンデンサＣが短時間で充電される。即ち、コンデンサＣの電圧Ｅｃが上昇して、この電圧Ｅｃがコンパレータ１１５ｃに入力されるため、コンパレータ１１５ｃは、主スイッチＱ１のスイッチング周波数ｆを上限周波数ｆ_１１（例えば１００ＫＨｚ）に設定した三角波信号を生成する。
【００６３】
一方、交流電源電圧Ｖｉが設定電圧以下の場合（例えば時刻ｔ_０〜ｔ_２、時刻ｔ_３〜ｔ_５）、コンパレータ１１５ｂからＨレベルは出力されないため、トランジスタＴＲ１はオフとなる。このため、トランジスタＴＲ２のコレクタ電流が減少するため、コンデンサＣの充電時間が長くなる。即ち、コンデンサＣの電圧Ｅｃはゆるやかに上昇して、この電圧Ｅｃがコンパレータ１１５ｃに入力されるため、コンパレータ１１５ｃは、主スイッチＱ１のスイッチング周波数ｆを下限周波数ｆ_１２（例えば２０ＫＨｚ）に設定した三角波信号を生成する。
【００６４】
次に、交流電源電圧Ｖｉが設定電圧を超えた場合（例えば時刻ｔ_２〜ｔ_３、時刻ｔ_５〜ｔ_６）、ＰＷＭコンパレータ１１６は、フィードバック信号ＦＢの値が上限周波数ｆ_１１を持つ三角波信号の値以上のときにオンで、フィードバック信号ＦＢの値が上限周波数ｆ_１１を持つ三角波信号の値未満のときにオフとなる上限周波数ｆ_１１を持つパルス信号を生成し、パルス信号を主スイッチＱ１に印加する。
【００６５】
一方、交流電源電圧Ｖｉが設定電圧以下の場合（例えば時刻ｔ_０〜ｔ_２、時刻ｔ_３〜ｔ_５）、ＰＷＭコンパレータ１１６は、フィードバック信号ＦＢの値が下限周波数ｆ_１２を持つ三角波信号の値以上のときにオンで、フィードバック信号ＦＢの値が下限周波数ｆ_１２を持つ三角波信号の値未満のときにオフとなる下限周波数ｆ_１２を持つパルス信号を生成し、パルス信号を主スイッチＱ１に印加する。
【００６６】
このように第３実施例によれば、交流電源電圧が設定電圧以下の場合に主スイッチＱ１のスイッチング周波数を下限周波数に設定し、交流電源電圧が設定電圧を超えた場合に主スイッチＱ１のスイッチング周波数を上限周波数に設定しても、第１実施例の効果とほぼ同等な効果が得られる。
【００６７】
（第２の実施の形態）
第２の実施の形態に係る力率改善回路は、第１の実施の形態の構成に加えて、さらに、補助スイッチと可飽和リアクトルを用い、主スイッチ及び補助スイッチのゼロ電圧スイッチングを可能とし、スイッチング損失及びスイッチングノイズも低減させ、高効率、低ノイズ化を図ることを特徴とする。また、昇圧リアクトルと可飽和リアクトルを一体化して、部品点数を削減して、小型化を図ることを特徴とする。
【００６８】
図１２は第２の実施の形態に係る力率改善回路の回路構成図である。図１２において、全波整流回路Ｂ１は、交流電源Ｖａｃ１に接続され、交流電源Ｖａｃ１からの交流電源電圧を整流して正極側出力端Ｐ１及び負極側出力端Ｐ２に出力する。
【００６９】
全波整流回路Ｂ１の正極側出力端Ｐ１と負極側出力端Ｐ２との間には、昇圧リアクトルＬ２とダイオードＤ１と平滑コンデンサＣ１と電流検出抵抗Ｒ（本発明の電流検出手段に対応）とからなる第１直列回路が接続されている。
【００７０】
また、昇圧リアクトルＬ２とダイオードＤ１との接続点と電流検出抵抗Ｒの一端との間には、可飽和リアクトルＳＬ１とＭＯＳＦＥＴからなるスイッチＱ１（主スイッチ）とからなる第２直列回路が接続されている。スイッチＱ１の両端にはダイオードＤ２と共振用コンデンサＣ２とが並列に接続されている。
【００７１】
スイッチＱ１の両端には、ＭＯＳＦＥＴからなるスイッチＱ２（補助スイッチ）とスナバコンデンサＣ３とからなる第３直列回路が接続されている。スイッチＱ２の両端にはダイオードＤ３が並列に接続されている。なお、ダイオードＤ３と並列にコンデンサを付加しても良い。
【００７２】
また、ダイオードＤ２はスイッチＱ１の寄生ダイオードであってもよく、ダイオードＤ３は、スイッチＱ２の寄生ダイオードであってもよい。共振用コンデンサＣ２はスイッチＱ１の寄生容量であってもよい。
【００７３】
スイッチＱ１，Ｑ２は、共にオフとなる期間（デッドタイム）を有し、制御回路１０ａのＰＷＭ制御により交互にオン／オフする。
【００７４】
ダイオードＤ１と平滑コンデンサＣ１とで整流平滑回路を構成する。平滑コンデンサＣ１には並列に負荷ＲＬが接続され、平滑コンデンサＣ１はダイオードＤ１の整流電圧を平滑して直流出力を負荷ＲＬに出力する。
【００７５】
電流検出抵抗Ｒは、全波整流回路Ｂ１に流れる入力電流を検出する。
【００７６】
制御回路１０ａは、誤差増幅器１１１、乗算器１１２、誤差増幅器１１３、ＶＣＯ１１５、ＰＷＭコンパレータ１１６、インバータ回路１１７、及びハイサイドドライバ１１８を有して構成される。誤差増幅器１１１、乗算器１１２、誤差増幅器１１３、ＶＣＯ１１５及びＰＷＭコンパレータ１１６は、図１に示すものと同じであるので、それらの説明は省略する。
【００７７】
また、インバータ回路１１７は、ＰＷＭコンパレータ１１６の出力を反転し、ハイサイドドライバ１１８は、インバータ回路１１７の出力（ローサイドレベル）をハイサイドレベルに変換してスイッチＱ２のゲートに印加する。
【００７８】
図１３は第２の実施の形態に係る力率改善回路に設けられた可飽和リアクトルの構造図である。図１３に示す可飽和リアクトルＳＬ１は、口の字型のコア（鉄心）２０を有し、コア２０のＢ脚２０ｂには、巻線５ｂが巻回されている。コア２０のＡ脚２０ａには、凹部２１が１箇所形成されている。この凹部２１により、外周コアの磁路の一部の断面積が他の部分よりも狭くなり、その部分のみが飽和する。この飽和する巻線５ｂを、可飽和リアクトルＳＬ１として使用したときにはコア損失を低減できる。
【００７９】
可飽和リアクトルＳＬ１は、コア２０の飽和特性を用いている。可飽和リアクトルＳＬ１には、大きさの等しい交流電流が流れるため、磁束は、図１４に示すＢ−Ｈカーブ上のゼロを中心にして、第１象限と第３象限とに等しく増減する。
【００８０】
また、一定の正磁界Ｈに対して磁束Ｂが飽和し、一定の負磁界Ｈに対して磁束Ｂが飽和する。磁界Ｈは電流ｉの大きさに比例して発生する。凹部２１を有した可飽和リアクトルＳＬ１では、Ｂ−Ｈカーブ上を磁束ＢがＢａ→Ｂｂ→Ｂｃ→Ｂｄ→Ｂｅと移動し、磁束の動作範囲が広範囲となっている。Ｂ−Ｈカーブ上のＢａ−Ｂｂ間及びＢｄ−Ｂｅ間は飽和状態である。凹部２１を設けることにより、飽和時の磁束が減少し、凹部２１以外の部分は飽和しない。従って、損失の上昇も凹部２１のみとなり、全体のコア損失は低減する。
【００８１】
次にこのように構成された第２の実施の形態に係る力率改善回路の動作を図１５乃至図１８に示すタイミングチャートを参照しながら説明する。図１５は第２の実施の形態に係る力率改善回路の交流電源電圧波形と整流出力電流波形のタイミングチャートである。図１６は第２の実施の形態に係る力率改善回路の各部における信号のタイミングチャートである。図１７は第２の実施の形態に係る力率改善回路のスイッチＱ２のターンオン時の各部における信号のタイミングチャートである。図１８は第２の実施の形態に係る力率改善回路のスイッチＱ１のターンオン時の各部ににおける信号のタイミングチャートである。
【００８２】
なお、図１５では、交流電源電圧Ｖｉ、整流出力電流Ｉ_０を示している。図１６では、図１５のＡ部の詳細を示している。図１６乃至図１８では、スイッチＱ１の両端間の電圧Ｑ１ｖ、スイッチＱ１に流れる電流Ｑ１ｉ、スイッチＱ２の両端間の電圧Ｑ２ｖ、スイッチＱ２に流れる電流Ｑ２ｉ、ダイオードＤ１に流れる電流Ｄ１ｉを示している。Ｑ１制御信号Ｑ１ｇはスイッチＱ１のゲートに印加される信号、Ｑ２制御信号Ｑ２ｇはスイッチＱ２のゲートに印加される信号を示している。
【００８３】
まず、時刻ｔ_０において、スイッチＱ１をオンさせると、交流電源電圧Ｖｉを整流した電圧により、Ｖａｃ１→Ｂ１→Ｌ２→ＳＬ１→Ｑ１→Ｒ→Ｂ１→Ｖａｃ１で電流が流れる。
【００８４】
このとき、インピーダンスの高い可飽和リアクトルＳＬ１に電圧が印加されて、可飽和リアクトルＳＬ１が飽和する。この飽和により、可飽和リアクトルＳＬ１のインピーダンスは略零となるため、可飽和リアクトルＳＬ１の電圧は、消失して、昇圧リアクトルＬ２に電圧が移動する。この電圧により、時刻ｔ_０から時刻ｔ_１において、スイッチＱ１に流れる電流Ｑ１ｉが直線的に増加していく。なお、時刻ｔ_０から時刻ｔ_１では、ダイオードＤ１に流れる電流Ｄ１ｉは零になる。
【００８５】
また、スイッチＱ１をオンさせた時に、可飽和リアクトルＳＬ１にも電流が流れて、可飽和リアクトルＳＬ１にエネルギーが蓄えられる。
【００８６】
次に、時刻ｔ_１において、スイッチＱ１をオフさせると、Ｌ２→ＳＬ１→Ｃ２と電流が流れて、共振用コンデンサＣ２の電圧が上昇し、スイッチＱ１の電圧Ｑ１ｖが上昇する。
【００８７】
そして、共振用コンデンサＣ２の電位と平滑コンデンサＣ１の電位とが同電位となったとき、Ｌ２→Ｄ１→Ｃ１と電流が流れる。即ち、ダイオードＤ１が導通し、負荷ＲＬに電力が供給される。
【００８８】
また、図１７に示すように、時刻ｔ_１１において、ＳＬ１→Ｄ３→Ｃ３と電流が流れて、スナバコンデンサＣ３が充電される。ダイオードＤ３に電流が流れると、スイッチＱ２の電圧Ｑ２ｖは略零となる。そして、ダイオードＤ３に電流が流れている期間中の時刻ｔ_１２において、スイッチＱ２をオンさせる。これにより、スイッチＱ２はゼロ電圧スイッチングを達成することができる。さらに、時刻ｔ_１４まで、ＳＬ１→Ｑ２→Ｃ３と電流が流れる。
このとき、可飽和リアクトルＳＬ１の磁束は、図１４のプラス（＋）の飽和状態（Ｂｄ−Ｂｅ）からマイナス（−）の飽和に向けて降下しマイナスの飽和状態（Ｂａ−Ｂｂ）となり、飽和電流（図１６に示すＰ１）が流れる。この飽和電流の電流値ＬＶ２は図１６に示すように、スイッチＱ１の電流Ｑ１ｉの電流値ＬＶ１とほぼ等しい。
【００８９】
そして、スイッチＱ２の電流Ｑ２ｉが減少して、時刻ｔ_１４から時刻ｔ_１５までほぼゼロとなる。この時刻ｔ_１４から時刻ｔ_１５までは、可飽和リアクトルＳＬ１は、非飽和である。
【００９０】
時刻ｔ_１５において、可飽和リアクトルＳＬ１は飽和し、スナバコンデンサＣ３に蓄積されたエネルギーにより、Ｃ３→Ｑ２→ＳＬ１→Ｄ１→Ｃ１→Ｃ３で電流が流れて、負荷ＲＬに還流される。このため、図１６及び図１８では、ダイオードＤ１の電流Ｄ１ｉは、スイッチＱ２の電流Ｑ２ｉが加算されてより大きい電流となっている。
【００９１】
このとき、可飽和リアクトルＳＬ１の磁束は、図１４のプラス（＋）の飽和状態（Ｂｄ−Ｂｅ）となり、飽和電流（図１６に示すＰ２）が流れる。
【００９２】
そして、スイッチＱ２をオフすると、共振用コンデンサＣ２の電圧が下降し、ゼロとなった時刻ｔ_２１（図１８）に、ダイオードＤ２を導通させる。すると、Ｄ２→ＳＬ１→Ｄ１→Ｃ１→Ｄ２で電流が流れて、負荷ＲＬに還流される。そして、ダイオードＤ２に電流が流れている期間中の時刻ｔ_２２において、スイッチＱ１をオンさせると、これにより、スイッチＱ１はゼロ電圧スイッチングを達成することができる。
【００９３】
このように第２の実施の形態に係る力率改善回路によれば、スイッチＱ１のゲートには、ＰＷＭコンパレータ１１６からのパルス信号が直接印加され、スイッチＱ２のゲートには、ＰＷＭコンパレータ１１６からのパルス信号がインバータ回路１１７及びハイサイドドライバ１１８を介して印加される。即ち、交流電源電圧に応じてスイッチＱ１，Ｑ２のスイッチング周波数を変化させ、交流電源電圧の低い部分でのスイッチＱ１，Ｑ２のスイッチング周波数を低下又はスイッチング動作を停止させるので、交流電源電圧の低い部分の電力損失を低減して、小型、高効率、低ノイズ化できる。即ち、第１の実施の形態の効果と同様な効果が得られる。
【００９４】
また、ダイオードＤ１とスイッチＱ１との間に可飽和リアクトルＳＬ１が挿入されているので、スイッチＱ１をオンした時にダイオードリカバリーによるスパイク電流ＲＣ（図３、図２４に示す。）が流れなくなる。また、共振用コンデンサＣ２によりスイッチＱ１をオフした時にスパイク電圧ＳＰ（図３、図２４に示す。）が発生しなくなる。このため、ノイズが低減され、ノイズフィルタも小型化されるので、スイッチング電源の小型、高効率化を図ることができる。
【００９５】
また、スイッチＱ２と可飽和リアクトルＳＬ１と共振用コンデンサＣ２及びスナバコンデンサＣ３を用い、スイッチＱ１及びスイッチＱ２のゼロ電圧スイッチングを可能とし、スイッチング損失及びスイッチングノイズを低減できるので、高効率、低ノイズ化を図ることができる。
【００９６】
また、可飽和リアクトルＳＬ１を用いているので、通常のリアクトルを用いるよりもスイッチＱ２に流れる電流Ｑ２ｉをより少なくできる。
【００９７】
（変形例）
次に第２の実施の形態に係る力率改善回路の変形例を説明する。この変形例では、昇圧リアクトルと可飽和リアクトルを一体化した例である。
【００９８】
図１９は可飽和リアクトルと昇圧リアクトルとを一体化したリアクトルの構造図である。図１９に示すリアクトルは、日の字型のコア２０Ａを有し、このコア２０Ａは、Ａ脚２０ａとＢ脚２０ｂと中央脚２０ｃとからなる。中央脚２０ｃにはギャップ２３が形成され、中央脚２０ｃには巻線５ａからなる昇圧リアクトルＬ２が巻回されている。
【００９９】
Ａ脚２０ａには、巻線５ｂが巻回されているとともに、凹部２１が１箇所形成されている。この凹部２１により、外周コアの磁路の一部の断面積が他の部分よりも狭くなり、その部分のみが飽和する。この飽和する巻線５ｂを、可飽和リアクトルＳＬ１として兼用したときにはコア損失を低減できる。
【０１００】
図２０は図１９に示す一体化したリアクトルの磁束の流れを示す図である。図２０に示すように、中央脚２０ｃに巻回された巻線５ａによる磁束φ_ａは、２０ｃ→２０ａ→２０ｃの反時計方向閉ループと、２０ｃ→２０ｂ→２０ｃの時計方向ループとに形成される。また、Ａ脚２０ａに巻回された巻線５ｂによる磁束φ_ｂは、２０ａ→２０ｂ→２０ａの反時計方向閉ループに形成される。
【０１０１】
図２１は図１９に示す一体化したリアクトルの磁束分布のタイミングチャートである。図２１におけるタイミングチャートの各時刻は、図１６におけるタイミングチャートの各時刻に対応している。図２１に示すように、Ａ脚２０ａの磁束は、−φｍ〜＋φｍまで変化している。図２１からもわかるように、Ｂ脚２０ｂを貫く磁束は、φ_ａ−φ_ｂとなる。
【０１０２】
即ち、Ｂ脚２０ｂの磁束をキャンセルするように、巻線５ａと巻線５ｂとを接続したので、Ｂ脚２０ｂの磁束は、増大せず、コアを小型化できる。
【０１０３】
【発明の効果】
以上説明したように、本発明によれば、交流電源電圧値に応じてスイッチのスイッチング周波数を変化させ、交流電源電圧の低い部分でのスイッチング周波数を低下又はスイッチング動作を停止させ、交流電源電圧の低い部分の電力損失を低減して、小型、高効率、低ノイズ化できる力率改善回路を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る力率改善回路の第１実施例を示す回路構成図である。
【図２】第１の実施の形態に係る力率改善回路の第１実施例の交流電源電圧波形とスイッチング周波数のタイミングチャートである。
【図３】図２に示すタイミングチャートのＡ部における１００ＫＨｚのスイッチング波形を示す図である。
【図４】図２に示すタイミングチャートのＢ部における２０ＫＨｚのスイッチング波形を示す図である。
【図５】第１の実施の形態に係る力率改善回路の第１実施例に設けられたＶＣＯの詳細な回路構成図である。
【図６】第１の実施の形態に係る力率改善回路の第１実施例の交流電源電圧波形とヒステリシスコンパレータに入力される電圧とこの電圧により変化するスイッチング周波数のタイミングチャートである。
【図７】第１の実施の形態に係る力率改善回路の第１実施例のＶＣＯの特性を示す図である。
【図８】第１の実施の形態に係る力率改善回路の第１実施例のＶＣＯの周波数の変化に応じてＰＷＭコンパレータのパルス周波数が変化した様子を示す図である。
【図９】第１の実施の形態に係る力率改善回路の第２実施例の交流電源電圧波形とヒステリシスコンパレータに入力される電圧により変化するスイッチング周波数のタイミングチャートである。
【図１０】第１の実施の形態に係る力率改善回路の第３実施例のＶＣＯの詳細な回路構成図である。
【図１１】第１の実施の形態に係る力率改善回路の第３実施例の交流電源電圧波形とコンデンサの電圧とこの電圧により変化するスイッチング周波数のタイミングチャートである。
【図１２】第２の実施の形態に係る力率改善回路を示す回路構成図である。
【図１３】第２の実施の形態に係る力率改善回路に設けられた可飽和リアクトルの構造図である。
【図１４】第２の実施の形態に係る力率改善回路に設けられた可飽和リアクトルのＢ−Ｈ特性を示す図である。
【図１５】第２の実施の形態に係る力率改善回路の交流電源電圧波形と整流出力電流波形のタイミングチャートである。
【図１６】第２の実施の形態に係る力率改善回路の各部における信号のタイミングチャートである。
【図１７】第２の実施の形態に係る力率改善回路のスイッチＱ２のターンオン時の各部における信号のタイミングチャートである。
【図１８】第２の実施の形態に係る力率改善回路のスイッチＱ１のターンオン時の各部ににおける信号のタイミングチャートである。
【図１９】可飽和リアクトルと昇圧リアクトルとを一体化したリアクトルの構造図である。
【図２０】図１９に示す一体化したリアクトルの磁束の流れを示す図である。
【図２１】図１９に示す一体化したリアクトルの磁束分布のタイミングチャートである。
【図２２】従来の力率改善回路を示す回路構成図である。
【図２３】従来の力率改善回路の交流電源電圧波形と整流出力電流波形のタイミングチャートである。
【図２４】図２３に示すタイミングチャートのＡ部における１００ＫＨｚのスイッチング波形を示す図である。
【図２５】図２３に示すタイミングチャートのＢ部における１００ＫＨｚのスイッチング波形を示す図である。
【符号の説明】
Ｖａｃ１交流電源
Ｂ１全波整流回路
１０，１０ａ，１００制御回路
Ｑ１，Ｑ２スイッチ
ＲＬ負荷
Ｒ，Ｒ１〜Ｒ９抵抗
Ｌ１，Ｌ２昇圧リアクトル
ＳＬ１可飽和リアクトル
Ｃ１平滑コンデンサ
Ｃ２共振用コンデンサ
Ｃ３スナバコンデンサ
Ｃコンデンサ
Ｄ１〜Ｄ３，Ｄダイオード
ＺＤツェナーダイオード
Ｒ電流検出抵抗
１１１誤差増幅器
１１２乗算器
１１３誤差増幅器
１１５電圧制御発振器（ＶＣＯ）
１１５ａヒステリシスコンパレータ
１１５ｂ，１１５ｃコンパレータ
１１６ＰＷＭコンパレータ
１１７インバータ回路
１１８ハイサイドドライバ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power factor correction circuit used for a switching power supply with high efficiency, low noise, and high power factor.
[0002]
[Prior art]
FIG. 22 shows a circuit configuration diagram of a conventional power factor correction circuit (Patent Document 1). In the power factor correction circuit shown in FIG. 22, a series circuit including a boost reactor L1, a switch Q1 including a MOSFET, and a current detection resistor R is provided at both ends of the output of a full-wave rectifier circuit B1 that rectifies the AC power supply voltage of the AC power supply Vac1. Is connected. A series circuit composed of a diode D1 and a smoothing capacitor C1 is connected to both ends of the switch Q1, and a load RL is connected to both ends of the smoothing capacitor C1. The switch Q1 is turned on / off by PWM control of the control circuit 100.
[0003]
The current detection resistor R detects an input current flowing through the full-wave rectifier circuit B1.
[0004]
The control circuit 100 includes an error amplifier 111, a multiplier 112, an error amplifier 113, an oscillator (OSC) 114, and a PWM comparator 116.
[0005]
In the error amplifier 111, the reference voltage E1 is input to the + terminal, the voltage of the smoothing capacitor C1 is input to the-terminal, the error between the voltage of the smoothing capacitor C1 and the reference voltage E1 is amplified, and an error voltage signal is generated. Output to the multiplier 112. The multiplier 112 multiplies the error voltage signal from the error amplifier 111 by the full-wave rectified voltage from the positive output terminal P1 of the full-wave rectifier circuit B1, and outputs the multiplied output voltage to the + terminal of the error amplifier 113.
[0006]
In the error amplifier 113, a voltage proportional to the input current detected by the current detection resistor R is input to the − terminal, the multiplication output voltage from the multiplier 112 is input to the + terminal, and the voltage by the current detection resistor R and the multiplication output voltage And an error voltage signal is generated, and this error voltage signal is output to the PWM comparator 116 as a feedback signal FB. The OSC 114 generates a triangular wave signal having a constant period.
[0007]
The PWM comparator 116 is turned on when the triangular wave signal from the OSC 114 is input to the-terminal, the feedback signal FB from the error amplifier 113 is input to the + terminal, and the value of the feedback signal FB is greater than or equal to the value of the triangular wave signal. A pulse signal that is turned off when the value of the signal FB is less than the value of the triangular wave signal is generated, and the pulse signal is applied to the gate of the switch Q1.
[0008]
That is, the PWM comparator 116 provides a duty pulse corresponding to the difference signal between the output of the current detection resistor R from the error amplifier 113 and the output of the multiplier 112 to the switch Q1. The duty pulse is a pulse width control signal that continuously compensates for fluctuations in the AC power supply voltage and the DC load voltage at a constant period. With such a configuration, the AC power source current waveform is controlled to coincide with the AC power source voltage waveform, and the power factor is greatly improved.
[0009]
FIG. 23 is a timing chart of the AC power supply voltage waveform and the rectified output current waveform of the conventional power factor correction circuit. FIG. 24 shows details of the A part of the timing chart shown in FIG. 23, that is, a switching waveform of 100 KHz near the maximum value of the AC power supply voltage. In FIG. 25, the detail of the B section of the timing chart shown in FIG. 23, that is, the switching waveform at 100 KHz in the portion where the AC power supply voltage is low is shown.
[0010]
Next, the operation of the power factor correction circuit configured as described above will be described with reference to the timing chart shown in FIG. FIG. 24 shows the voltage Q1v across the switch Q1, the current Q1i flowing through the switch Q1, and the current D1i flowing through the diode D1.
[0011]
First, time t ₃₁ , The switch Q1 is turned on, and the current Q1i flows from the full-wave rectifier circuit B1 to the switch Q1 via the boost reactor L1. This current is the time t ₃₂ It increases linearly over time. Note that time t ₃₁ To time t ₃₂ Then, the current D1i flowing through the diode D1 becomes zero.
[0012]
Next, time t ₃₂ , The switch Q1 changes from the on state to the off state. At this time, the voltage Q1v of the switch Q1 rises due to the excitation energy induced in the boost reactor L1. Also, time t ₃₂ ~ Time t ₃₃ Then, since the switch Q1 is OFF, the current Q1i flowing through the switch Q1 becomes zero. Note that time t ₃₂ To time t ₃₃ Then, the current D1i flows through L1 → D1 → C1, and power is supplied to the load RL.
[0013]
[Patent Document 1]
JP 2000-37072 (FIG. 1)
[0014]
[Problems to be solved by the invention]
By the way, normally, in order to reduce the step-up reactor L1, the frequency is set to a high frequency (for example, 100 kHz). Even at such a high frequency, a large current such as the maximum value of the AC power supply voltage is large. In the A part, the energy stored in the boost reactor L1 is supplied to the load RL via the diode D1 when the switch Q1 is turned off.
[0015]
However, in the low voltage portion such as the B portion, the current is small and the current when the switch Q1 is turned off is low. Further, the switch Q1 made of MOSFET has an internal capacitance (parasitic capacitance) not shown, and the switch Q1 has an internal capacitance C ₀ And the voltage V applied to the switch Q1 (C ₀ V ² / 2) Power loss occurs only. This power loss increases in proportion to the frequency.
[0016]
Further, since the energy stored in the boost reactor L1 is small due to the internal capacitance of the switch Q1, the voltage Q1v when the switch Q1 is turned off is sinusoidal as shown in FIG. 25 and does not increase to the output voltage. Loss increases. That is, the efficiency is lowered.
[0017]
It is an object of the present invention to provide a power factor correction circuit capable of reducing power loss in a portion where the AC power supply voltage is low, and reducing the size, efficiency, and noise.
[0018]
[Means for Solving the Problems]
The present invention has the following configuration in order to solve the above problems. The invention of claim 1 improves the input power factor by inputting a rectified voltage obtained by rectifying an AC power supply voltage of an AC power supply with a rectifier circuit through a boosting reactor and turning it on / off by a main switch. A power factor improving circuit for converting the main switch into a power factor correction circuit according to an AC power supply voltage value of the AC power supply. A current detecting means for detecting an input current flowing through the rectifier circuit; and connected between one output terminal and the other output terminal of the rectifier circuit, the step-up reactor, the first rectifier element, the smoothing capacitor, and the A first series circuit comprising current detection means, connected between a connection point between the step-up reactor and the first rectifying element and one end of the current detection means, and comprising a saturable reactor and the main switch. 2 series circuits, a third series circuit connected in parallel to the main switch, consisting of an auxiliary switch and a snubber capacitor, a second rectifier element and a capacitor connected in parallel to the main switch, and in parallel to the auxiliary switch A third rectifying element connected to the main switch, and the control means includes inverting means for inverting the pulse signal applied to the main switch and applying an inverting output to the auxiliary switch. And to control the output voltage of the smoothing capacitor to a predetermined voltage by alternately turning on / off control of the main switch and the auxiliary switch It is characterized by that.
[0019]
According to the invention of claim 1, since the control means controls the switching frequency of the main switch based on the input AC power supply voltage, the switching frequency of the main switch is lowered in the portion where the input AC power supply voltage is low, The on-time of the main switch is increased, the current is increased and power can be supplied to the load, and the number of switching is reduced, so that the loss can be reduced.
[0020]
According to a second aspect of the present invention, the control means amplifies an error between the output voltage and a reference voltage to generate a first error voltage signal, and a first error voltage generation means of the first error voltage generation means. A multiplication output voltage generating means for generating a multiplication output voltage by multiplying one error voltage signal and the rectification voltage of the rectifier circuit; Above A second error voltage generation means for amplifying an error between a voltage corresponding to the input current detected by the current detection means and the multiplication output voltage of the multiplication output voltage generation means to generate a second error voltage signal; and the rectifier circuit A frequency control means for generating a frequency control signal in which the switching frequency of the main switch is changed in accordance with the rectified voltage value of the control circuit, a pulse width is controlled based on a second error voltage signal of the second error voltage generation means, and The switching frequency of the main switch was changed according to the frequency control signal generated by the frequency control means. Above Generate a pulse signal, Above And pulse width control means for controlling the output voltage to a predetermined voltage by applying a pulse signal to the main switch.
[0021]
In the invention of claim 3, the control means sets the switching frequency to a lower limit frequency when the AC power supply voltage is lower than a lower limit set voltage, and sets the switching frequency when the AC power supply voltage is higher than an upper limit set voltage. An upper limit frequency is set, and the switching frequency is gradually changed from the lower limit frequency to the upper limit frequency when the AC power supply voltage is in a range from the lower limit set voltage to the upper limit set voltage.
[0022]
The invention according to claim 4 is characterized in that the control means stops the switching operation of the main switch when the AC power supply voltage is lower than the lower limit set voltage.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a power factor correction circuit according to the present invention will be described below in detail with reference to the drawings.
[0025]
(First embodiment)
The power factor correction circuit according to the first embodiment changes the switching frequency of the switch in accordance with the AC power supply voltage value, lowers the switching frequency in a portion where the AC power supply voltage is low, or stops the switching operation. It is characterized in that the power loss in the low voltage portion is reduced, and the size, efficiency, and noise are reduced.
[0026]
(First embodiment)
In the first embodiment, the switching frequency of the main switch is set to the lower limit frequency (for example, 20 KHz) when the AC power supply voltage is equal to or lower than the lower limit setting voltage, and the switching frequency of the main switch is set to when the AC power supply voltage is higher than the upper limit setting voltage An upper limit frequency (for example, 100 KHz) is set, and when the AC power supply voltage is in the range from the lower limit set voltage to the upper limit set voltage, the switching frequency of the main switch is gradually changed from the lower limit frequency to the upper limit frequency.
[0027]
FIG. 1 is a circuit configuration diagram showing a first example of the power factor correction circuit according to the first embodiment. FIG. 2 is a timing chart of the AC power supply voltage waveform and the switching frequency in the first example of the power factor correction circuit according to the first embodiment. FIG. 2 shows that when the AC power supply voltage Vi changes from zero to the maximum value, the switching frequency f of the main switch Q1 changes from zero to, for example, 100 KHz.
[0028]
FIG. 3 shows a switching waveform of 100 KHz in the A part (the AC power supply voltage Vi is near the maximum value) of the timing chart shown in FIG. The timing chart shown in FIG. 3 is the same as the timing chart shown in FIG. 24 because the switching frequency f is 100 KHz. FIG. 4 shows a switching waveform of 20 KHz in the B part (the part where the AC power supply voltage Vi is low) of the timing chart shown in FIG.
[0029]
The power factor correction circuit of the first example of the first embodiment shown in FIG. 1 differs from the conventional power factor correction circuit shown in FIG. 22 only in the configuration of the control circuit 10.
[0030]
The other configuration shown in FIG. 1 is the same as the configuration shown in FIG. 22, and thus the same reference numerals are given to the same parts, and detailed description thereof is omitted.
[0031]
The control circuit 10 includes an error amplifier 111, a multiplier 112, an error amplifier 113, a voltage controlled oscillator (VCO) 115, and a PWM comparator 116. The error amplifier 111, the multiplier 112, the error amplifier 113, and the PWM comparator 116 are the same as those shown in FIG.
[0032]
The VCO 115 (corresponding to the frequency control means of the present invention) is a triangular wave signal (frequency control signal of the present invention) in which the switching frequency f of the main switch Q1 is changed according to the voltage value of the full-wave rectified voltage from the full-wave rectifier circuit B1. And has a voltage frequency conversion characteristic in which the switching frequency f of the main switch Q1 increases as the full-wave rectified voltage from the full-wave rectifier circuit B1 increases.
[0033]
FIG. 5 is a detailed circuit configuration diagram of the VCO provided in the first example of the power factor correction circuit according to the first embodiment. In the VCO 115, a resistor R1 is connected to the positive output terminal P1 of the full-wave rectifier circuit B1, and a resistor R2 is connected in series to the resistor R1. The node of the resistor R1 and the resistor R2 is connected to the cathode of the Zener diode ZD, and the anode of the Zener diode ZD is connected to the control power supply E. _B And the power supply terminal b of the hysteresis comparator 115a. The connection point between the resistor R1 and the resistor R2 is connected to the input terminal a of the hysteresis comparator 115a, and the ground terminal c of the hysteresis comparator 115a is connected to the control power source E. _B And the other end of the resistor R2. The output terminal d of the hysteresis comparator 115 a is connected to one terminal of the PWM comparator 116. As shown in FIG. 7, the hysteresis comparator 115a generates a triangular wave signal having a voltage frequency conversion characteristic CV in which the switching frequency f of the main switch Q1 increases as the voltage Ea applied to the input terminal a increases.
[0034]
In the VCO 115 shown in FIG. 5, when the AC power supply voltage Vi shown in FIG. 2 reaches around the maximum value (A part), the Zener diode ZD breaks down, so that the voltage Ea applied to the input terminal a is the Zener diode ZD. Breakdown voltage V _Z And control power supply voltage E _B And the total voltage (V _Z + E _B ), That is, the upper limit set voltage is set. When the AC power supply voltage Vi reaches a low part (B part), the control power supply E _B Current flows through the Zener diode ZD to the resistor R2, the voltage Ea applied to the input terminal a is the control power supply voltage E _B That is, the lower limit set voltage is set. Further, when the AC power supply voltage Vi is in the range from the vicinity of the maximum value to the low portion, the voltage Ea applied to the input terminal a is the total voltage (V _Z + E _B ) And control power supply voltage E _B And gradually change in the range.
[0035]
For this reason, as shown in FIG. _B The switching frequency f of the main switch Q1 is set to the lower limit frequency f in the following cases ₁₂ (For example, 20 KHz), and the AC power supply voltage Vi is the upper limit setting voltage (V _Z + E _B ) In the above case, the switching frequency f of the main switch Q1 is set to the upper limit frequency f. ₁₁ (For example, 100 KHz), the AC power supply voltage Vi is the lower limit setting voltage E _B To the upper limit setting voltage (V _Z + E _B ), The switching frequency f of the main switch Q1 is set to the lower limit frequency f. ₁₂ To upper limit frequency f ₁₁ Gradually change until.
[0036]
In the PWM comparator 116 (corresponding to the pulse width control means of the present invention), the triangular wave signal from the VCO 115 is input to the − terminal, the feedback signal FB from the error amplifier 113 is input to the + terminal, and as shown in FIG. A pulse signal that is on when the value of the feedback signal FB is equal to or greater than the value of the triangular wave signal and that is off when the value of the feedback signal FB is less than the value of the triangular wave signal is generated, and the pulse signal is applied to the main switch Q1. Thus, the output voltage of the smoothing capacitor C1 is controlled to a predetermined voltage.
[0037]
Further, when the output voltage of the smoothing capacitor C1 reaches the reference voltage E1 and the feedback signal FB decreases, the PWM comparator 116 reduces the pulse-on width at which the value of the feedback signal FB becomes equal to or greater than the value of the triangular wave signal, thereby outputting The voltage is controlled to a predetermined voltage. That is, the pulse width is controlled.
[0038]
Note that the maximum value and the minimum value of the voltage of the triangular wave signal from the VCO 115 do not change depending on the frequency. Therefore, the ON / OFF duty ratio of the pulse signal is determined by the feedback signal FB of the error amplifier 113 regardless of the frequency. Moreover, even if the ON width of the pulse signal is changed by changing the switching frequency f, the ON / OFF duty ratio of the pulse signal does not change.
[0039]
Next, the operation of the first example of the power factor correction circuit according to the first embodiment configured as described above will be described with reference to FIGS. Here, only the operation of the control circuit 10 will be described.
[0040]
First, the error amplifier 111 amplifies an error between the voltage of the smoothing capacitor C1 and the reference voltage E1, generates an error voltage signal, and outputs the error voltage signal to the multiplier 112. The multiplier 112 multiplies the error voltage signal from the error amplifier 111 by the full-wave rectified voltage from the positive output terminal P1 of the full-wave rectifier circuit B1, and outputs the multiplied output voltage to the + terminal of the error amplifier 113.
[0041]
Next, the error amplifier 113 amplifies the error between the voltage generated by the current detection resistor R (corresponding to the current detection resistor of the present invention) and the multiplication output voltage, generates an error voltage signal, and uses the error voltage signal as a feedback signal. It is output to the PWM comparator 116 as FB.
[0042]
On the other hand, the VCO 115 generates a triangular wave signal in which the switching frequency f of the main switch Q1 is changed according to the voltage value of the full-wave rectified voltage from the full-wave rectifier circuit B1.
[0043]
Here, using the timing chart of FIG. 6, the AC power supply voltage Vi is near the maximum value (for example, at time t ₂ ~ T ₃ , Time t ₆ ~ T ₇ ), The Zener diode ZD shown in FIG. 5 breaks down, so that the voltage Ea applied to the input terminal a is the breakdown voltage V of the Zener diode ZD. _Z And control power supply voltage E _B And the total voltage (V _Z + E _B ), That is, the upper limit set voltage is set. For this reason, the AC power supply voltage Vi is set to the upper limit setting voltage (V _Z + E _B ) In the above case, the switching frequency f of the main switch Q1 is set to the upper limit frequency f by the VCO 115. ₁₁ (For example, 100 KHz).
[0044]
Next, a portion where the AC power supply voltage Vi is low (for example, time t ₀ ~ T ₁ , Time t ₄ ~ T ₅ ), The control power supply E shown in FIG. _B Current flows through the Zener diode ZD to the resistor R2, the voltage Ea applied to the input terminal a is the control power supply voltage E _B That is, the lower limit set voltage is set. For this reason, the AC power supply voltage Vi is lower than the lower limit setting voltage E. _B In the following cases, the hysteresis comparator 115a causes the switching frequency f of the main switch Q1 to be set to the lower limit frequency f. ₁₂ (For example, 20 KHz).
[0045]
Furthermore, the range of the AC power supply voltage Vi near the maximum value and the low portion (for example, time t ₁ ~ T ₂ , Time t ₃ ~ T ₄ , Time t ₅ ~ T ₆ ), The voltage Ea applied to the input terminal a is equal to the total voltage (V _Z + E _B ) And control power supply voltage E _B And gradually change in the range. For this reason, the AC power supply voltage Vi is lower than the lower limit setting voltage E. _B To the upper limit setting voltage (V _Z + E _B ), The switching frequency f of the main switch Q1 is the lower limit frequency f. ₁₂ To upper limit frequency f ₁₁ It gradually changes until.
[0046]
Next, the AC power supply voltage Vi is near the maximum value (for example, the time t ₂ ~ T ₃ , Time t ₆ ~ T ₇ ), The PWM comparator 116 determines that the value of the feedback signal FB is the upper limit frequency f as shown in FIG. ₁₁ ON when the value is greater than or equal to the value of the triangular wave signal having the value of the feedback signal FB is the upper limit frequency f ₁₁ The upper limit frequency f that is turned off when the value is less than the value of the triangular wave signal having ₁₁ Is generated, and the pulse signal is applied to the main switch Q1.
[0047]
On the other hand, a portion where the AC power supply voltage Vi is low (for example, time t ₀ ~ T ₁ , Time t ₄ ~ T ₅ ), The PWM comparator 116 indicates that the value of the feedback signal FB is lower than the lower limit frequency f as shown in FIG. ₁₂ ON when the value is greater than or equal to the value of the triangular wave signal having the value of the feedback signal FB is lower limit frequency f ₁₂ The lower limit frequency f that is turned off when the value is less than the value of the triangular wave signal having ₁₂ Is generated, and the pulse signal is applied to the main switch Q1.
[0048]
Further, the range of the AC power supply voltage Vi near the maximum value and the low portion (for example, time t ₁ ~ T ₂ , Time t ₃ ~ T ₄ , Time t ₅ ~ T ₆ ), The PWM comparator 116 sets the lower limit frequency f ₁₂ To upper limit frequency f ₁₁ A pulse signal having a gradually changing frequency in the range up to is generated, and the pulse signal is applied to the main switch Q1.
[0049]
As described above, according to the first embodiment, the switching frequency f of the main switch Q1 is changed in accordance with the AC power supply voltage Vi, and the switching frequency f in the portion where the AC power supply voltage Vi is low is reduced. As shown in FIG. 5, the on-time of the main switch Q1 is also increased, the current is increased, and power can be supplied to the load RL. Further, since the number of times of switching is reduced, the switching loss can be reduced.
[0050]
In particular, as the switching frequency f of the main switch Q1, for example, 100 kHz is set as the upper limit frequency, the frequency that cannot be heard by humans, for example, 20 kHz is set as the lower limit frequency, and the switching frequency f is proportional to the AC power supply voltage Vi. In addition, the frequency becomes lower than the audible frequency, and no unpleasant noise is generated.
[0051]
Further, since the magnetic flux is proportional to the current, the boosting reactor is set even when the maximum frequency of the AC power supply voltage Vi (the current is also maximum) is set to the maximum frequency and the other portions are changed in proportion to the AC power supply voltage Vi. The magnetic flux of L1 does not exceed the maximum value, and the boost reactor L1 is not increased in size, and the switching loss can be reduced.
[0052]
Further, since the switching frequency f of the main switch Q1 is in the range from the lower limit frequency to the upper limit frequency, the generated noise is also dispersed with respect to the frequency, so that the noise can be reduced. Therefore, it is possible to provide a power factor correction circuit that can be reduced in size, efficiency, and noise.
[0053]
(Second embodiment)
FIG. 9 is a timing chart of the AC power supply voltage waveform of the second example of the power factor correction circuit according to the first embodiment and the switching frequency that varies depending on the voltage input to the VCO.
[0054]
In the first embodiment shown in FIG. 6, when the AC power supply voltage Vi reaches a low part, the switching frequency f of the main switch Q1 is set to the lower limit frequency f by the VCO 115. ₁₂ (For example, 20 KHz). In the second embodiment shown in FIG. 9, the lower limit frequency f is used in the case where the AC power supply voltage Vi is low. ₁₂ If less, the operation of the main switch Q1 is stopped by the VCO 115. In this stop portion, since the AC power supply current is small, the distortion of the input current waveform can be suppressed to the minimum.
[0055]
(Third embodiment)
In the third embodiment, the switching frequency of the main switch is set to the lower limit frequency (for example, 20 KHz) when the AC power supply voltage is lower than the set voltage, and the switching frequency of the main switch is set to the upper limit when the AC power supply voltage exceeds the set voltage. The frequency is set (for example, 100 KHz).
[0056]
FIG. 10 is a detailed circuit configuration diagram of the VCO of the third example of the power factor correction circuit according to the first embodiment. In the VCO 115A shown in FIG. 10, a resistor R1 is connected to the positive output terminal P1 of the full-wave rectifier circuit B1, and a resistor R2 is connected in series to the resistor R1. The comparator 115b inputs the voltage at the connection point between the resistors R1 and R2 to the + terminal, inputs the reference voltage Er1 to the-terminal, and the voltage at the connection point between the resistors R1 and R2 is larger than the reference voltage Er1. At this time, the H level is output to the base of the transistor TR1. In this case, the reference voltage Er1 is set to the set voltage.
[0057]
The emitter of the transistor TR1 is grounded, and the collector of the transistor TR1 is connected to the base of the transistor TR2, one end of the resistor R4, and one end of the resistor R5 via the resistor R3. The other end of the resistor R4 is the power source V _B And the other end of the resistor R5 is grounded. The emitter of the transistor TR2 is a power source V through a resistor R6. _B The collector of the transistor TR2 is grounded via a capacitor C.
[0058]
In order to give hysteresis to the comparator 115c, a resistor R9 is connected between the + terminal and the output terminal, and the + terminal is grounded via the resistor R8.
[0059]
The comparator 115c inputs the voltage of the capacitor C to the-terminal. For discharging the capacitor C, a series circuit of a diode D and a resistor R7 is connected from the output terminal to the negative terminal. As shown in FIG. 11, when the AC power supply voltage Vi is equal to or lower than the set voltage, the switching frequency f of the main switch Q1 is set to the lower limit frequency f. ₁₂ When the AC power supply voltage exceeds the set voltage, the switching frequency f of the main switch Q1 is set to the upper limit frequency f. ₁₁ A triangular wave signal set to is generated.
[0060]
Next, the operation of the third example of the power factor correction circuit according to the first embodiment configured as described above will be described with reference to FIGS. Here, only the operation of the VCO 115A will be described.
[0061]
First, the VCO 115A generates a triangular wave signal in which the switching frequency f of the main switch Q1 is changed according to the voltage value of the full-wave rectified voltage from the full-wave rectifier circuit B1.
[0062]
Here, using the timing chart of FIG. 11, when the AC power supply voltage Vi exceeds the set voltage (for example, at time t ₂ ~ T ₃ , Time t ₅ ~ T ₆ ), The transistor TR1 is turned on by the H level from the comparator 115b. For this reason, the power supply V _B Current flows through the resistor R4 and the base of the transistor TR2 to the resistor R3, so that the collector current of the transistor TR2 increases. Then, the capacitor C is charged in a short time by the current flowing through the collector of the transistor TR2. That is, since the voltage Ec of the capacitor C rises and this voltage Ec is input to the comparator 115c, the comparator 115c sets the switching frequency f of the main switch Q1 to the upper limit frequency f. ₁₁ A triangular wave signal set to (for example, 100 KHz) is generated.
[0063]
On the other hand, when the AC power supply voltage Vi is equal to or lower than the set voltage (for example, time t ₀ ~ T ₂ , Time t ₃ ~ T ₅ ) Since the H level is not output from the comparator 115b, the transistor TR1 is turned off. For this reason, since the collector current of the transistor TR2 decreases, the charging time of the capacitor C becomes longer. That is, since the voltage Ec of the capacitor C rises slowly and this voltage Ec is input to the comparator 115c, the comparator 115c sets the switching frequency f of the main switch Q1 to the lower limit frequency f. ₁₂ A triangular wave signal set to (for example, 20 KHz) is generated.
[0064]
Next, when the AC power supply voltage Vi exceeds the set voltage (for example, time t ₂ ~ T ₃ , Time t ₅ ~ T ₆ ), The PWM comparator 116 indicates that the value of the feedback signal FB is the upper limit frequency f. ₁₁ ON when the value is greater than or equal to the value of the triangular wave signal having the value of the feedback signal FB is the upper limit frequency f ₁₁ The upper limit frequency f that is turned off when the value is less than the value of the triangular wave signal having ₁₁ And a pulse signal is applied to the main switch Q1.
[0065]
On the other hand, when the AC power supply voltage Vi is equal to or lower than the set voltage (for example, time t ₀ ~ T ₂ , Time t ₃ ~ T ₅ ), The PWM comparator 116 indicates that the value of the feedback signal FB is lower than the lower limit frequency f. ₁₂ ON when the value is greater than or equal to the value of the triangular wave signal having the value of the feedback signal FB is lower limit frequency f ₁₂ The lower limit frequency f that is turned off when the value is less than the value of the triangular wave signal having ₁₂ And a pulse signal is applied to the main switch Q1.
[0066]
As described above, according to the third embodiment, the switching frequency of the main switch Q1 is set to the lower limit frequency when the AC power supply voltage is equal to or lower than the set voltage, and the switching of the main switch Q1 is performed when the AC power supply voltage exceeds the set voltage. Even if the frequency is set to the upper limit frequency, the same effect as that of the first embodiment can be obtained.
[0067]
(Second Embodiment)
In addition to the configuration of the first embodiment, the power factor correction circuit according to the second embodiment further uses an auxiliary switch and a saturable reactor to enable zero voltage switching of the main switch and the auxiliary switch, The switching loss and switching noise are also reduced, and high efficiency and low noise are achieved. Further, the boosting reactor and the saturable reactor are integrated to reduce the number of parts, thereby reducing the size.
[0068]
FIG. 12 is a circuit configuration diagram of a power factor correction circuit according to the second embodiment. In FIG. 12, the full-wave rectifier circuit B1 is connected to the AC power supply Vac1, rectifies the AC power supply voltage from the AC power supply Vac1, and outputs it to the positive output terminal P1 and the negative output terminal P2.
[0069]
Between the positive-side output terminal P1 and the negative-side output terminal P2 of the full-wave rectifier circuit B1, there is a boost reactor L2, a diode D1, a smoothing capacitor C1, and a current detection resistor R (corresponding to the current detection means of the present invention). A first series circuit is connected.
[0070]
Further, a second series circuit including a saturable reactor SL1 and a switch Q1 (main switch) including a MOSFET is connected between a connection point between the boost reactor L2 and the diode D1 and one end of the current detection resistor R. Yes. A diode D2 and a resonance capacitor C2 are connected in parallel to both ends of the switch Q1.
[0071]
A third series circuit including a switch Q2 (auxiliary switch) made of a MOSFET and a snubber capacitor C3 is connected to both ends of the switch Q1. A diode D3 is connected in parallel to both ends of the switch Q2. A capacitor may be added in parallel with the diode D3.
[0072]
The diode D2 may be a parasitic diode of the switch Q1, and the diode D3 may be a parasitic diode of the switch Q2. The resonance capacitor C2 may be a parasitic capacitance of the switch Q1.
[0073]
The switches Q1 and Q2 both have a period (dead time) in which they are turned off, and are alternately turned on / off by PWM control of the control circuit 10a.
[0074]
The diode D1 and the smoothing capacitor C1 constitute a rectifying / smoothing circuit. A load RL is connected in parallel to the smoothing capacitor C1, and the smoothing capacitor C1 smoothes the rectified voltage of the diode D1 and outputs a DC output to the load RL.
[0075]
The current detection resistor R detects an input current flowing through the full-wave rectifier circuit B1.
[0076]
The control circuit 10a includes an error amplifier 111, a multiplier 112, an error amplifier 113, a VCO 115, a PWM comparator 116, an inverter circuit 117, and a high side driver 118. The error amplifier 111, the multiplier 112, the error amplifier 113, the VCO 115, and the PWM comparator 116 are the same as those shown in FIG.
[0077]
The inverter circuit 117 inverts the output of the PWM comparator 116, and the high side driver 118 converts the output (low side level) of the inverter circuit 117 to a high side level and applies it to the gate of the switch Q2.
[0078]
FIG. 13 is a structural diagram of a saturable reactor provided in the power factor correction circuit according to the second embodiment. A saturable reactor SL1 shown in FIG. 13 has a mouth-shaped core (iron core) 20, and a winding 5b is wound around a B leg 20b of the core 20. One recess 21 is formed in the A leg 20 a of the core 20. Due to the recess 21, the cross-sectional area of a part of the magnetic path of the outer peripheral core becomes narrower than the other part, and only that part is saturated. When this saturated winding 5b is used as the saturable reactor SL1, the core loss can be reduced.
[0079]
The saturable reactor SL1 uses the saturation characteristic of the core 20. Since the AC currents having the same magnitude flow through the saturable reactor SL1, the magnetic flux increases and decreases equally in the first quadrant and the third quadrant around zero on the BH curve shown in FIG.
[0080]
Further, the magnetic flux B is saturated with respect to the constant positive magnetic field H, and the magnetic flux B is saturated with respect to the constant negative magnetic field H. The magnetic field H is generated in proportion to the magnitude of the current i. In the saturable reactor SL1 having the recess 21, the magnetic flux B moves on the BH curve from Ba → Bb → Bc → Bd → Be, and the operating range of the magnetic flux is wide. Ba-Bb and Bd-Be on the BH curve are saturated. By providing the recess 21, the magnetic flux at the time of saturation is reduced, and portions other than the recess 21 are not saturated. Therefore, the increase in the loss is only the concave portion 21, and the entire core loss is reduced.
[0081]
Next, the operation of the power factor correction circuit according to the second embodiment configured as described above will be described with reference to timing charts shown in FIGS. FIG. 15 is a timing chart of the AC power supply voltage waveform and the rectified output current waveform of the power factor correction circuit according to the second embodiment. FIG. 16 is a timing chart of signals in each part of the power factor correction circuit according to the second embodiment. FIG. 17 is a timing chart of signals at various parts when the switch Q2 of the power factor correction circuit according to the second embodiment is turned on. FIG. 18 is a timing chart of signals at various parts when the switch Q1 of the power factor correction circuit according to the second embodiment is turned on.
[0082]
In FIG. 15, the AC power supply voltage Vi and the rectified output current I ₀ Is shown. In FIG. 16, the detail of the A section of FIG. 15 is shown. 16 to 18 show the voltage Q1v across the switch Q1, the current Q1i flowing through the switch Q1, the voltage Q2v across the switch Q2, the current Q2i flowing through the switch Q2, and the current D1i flowing through the diode D1. The Q1 control signal Q1g indicates a signal applied to the gate of the switch Q1, and the Q2 control signal Q2g indicates a signal applied to the gate of the switch Q2.
[0083]
First, time t ₀ When the switch Q1 is turned on, a current flows in the order of Vac1, B1, L2, SL1, Q1, R, B1, Vac1 by the voltage obtained by rectifying the AC power supply voltage Vi.
[0084]
At this time, a voltage is applied to the saturable reactor SL1 having a high impedance, and the saturable reactor SL1 is saturated. Due to this saturation, the impedance of the saturable reactor SL1 becomes substantially zero. Therefore, the voltage of the saturable reactor SL1 disappears and the voltage moves to the boosting reactor L2. This voltage causes time t ₀ To time t ₁ , The current Q1i flowing through the switch Q1 increases linearly. Note that time t ₀ To time t ₁ Then, the current D1i flowing through the diode D1 becomes zero.
[0085]
Further, when the switch Q1 is turned on, a current also flows through the saturable reactor SL1, and energy is stored in the saturable reactor SL1.
[0086]
Next, time t ₁ When the switch Q1 is turned off, a current flows in the order L2->SL1-> C2, the voltage of the resonance capacitor C2 increases, and the voltage Q1v of the switch Q1 increases.
[0087]
Then, when the potential of the resonance capacitor C2 and the potential of the smoothing capacitor C1 become the same potential, a current flows through L2->D1-> C1. That is, the diode D1 becomes conductive and power is supplied to the load RL.
[0088]
In addition, as shown in FIG. ₁₁ , Current flows through SL1 → D3 → C3, and the snubber capacitor C3 is charged. When a current flows through the diode D3, the voltage Q2v of the switch Q2 becomes substantially zero. Then, a time t during a period in which a current flows through the diode D3 ₁₂ Then, the switch Q2 is turned on. Thereby, the switch Q2 can achieve zero voltage switching. Furthermore, time t ₁₄ Until the current flows, SL1 → Q2 → C3.
At this time, the magnetic flux of the saturable reactor SL1 falls from the plus (+) saturated state (Bd−Be) in FIG. 14 toward the minus (−) saturation and becomes the minus saturated state (Ba−Bb). A current (P1 shown in FIG. 16) flows. As shown in FIG. 16, the current value LV2 of the saturation current is substantially equal to the current value LV1 of the current Q1i of the switch Q1.
[0089]
Then, the current Q2i of the switch Q2 decreases and the time t ₁₄ To time t ₁₅ It becomes almost zero until. This time t ₁₄ To time t ₁₅ Up to, the saturable reactor SL1 is not saturated.
[0090]
Time t ₁₅ , The saturable reactor SL1 is saturated, and by the energy stored in the snubber capacitor C3, a current flows in the order of C3->Q2->SL1->D1->C1-> C3 and is returned to the load RL. Therefore, in FIGS. 16 and 18, the current D1i of the diode D1 is larger than the current Q2i of the switch Q2.
[0091]
At this time, the magnetic flux of the saturable reactor SL1 becomes a plus (+) saturation state (Bd-Be) in FIG. 14, and a saturation current (P2 shown in FIG. 16) flows.
[0092]
When the switch Q2 is turned off, the time t when the voltage of the resonance capacitor C2 drops and becomes zero. ₂₁ In FIG. 18, the diode D2 is made conductive. Then, a current flows in D2->SL1->D1->C1-> D2, and is returned to the load RL. Then, the time t during the period when the current flows through the diode D2. ₂₂ When the switch Q1 is turned on, the switch Q1 can achieve zero voltage switching.
[0093]
As described above, according to the power factor correction circuit according to the second embodiment, the pulse signal from the PWM comparator 116 is directly applied to the gate of the switch Q1, and the pulse from the PWM comparator 116 is applied to the gate of the switch Q2. A pulse signal is applied via the inverter circuit 117 and the high side driver 118. That is, the switching frequency of the switches Q1 and Q2 is changed in accordance with the AC power supply voltage, and the switching frequency of the switches Q1 and Q2 at the portion where the AC power supply voltage is low is lowered or the switching operation is stopped. The power loss can be reduced, and the size, efficiency, and noise can be reduced. That is, the same effect as that of the first embodiment can be obtained.
[0094]
In addition, since saturable reactor SL1 is inserted between diode D1 and switch Q1, spike current RC (shown in FIGS. 3 and 24) due to diode recovery does not flow when switch Q1 is turned on. Further, the spike voltage SP (shown in FIGS. 3 and 24) does not occur when the switch Q1 is turned off by the resonance capacitor C2. For this reason, noise is reduced and the noise filter is also downsized, so that the switching power supply can be downsized and highly efficient.
[0095]
In addition, using switch Q2, saturable reactor SL1, resonant capacitor C2 and snubber capacitor C3, zero voltage switching of switch Q1 and switch Q2 is possible, and switching loss and switching noise can be reduced, resulting in high efficiency and low noise. Can be achieved.
[0096]
Further, since the saturable reactor SL1 is used, the current Q2i flowing through the switch Q2 can be reduced as compared with the case where a normal reactor is used.
[0097]
(Modification)
Next, a modification of the power factor correction circuit according to the second embodiment will be described. In this modified example, the boost reactor and the saturable reactor are integrated.
[0098]
FIG. 19 is a structural diagram of a reactor in which a saturable reactor and a boost reactor are integrated. The reactor shown in FIG. 19 has a Japanese character-shaped core 20A, and the core 20A includes an A leg 20a, a B leg 20b, and a central leg 20c. A gap 23 is formed in the center leg 20c, and a step-up reactor L2 including a winding 5a is wound around the center leg 20c.
[0099]
A winding 5b is wound around the A leg 20a, and one recess 21 is formed. Due to the recess 21, the cross-sectional area of a part of the magnetic path of the outer peripheral core becomes narrower than the other part, and only that part is saturated. When this saturated winding 5b is also used as the saturable reactor SL1, the core loss can be reduced.
[0100]
20 is a diagram showing the flow of magnetic flux of the integrated reactor shown in FIG. As shown in FIG. 20, the magnetic flux φ by the winding 5a wound around the central leg 20c. _a Are formed into a counterclockwise closed loop of 20c → 20a → 20c and a clockwise loop of 20c → 20b → 20c. Also, the magnetic flux φ by the winding 5b wound around the A leg 20a _b Is formed in a counterclockwise closed loop of 20a → 20b → 20a.
[0101]
FIG. 21 is a timing chart of the magnetic flux distribution of the integrated reactor shown in FIG. Each time in the timing chart in FIG. 21 corresponds to each time in the timing chart in FIG. As shown in FIG. 21, the magnetic flux of the A leg 20a changes from −φm to + φm. As can be seen from FIG. 21, the magnetic flux passing through the B leg 20b is φ _a −φ _b It becomes.
[0102]
That is, since the winding 5a and the winding 5b are connected so as to cancel the magnetic flux of the B leg 20b, the magnetic flux of the B leg 20b does not increase, and the core can be downsized.
[0103]
【The invention's effect】
As described above, according to the present invention, the switching frequency of the switch is changed in accordance with the AC power supply voltage value, the switching frequency is lowered or the switching operation is stopped at a portion where the AC power supply voltage is low, and the AC power supply voltage is reduced. It is possible to provide a power factor correction circuit capable of reducing the power loss in a low portion and reducing the size, efficiency, and noise.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram showing a first example of a power factor correction circuit according to a first embodiment;
FIG. 2 is a timing chart of an AC power supply voltage waveform and a switching frequency in the first example of the power factor correction circuit according to the first embodiment.
FIG. 3 is a diagram showing a switching waveform of 100 KHz in a part A of the timing chart shown in FIG. 2;
4 is a diagram illustrating a switching waveform of 20 KHz in a portion B of the timing chart illustrated in FIG. 2. FIG.
FIG. 5 is a detailed circuit configuration diagram of a VCO provided in a first example of the power factor correction circuit according to the first embodiment;
FIG. 6 is a timing chart of the AC power supply voltage waveform, the voltage input to the hysteresis comparator of the first example of the power factor correction circuit according to the first embodiment, and the switching frequency that varies depending on the voltage.
FIG. 7 is a diagram illustrating the VCO characteristics of the first example of the power factor correction circuit according to the first embodiment;
FIG. 8 is a diagram illustrating a state in which the pulse frequency of the PWM comparator is changed in accordance with the change in the frequency of the VCO in the first example of the power factor correction circuit according to the first embodiment.
FIG. 9 is a timing chart of the switching frequency that varies depending on the AC power supply voltage waveform of the second example of the power factor correction circuit according to the first embodiment and the voltage input to the hysteresis comparator.
FIG. 10 is a detailed circuit configuration diagram of a VCO of a third example of the power factor correction circuit according to the first embodiment;
FIG. 11 is a timing chart of an AC power supply voltage waveform, a capacitor voltage, and a switching frequency that varies depending on the voltage in the third example of the power factor correction circuit according to the first embodiment;
FIG. 12 is a circuit configuration diagram showing a power factor correction circuit according to a second embodiment.
FIG. 13 is a structural diagram of a saturable reactor provided in a power factor correction circuit according to a second embodiment.
FIG. 14 is a diagram illustrating a BH characteristic of a saturable reactor provided in the power factor correction circuit according to the second embodiment.
FIG. 15 is a timing chart of an AC power supply voltage waveform and a rectified output current waveform of the power factor correction circuit according to the second embodiment.
FIG. 16 is a signal timing chart in each part of the power factor correction circuit according to the second embodiment;
FIG. 17 is a timing chart of signals at various parts when the switch Q2 of the power factor correction circuit according to the second embodiment is turned on.
FIG. 18 is a timing chart of signals in the respective parts when the switch Q1 of the power factor correction circuit according to the second embodiment is turned on.
FIG. 19 is a structural diagram of a reactor in which a saturable reactor and a boost reactor are integrated.
20 is a diagram showing the magnetic flux flow of the integrated reactor shown in FIG.
FIG. 21 is a timing chart of magnetic flux distribution of the integrated reactor shown in FIG.
FIG. 22 is a circuit configuration diagram showing a conventional power factor correction circuit.
FIG. 23 is a timing chart of an AC power supply voltage waveform and a rectified output current waveform of a conventional power factor correction circuit.
24 is a diagram showing a switching waveform at 100 KHz in part A of the timing chart shown in FIG. 23. FIG.
FIG. 25 is a diagram showing a switching waveform of 100 KHz in part B of the timing chart shown in FIG.
[Explanation of symbols]
Vac1 AC power supply
B1 Full-wave rectifier circuit
10, 10a, 100 control circuit
Q1, Q2 switch
RL load
R, R1-R9 resistance
L1, L2 Boost reactor
SL1 Saturable reactor
C1 smoothing capacitor
C2 Resonant capacitor
C3 snubber capacitor
C capacitor
D1-D3, D diode
ZD Zener diode
R Current detection resistor
111 Error amplifier
112 multiplier
113 Error amplifier
115 Voltage controlled oscillator (VCO)
115a Hysteresis comparator
115b, 115c comparator
116 PWM comparator
117 Inverter circuit
118 high side driver

Claims

A power factor correction circuit that inputs the rectified voltage obtained by rectifying the AC power supply voltage of the AC power supply with a rectifier circuit through a boosting reactor and turns it on / off by the main switch to improve the input power factor and convert it to a DC output voltage. Because
Control means for controlling the switching frequency of the main switch according to the AC power supply voltage value of the AC power supply ;
Current detection means for detecting an input current flowing in the rectifier circuit;
A first series circuit connected between one output terminal and the other output terminal of the rectifier circuit, the first series circuit including the step-up reactor, the first rectifier element, a smoothing capacitor, and the current detection unit;
A second series circuit connected between a connection point of the step-up reactor and the first rectifying element and one end of the current detection means, and comprising a saturable reactor and the main switch;
A third series circuit connected in parallel to the main switch and comprising an auxiliary switch and a snubber capacitor;
A second rectifier element and a capacitor connected in parallel to the main switch;
A third rectifying element connected in parallel to the auxiliary switch,
The control means includes inverting means for inverting a pulse signal applied to the main switch and applying an inverted output to the auxiliary switch, and by alternately turning on and off the main switch and the auxiliary switch, A power factor correction circuit, wherein the output voltage of a smoothing capacitor is controlled to a predetermined voltage .

The control means includes
First error voltage generating means for amplifying an error between the output voltage and a reference voltage to generate a first error voltage signal;
Multiplication output voltage generation means for generating a multiplication output voltage by multiplying the first error voltage signal of the first error voltage generation means and the rectification voltage of the rectifier circuit;
A second error voltage generating means for generating a second error voltage signal by amplifying the error between the multiplication output voltage of the voltage and the multiplication output voltage generating means in accordance with the detected input current by said current detecting means,
Frequency control means for generating a frequency control signal in which the switching frequency of the main switch is changed according to the rectified voltage value of the rectifier circuit;
The pulse signal obtained by changing the switching frequency of the main switch in response to the frequency control signal generated by the second control pulse width on the basis of the error voltage signal and said frequency control means of the second error voltage generating means generated, a pulse width control means for controlling the output voltage to a predetermined voltage by applying the pulse signal to the main switch,
The power factor correction circuit according to claim 1, comprising:

The control means sets the switching frequency to a lower limit frequency when the AC power supply voltage is equal to or lower than a lower limit set voltage, sets the switching frequency to an upper limit frequency when the AC power supply voltage is equal to or higher than an upper limit set voltage, 3. The force according to claim 1, wherein the switching frequency is gradually changed from the lower limit frequency to the upper limit frequency when the AC power supply voltage is in a range from the lower limit set voltage to the upper limit set voltage. Rate improvement circuit.

4. The power factor correction circuit according to claim 3, wherein the control means stops the switching operation of the main switch when the AC power supply voltage is less than the lower limit set voltage.