JP4361524B2 - 通信処理回路、通信処理方法 - Google Patents

Description

本発明は、受信したデータを転送する通信装置に適用される通信処理回路、通信処理方法に関する。

近年のインターネットのアクセス回線の広帯域化によって、宅内等に配置されるアクセスルータのパケットの転送速度の向上が要求されている。ＣＰＵ(Central Processing Unit)上で動作するソフトウェアがパケット転送処理を行う場合のパケット転送速度の向上には、ＣＰＵの大幅な性能向上が必要とされる。しかし、大幅な性能向上が行われたＣＰＵは、価格と消費電力の増加を伴うため、低価格かつ低消費電力が求められるアクセスルータには不適である。そこで、これまでに、専用ハードウェアによりパケット転送処理を行うことで、ＣＰＵの大幅な性能向上を必要とせず、パケット転送速度の向上を可能とするパケット転送回路が提案されている（例えば、非特許文献１参照）。

図６に示すパケット転送回路では、ＦＥＦ（Fujitsu/FLS Express Forwarding）エンジンのＩＰ（Internet Protocol）フォワーディング機能により、ＭＡＣ(Media Access Control)アドレスの付替え、ＴＴＬ(Time To Live)の減算、ＩＰヘッダチェックサムの再計算を含むルーティング処理をハードウェアで実行する。さらに、パケット優先制御機能により、ＶｏＩＰ（Voice Over IP）のようなリアルタイム・アプリケーションのパケットを高優先で転送することにより、パケット到達の遅延や転送時間のゆらぎによって通話品質が低下することを抑制する。

パケットデータは、スイッチブロック内のＳＲＡＭ(Static Random Access Memory)に一時的に記憶され、ルックアップブロックからの情報に基づく該当インタフェースから送信される。
富士通株式会社、"ＩＰフォワーディングエンジン ＭＢ８６９７７Ａ ユーザズマニュアル"、[online]、平成１６年６月、［平成１７年８月２４日検索］、インターネット＜URL: http://edevice.fujitsu.com/jp/manual/MANUALp/ja-pdf/AM15-10713-1.pdf＞

ところで、アクセス回線等のネットワーク上で、パケットの優先度に応じて帯域の上限が設定されているような場合には、前記上限帯域を超えないようにアクセス回線側（ＷＡＮ側）に送信するシェーピングの機構と、前記上限帯域を超えたパケットを一時的に蓄積するキューを備える必要が生じる。さらに、複数のアプリケーションやサービスに応じたきめ細かな優先制御を行うためには、パケットを一時的に蓄積する複数個のキューと、各キューからの出力をスケジューリングする機構を備える必要が生じる。

つまり、上記のシェーピングの機構等から構成されるパケット品質制御機構を実現するためには、各キューに蓄積されたパケットに含まれるデータを一時的に記憶する記憶回路が必要となる。しかし、近年のアクセス回線を送受信されるパケット量は非常に多量であるため記憶すべきパケットのデータ量が多く、そのようなデータ量を許容できる記憶回路をパケット転送回路に内蔵し難くなりつつあるという問題がある。

この問題への一般的な対処方法は、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory）等の汎用の外部記憶回路をパケット転送回路に付加する方法があるが、外部記憶回路とパケット転送回路との間は、外部記憶回路のインタフェースとして規定された所定のバスで接続しなければならない。

パケット転送回路に記憶回路を内蔵する場合は、前記記憶回路のインタフェース速度を容易に高速化できるが、外部記憶回路を使用する場合には、上記所定のバスで接続しなければならないという制約から、バス速度を向上させるために、外部記憶回路の個数を増加させるなどの大幅なコスト増加を伴うという問題があった。

本発明は、上記解決するためになされたものであって、パケット転送回路等の通信処理回路にＤＤＲ−ＳＤＲＡＭといった汎用の外部記憶回路を所定のバスで接続し、通信処理回路が外部記憶回路にパケットデータを一時的に記憶する、通信処理回路に関し、通信処理回路が外部記憶回路に対してパケットデータの読み書きを効率的に行うことによって、大幅なコスト増加なく外部記憶回路を使用することが可能な通信処理回路及び通信処理方法を提供することにある。

上記問題を解決するために、本発明は、受信したフレームに基づいて当該フレームの転送先を選択し、選択した転送先を含む情報を出力する転送先選択回路と、受信した前記フレームを一定容量値ごとに領域分割された各領域のうちの１つの領域に割り当てて記憶する外部記憶回路に接続される接続回路と、前記フレームを前記転送先に従って送信する送信回路とを具備した通信処理回路であって、受信したフレームを記憶する書き込みＦＩＦＯ記憶回路と、前記接続回路と前記転送先選択回路に接続され、前記転送先選択回路から前記転送先を含む情報が出力されているか否かを判定し、前記転送先を含む情報が出力されていると判定した場合、前記転送先を含む情報に対応する前記フレームを前記接続回路を介して前記外部記憶回路から読み出し、読み出した前記フレームを前記送信回路に出力して、再度、前記書き込みＦＩＦＯ記憶回路に前記受信したフレームが存在するか否かを判定することなく、前記転送先選択回路から前記転送先を含む情報が出力されているか否かを判定する処理に戻り、転送先を含む情報が出力されていれば前記外部記憶回路からのフレームの読み出しを続け、前記転送先を含む情報が出力されていないと判定した場合、前記書き込みＦＩＦＯ記憶回路に前記受信したフレームが存在するか否かを判定し、前記書き込みＦＩＦＯ記憶回路に前記受信したフレームが存在すると判定した場合、前記書き込みＦＩＦＯ記憶回路から前記フレームを読み出し、読み出した前記フレームを前記接続回路を介して前記外部記憶回路に記録する制御回路と、を備え、前記制御回路による、前記外部記憶回路からのフレームの読み出しは、当該制御回路の読み出し要求に基づいて、前記外部記憶回路が、ワード単位で当該外部記憶回路のクロックに同期して出力を開始し、フレームの情報を１フレーム分全て出力し終えるまで出力を継続することにより行い、前記制御回路による、前記外部記憶回路へのフレームの記録は、当該制御回路が、前記書き込みＦＩＦＯ記憶回路に蓄積されているフレームの情報を、前記外部記憶回路のクロックに同期しつつ、ワード単位で読み出し外部記憶回路に入力することを、フレームの情報を１フレーム分全て終えるまで継続することにより行うことを特徴とする通信処理回路である。

また、本発明は、上記に記載の発明において、前記フレームを一時的に記憶した後、前記送信回路に出力する読み出し記憶回路を更に備え、前記制御回路は、前記外部記憶回路から読み出した前記フレームを前記読み出し記憶回路に記録することを特徴とする。

また、本発明は、上記に記載の発明において、前記送信回路は、送信最大速度が予め定められており、前記転送先選択回路の出力と、前記制御回路の入力に接続され、前記転送先選択回路から前記転送先を含む情報が出力される際に、前記送信回路の前記送信最大速度と出力する前記転送先を含む情報とに基づいて、前記転送先を含む情報に対応するフレームが前記送信回路によって送信される際の速度が前記送信最大速度以下となるように、前記転送先を含む情報の出力する速度を算出し、算出した速度に基づいて前記転送先を含む情報を前記制御回路に出力する速度制限回路を更に具備したことを特徴とする。

また、本発明は、受信したフレームに基づいて当該フレームの転送先を選択し、選択した転送先を含む情報を出力する転送先選択回路と、受信した前記フレームを一定容量値ごとに領域分割された各領域のうちの１つの領域に割り当てて記憶する外部記憶回路に接続される接続回路と、前記フレームを前記転送先に従って送信する送信回路と、受信したフレームを記憶する書き込みＦＩＦＯ記憶回路と、制御回路と、を具備した通信処理回路における通信処理方法であって、前記制御回路が、前記転送先選択回路から前記転送先を含む情報が出力されているか否かを判定し、前記転送先を含む情報が出力されていると判定した場合、前記転送先を含む情報に対応する前記フレームを前記接続回路を介して前記外部記憶回路から読み出し、読み出した前記フレームを前記送信回路に出力して、再度、前記書き込みＦＩＦＯ記憶回路に前記受信したフレームが存在するか否かを判定することなく、前記転送先選択回路から前記転送先を含む情報が出力されているか否かを判定する処理に戻り、転送先を含む情報が出力されていれば前記外部記憶回路からのフレームの読み出しを続け、前記転送先を含む情報が出力されていないと判定した場合、前記書き込みＦＩＦＯ記憶回路に前記受信したフレームが存在するか否かを判定し、前記書き込みＦＩＦＯ記憶回路に前記受信したフレームが存在すると判定した場合、前記書き込みＦＩＦＯ記憶回路から前記フレームを読み出し、読み出した前記フレームを前記接続回路を介して前記外部記憶回路に記録し、前記制御回路による、前記外部記憶回路からのフレームの読み出しは、当該制御回路の読み出し要求に基づいて、前記外部記憶回路が、ワード単位で当該外部記憶回路のクロックに同期して出力を開始し、フレームの情報を１フレーム分全て出力し終えるまで出力を継続することにより行い、前記制御回路による、前記外部記憶回路へのフレームの記録は、当該制御回路が、前記書き込みＦＩＦＯ記憶回路に蓄積されているフレームの情報を、前記外部記憶回路のクロックに同期しつつ、ワード単位で読み出し外部記憶回路に入力することを、フレームの情報を１フレーム分全て終えるまで継続することにより行うことを特徴とする通信処理方法である。

この発明によれば、通信処理回路は、受信したフレームを記憶する外部記憶回路に接続される接続回路と、受信したフレームを記憶する書き込み記憶回路とを備え、転送先選択回路から転送先を含む情報が出力されているか否かを判定し、転送先を含む情報が出力されていると判定した場合、転送先を含む情報に対応するフレームを接続回路を介して外部記憶回路から読み出し、読み出したフレームを送信回路に出力し、転送先を含む情報が出力されていないと判定した場合、書き込み記憶回路に受信したフレームが存在するか否かを判定し、書き込み記憶回路に受信したフレームが存在すると判定した場合、書き込み記憶部からフレームを読み出し、読み出したフレームを接続回路を介して外部記憶回路に記録する構成とした。これにより、送信するフレームの読み出しを、受信したフレームの書き込みよりも優先することができ、フレームの書き込みの有無によって、読み出しによる遅延時間を変動させないようにすることができる。そのため、フレームの送信間隔が、外部記憶回路からのフレームの読み出し遅延によって変動せず、フレームの送信間隔を保ちつつ送信を可能とすることが可能となる。

また、この発明によれば、通信処理回路は、フレームを一時的に記憶した後、前記送信回路に出力する読み出し記憶回路を更に備えており、転送先選択回路から転送先を含む情報が出力されているか否かを判定し、転送先を含む情報が出力されていると判定した場合、転送先を含む情報に対応するフレームを接続回路を介して外部記憶回路から読み出し、読み出した前記フレームを前記読み出し記憶回路に記録し、転送先を含む情報が出力されていないと判定した場合、書き込み記憶回路に受信したフレームが存在するか否かを判定し、書き込み記憶回路に受信したフレームが存在すると判定した場合、書き込み記憶部からフレームを読み出し、読み出したフレームを接続回路を介して外部記憶回路に記録する構成とした。これにより、送信されるフレームは、外部記憶回路から読み出して、読み出し記憶回路に記録させることができるため、送信されるフレームの読み出しのために接続回路が占有される時間を短縮することができ、外部記憶回路へのフレームの書き込みに利用可能な時間を多くすることが可能となる。

また、この発明によれば、通信処理回路における送信回路は、送信最大速度が予め定められており、転送先選択回路から転送先を含む情報が出力される際に、送信回路の送信最大速度と出力する前記転送先を含む情報とに基づいて、転送先を含む情報に対応するフレームが送信回路によって送信される際の速度が送信最大速度以下となるように、転送先を含む情報の出力する速度を算出し、算出した速度に基づいて転送先を含む情報を出力する構成とした。これにより、送信されるフレームの読み出しのために接続回路が占有される時間を短縮して、外部記憶回路へのフレームの書き込みに利用可能な時間を多くすることが可能となる。

以下、本発明の実施形態を図面を参照して説明する。
（第１実施形態）
図１は、本発明の第１実施形態による通信処理回路２を備えた通信装置１及び通信装置１がＬＡＮ（Local Area Network）及びＷＡＮ（Wide Area Network）に接続する構成を示す概略ブロック図である。
通信装置１は、ＧＭＩＩ（Gigabit Medium Independent Interface）やＭＩＩ(Medium Independent Interface)の規格のインタフェースを介してＷＡＮに接続する物理Ｉ／Ｆ（Interface）１００及びＬＡＮに接続する物理Ｉ／Ｆ１１０と接続し、ＬＡＮ側から送信されるパケットをＷＡＮ側へ転送し、また、ＷＡＮ側から送信されるパケットをＬＡＮ側へ転送する。本実施形態の通信装置１では、ＯＳＩの第３層にあたるネットワーク層では、ＩＰｖ４あるいはＩＰｖ６のパケットの送受信を行い、ＯＳＩの第２層にあたるデータリンク層では、イーサネット（登録商標）のフレームの送受信を行う。以下、第２層に係る処理については送受信されるものについてはフレームと記載し、第３層に係る処理について送受信されるデータ、すなわちフレームからＭＡＣヘッダが除かれたものについてはパケットと記載する。

通信装置１は、転送処理の高速化を図るため半導体素子で構成される通信処理回路２と、ＣＰＵ（中央処理部：Central Processing Unit）４と、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate-Synchronous Dynamic Random Access Memory）３とを備えている。

ＤＤＲ−ＳＤＲＡＭ３は、半導体記憶素子であり、一定容量値、例えば２キロバイトごとに領域分割され、フレーム長が長いフレームであっても、短いフレームであっても分割した１つの領域を割り当てて記憶する。なお、分割されたそれぞれの領域は、後述するハンドル管理部１８が付与するハンドル番号に対応付けられる。

ＣＰＵ４は、主に通信処理回路２で転送処理を行うことができないフレームを通信処理回路２から受信し、受信したフレームに対する転送先を検出する等の処理を予め内部で動作するソフトウェアに基づいて行う。ＣＰＵ４が備えるドライバ４ａは、通信処理回路２がＣＰＵ４に入力するパケットのＣＰＵ４の内部のメモリへの書き込み及び読み出しを行い、また、通信処理回路２の各機能部の動作を制御する情報の設定を各機能部に対して行う。

通信処理回路２において、ＷＡＮ用ＭＡＣ(Media Access Control)Ｉ／Ｆ１１は、ＷＡＮに接続される物理Ｉ／Ｆ１００へ接続する接続インタフェースである。ＬＡＮ用ＭＡＣＩ／Ｆ１２は、ＬＡＮに接続される物理Ｉ／Ｆ１１０へ接続する接続インタフェースである。ＷＡＮ用ＭＡＣＩ／Ｆ１１及び、ＬＡＮ用ＭＡＣＩ／Ｆ１２は、上記したＧＩＩ及びＭＩＩに準拠した規格を有し、送受信するイーサネット（登録商標）のフレーム（以下、フレームと記載）に対してＩＥＥＥ８０２．３準拠のＭＡＣ処理を行い、また、物理Ｉ／Ｆ１００あるいは１１０との間で送受信されるフレームに対してＣＲＣ（Cyclic Redundancy Check）処理などを行う。

ＩＰｓｅｃ部は、ＷＡＮ用ＭＡＣＩ／Ｆ１１に接続され、ＲＦＣ(Request for Comments)２４０６準拠のＩＰｓｅｃ処理に基づく暗号化処理をＷＡＮに送信するパケットに対して行い、また、ＷＡＮから受信するパケットに対して復号化処理を行う。ここで、ＲＦＣ２４０６準拠のＩＰｓｅｃ処理とは、ＲＦＣ２４０３／２４０４準拠のＨＭＡＣ−ＭＤ５（Keyed Hashing for Message Authentication Code-Message Digest 5）やＨＭＡＣ−ＳＨＡ−１（HMAC-Secure Hash Algorithm-1）の認証機能や、ＲＦＣ２４１０／２４５１のＮＵＬＬ，ＣＢＣ−ＡＥＳ（Cipher Block Chaining - Advanced Encryption Standard）の暗号機能などによるＩＰｖ４及びＩＰｖ６パケットに対する暗号化及び復号化処理及び、ＩＰｓｅｃ処理のトンネルモードにおけるカプセル化及びデカプセル化の処理のことをいう。

書き込みスケジューラ１４は、ＩＰｓｅｃ部１３と、ＬＡＮ用ＭＡＣＩ／Ｆ１２と、ＣＰＵ４に接続するＣＰＵＩ／Ｆ１５とに接続され、ラウンドロビン方式により、ＩＰｓｅｃ部１３と、ＬＡＮ用ＭＡＣＩ／Ｆ１２と、ＣＰＵＩ／Ｆ１５の順に、これら３つの機能部によって情報が付加されたフレーム（以下、前記３つの機能部によって情報が付加されたフレームをフレーム情報と記載）を出力する。

ＣＰＵＩ／Ｆ１５は、通信処理回路２の各機能部と、書き込みスケジューラ部１４と、メモリコントローラ部１７とＣＰＵ４とに接続され、メモリコントローラ部１７から出力されるフレーム情報をＣＰＵ４に入力する。また、ＣＰＵ４から出力されるフレームを書き込みスケジューラ部１４に入力する。また、ＣＰＵ４が通信処理回路４の各機能部に対して設定を行う際、ＣＰＵＩ／Ｆ１５は、設定情報を該当する機能部に入力する。

ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９は、メモリコントローラ部１７とＤＤＲ−ＳＤＲＡＭ３に接続され、メモリコントローラ部１７とＤＤＲ−ＳＤＲＡＭ３の間でフレームの入出力を行う。

フレーム生成部１６は、予めＣＰＵ４のドライバ４ａから設定される情報に基づいて、メモリコントローラ部１７から出力されるフレーム情報及び後述するＱｏＳ部７０から出力されるジョブ情報に基づいてフレームに送信先の論理インタフェースに応じたＶＬＡＮ（Virtual LAN）タグやＰＰＰｏＥ（Point to Point Protocol over Ethernet：Ethernetは登録商標）ヘッダの挿入を行い、当該挿入を行ったフレームを出力する。また、フレーム生成部１６は、宛先ＭＡＣアドレスの付け替え、ＮＡＴ(Network Address Translation)／ＮＡＰＴ（Network Address Port Translation）のためのＩＰアドレス及びポート番号の付け替えを行う。また、フレーム生成部１６は、ＩＰｓｅｃ部１３に出力するフレーム対してＩＰｓｅｃＳＡ（Security Association）の情報の付加を行う。また、フレーム生成部１６は、ＤＳＣＰ（DiffServ Code Point）のＩＰパケットのヘッダへの付加、ＶＬＡＮ ｐｒｉｏｒｉｔｙのフレームのヘッダへの付加を行う。ＤＳＣＰやＶＬＡＮ ｐｒｉｏｒｉｔｙは、優先制御の際に参照される品質クラス情報となる。ここで、品質クラス情報とは、転送されるフレームに含まれる情報の種別を分類する分類情報であり、分類情報によって示される情報の種別が例えば音声の場合には、当該分類種別を有するフレームには遅延が少ない高い品質の通信処理が適用されることになる。

ハンドル管理部１８は、ＱｏＳ（Quality of Service）部７０と、メモリコントローラ部１７とに接続され、ＤＤＲ−ＳＤＲＡＭ３の分割された領域のそれぞれに対応するハンドル番号に基づいてＤＤＲ−ＳＤＲＡＭ３の分割された領域の空塞管理を行う。ここで、空塞管理とは、メモリコントローラ部１７へは空きハンドル番号を出力して使用中のハンドル番号として管理し、ＱｏＳ部７０から入力されるフレーム破棄により返却対象となるハンドル番号や、送信により返却対象となるハンドル番号については領域が空きとなるため、空きのハンドル番号として管理することである。また、ハンドル管理部１８は、マルチキャストフレームの場合には、マルチキャストの回数分送信が終了するまで、フレームを削除できないため、ＱｏＳ部７０が、メモリコントローラ部１７にジョブ情報を出力した情報を図１に示すＱｏＳ部７０からメモリコントローラ部１７へ直接接続する接続線から分岐する線により参照して、送信開始時に定められるマルチキャストの回数を管理する。

メモリコントローラ部１７は、制御部１７−１と、ＦＩＦＯ（First In First Out）方式のバッファである読み出しＦＩＦＯ部１７−２と、書き込みＦＩＦＯ部１７−３とを備えている。

メモリコントローラ部１７において、書き込みＦＩＦＯ部１７−３は、書き込みスケジューラ部１４に接続され、書き込みスケジューラ部１４から入力されるフレーム情報を一時記憶し、入力された順に制御部１７−１に出力する。読み出しＦＩＦＯ部１７−２は、制御部１７−１から入力されるフレーム情報を一時記憶し、入力された順にフレーム生成部１６あるいはＣＰＵＩ／Ｆ１５に出力する。

制御部１７−１は、書き込みスケジューラ部１４と、ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９と、パーサ部３０と、ハンドル管理部１８と、ＱｏＳ部７０と、書き込みＦＩＦＯ部１７−３と、読み出しＦＩＦＯ部１７−２とに接続されている。また、制御部１７−１は、読み出しＦＩＦＯ部１７−２及び書き込みＦＩＦＯ部１７−３におけるフレーム情報の入出力を制御する。

また、制御部１７−１は、書き込みスケジューラ部１４から入力されるフレーム情報とハンドル管理部１８から付与されたハンドル番号とを対応付けてパーサ部３０に出力する。また、制御部１７−１は、書き込みスケジューラ部１４から入力され、書き込みＦＩＦＯ部１７−３に記憶されているフレーム情報に対し、ハンドル管理部１８から付与された空きハンドルのハンドル番号に対応するＤＤＲ−ＳＤＲＡＭ３の分割された領域に、ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９を介してＤＤＲ−ＳＤＲＡＭ３に書き込む。ここで、ハンドル番号とＤＤＲ−ＳＤＲＡＭ３の分割された領域との対応関係情報は、予め制御部１７−１の内部に記憶されている。

また、制御部１７−１は、後述するＱｏＳ部７０から出力されるジョブ情報に含まれるハンドル番号に対応するＤＤＲ−ＳＤＲＡＭ３の領域からＤＤＲ−ＳＤＲＡＭ１９を介してフレーム情報を読み出し、読み出したフレーム情報に対してジョブ情報に基づく情報を付加し、読み出しＦＩＦＯ部１７−２に記録する。

パーサ部３０は、メモリコントローラ部１７により入力されるハンドル番号が付加されたフレーム情報に対して解析を行い、フレーム情報から転送処理に係る情報であるヘッダ情報などを抽出し、解析結果情報としてメモリコントローラ部１７が付加したハンドル番号等の付加情報とともに出力する。

検索部４０は、パーサ部３０から入力される解析結果情報に基づいて、予めＣＰＵ４により検索部４０の内部に設定される検索条件情報を参照し、検索条件情報に基づいて、当該フレームに対して行う処理を示した処理情報を検出し、検出した処理情報と、パーサ部３０から入力される解析結果情報の一部の情報、例えばフレーム長等ととともにＣＰＵ転送判定部６１に出力する。ここで、検索部４０により行われる検索処理としては、ＮＡＴ／ＮＡＰＴ検索処理、経路検索処理、フィルタ・分類検索処理があり、これらの検索により検出される処理情報としては、ＮＡＴ／ＮＡＰＴによりヘッダを書き換える処理を示す情報や、送信先論理インタフェースなどを示す情報や、フレームを破棄、通過、ＣＰＵ４へ転送する等の処理を示す情報や、検索部４０以降のキュー選択部６２等で処理が行われる際に参照される品質クラス情報などの所定の処理を行うために必要な情報がある。また、検索条件情報としては、ＭＡＣアドレス、ＩＰアドレス、ポート番号などが組み合わされた情報が設定される。

ＣＰＵ転送判定部６１は、検索部４０においてＣＰＵ４へ転送する要因があるとして検出されたフレームに対して、ＣＰＵ転送要因を示す情報、すなわち後述するＣＰＵ転送要因フラグを付与し、ＣＰＵ４へ転送するか、あるいは破棄するかを判定し、判定した判定結果情報を、検索部４０から出力される情報とともに出力する。

キュー選択部６２は、ＣＰＵ転送判定部６１から入力される情報に含まれる品質クラス情報や送信先の論理Ｉ／Ｆの情報に基づいてＱｏＳ部７０がキューを選択する際に参照するキュー番号を検出し、ＣＰＵ転送判定部６１から出力される情報と、検出したキュー番号とを出力する。

ＱｏＳ部７０は、キュー選択部６２から出力される情報に基づいてジョブ情報を生成し、同じくキュー選択部６２から出力されるキュー番号に基づいて、生成したジョブ情報を該当するキューに記録する。また、ＱｏＳ部７０は、優先制御を行いつつキューに記録されているジョブ情報を読み出し、メモリコントローラ部１７へ出力する。また、メモリコントローラ部１７へ出力する際に、ハンドル番号を返却するためハンドル管理１８へ出力する。ここで、ジョブ情報とは、ＷＡＮ用ＭＡＣＩ／Ｆ１１やＬＡＮ用ＭＡＣＩ／Ｆ１２から送信されるフレームに対しては、受信フレーム長、送信フレーム長、送信論理Ｉ／Ｆ、宛先ＭＡＣアドレス、ＮＡＴ／ＮＡＰＴ指定、ＤＳＣＰやＶＬＡＮ ｐｒｉｏｒｉｔｙ等の情報に対応する品質クラス、ハンドル番号等の情報から構成されている。また、ＣＰＵ４に転送されるフレームに対しては、ジョブ情報は、受信フレーム長、送信フレーム長、受信論理Ｉ／Ｆ、ＣＰＵ転送理由、品質クラス、ハンドル番号等の情報から構成される。

なお、ＣＰＵ転送判定部６１において特定の要因を有し、破棄すると判定されたフレームついてはＣＰＵ転送判定部６１あるいはＱｏＳ部７０のいずれかにより破棄されることとなる。

ここで、上記のメモリコントローラ部１７に係るフレーム情報の処理動作の概要を説明する。まず、書き込みスケジューラ部１４から入力された受信フレームのフレーム情報は、制御部１７−１が書き込みＦＩＦＯ部１７−３に記録し、書き込みＦＩＦＯ部１７−３に一時蓄積された後、書き込みＦＩＦＯ部１７−３から出力される。そして、制御部１７−１は、書き込みＦＩＦＯ部１７−３から出力されるフレーム情報を、ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９を介して、外部記憶回路であるＤＤＲ−ＳＤＲＡＭ３に書き込む。そして、制御部１７−１は、当該書き込みの完了の通知と、当該フレーム情報のＤＤＲ−ＳＤＲＡＭ３で記憶されている位置を示すハンドル番号とフレーム情報とを対応付けてパーサ部３０に入力する。

次に、パーサ部３０に入力されるフレーム情報は、当該書き込みの完了の通知を受けたパーサ部３０から、検索部４０、ＣＰＵ転送判定部６１、キュー選択部６２、フレーム品質制御機構を備えたＱｏＳ部７０を介してそれぞれの機能部による処理が実行され、ＱｏＳ部７０により生成されるジョブ情報として、メモリコントローラ部１７の制御部１７−１に戻される。当該ジョブ情報には、ＤＤＲ−ＳＤＲＡＭ３にフレーム情報が記憶されている位置を示すハンドル番号を含まれている。制御部１７−１は、ジョブ情報に含まれるハンドル番号に基づいて、送信フレームのフレーム情報を、ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９を介して、ＤＤＲ−ＳＤＲＡＭ３から読み出す。制御部１７−１は、読み出したフレーム情報を、読み出しＦＩＦＯ部１７−２に記録し、読み出しＦＩＦＯ部１７−２に一時蓄積された後、読み出しＦＩＦＯ部１７−２から出力され、フレーム生成部１６に入力される。

図２は、上述したメモリコントローラ部１７の動作を示すフローチャートである。
動作開始後に、メモリコントローラ部１７の制御部１７−１は、ＱｏＳ部７０が行うメモリコントローラ部１７への送信フレームに対応するジョブ情報の入力の有無に基づいて、読み出し要求の有無を判定する（ステップＳａ１)。ジョブ情報の入力有りの場合は、制御部１７−１は、「読み出し要求有り」と判定し、前記以外の場合は、「読み出し要求無し」と判定する。制御部１７−１は、「読み出し要求有り」と判定したとき、当該ジョブ情報に含まれるハンドル番号に基づいてＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９を介してＤＤＲ−ＳＤＲＡＭ３からフレーム情報を読み出す、読み出し処理を実行する（ステップＳａ２）。制御部１７−１は、読み出したフレーム情報を読み出しＦＩＦＯ部１７−２に記録し、読み出しＦＩＦＯ部１７−２に一時蓄積された後、読み出しＦＩＦＯ部１７−２から出力されて、フレーム生成部１６、あるいはＣＰＵＩ／Ｆ１５に入力される。

制御部１７−１は、「読み出し要求無し」と判定したときは、次に、書き込み要求の有無を判定する（ステップＳａ３)。制御部１７−１による、書き込み要求の有無の判定は、以下のようにして行われる。すなわち、書き込みＦＩＦＯ部１７−３に書き込みスケジューラ部１４から受信フレームのフレーム情報が入力され、当該書き込みＦＩＦＯ部１７−３に１個以上のフレーム情報の蓄積が完了したとき、制御部１７−１は、「書き込み要求有り」と判定し、前記以外の場合は、「書き込み要求無し」と判定する。「書き込み要求有り」と判定したとき、制御部１７−１は、書き込みＦＩＦＯ部１７−３に蓄積されたフレーム情報を、ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９を介してＤＤＲ−ＳＤＲＡＭ３に書き込む、書き込み処理を実行する（ステップＳａ４)。ここで、ＤＤＲ−ＳＤＲＡＭ３における書き込み位置（ＤＤＲ−ＳＲＤＡＭ３における分割された領域のアドレス）は、ハンドル管理部１８から入力された空きハンドル番号に基づいて内部に記憶している対応関係情報から制御部１７−１が求めることになる。

制御部１７−１は、書き込み要求なしと判定したとき、あるいはステップＳａ２を終了したとき、あるいは、ステップＳａ４を終了したとき、再度、ステップＳａ１に戻る。このように、第１実施形態の通信処理回路２内の制御部１７−１は、ＤＤＲ−ＳＤＲＡＭ３からのフレーム情報の読み出しを、ＤＤＲ−ＳＤＲＡＭ３へのフレーム情報の書き込みよりも、優先して実行する。

図３は、上述のメモリコントローラ部１７の書き込み処理の動作を示すフローチャートである。
動作開始後に、メモリコントローラ部１７の制御部１７−１は、ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９に、ＤＤＲ−ＳＤＲＡＭ３への書き込み要求を入力する（ステップＳｂ１)。書き込み要求を入力する際、制御部１７−１は、ハンドル管理部１８から入力された空きハンドル番号に基づいて内部に記憶している対応関係情報から求めたＤＤＲ−ＳＤＲＡＭ３の書き込み開始アドレスを、ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９に入力する。

ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９は、当該ＤＤＲ−ＳＤＲＡＭ３への書き込み要求の入力を受けて、フレーム情報をＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９からＤＤＲ−ＳＤＲＡＭ３にバースト出力するためのコマンドをＤＤＲ−ＳＤＲＡＭ３に入力し、書き込み要求が入力されてから所定のタイミングで、制御部１７−１に、書き込み準備完了を示す書き込み要求への応答を返す。制御部１７−１は、当該書き込み要求への応答の有無を判定し（ステップＳｂ２)、書き込み要求への応答が有った場合、書き込みＦＩＦＯ部１７−３に蓄積されているフレーム情報を、ＤＤＲ−ＳＤＲＡＭ３のクロックに同期しつつ、ワード単位で読み出し、ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９に入力する（ステップＳｂ３）。制御部１７−１は、フレーム情報を１フレーム分すべて出力し終えるまでステップＳｂ３を継続し、フレーム情報を１フレーム分すべて出力し終えたときに処理を終了する（ステップＳｂ４)。

図４は、上述のメモリコントローラ部１７の読み出し処理の動作を示すフローチャートである。
動作開始後に、制御部１７−１は、ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９に、ＤＤＲ−ＳＤＲＡＭ３への読み出し要求を入力する（ステップＳｃ１)。読み出し要求を入力する際、制御部１７−１は、ＱｏＳ部７０から入力されたジョブ情報に含まれるハンドル番号に基づいて内部に記憶している対応関係情報から求めたＤＤＲ−ＳＤＲＡＭ３の読み出し開始アドレスを、ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９に入力する。ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９は、制御部１７−１からの読み出し要求を受けて、フレーム情報をＤＤＲ−ＳＤＲＡＭ３からＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９にバースト入力するためのコマンドをＤＤＲ−ＳＤＲＡＭ３に入力する。ＤＤＲ−ＳＤＲＡＭ３は、読み出し要求から所定のタイミングで、ワード単位で、ＤＤＲ−ＳＤＲＡＭ３のクロックに同期して出力を開始し、フレーム情報を１フレーム分すべて出力し終えるまで出力を継続する（ステップＳｃ２）。制御部１７−１は、ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９からのフレーム情報の入力を待機し、前記入力開始後、入力されるフレーム情報を読み出しＦＩＦＯ部１７−２に蓄積する（ステップＳｃ３)。制御部１７−１は、フレーム情報を１フレーム分すべて蓄積し終えるまで、ステップＳｂ３を継続し、フレーム情報を１フレーム分すべて蓄積し終えたときに、処理を終了する（ステップＳｃ４）。

上記第１実施形態の構成により、メモリコントローラ部１７がＤＤＲ−ＳＤＲＡＭ３からのフレーム情報読み出しをＤＤＲ−ＳＤＲＡＭ３へのフレーム情報の書き込みよりも優先するため、フレーム情報のＤＤＲ−ＳＤＲＡＭ３からの読み出し要求から読み出し実行までの遅延は、ＤＤＲ−ＳＤＲＡＭ３へのフレーム情報の書き込みの有無によって変動しない。これにより、フレーム品質制御機構により制御された各フレームの送信間隔が、フレーム情報のＤＤＲ−ＳＤＲＡＭ３からの読み出し遅延によって変動せず、フレーム品質制御機構により制御された各フレームの送信間隔を保ちつつ送信を可能とすることが可能となる。

（第２実施形態)
次に、図５を参照して、本発明の第２実施形態について説明する。第２実施形態では、ＱｏＳ部７０ａが第１実施形態と異なり、それ以外の構成は同じ構成であるため、当該ＱｏＳ部７０ａについて以下に説明する。

図５は、ＱｏＳ部７０ａのブロック構成を示した図である。
ＱｏＳ部７０ａは、ジョブ情報分配部７５、ＷＡＮ転送用のキュー７１−１〜７１−ａと、ＬＡＮ転送用のキュー７１−（ａ＋１）〜キュー７１−ｂと、ＣＰＵ転送用のキュー７１−（ｂ＋１）〜キュー７１−ｃと、ＷＡＮ転送用のキュー出力部７５と、ＬＡＮ転送用のキュー出力部７６と、ＣＰＵ転送用のキュー出力部７７と、フレーム情報読出しスケジューラ部８０とを備えている。フレーム情報読み出しスケジューラ部８０は、ＷＡＮ転送用のラインレートシェーパ８１と、ＬＡＮ転送用のラインレートシェーパ８２と、ＣＰＵ転送用のＣＰＵＩ／Ｆシェーパ８３と、ラインスケジューラ８４とを備えている。

ジョブ情報分配部７５は、キュー選択部６２からの情報に基づき、各キュー７１−１〜７１−ｃに入力するジョブ情報を生成する。ジョブ情報には、ジョブ情報と対応付けられたフレームのフレーム情報がＤＤＲ−ＳＤＲＡＭ３に記憶されている位置を示すハンドル番号が含まれる。また、キュー選択部６２からの情報に基づき、ジョブ情報を入力するキュー７１−１〜７１−ｃを選択し、ジョブ情報を選択したキュー７１−１〜７１−ｃに入力する。ただし、選択したキュー７１−１〜７１−ｃがあふれるために入力できなかったジョブ情報、及びキュー選択部６２以前に廃棄と判定されたジョブ情報については、当該ジョブ情報が含むハンドル番号をハンドル管理部に返却する（図５における廃棄フレーム情報のハンドル番号返却）。

各キュー７１−１〜７１−ｃは、ジョブ情報を一時的に蓄積するＦＩＦＯ方式のバッファである。ＷＡＮ転送用のＷＡＮ転送用のキュー７１−１〜７１−ａには、ＷＡＮ用ＭＡＣＩ／Ｆ１１から送信されるフレームに対応するジョブ情報のみが入力され、ＬＡＮ転送用のキュー７１−（ａ＋１）〜キュー７１−ｂには、ＬＡＮ用ＭＡＣＩ／Ｆ１２から送信されるフレームに対応するジョブ情報のみが入力され、ＣＰＵ転送用のキュー７１−（ｂ＋１）〜キュー７１−ｃには、ＣＰＵＩ／Ｆ１５を介してＣＰＵ４に転送されるフレームのジョブ情報のみが入力される。

各キュー出力部７５、７６、７７は、ＷＡＮ転送用のキュー７１−１〜７１−ａ、ＬＡＮ転送用のキュー７１−（ａ＋１）〜キュー７１−ｂ、ＣＰＵ転送用のキュー７１−（ｂ＋１）〜キュー７１−ｃのそれぞれから、予め内部に記憶している所定のキュー読み出し規則に基づいて、ジョブ情報を読み出して出力する。ここで、所定のキュー読み出し規則とは、各キュー７１−１〜７１−ｃからの読み出し順序や読み出しタイミングを定める規則であり、ＰＱ（Priority Queueing）によって優先制御される際の優先度、あるいはＷＦＱ(Weighted Fair Queueing)によって優先制御される際の重み付け値、及び、各キュー７１−１〜７１−ｃや、ＰＱ及びＷＦＱから過去に読み出したフレーム情報のデータ量に基づいて定められる規則である。

ラインレートシェーパ８１は、当該ラインレートシェーパ８１を通過するジョブ情報に対応するフレームがＷＡＮ用ＭＡＣＩ／Ｆ１１から送信されるとき、送信速度がＷＡＮ用ＭＡＣＩ／Ｆ１１の最大送信速度以下となるように、ジョブ情報の通過タイミングを制御する。同様に、ラインレートシェーパ８２は、当該ラインレートシェーパ８２を通過するジョブ情報に対応するフレームがＬＡＮ用ＭＡＣＩ／Ｆ１２から送信されるとき、送信速度がＬＡＮ用ＭＡＣＩ／Ｆ１２の最大送信速度以下となるように、ジョブ情報の通過タイミングを制御する。

各ラインレートシェーパ８１、８２によって、送信インタフェース毎にフレーム情報読み出しの速度が送信インタフェース、すなわちＷＡＮ用ＭＡＣＩ／Ｆ１１及びＬＡＮ用ＭＡＣＩ／Ｆ１２の速度以下に制限される。

ＣＰＵＩ／Ｆシェーパ８３は、当該ＣＰＵＩ／Ｆシェーパ８３を通過するジョブ情報に対応するフレームがＣＰＵＩ／Ｆ１５を介してＣＰＵ４に転送されるとき、転送速度がＣＰＵＩ／Ｆ１５の最大転送速度以下、あるいは、ＣＰＵ４によって処理可能な最大転送速度となるように、ジョブ情報の通過タイミングを制御する。

ここで、ラインレートシェーパ８１、８２及びＣＰＵＩ／Ｆシェーパ８３による、ジョブ情報の通過タイミングの制御は、トークンバケット、あるいはリーキーバケット等の方式により行われる。例えば、ラインレートシェーパ８１にトークンバケット方式を適用する場合、ＷＡＮ用ＭＡＣＩ／Ｆ１１の最大送信速度と、送出の対象となるジョブ情報のフレーム長が設定値として入力され、これらの設定値に基づいてジョブ情報の通過タイミングが算出される。そして、算出された通過タイミングに基づいて、一定量のトークンを単位時間に一定数ずつバケットに入れていき、バケットに溜まったトークンの容量が送出されるジョブ情報の容量に一致した場合に、ジョブ情報が送出される。この制御により、ジョブ情報に対応するフレームがＷＡＮ用ＭＡＣＩ／Ｆ１１から送信されるとき、送信速度がＷＡＮ用ＭＡＣＩ／Ｆ１１の最大送信速度以下となるように制御することが可能となる。

なお、各ラインレートシェーパ８１、８２及びＣＰＵＩ／Ｆシェーパ８３と対応付けられた送信インタフェース、すなわちＷＡＮ用ＭＡＣＩ／Ｆ１１及びＬＡＮ用ＭＡＣＩ／Ｆ１２及びＣＰＵＩ／Ｆ１５の速度として複数の速度を選択可能な場合は、複数の速度のうち最大の速度以下となるように、ラインレートシェーパ８１、８２、ＣＰＵＩ／Ｆシェーパ８３がジョブ情報の通過タイミングを制御するようにしてもよい。

ラインスケジューラ８４は、各ラインレートシェーパ８１、８２とＣＰＵＩ／Ｆシェーパ８３からの各ジョブ情報のフロー、すなわち送信インタフェース（ＷＡＮ用ＭＡＣＩ／Ｆ１１及びＬＡＮ用ＭＡＣＩ／Ｆ１２及びＣＰＵＩ／Ｆ１５）毎のフローを合流して出力し、出力したジョブをメモリコントローラ部１７に入力する。ラインレートシェーパ８１、８２やＣＰＵＩ／Ｆシェーパ８３によって、各フローの送信速度、すなわち各フローに属するジョブ情報に対応するフレームの送信速度が制限されているため、ラインスケジューラ８４が出力するフローの送信速度もまた、制限されることになる。

上記の第２実施形態の構成により、フレーム情報読出しスケジューラ部８０が通信処理回路２の送信インタフェース（ＷＡＮ用ＭＡＣＩ／Ｆ１１及びＬＡＮ用ＭＡＣＩ／Ｆ１２及びＣＰＵＩ／Ｆ１５）毎にフレーム情報読み出しの速度を送信インタフェースの速度以下に制限するため、フレーム情報読み出しのために外部記憶回路インタフェースが占有される時間を制限し、フレーム情報書き込みに必要な時間を確保することを可能とする。

なお、本発明に記載の転送先とは、ＷＡＮ用ＭＡＣＩ／Ｆ１１の送信論理Ｉ／Ｆや、ＬＡＮ用ＭＡＣＩ／Ｆ１２の送信論理Ｉ／Ｆや、ＣＰＵ転送要因によって示されるＣＰＵＩ／Ｆ１５等を示している。また、本発明に記載の転送先選択回路とは、パーサ部３０、検索部４０、ＣＰＵ転送判定部６１、キュー選択部６２、ＱｏＳ部７０、ハンドル管理部１８によって構成される回路に対応する。また、本発明に記載の外部記憶回路とは、ＤＤＲ−ＳＤＲＡＭ３に対応し、接続回路は、ＤＤＲ−ＳＤＲＡＭＩ／Ｆ１９に対応する。

また、本発明に記載の送信回路とは、ＷＡＮ用ＭＡＣＩ／Ｆ１１、ＩＰｓｅｃ部１３、ＬＡＮ用ＭＡＣＩ／Ｆ１２、フレーム生成部１６、ＣＰＵＩ／Ｆ１５によって構成される回路に対応する。また、本発明に記載の書き込み記憶回路は、書き込みＦＩＦＯ部１７−３に対応し、読み出し記憶回路は、読み出しＦＩＦＯ部１７−２に対応し、制御回路は、制御部１７−１に対応する。また、本発明に記載の速度制限回路とは、ラインレートシェーパ８１、８２及びＣＰＵＩ／Ｆシェーパ８３に対応する。

本発明の第１実施形態に係る通信装置及び通信処理回路を示すブロック図である。 第１実施形態に係るメモリコントローラ部の動作を示すフローチャートである。 第１実施形態に係るメモリコントローラ部の書き込み処理の動作を示すフローチャートである。 第１実施形態に係るメモリコントローラ部の読み出し処理の動作を示すフローチャートである。 本発明の第２実施形態に係るＱｏＳ部を示すブロック図である。 従来技術におけるパケット転送回路のブロック図である。

符号の説明

１ 通信装置
２ 通信処理回路
３ ＤＤＲ−ＳＤＲＡＭ
４ ＣＰＵ
１１ ＷＡＮ用ＭＡＣＩ／Ｆ
１２ ＬＡＮ用ＭＡＣＩ／Ｆ
１３ ＩＰｓｅｃ部
１４ 書き込みスケジューラ部
１５ ＣＰＵＩ／Ｆ
１６ フレーム生成部
１７ メモリコントローラ部
１７−１ 制御部
１７−２ 読み出しＦＩＦＯ部
１７−３ 書き込みＦＩＦＯ部
１８ ハンドル管理部
１９ ＤＤＲ−ＳＤＲＡＭＩ／Ｆ
３０ パーサ部
４０ 検索部
６１ ＣＰＵ判定部
６２ キュー選択部
７０ ＱｏＳ部

Claims (4)

1. 受信したフレームに基づいて当該フレームの転送先を選択し、選択した転送先を含む情報を出力する転送先選択回路と、受信した前記フレームを一定容量値ごとに領域分割された各領域のうちの１つの領域に割り当てて記憶する外部記憶回路に接続される接続回路と、前記フレームを前記転送先に従って送信する送信回路とを具備した通信処理回路であって、
   受信したフレームを記憶する書き込みＦＩＦＯ記憶回路と、
   前記接続回路と前記転送先選択回路に接続され、前記転送先選択回路から前記転送先を含む情報が出力されているか否かを判定し、前記転送先を含む情報が出力されていると判定した場合、前記転送先を含む情報に対応する前記フレームを前記接続回路を介して前記外部記憶回路から読み出し、読み出した前記フレームを前記送信回路に出力して、再度、前記書き込みＦＩＦＯ記憶回路に前記受信したフレームが存在するか否かを判定することなく、前記転送先選択回路から前記転送先を含む情報が出力されているか否かを判定する処理に戻り、転送先を含む情報が出力されていれば前記外部記憶回路からのフレームの読み出しを続け、前記転送先を含む情報が出力されていないと判定した場合、前記書き込みＦＩＦＯ記憶回路に前記受信したフレームが存在するか否かを判定し、前記書き込みＦＩＦＯ記憶回路に前記受信したフレームが存在すると判定した場合、前記書き込みＦＩＦＯ記憶回路から前記フレームを読み出し、読み出した前記フレームを前記接続回路を介して前記外部記憶回路に記録する制御回路と、を備え、
   前記制御回路による、前記外部記憶回路からのフレームの読み出しは、当該制御回路の読み出し要求に基づいて、前記外部記憶回路が、ワード単位で当該外部記憶回路のクロックに同期して出力を開始し、フレームの情報を１フレーム分全て出力し終えるまで出力を継続することにより行い、
   前記制御回路による、前記外部記憶回路へのフレームの記録は、当該制御回路が、前記書き込みＦＩＦＯ記憶回路に蓄積されているフレームの情報を、前記外部記憶回路のクロックに同期しつつ、ワード単位で読み出し外部記憶回路に入力することを、フレームの情報を１フレーム分全て終えるまで継続することにより行う
   ことを特徴とする通信処理回路。
2. 前記フレームを一時的に記憶した後、前記送信回路に出力する読み出し記憶回路を更に備え、
   前記制御回路は、
   前記外部記憶回路から読み出した前記フレームを前記読み出し記憶回路に記録する
   ことを特徴とする請求項１に記載の通信処理回路。
3. 前記送信回路は、
   送信最大速度が予め定められており、
   前記転送先選択回路の出力と、前記制御回路の入力に接続され、前記転送先選択回路から前記転送先を含む情報が出力される際に、前記送信回路の前記送信最大速度と出力する前記転送先を含む情報とに基づいて、前記転送先を含む情報に対応するフレームが前記送信回路によって送信される際の速度が前記送信最大速度以下となるように、前記転送先を含む情報の出力する速度を算出し、算出した速度に基づいて前記転送先を含む情報を前記制御回路に出力する速度制限回路
   を更に具備したことを特徴とする請求項１または２に記載の通信処理回路。
4. 受信したフレームに基づいて当該フレームの転送先を選択し、選択した転送先を含む情報を出力する転送先選択回路と、受信した前記フレームを一定容量値ごとに領域分割された各領域のうちの１つの領域に割り当てて記憶する外部記憶回路に接続される接続回路と、前記フレームを前記転送先に従って送信する送信回路と、受信したフレームを記憶する書き込みＦＩＦＯ記憶回路と、制御回路と、を具備した通信処理回路における通信処理方法であって、
   前記制御回路が、
   前記転送先選択回路から前記転送先を含む情報が出力されているか否かを判定し、
   前記転送先を含む情報が出力されていると判定した場合、前記転送先を含む情報に対応する前記フレームを前記接続回路を介して前記外部記憶回路から読み出し、
   読み出した前記フレームを前記送信回路に出力して、再度、前記書き込みＦＩＦＯ記憶回路に前記受信したフレームが存在するか否かを判定することなく、前記転送先選択回路から前記転送先を含む情報が出力されているか否かを判定する処理に戻り、転送先を含む情報が出力されていれば前記外部記憶回路からのフレームの読み出しを続け、
   前記転送先を含む情報が出力されていないと判定した場合、前記書き込みＦＩＦＯ記憶回路に前記受信したフレームが存在するか否かを判定し、
   前記書き込みＦＩＦＯ記憶回路に前記受信したフレームが存在すると判定した場合、前記書き込みＦＩＦＯ記憶回路から前記フレームを読み出し、
   読み出した前記フレームを前記接続回路を介して前記外部記憶回路に記録し、
   前記制御回路による、前記外部記憶回路からのフレームの読み出しは、当該制御回路の読み出し要求に基づいて、前記外部記憶回路が、ワード単位で当該外部記憶回路のクロックに同期して出力を開始し、フレームの情報を１フレーム分全て出力し終えるまで出力を継続することにより行い、
   前記制御回路による、前記外部記憶回路へのフレームの記録は、当該制御回路が、前記書き込みＦＩＦＯ記憶回路に蓄積されているフレームの情報を、前記外部記憶回路のクロックに同期しつつ、ワード単位で読み出し外部記憶回路に入力することを、フレームの情報を１フレーム分全て終えるまで継続することにより行う
   ことを特徴とする通信処理方法。

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