JP4360140B2 - マイクロプロセッサ内蔵給電装置、マイクロプロセッサ内蔵給電装置のマイクロプロセッサ暴走時に対応した自動給電復帰方法および自動給電復帰プログラム - Google Patents
マイクロプロセッサ内蔵給電装置、マイクロプロセッサ内蔵給電装置のマイクロプロセッサ暴走時に対応した自動給電復帰方法および自動給電復帰プログラム Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、負荷に対して電力を給電するマイクロプロセッサ内蔵給電装置、マイクロプロセッサ内蔵給電装置のマイクロプロセッサ暴走時に対応した自動給電復帰方法および自動給電復帰プログラムに関する。
【０００２】
【従来の技術】
従来、この種のマイクロプロセッサ（以下、ＣＰＵともいう）内蔵給電装置において、ウオッチ・ドック・タイマＩＣを用いてＣＰＵ暴走検出を行う場合、ＣＰＵのＮＭＩ（Non-Maskable Interrupt）端子に、ウオッチ・ドック・タイマＩＣの出力信号（以降ＷＤＴ信号）を入力し、暴走ルーチンにて待機するように構成している。暴走ルーチンからの復帰は、電源リセットか、ＣＰＵのリセット端子にリセット信号を入力するようにしており、リセット後に初期状態から動作し直すものが知られている。
【０００３】
これに対して、特許文献１に開示された給電装置においては、ＣＰＵがリセットスタートした時、その直前にＣＰＵが暴走していたかどうかをＣＰＵのエラー入力端子Ｅに入力される電圧信号の有無により判定し、ＣＰＵにエラーが生じて直前に暴走していた場合には、出力すべき給電制御信号を一時格納するためのＲＡＭデータのチェックを行い、その暴走により破壊されていなければＲＡＭの初期化を行なわず、給電制御信号をそのまま保持した状態で、メイン処理となる給電制御処理に移行するようにしている。
【０００４】
これにより、給電開始後にＣＰＵが暴走しても、ＣＰＵを再スタートさせることができるといった利点を有している。
【０００５】
【特許文献１】
特開平５−３３３９６７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記特許文献１記載の給電装置においては、ＣＰＵの暴走によりＲＡＭに記憶されたデータの例えば一部が破壊されていた場合には、ＲＡＭをリセットしてしまうため、データ破壊時において給電装置をＣＰＵ暴走前の状態に自動復帰させることが困難であった。
【０００７】
本発明は上述した事情に鑑みてなされたもので、マイクロプロセッサ（ＣＰＵ）の暴走によりメモリ（ＲＡＭ）に記憶された情報の例えば一部が破壊されていた場合でも、給電装置をマイクロプロセッサ暴走前の健全状態における運転状態に自動復帰させることを可能にしたマイクロプロセッサ内蔵給電装置、マイクロプロセッサ内蔵給電装置のマイクロプロセッサ暴走時に対応する自動給電復帰方法およびプログラムを提供することをその目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の発明は、上記課題を解決するため、負荷に対して電力を給電するマイクロプロセッサ内蔵給電装置であって、交流電源に接続され、該交流電源から供給された交流電力を所定の交流電力に変換する電力変換回路と、前記電力変換回路および前記交流電源にそれぞれ接続され、該電力変換回路により変換された交流電力および該交流電源から前記電力変換回路をバイパスして供給されたバイパス交流電力の内の何れか一方を切換制御信号に応じて切り換えて前記負荷に供給する給電切換回路と、前記電力変換回路および前記給電切換回路にそれぞれ接続され、前記切換制御信号を出力する駆動回路と、メモリを有し前記駆動回路に接続されたマイクロプロセッサとを備え、前記マイクロプロセッサは、自マイクロプロセッサの暴走が検知されない健全状態において、所定の周期毎に前記給電装置の運転状態に関連する運転関連情報を前記メモリの複数の記憶領域それぞれに分散して書き込む運転関連情報書き込み手段と、自マイクロプロセッサの暴走が検知された際に、割込み処理により前記メモリの複数の記憶領域に分散して記憶された複数の運転関連情報を読み出す運転関連情報読み出し手段と、読み出された複数の運転関連情報間の一致状態に基づいて前記健全状態の運転関連情報を判定する運転関連情報判定手段と、判定された前記健全状態の運転関連情報に基づいて前記給電装置を前記健全状態へ自動復帰させるための制御を実行する自動復帰手段と、を備えたことを要旨とする。
【０００９】
請求項２記載の発明は、上記課題を解決するため、前記マイクロプロセッサの割込み端子および入出力端子にそれぞれ接続され、該マイクロプロセッサの暴走を該入出力端子を介して検知し、その暴走検知を表す暴走検知信号を前記割込み端子を介して前記マイクロプロセッサに送信する暴走検知回路をさらに備え、前記運転関連情報読み出し手段は、前記暴走検知信号が送信されてきた際に前記割込み処理により前記複数の運転関連情報を読み出す手段を有することを要旨とする。
【００１０】
請求項３記載の発明は、上記課題を解決するため、前記マイクロプロセッサは、自マイクロプロセッサの暴走を検知する暴走検知回路を内蔵しており、前記運転関連情報読み出し手段は、前記暴走検知回路による前記マイクロプロセッサの暴走検知に応じて前記割込み処理により前記複数の運転関連情報を読み出す手段を有することを要旨とする。
【００１１】
請求項４記載の発明は、上記課題を解決するため、前記運転関連情報は、１６ビットのコードデータとして前記メモリに分散して書き込まれることを要旨とする。
【００１２】
請求項５記載の発明は、上記課題を解決するため、前記運転関連情報判定手段は、前記運転関連情報としての１６ビットのコードデータ間の一致状態を、該１６ビット単位で判定することを要旨とする。
【００１３】
請求項６記載の発明は、上記課題を解決するため、前記健全状態の運転関連情報が前記給電装置の運転状態を表す情報を含む場合、前記自動復帰手段は、前記駆動回路を介して前記給電切換回路に前記切換制御信号を送信し、前記交流電源から供給されたバイパス交流電力を前記負荷に供給するように該給電切換回路を制御し、少なくとも前記健全状態の運転関連情報を前記メモリに保持した状態で前記マイクロプロセッサをリセットし、該リセット後、前記メモリに保持された前記健全状態の運転関連情報に応じて、前記駆動回路を介して前記給電切換回路に前記切換制御信号を送信し、前記電力変換回路により変換された交流電力を前記負荷に供給するように該給電切換回路を制御することを要旨とする。
【００１４】
請求項７記載の発明は、上記課題を解決するため、前記マイクロプロセッサは、前記健全状態の運転関連情報が前記給電装置の停止状態を表す情報を含む場合、少なくとも前記健全状態の運転関連情報を前記メモリに保持した状態で自マイクロプロセッサをリセットし、該リセット後、前記メモリに保持された前記健全状態の運転関連情報に応じて、該給電装置の停止状態を継続させる制御を行う停止制御手段を備えたことを要旨とする。
【００１５】
請求項８記載の発明は、上記課題を解決するため、前記マイクロプロセッサは、前記交流電源が停電であり、かつ前記健全状態の運転関連情報が前記給電装置の運転状態を表す情報を含む場合に、少なくとも前記健全状態の運転関連情報を前記メモリに保持した状態で自マイクロプロセッサをリセットし、該リセット後、前記メモリに保持された前記健全状態の運転関連情報に応じて、該給電装置の停止状態を継続させる制御を行う停止制御手段を備えたことを要旨とする。
【００１６】
請求項９記載の発明は、上記課題を解決するため、交流電源に接続され、該交流電源から供給された交流電力を所定の交流電力に変換する電力変換回路と、前記電力変換回路および前記交流電源にそれぞれ接続され、該電力変換回路により変換された交流電力および該交流電源から前記電力変換回路をバイパスして供給されたバイパス交流電力の内の何れか一方を切換制御信号に応じて切り換えて負荷に供給する給電切換回路と、前記電力変換回路および前記給電切換回路にそれぞれ接続され、前記切換制御信号を出力する駆動回路と、メモリを含み前記駆動回路に接続されたマイクロプロセッサを有する制御回路と、を備えたマイクロプロセッサ内蔵の給電装置の前記マイクロプロセッサ暴走時に対応する該マイクロプロセッサが実行可能な自動給電復帰プログラムであって、前記マイクロプロセッサに、自マイクロプロセッサの暴走が検知されない健全状態において、所定の周期毎に前記給電装置の運転状態に関連する運転関連情報を前記メモリの複数の記憶領域それぞれに分散して書き込む処理と、自マイクロプロセッサの暴走が検知された際に、割込み処理により前記メモリの複数の記憶領域に分散して記憶された複数の運転関連情報を読み出す処理と、読み出された複数の運転関連情報間の一致状態に基づいて前記健全状態の運転関連情報を判定する処理と、判定された前記健全状態の運転関連情報に基づいて前記給電装置を前記健全状態の運転状態に自動復帰させるための制御を実行する処理と、をそれぞれ実行させることを要旨とする。
【００１７】
請求項１０記載の発明は、上記課題を解決するため、交流電源に接続され、該交流電源から供給された交流電力を所定の交流電力に変換する電力変換回路と、前記電力変換回路および前記交流電源にそれぞれ接続され、該電力変換回路により変換された交流電力および該交流電源から前記電力変換回路をバイパスして供給されたバイパス交流電力の内の何れか一方を切換制御信号に応じて切り換えて負荷に供給する給電切換回路と、前記電力変換回路および前記給電切換回路にそれぞれ接続され、前記切換制御信号を出力する駆動回路と、メモリを含み前記駆動回路に接続されたマイクロプロセッサを有する制御回路と、を備えたマイクロプロセッサ内蔵の給電装置の前記マイクロプロセッサ暴走時に対応する自動給電復帰方法であって、自マイクロプロセッサの暴走が検知されない健全状態において、所定の周期毎に前記給電装置の運転状態に関連する運転関連情報を前記メモリの複数の記憶領域それぞれに分散して書き込むステップと、自マイクロプロセッサの暴走が検知された際に、割込み処理により前記メモリの複数の記憶領域に分散して記憶された複数の運転関連情報を読み出すステップと、読み出された複数の運転関連情報間の一致状態に基づいて前記健全状態の運転関連情報を判定するステップと、判定された前記健全状態の運転関連情報に基づいて前記給電装置を前記健全状態の運転状態に自動復帰させるための制御を実行するステップと、を備えたことを要旨とする。
【００１８】
【発明の実施の形態】
図１は、本発明の実施の形態に係る給電装置１の概略構成を示すブロック図である。
【００１９】
図１に示すように、給電装置１は、商用交流電源３の電力線ＰＳに接続され、その商用交流電源３から供給された交流電力を直流電力に変換し、変換された直流電力を交流電力に変換する電力変換回路５と、この電力変換回路５の出力線ＯＳおよび商用交流電源３の電力線ＰＳから分岐して電力変換回路５をバイパスする電力線（以下、バイパス電力線とする）ＢＳにそれぞれ接続された給電切換回路７とを備えている。給電切換回路７の出力線ＬＳは負荷９に接続されている。
【００２０】
また、給電装置１は、電力変換回路５の制御端子および給電切換回路７の制御端子にそれぞれ接続され、制御端子を介して電力変換回路５および給電切換回路７に対して制御信号をそれぞれ出力して電力変換回路５および給電切換回路７を制御するための制御回路１１を備えている。
【００２１】
電力変換回路５は、図示しない例えばトランジスタ等の複数のスイッチング素子およびダイオード等の複数の整流素子を有している。各スイッチング素子の制御端子に対して制御回路１１から駆動制御信号が出力されることにより、各スイッチング素子は、交流電力から直流電力への変換動作（コンバータ動作）、および直流電力から交流電力への変換動作（インバータ動作）をそれぞれ実行して、給電切換回路に交流電力を供給する動作、すなわち、インバータ給電動作を行うようになっている。
【００２２】
給電切換回路７は、図１に示すように、リレー１３を備えており、このリレー１３の可動接点１３ａが、一端部が負荷９に接続された出力線ＬＳの他端部に接続されている。また、リレー１３の第１の固定接点１３ｂがバイパス電力線ＢＳの途中から分岐された電力線ＢＳ１に接続され、リレー１３の第２の固定接点１３ｃが電力変換回路５の出力線ＯＳに接続されている。
【００２３】
また、リレー１３の可動接点１３ａには、この可動接点１３ａを第１の固定接点１３ｂおよび第２の固定接点１３ｃのどちらか一方をオンに切換駆動させるための補助リレー１５が接続されており、この補助リレー１５は、制御回路１１に接続されている。
【００２４】
さらに、給電切換回路７は、バイパス電力線ＢＳの先端および負荷９に対する出力線ＬＳにそれぞれ接続された交流（ＡＣ）スイッチ１７を備えている。このＡＣスイッチ１７は、例えばトライアックにより構成されている。ＡＣスイッチ１７の制御端子（ゲート端子）が制御回路に接続され、制御回路からの制御信号により高速にオン／オフ動作するようになっている。
【００２５】
一方、制御回路１１は、図１に示すように、ノンマスカブル割込み（ＮＭＩ）端子（ポート）Ｎおよび複数の入出力端子（Ｉ／Ｏ端子）を有するマイクロプロセッサ（以下、ＣＰＵと記載する）２１と、このＣＰＵ２１の複数の入出力端子におけるウオッチドッグタイマリセット端子（ポート）Ｒおよび上記ＮＭＩ端子Ｎにそれぞれ接続された暴走検知回路｛ウオッチドック（ＷＤ）タイマ回路｝２３とを備えている。
【００２６】
このＷＤタイマ回路２３は、ＣＰＵ２１からウオッチドッグタイマリセット端子Ｒを介して一定周期（例えば、給電装置１の運転制御周期に対応する１０ｍｓｅｃ）毎に入力されたウオッチドックタイマリセットパルス信号（以下、ＷＤＴＲ信号と記載する）に応じてタイマをリセットし、一定期間ＷＤＴＲ信号の入力が無く、タイマ値が所定値を超えた場合（タイムアップ）に、ＣＰＵ２１のＮＭＩ端子Ｎに対してタイムアップ信号（ＷＤＴＯ信号）を出力するようになっている。
【００２７】
一方、制御回路１１は、ＣＰＵ２１のＩ／Ｏ端子Ｔ１および電力変換回路５の複数の制御端子にそれぞれ接続された電力変換回路ドライブ回路２５を備えており、この電力変換回路ドライブ回路２５は、ＣＰＵ２１からの所定の運転制御周期に基づく制御信号に応じて電力変換回路５の複数のスイッチング素子それぞれの制御端子に駆動制御信号を出力するように構成されている。
【００２８】
また、制御回路１１は、ＣＰＵ２１のＩ／Ｏ端子Ｔ２および給電切換回路７の補助リレー１５にそれぞれ接続されたリレードライブ回路２７を備えており、このリレードライブ回路２７は、ＣＰＵ２１からの制御信号に応じて補助リレー１５に駆動制御信号を出力し、補助リレー１５を介してリレー１３の接点制御を行うように構成されている。
【００２９】
さらに、制御回路１１は、ＣＰＵ２１のＩ／Ｏ端子Ｔ３および給電切換回路７のＡＣスイッチ１７の制御端子にそれぞれ接続されたＡＣスイッチドライブ回路２９を備えており、このＡＣスイッチドライブ回路２９は、ＣＰＵ２１からの制御信号に応じてＡＣスイッチ１７に駆動制御信号を出力し、ＡＣスイッチ１７のオン／オフ制御を行うように構成されている。
【００３０】
そして、制御回路１１のＣＰＵ２１は、図１に示すように、ＣＰＵ２１がアクセス自在なＲＯＭ（リードオンリーメモリ）３１およびＲＡＭ（ランダムアクセスメモリ）３３を備えている。
【００３１】
このＲＯＭ３１には、ＣＰＵ２１に給電装置運転制御処理を実行させるための制御プログラムＰ１が格納されている。また、ＲＯＭ３１には、ＣＰＵ２１に後述する図５に示すＣＰＵ暴走時自動復帰処理を実行させるための割込プログラムＰ２がＲＯＭ３１の特定アドレスに格納されている。
【００３２】
ＣＰＵ２１は、制御プログラムＰ１に従った給電装置運転制御処理を実行中に、そのＮＭＩ端子Ｎを介してＷＤＴＯ信号を受信した際に、上記特定アドレスに格納された割込プログラムＰ２を実行するようになっている。
【００３３】
一方、ＲＡＭ３３の例えば先頭アドレスから所定アドレス間には、図２に示すように、ＣＰＵ２１の暴走時における運転情報を再生して記憶するための記憶領域ＲＡ１、およびＣＰＵ暴走時のバイパス制御（バイパス給電）用の端子（ポート；Ｔ１、Ｔ２、Ｔ３）の情報をそれぞれ記憶するための記憶領域ＲＡ２がそれぞれ確保されており、この記憶領域ＲＡ１およびＲＡ２がＣＰＵ２１のリセット時においてクリアされない非クリア範囲となっている。
【００３４】
次に、本実施の形態に係わる制御回路１１による給電装置１の運転制御処理およびＣＰＵ２１の暴走時における自動復帰制御処理について説明する。
【００３５】
給電装置１のＣＰＵ２１は、健全状態において、ＲＯＭ３１に記憶された制御プログラムＰ１に従って動作する。
【００３６】
すなわち、図３の符号ＴＳ１に示すように、給電装置１のＣＰＵ２１が健全状態であり、かつ給電装置１の通常運転時においては、制御回路１１のＣＰＵ２１により、ＡＣスイッチドライブ回路２９を介してＡＣスイッチ１７がオフに制御され、リレードライブ回路２７および補助リレー１５を介してリレー１３の可動接点１３ａがインバータ電力側の第２の固定接点１３ｃに切換制御されている。
【００３７】
この状態において、制御回路１１のＣＰＵ２１は、運転制御周期毎に、その電力変換回路ドライブ回路２５を介して電力変換回路５に対して駆動制御信号を出力する。
【００３８】
この結果、商用交流電源３から供給された交流電力は、バイパス電力側の第１の固定接点１３ｂおよびＡＣスイッチ１７がそれぞれオフであるため、負荷９に供給されない。
【００３９】
電力線ＰＳを介して電力変換回路５に送られた交流電力は、電力変換回路５の複数のスイッチング素子によるスイッチング処理等の電力変換制御処理により直流電力に変換された後、再度交流電力に変換され、出力線ＯＳ、リレー１３の第２の固定接点１３ｃ、可動接点１３ａおよび出力線ＬＳを介して負荷９に供給される。
【００４０】
以上述べたように、給電装置１のＣＰＵ２１が健全状態で、かつ給電装置１の通常運転時においては、電力変換回路５および給電切換回路７を介して負荷９にインバータ給電が実行されている（図３、ＴＳ２参照）。
【００４１】
上記運転制御処理と並行して、ＣＰＵ２１は、ＷＤＴＲ信号をＷＤタイマ回路２３に送信している（図３、ＴＳ３参照）。
【００４２】
一方、給電装置１のＣＰＵ２１が健全状態であり、かつ給電装置１が停止時においては、制御回路１１のＣＰＵ２１により、ＡＣスイッチドライブ回路２９を介してＡＣスイッチ１７がオフに制御され、リレードライブ回路２７および補助リレー１５を介してリレー１３の可動接点１３ａが第１の固定接点１３ｂをオフにするように切換制御され、さらに、電力変換回路ドライブ回路２５がオフ制御される。
【００４３】
この停止時において、ＣＰＵ２１は、上記ＷＤＴＲ信号送信処理を行っている（図３、ＴＳ４参照）。
【００４４】
ＣＰＵ２１が健全状態において、そのＣＰＵ２１の制御に基づく給電装置１の現在の運転状態に関連する運転関連情報４１は、ＣＰＵ２１の制御時において、それぞれ二者択一の状態（「１」あるいは「０」）の１ビットの運転状態パラメータとしてＲＡＭ３３における運転関連情報書込エリアの所定の記憶領域ＲＢに格納されている。
【００４５】
運転関連情報４１は、給電装置１が「運転中（１）」であるか「運転停止中（０）」であるかを表す運転／停止状態パラメータＰ１に加えて、バイパス使用許可設定状態パラメータＰ２、給電装置１の停止時におけるバイパス設定状態を表すパラメータＰ３、自発送信許可状況を表すパラメータＰ４、ＣＰＵ２１による送信ポートの選択状況を表すパラメータＰ５、ＣＰＵ２１の通信速度の選択状況を表すパラメータＰ６およびリレー１３の制御状態を表すパラメータＰ７をそれぞれ含んでいる。
【００４６】
このとき、ＣＰＵ２１は、図３に示す運転関連情報記録処理（ＴＳ５）として、上記運転制御周期毎にＲＡＭ３３に格納（更新）している現在の給電装置１の運転関連情報４１（運転状態パラメータＰ１〜Ｐ７）を、上記「１」あるいは「０」のビット情報から、それぞれ１６ビット（２バイト）の所定の運転状態コードデータＣ１〜Ｃ７に置き換える（図４；ステップＳ１）。
【００４７】
例えば、運転／停止状態パラメータＰ１が「運転中」を表す１ビットの情報「１」の場合には、１６ビットの運転状態コードデータである例えば「Ａ５ｈ」に置き換えられ、運転／停止状態パラメータＰ１が「停止中」を表す１ビットの情報「０」の場合には、１６ビットの運転状態コードデータである例えば「５Ａｈ」に置き換えられる。
【００４８】
次いで、ＣＰＵ２１は、運転関連情報４１（運転状態コードデータＣ１〜Ｃ７）と全く同一（コピー）を表す情報（同一の１６ビットの情報）を複数個（Ｎ個；４１ａ１〜４１ａＮ）生成し（ステップＳ２）、生成した複数（第１〜第Ｎ）の運転関連情報４１ａ１〜４１ａＮを、ＲＡＭ３３の運転関連情報書込エリアにおける分散した複数の記憶領域Ｒ１〜ＲＮにそれぞれ書き込む（記録する）（ステップＳ３）。
【００４９】
ＣＰＵ２１は、上記運転関連情報記録処理（ステップＳ１〜ステップＳ３）を給電装置１の運転制御周期毎に実行しているため、ＲＡＭ３３には、常に給電装置１の動作と完全に一致した運転関連情報が記録されている。
【００５０】
このとき、例えば、外来雑音（ノイズ）や給電装置１の内部で発生した雑音（ノイズ）等の影響を受けてＣＰＵ２１に暴走（制御プログラムの実行が正常な順序で進行しないこと）が発生した場合、図３に示すように、ＷＤタイマ回路２３に対してＣＰＵ２１からのＷＤＴＲ信号の入力が一定期間以上停止する。
【００５１】
この結果、ＷＤタイマ回路２３からＷＤＴＯ信号がＣＰＵ２１のＮＭＩ端子Ｎに出力される。
【００５２】
ＣＰＵ２１は、ＮＭＩ端子Ｎを介してＷＤＴＯ信号が入力されると、このＷＤＴＯ信号に応じた割込み処理により、ＲＯＭ３１の特定アドレスから割込プログラムＰ２を読み出し、その割込プログラムＰ２に従って割込処理（自動復帰処理）を開始する（図５；ステップＳ１０）。なお、このとき、給電装置１は、図３に示すように、自動復帰処理による自動復帰中を表す状態（ＴＳ６）となる。
【００５３】
すなわち、ＣＰＵ２１は、ＲＡＭ３３の複数の記憶領域Ｒ１〜ＲＮに記録された複数の運転関連情報４１ａ１〜４１ａＮをそれぞれ読み出し、互いの運転関連情報４１ａ１〜４１ａＮをコードデータ単位で比較して、その運転関連情報４１ａ１〜４１ａＮに対する破損発生の有無、言い換えれば運転関連情報４１ａ１〜４１ａＮの健全性を確認し（ステップＳ１１）、運転状態の判定ができるか否か（ＯＫであるか否か）判断する（ステップＳ１２）。
【００５４】
このとき、本実施形態では、複数の運転関連情報４１ａ１〜４１ａＮそれぞれが１６ビットの運転状態コードデータであるため、数ビット程度の破損に関しては、運転関連情報４１ａ１〜４１ａＮ間の比較により、その運転関連情報４１ａ１〜４１ａＮに対する破損の有無を容易に検出することができる。
【００５５】
ステップＳ１２の判断処理の結果、運転関連情報４１ａ１〜４１ａＮに運転状態判定が困難となるデータ破損が生じている場合（例えば、運転関連情報４１ａ１〜４１ａＮの過半数以上が破損している場合；ステップＳ１２→ＮＯ）、ＣＰＵ２１は、後述するステップＳ１５の処理に移行する。
【００５６】
一方、ステップＳ１２の確認処理の結果、運転関連情報４１ａ１〜４１ａＮにデータ破損が生じていないか、破損が生じていても運転状態判定処理が実行できると判断した場合（ステップＳ１２→ＹＥＳ）、ＣＰＵ２１は、運転関連情報４１ａ１〜４１ａＮ間の各情報Ｃ１〜Ｃ７単位での一致状態を求め、求めた一致状態により、健全状態での運転状態を判定する（ステップＳ１３；図３、ＴＳ７参照）。
【００５７】
例えば、運転関連情報４１ａ１〜４１ａＮそれぞれの運転状態コードデータＣ１において、「運転中」を表すコードデータ「Ａ５ｈ」の個数が所定数（上記Ｎ個に応じて決まる数、例えばＮ個のうちの過半数）に達している場合（残りはＣＰＵ２１の暴走により破損して「Ａ５ｈ」とは異なるコードデータに変化した場合）、ＣＰＵ２１は、給電装置１の健全状態時の運転／停止状態パラメータＰ１が「運転中」であると判定する。
【００５８】
同様に、その他の運転関連情報４１ａ１〜４１ａＮそれぞれの運転状態コードデータＣ２〜Ｃ７においても、例えば過半数を占めるコードデータに対応する運転状態パラメータが健全状態の運転状態パラメータＰ２〜Ｐ７として判定される。
【００５９】
ＣＰＵ２１は、判定された運転状態パラメータＰ１〜Ｐ７に従って給電装置１全体の制御を行う。
【００６０】
例えば運転／停止状態パラメータＰ１が「運転中」と判定されたため、ＣＰＵ２１は、ＡＣスイッチドライブ回路２９を介してＡＣスイッチ１７をオンに制御し、リレードライブ回路２７および補助リレー１５を介してリレー１３の可動接点１３ａをバイパス電力側の第１の固定接点１３ｂへ切換制御する。
【００６１】
この結果、商用交流電源３から供給された交流電力は、バイパス電力側の第１の固定接点１３ｂおよびＡＣスイッチ１７がそれぞれオンであるため、バイパス電力線ＢＳ、リレー１３、ＡＣスイッチ１７および出力線ＬＳを介して負荷９に供給される（ステップＳ１４）。
【００６２】
このとき、ＡＣスイッチ１７は瞬時にオフからオンに切り換り、ステップＳ１１（ＣＰＵ２１の暴走発生時）からステップＳ１４の処理まで例えば数μｓで行われるため、交流電力を無瞬断で負荷９に供給することができる（バイパス給電；図３、ＴＳ８参照）。
【００６３】
一方、ステップＳ１２により運転状態判定処理が困難なデータ破損が確認された場合、あるいはステップＳ１３により、運転関連情報４１ａ１〜４１ａＮそれぞれの運転状態コードデータＣ１〜Ｃ７において、「運転停止中」を表すコードデータ「５Ａｈ」の個数が所定数（例えば、上記過半数）に達しており、給電装置１の健全状態時の運転／停止状態パラメータＰ１が「運転停止中」であると判定された場合、ＣＰＵ２１は、上記リレー１３およびＡＣスイッチ１７に対する切換制御を行わず、運転停止状態を維持する（ステップＳ１５；図３、ＴＳ９参照）。
【００６４】
ステップＳ１４あるいはＳ１５の処理後、ＣＰＵ２１は、所定時間（例えば１０秒間待機し、上記ノイズ等の暴走理由から連続して暴走が発生した場合、その暴走を無視する（ステップＳ１６；図３、ＴＳ１０参照）。
【００６５】
次いで、ＣＰＵ２１は、ステップＳ１３およびＳ１４の処理により判定された給電装置１の自動復帰後（健全状態）の運転関連情報（ＣＰＵ２１により再生される運転関連情報）、およびバイパス給電に必要なポートＴ１〜Ｔ３の状態を表すＢＰＳ（バイパス）給電用ポート情報を、ＲＡＭ３３のリセット時非クリア範囲における記憶領域ＲＡ１およびＲＡ２にそれぞれ書込み、書込後にリセット（ソフトウェアリセット）処理を行う（ステップＳ１７；図３、ＴＳ１１参照）。
【００６６】
リセット完了後、ＣＰＵ２１は、ＷＤＴＲ信号送信処理を開始し（図３、ＴＳ１２参照）、そのＣＰＵ２１の初期化処理を行う（ステップＳ１７）。
【００６７】
すなわち、ＣＰＵ２１は、現在のリセット後の初期化がＮＭＩ自動復帰に基づく初期化であるか、通常のリセット操作（電源リセット、リセット端子によるリセット等）に基づく初期化であるか否か判断し（ステップＳ１９）、通常のリセット操作に基づく初期化である場合には（ステップＳ１９→ＮＯ）、通常の初期化処理によりＲＡＭ３３の記録内容を全て初期化する（ステップＳ２０）。
【００６８】
一方、ＮＭＩ自動復帰に基づく初期化である場合には（ステップＳ１９→ＹＥＳ）、ＣＰＵ２１は、ＮＭＩ自動復帰専用初期化処理として、ＲＡＭ３３のリセット時ＲＡＭ非クリア範囲（記憶領域ＲＡ１、ＲＡ２）を除くＲＡＭ３３の全ての領域（リセット時ＲＡＭクリア範囲）の初期化処理を行う（ステップＳ２１）。
【００６９】
続いて、ＣＰＵ２１は、割込み処理により起動し（ステップＳ２２）、電力変換回路ドライブ回路２５を介して電力変換回路５を商用交流電源３に同期させた後、ＮＭＩ自動復帰判定処理を行う（ステップＳ２３）。
【００７０】
ステップＳ２３の判断の結果、「通常リセット」と判断された場合、ＣＰＵ２１は停止状態で待機する（ステップＳ２４）。
【００７１】
一方、ステップＳ２３の判断の結果、「自動復帰」と判断された場合、ＣＰＵ２１は、ＲＡＭ３３の記憶領域ＲＡ１に記録された運転関連情報を読み出し、読み出した運転関連情報が「運転中」であるか否か判断する（ステップＳ２５）。
【００７２】
ステップＳ２５の判断の結果「運転中」であれば（ステップＳ２５→ＹＥＳ）、ＣＰＵ２１は、ＲＡＭ３３の記憶領域ＲＡ２からＢＰＳ給電用ポート情報を読み出し、読み出したＢＰＳ給電用ポート情報に基づいて、対応するポートＴ１、Ｔ２およびＴ３を介して電力変換回路ドライブ回路２５、リレードライブ回路２７およびＡＣスイッチドライブ回路２９をそれぞれ駆動する。この結果、給電装置１が起動して自動的に運転を開始する（ステップＳ２６；図３、ＴＳ１３参照）。なお、このとき、給電装置１は、図３に示すように、ＮＭＩ処理による自動復帰後（健全状態；ＴＳ１４）となる。
【００７３】
すなわち、ＣＰＵ２１は、リレードライブ回路２７および補助リレー１５を介してリレー１３の可動接点１３ａをインバータ電力側の第２の固定接点１３ｃに切換制御し、切換制御完了後、ＡＣスイッチドライブ回路２９を介してＡＣスイッチ１７をオフに制御し、リレードライブ回路２７および補助リレー１５を介してリレー１３の可動接点１３ａをインバータ電力側の第２の固定接点１３ｃに切換制御して電力変換回路ドライブ回路２５を介して電力変換回路５の複数のスイッチング素子をスイッチング制御する。
【００７４】
この結果、商用交流電源３から供給された交流電力は、リレー１３の可動接点１３ａがインバータ電力側の第２の固定接点１３ｃに切り換った後にＡＣスイッチ１７がオフに制御されるため、無瞬断で電力変換回路５、リレー１３の第２の固定接点１３ｃ等を介して負荷９に供給される。すなわち、バイパス給電から無瞬断でインバータ給電に移行される（図３、ＴＳ１５参照）。
【００７５】
一方、ステップＳ２５の判断の結果「運転停止中」であれば（ステップＳ２５→ＮＯ）、ＣＰＵ２１は、電力変換回路５等の制御を行わず、停止状態で待機し（ステップＳ２７；図３、ＴＳ１６参照）、手動操作により運転を再開するようになっている。
【００７６】
このようにして、割込プログラムＰ２に従った給電装置１の自動復帰処理（割込み処理）Ｓ１０〜Ｓ１７とＣＰＵ初期化処理Ｓ１８〜Ｓ２７が完了すると（ステップＳ２８）、ＣＰＵ２１は、制御プログラムＰ１に従って、健全状態時における運転制御処理を運転制御周期で開始する（ステップＳ２９）。
【００７７】
すなわち、ＣＰＵ２１は、ＷＤＴＲ信号送信処理を含む運転制御処理（「運転」→電力変換回路５の制御処理、「運転停止」→停止待機処理）を実行し（ステップＳ３０）、運転周期毎に、図４のステップＳ１〜Ｓ３に示した運転関連情報記録処理を実行する（ステップＳ３１；図３、ＴＳ１７参照）。
【００７８】
以下、ＣＰＵ２１は、制御プログラムＰ１に従ってステップＳ２９〜Ｓ３１の処理を繰り返し実行し、ＣＰＵ２１が新たに暴走した場合には、その暴走を検知してＣＰＵ２１に送信されたＷＤＴＯ信号に応じた割込み処理により、割込プログラムＰ２に従った割込処理（自動復帰処理；ステップＳ１０〜Ｓ１７とＣＰＵ初期化処理；ステップＳ１８〜２８参照）が実行される。
【００７９】
以上述べたように、本実施形態によれば、ＣＰＵ２１が健全状態において、給電装置１の運転状態に関連する運転関連情報を、それぞれ１６ビットから成る運転状態コードデータＣ１〜Ｃ７に置換し、置換した運転関連情報を、その運転関連情報と同一の複数の運転関連情報４１ａ１〜４１ａＮとしてＲＡＭ３３の分散した複数の記憶領域Ｒ１〜ＲＮにそれぞれ書き込んでいる。
【００８０】
このため、ＣＰＵ２１の暴走により複数の運転関連情報４１ａ１〜４１ａＮ自体の一部が破損した場合や、ＲＡＭ３３における上記複数の運転関連情報４１ａ１〜４１ａＮが書き込まれた記憶領域の一部に不具合が生じた場合でも、他の運転関連情報によりＣＰＵ２１の暴走前の運転状態を確実に判定することができる。
【００８１】
したがって、ＣＰＵ２１の暴走時においてＲＡＭ３３自体および／またはＲＡＭ３３に書き込まれた運転関連情報の例えば一部に不具合が生じた場合であっても、給電装置１をＣＰＵ２１の暴走前の運転状態に自動復帰させることができる。
【００８２】
この結果、例えば給電装置１がＣＰＵ２１暴走前に運転中状態であった場合、すなわち、負荷９に電力を供給していた場合、ＣＰＵ２１暴走後も、給電装置１を運転中状態（負荷９に対する給電状態）に確実に自動復帰させることができる。
【００８３】
また、本実施形態によれば、ＣＰＵ２１が健全状態において運転中であった場合、ＣＰＵ２１が暴走しても、バイパス給電により負荷９に対する給電を継続させることができるため、負荷９に対する電力供給停止状態の発生を回避することができる。
【００８４】
さらに、本実施形態によれば、給電装置１の運転状態に関連する運転関連情報を、それぞれ１６ビットから成る運転状態コードデータＣ１〜Ｃ７としてＲＡＭ３３に記録しているため、ＣＰＵ２１の暴走時において同一のコードデータが偶然に生成されてしまう確率は、それぞれ１／２１６＝１／６５５３６と非常に小さくなっている。
【００８５】
すなわち、ＣＰＵ２１の暴走時において、複数の運転関連情報４１ａ１〜４１ａＮの内の少なくとも１つの運転関連情報のコードデータが破損した場合、破損後、破損前のコードデータと同一のデータとなる確率は極めて小さく、コードデータが破損した場合、そのコードデータの破損を容易に検知することが可能になる。
【００８６】
なお、本実施形態では、運転関連情報４１ａ１〜４１ａＮそれぞれのＮ個の運転状態コードデータにおいて、二者択一の一方の運転状態に対応する同一コードデータの個数が所定数、例えば過半数に達している場合に、給電装置１がその同一のコードデータに対応する所定の運転状態にあるものと判定したが、本発明はこの構成に限定されるものではない。
【００８７】
例えば、二者択一の一方の運転状態に対応するコードデータの数が所定数（過半数よりも小さい）を超えた場合、そのコードデータの運転状態を給電装置１の運転状態と判定することも可能であり、最も同一となる個数の多いコードデータに対応する運転状態を給電装置１の運転状態と判定することもできる。
【００８８】
また、本実施形態の給電装置１の電力変換回路５を、バッテリ内蔵型の電力変換回路５として構成し、給電装置１を、商用交流電源３の停電時において、電力変換回路５の内蔵バッテリからの交流電力に基づくインバータ給電を負荷９に行う電源装置として構成することも可能である。
【００８９】
給電装置１を上記電源装置として構成した場合、図６に示すように、ＣＰＵ２１の健全状態時（暴走前）、例えば商用交流電源３が停電時において電力変換回路５の内蔵バッテリからインバータ給電を行っている際（図６、ＴＳ２）にＣＰＵ２１に暴走が生じたとき、ＣＰＵ２１の図５のステップＳ１３の判断は、運転関連情報として運転／停止状態パラメータＰ１が「バッテリによる運転中」であるにも係らず、停止状態の場合と同様の処理となり、ＣＰＵ２１は、給電装置１を停電時に適した状態、すなわち停止状態に設定する（ステップＳ１５；図６、ＴＳ８参照）。
【００９０】
この場合、ＣＰＵ２１が自動復帰した場合でも、ＣＰＵ２１は、電力変換回路５等の制御を行わず、停止状態で待機する（ステップＳ２７；図６、ＴＳ８参照）、手動操作により運転を再開する。
【００９１】
なお、上記制御以外の自動復帰処理については、図５に示した処理と同様であり、給電装置１を上記電源装置として構成した場合であっても、給電装置１の場合と略同様の効果を得ることができる。
【００９２】
また、本実施の形態においては、マイクロプロセッサ（ＣＰＵ）の暴走を検知するウオッチドッグ（ＷＤ）タイマ回路２３を、マイクロプロセッサ（ＣＰＵ）のウオッチドッグタイマリセット端子およびＮＭＩ端子を介して外付けに接続したが、本発明は上記構成に限定されるものではなく、図７に示すように、ウオッチドッグタイマ回路２３をマイクロプロセッサ（ＣＰＵ）に内蔵するように構成してもよく、上述した実施の形態で得られた効果に加えて、部品点数の削減に寄与することができる。
【００９３】
【発明の効果】
以上述べたように、請求項１、請求項２、請求項３、請求項９および請求項１０記載の本発明によれば、マイクロプロセッサの暴走が検知されない健全状態において前記メモリの複数の記憶領域にそれぞれ分散して書き込まれた複数の運転関連情報間の一致状態に基づいて、該複数の運転関連情報から前記健全状態の運転関連情報を判定することができる。
【００９４】
このため、仮に複数の運転関連情報の一部がマイクロプロセッサの暴走により破損した場合でも、残りの運転関連情報に基づいて健全状態の運転関連情報を判定することが可能になり、その判定結果に基づいて給電装置をマイクロプロセッサ暴走前の健全状態に自動復帰させることができる。
【００９５】
請求項３記載の本発明によれば、その本発明に係るマイクロプロセッサ内蔵給電装置の部品点数を削減することができる。
【００９６】
請求項４記載の本発明によれば、運転関連情報を１６ビットのコードデータとして前記メモリに分散して書き込むようにしたため、例えばコードデータにビット単位で破損が生じた際に、その破損を容易に検出することができる。
【００９７】
請求項５記載の本発明によれば、運転関連情報としての１６ビットのコードデータ間の一致状態を、該１６ビット単位で判定しており、１６ビットのコードデータがマイクロプロセッサ暴走時に偶然生成される確率が極めて低いため、健全状態時の運転状態を誤まった状態に判定する可能性を回避することができる。
【００９８】
請求項６記載の本発明によれば、前記健全状態の運転関連情報が前記給電装置の運転状態を表す情報を含む場合、メモリに保持された健全状態の運転関連情報に応じて、前記駆動回路を介して前記給電切換回路に前記切換制御信号を出力し、前記電力変換回路により変換された交流電力を前記負荷に供給することにより、給電装置を健全状態時の運転状態に自動復帰させることができる。
【００９９】
請求項７記載の本発明によれば、前記健全状態の運転関連情報が前記給電装置の停止状態を表す情報を含む場合、前記メモリに保持された前記健全状態の運転関連情報に応じて該給電装置の停止状態を継続させることにより、給電装置を健全状態時の停止状態に自動復帰させることができる。
【０１００】
請求項８記載の本発明によれば、前記交流電源が停電であり、かつ前記健全状態の運転関連情報が前記給電装置の運転状態を表す情報を含む場合に、前記メモリに保持された前記健全状態の運転関連情報に応じて、該給電装置の停止状態を継続させることにより、健全状態時が運転状態であるにも係らず、給電装置を、停電時に適した停止状態に自動復帰させることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る給電装置の概略構成を示すブロック図である。
【図２】図１に示すＲＡＭの記憶領域を概念的に示す図である。
【図３】図１に示す給電装置の動作状態を時系列的に示す図である。
【図４】図１に示すＣＰＵの運転関連情報記録処理の一例を示す概略フローチャートである。
【図５】図１に示すＣＰＵの暴走時自動復帰処理の一例を示す概略フローチャートである。
【図６】図１に示す給電装置の変形例における動作状態を時系列的に示す図である。
【図７】本発明の実施の形態に係る給電装置の変形例の概略構成を示すブロック図である。
【符号の説明】
１…給電装置
３…商用交流電源
５…電力変換回路
７…給電切換回路
９…負荷
１１…制御回路
１３…リレー
１３ａ…可動接点
１３ｂ…第１の固定接点
１３ｃ…第２の固定接点
１５…補助リレー
１７…ＡＣスイッチ
２１…ＣＰＵ
２３…ＷＤタイマ回路
２５…電力変換回路ドライブ回路
２７…リレードライブ回路
２９…ＡＣスイッチドライブ回路
３１…ＲＯＭ
３３…ＲＡＭ
【発明の属する技術分野】
本発明は、負荷に対して電力を給電するマイクロプロセッサ内蔵給電装置、マイクロプロセッサ内蔵給電装置のマイクロプロセッサ暴走時に対応した自動給電復帰方法および自動給電復帰プログラムに関する。
【０００２】
【従来の技術】
従来、この種のマイクロプロセッサ（以下、ＣＰＵともいう）内蔵給電装置において、ウオッチ・ドック・タイマＩＣを用いてＣＰＵ暴走検出を行う場合、ＣＰＵのＮＭＩ（Non-Maskable Interrupt）端子に、ウオッチ・ドック・タイマＩＣの出力信号（以降ＷＤＴ信号）を入力し、暴走ルーチンにて待機するように構成している。暴走ルーチンからの復帰は、電源リセットか、ＣＰＵのリセット端子にリセット信号を入力するようにしており、リセット後に初期状態から動作し直すものが知られている。
【０００３】
これに対して、特許文献１に開示された給電装置においては、ＣＰＵがリセットスタートした時、その直前にＣＰＵが暴走していたかどうかをＣＰＵのエラー入力端子Ｅに入力される電圧信号の有無により判定し、ＣＰＵにエラーが生じて直前に暴走していた場合には、出力すべき給電制御信号を一時格納するためのＲＡＭデータのチェックを行い、その暴走により破壊されていなければＲＡＭの初期化を行なわず、給電制御信号をそのまま保持した状態で、メイン処理となる給電制御処理に移行するようにしている。
【０００４】
これにより、給電開始後にＣＰＵが暴走しても、ＣＰＵを再スタートさせることができるといった利点を有している。
【０００５】
【特許文献１】
特開平５−３３３９６７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記特許文献１記載の給電装置においては、ＣＰＵの暴走によりＲＡＭに記憶されたデータの例えば一部が破壊されていた場合には、ＲＡＭをリセットしてしまうため、データ破壊時において給電装置をＣＰＵ暴走前の状態に自動復帰させることが困難であった。
【０００７】
本発明は上述した事情に鑑みてなされたもので、マイクロプロセッサ（ＣＰＵ）の暴走によりメモリ（ＲＡＭ）に記憶された情報の例えば一部が破壊されていた場合でも、給電装置をマイクロプロセッサ暴走前の健全状態における運転状態に自動復帰させることを可能にしたマイクロプロセッサ内蔵給電装置、マイクロプロセッサ内蔵給電装置のマイクロプロセッサ暴走時に対応する自動給電復帰方法およびプログラムを提供することをその目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の発明は、上記課題を解決するため、負荷に対して電力を給電するマイクロプロセッサ内蔵給電装置であって、交流電源に接続され、該交流電源から供給された交流電力を所定の交流電力に変換する電力変換回路と、前記電力変換回路および前記交流電源にそれぞれ接続され、該電力変換回路により変換された交流電力および該交流電源から前記電力変換回路をバイパスして供給されたバイパス交流電力の内の何れか一方を切換制御信号に応じて切り換えて前記負荷に供給する給電切換回路と、前記電力変換回路および前記給電切換回路にそれぞれ接続され、前記切換制御信号を出力する駆動回路と、メモリを有し前記駆動回路に接続されたマイクロプロセッサとを備え、前記マイクロプロセッサは、自マイクロプロセッサの暴走が検知されない健全状態において、所定の周期毎に前記給電装置の運転状態に関連する運転関連情報を前記メモリの複数の記憶領域それぞれに分散して書き込む運転関連情報書き込み手段と、自マイクロプロセッサの暴走が検知された際に、割込み処理により前記メモリの複数の記憶領域に分散して記憶された複数の運転関連情報を読み出す運転関連情報読み出し手段と、読み出された複数の運転関連情報間の一致状態に基づいて前記健全状態の運転関連情報を判定する運転関連情報判定手段と、判定された前記健全状態の運転関連情報に基づいて前記給電装置を前記健全状態へ自動復帰させるための制御を実行する自動復帰手段と、を備えたことを要旨とする。
【０００９】
請求項２記載の発明は、上記課題を解決するため、前記マイクロプロセッサの割込み端子および入出力端子にそれぞれ接続され、該マイクロプロセッサの暴走を該入出力端子を介して検知し、その暴走検知を表す暴走検知信号を前記割込み端子を介して前記マイクロプロセッサに送信する暴走検知回路をさらに備え、前記運転関連情報読み出し手段は、前記暴走検知信号が送信されてきた際に前記割込み処理により前記複数の運転関連情報を読み出す手段を有することを要旨とする。
【００１０】
請求項３記載の発明は、上記課題を解決するため、前記マイクロプロセッサは、自マイクロプロセッサの暴走を検知する暴走検知回路を内蔵しており、前記運転関連情報読み出し手段は、前記暴走検知回路による前記マイクロプロセッサの暴走検知に応じて前記割込み処理により前記複数の運転関連情報を読み出す手段を有することを要旨とする。
【００１１】
請求項４記載の発明は、上記課題を解決するため、前記運転関連情報は、１６ビットのコードデータとして前記メモリに分散して書き込まれることを要旨とする。
【００１２】
請求項５記載の発明は、上記課題を解決するため、前記運転関連情報判定手段は、前記運転関連情報としての１６ビットのコードデータ間の一致状態を、該１６ビット単位で判定することを要旨とする。
【００１３】
請求項６記載の発明は、上記課題を解決するため、前記健全状態の運転関連情報が前記給電装置の運転状態を表す情報を含む場合、前記自動復帰手段は、前記駆動回路を介して前記給電切換回路に前記切換制御信号を送信し、前記交流電源から供給されたバイパス交流電力を前記負荷に供給するように該給電切換回路を制御し、少なくとも前記健全状態の運転関連情報を前記メモリに保持した状態で前記マイクロプロセッサをリセットし、該リセット後、前記メモリに保持された前記健全状態の運転関連情報に応じて、前記駆動回路を介して前記給電切換回路に前記切換制御信号を送信し、前記電力変換回路により変換された交流電力を前記負荷に供給するように該給電切換回路を制御することを要旨とする。
【００１４】
請求項７記載の発明は、上記課題を解決するため、前記マイクロプロセッサは、前記健全状態の運転関連情報が前記給電装置の停止状態を表す情報を含む場合、少なくとも前記健全状態の運転関連情報を前記メモリに保持した状態で自マイクロプロセッサをリセットし、該リセット後、前記メモリに保持された前記健全状態の運転関連情報に応じて、該給電装置の停止状態を継続させる制御を行う停止制御手段を備えたことを要旨とする。
【００１５】
請求項８記載の発明は、上記課題を解決するため、前記マイクロプロセッサは、前記交流電源が停電であり、かつ前記健全状態の運転関連情報が前記給電装置の運転状態を表す情報を含む場合に、少なくとも前記健全状態の運転関連情報を前記メモリに保持した状態で自マイクロプロセッサをリセットし、該リセット後、前記メモリに保持された前記健全状態の運転関連情報に応じて、該給電装置の停止状態を継続させる制御を行う停止制御手段を備えたことを要旨とする。
【００１６】
請求項９記載の発明は、上記課題を解決するため、交流電源に接続され、該交流電源から供給された交流電力を所定の交流電力に変換する電力変換回路と、前記電力変換回路および前記交流電源にそれぞれ接続され、該電力変換回路により変換された交流電力および該交流電源から前記電力変換回路をバイパスして供給されたバイパス交流電力の内の何れか一方を切換制御信号に応じて切り換えて負荷に供給する給電切換回路と、前記電力変換回路および前記給電切換回路にそれぞれ接続され、前記切換制御信号を出力する駆動回路と、メモリを含み前記駆動回路に接続されたマイクロプロセッサを有する制御回路と、を備えたマイクロプロセッサ内蔵の給電装置の前記マイクロプロセッサ暴走時に対応する該マイクロプロセッサが実行可能な自動給電復帰プログラムであって、前記マイクロプロセッサに、自マイクロプロセッサの暴走が検知されない健全状態において、所定の周期毎に前記給電装置の運転状態に関連する運転関連情報を前記メモリの複数の記憶領域それぞれに分散して書き込む処理と、自マイクロプロセッサの暴走が検知された際に、割込み処理により前記メモリの複数の記憶領域に分散して記憶された複数の運転関連情報を読み出す処理と、読み出された複数の運転関連情報間の一致状態に基づいて前記健全状態の運転関連情報を判定する処理と、判定された前記健全状態の運転関連情報に基づいて前記給電装置を前記健全状態の運転状態に自動復帰させるための制御を実行する処理と、をそれぞれ実行させることを要旨とする。
【００１７】
請求項１０記載の発明は、上記課題を解決するため、交流電源に接続され、該交流電源から供給された交流電力を所定の交流電力に変換する電力変換回路と、前記電力変換回路および前記交流電源にそれぞれ接続され、該電力変換回路により変換された交流電力および該交流電源から前記電力変換回路をバイパスして供給されたバイパス交流電力の内の何れか一方を切換制御信号に応じて切り換えて負荷に供給する給電切換回路と、前記電力変換回路および前記給電切換回路にそれぞれ接続され、前記切換制御信号を出力する駆動回路と、メモリを含み前記駆動回路に接続されたマイクロプロセッサを有する制御回路と、を備えたマイクロプロセッサ内蔵の給電装置の前記マイクロプロセッサ暴走時に対応する自動給電復帰方法であって、自マイクロプロセッサの暴走が検知されない健全状態において、所定の周期毎に前記給電装置の運転状態に関連する運転関連情報を前記メモリの複数の記憶領域それぞれに分散して書き込むステップと、自マイクロプロセッサの暴走が検知された際に、割込み処理により前記メモリの複数の記憶領域に分散して記憶された複数の運転関連情報を読み出すステップと、読み出された複数の運転関連情報間の一致状態に基づいて前記健全状態の運転関連情報を判定するステップと、判定された前記健全状態の運転関連情報に基づいて前記給電装置を前記健全状態の運転状態に自動復帰させるための制御を実行するステップと、を備えたことを要旨とする。
【００１８】
【発明の実施の形態】
図１は、本発明の実施の形態に係る給電装置１の概略構成を示すブロック図である。
【００１９】
図１に示すように、給電装置１は、商用交流電源３の電力線ＰＳに接続され、その商用交流電源３から供給された交流電力を直流電力に変換し、変換された直流電力を交流電力に変換する電力変換回路５と、この電力変換回路５の出力線ＯＳおよび商用交流電源３の電力線ＰＳから分岐して電力変換回路５をバイパスする電力線（以下、バイパス電力線とする）ＢＳにそれぞれ接続された給電切換回路７とを備えている。給電切換回路７の出力線ＬＳは負荷９に接続されている。
【００２０】
また、給電装置１は、電力変換回路５の制御端子および給電切換回路７の制御端子にそれぞれ接続され、制御端子を介して電力変換回路５および給電切換回路７に対して制御信号をそれぞれ出力して電力変換回路５および給電切換回路７を制御するための制御回路１１を備えている。
【００２１】
電力変換回路５は、図示しない例えばトランジスタ等の複数のスイッチング素子およびダイオード等の複数の整流素子を有している。各スイッチング素子の制御端子に対して制御回路１１から駆動制御信号が出力されることにより、各スイッチング素子は、交流電力から直流電力への変換動作（コンバータ動作）、および直流電力から交流電力への変換動作（インバータ動作）をそれぞれ実行して、給電切換回路に交流電力を供給する動作、すなわち、インバータ給電動作を行うようになっている。
【００２２】
給電切換回路７は、図１に示すように、リレー１３を備えており、このリレー１３の可動接点１３ａが、一端部が負荷９に接続された出力線ＬＳの他端部に接続されている。また、リレー１３の第１の固定接点１３ｂがバイパス電力線ＢＳの途中から分岐された電力線ＢＳ１に接続され、リレー１３の第２の固定接点１３ｃが電力変換回路５の出力線ＯＳに接続されている。
【００２３】
また、リレー１３の可動接点１３ａには、この可動接点１３ａを第１の固定接点１３ｂおよび第２の固定接点１３ｃのどちらか一方をオンに切換駆動させるための補助リレー１５が接続されており、この補助リレー１５は、制御回路１１に接続されている。
【００２４】
さらに、給電切換回路７は、バイパス電力線ＢＳの先端および負荷９に対する出力線ＬＳにそれぞれ接続された交流（ＡＣ）スイッチ１７を備えている。このＡＣスイッチ１７は、例えばトライアックにより構成されている。ＡＣスイッチ１７の制御端子（ゲート端子）が制御回路に接続され、制御回路からの制御信号により高速にオン／オフ動作するようになっている。
【００２５】
一方、制御回路１１は、図１に示すように、ノンマスカブル割込み（ＮＭＩ）端子（ポート）Ｎおよび複数の入出力端子（Ｉ／Ｏ端子）を有するマイクロプロセッサ（以下、ＣＰＵと記載する）２１と、このＣＰＵ２１の複数の入出力端子におけるウオッチドッグタイマリセット端子（ポート）Ｒおよび上記ＮＭＩ端子Ｎにそれぞれ接続された暴走検知回路｛ウオッチドック（ＷＤ）タイマ回路｝２３とを備えている。
【００２６】
このＷＤタイマ回路２３は、ＣＰＵ２１からウオッチドッグタイマリセット端子Ｒを介して一定周期（例えば、給電装置１の運転制御周期に対応する１０ｍｓｅｃ）毎に入力されたウオッチドックタイマリセットパルス信号（以下、ＷＤＴＲ信号と記載する）に応じてタイマをリセットし、一定期間ＷＤＴＲ信号の入力が無く、タイマ値が所定値を超えた場合（タイムアップ）に、ＣＰＵ２１のＮＭＩ端子Ｎに対してタイムアップ信号（ＷＤＴＯ信号）を出力するようになっている。
【００２７】
一方、制御回路１１は、ＣＰＵ２１のＩ／Ｏ端子Ｔ１および電力変換回路５の複数の制御端子にそれぞれ接続された電力変換回路ドライブ回路２５を備えており、この電力変換回路ドライブ回路２５は、ＣＰＵ２１からの所定の運転制御周期に基づく制御信号に応じて電力変換回路５の複数のスイッチング素子それぞれの制御端子に駆動制御信号を出力するように構成されている。
【００２８】
また、制御回路１１は、ＣＰＵ２１のＩ／Ｏ端子Ｔ２および給電切換回路７の補助リレー１５にそれぞれ接続されたリレードライブ回路２７を備えており、このリレードライブ回路２７は、ＣＰＵ２１からの制御信号に応じて補助リレー１５に駆動制御信号を出力し、補助リレー１５を介してリレー１３の接点制御を行うように構成されている。
【００２９】
さらに、制御回路１１は、ＣＰＵ２１のＩ／Ｏ端子Ｔ３および給電切換回路７のＡＣスイッチ１７の制御端子にそれぞれ接続されたＡＣスイッチドライブ回路２９を備えており、このＡＣスイッチドライブ回路２９は、ＣＰＵ２１からの制御信号に応じてＡＣスイッチ１７に駆動制御信号を出力し、ＡＣスイッチ１７のオン／オフ制御を行うように構成されている。
【００３０】
そして、制御回路１１のＣＰＵ２１は、図１に示すように、ＣＰＵ２１がアクセス自在なＲＯＭ（リードオンリーメモリ）３１およびＲＡＭ（ランダムアクセスメモリ）３３を備えている。
【００３１】
このＲＯＭ３１には、ＣＰＵ２１に給電装置運転制御処理を実行させるための制御プログラムＰ１が格納されている。また、ＲＯＭ３１には、ＣＰＵ２１に後述する図５に示すＣＰＵ暴走時自動復帰処理を実行させるための割込プログラムＰ２がＲＯＭ３１の特定アドレスに格納されている。
【００３２】
ＣＰＵ２１は、制御プログラムＰ１に従った給電装置運転制御処理を実行中に、そのＮＭＩ端子Ｎを介してＷＤＴＯ信号を受信した際に、上記特定アドレスに格納された割込プログラムＰ２を実行するようになっている。
【００３３】
一方、ＲＡＭ３３の例えば先頭アドレスから所定アドレス間には、図２に示すように、ＣＰＵ２１の暴走時における運転情報を再生して記憶するための記憶領域ＲＡ１、およびＣＰＵ暴走時のバイパス制御（バイパス給電）用の端子（ポート；Ｔ１、Ｔ２、Ｔ３）の情報をそれぞれ記憶するための記憶領域ＲＡ２がそれぞれ確保されており、この記憶領域ＲＡ１およびＲＡ２がＣＰＵ２１のリセット時においてクリアされない非クリア範囲となっている。
【００３４】
次に、本実施の形態に係わる制御回路１１による給電装置１の運転制御処理およびＣＰＵ２１の暴走時における自動復帰制御処理について説明する。
【００３５】
給電装置１のＣＰＵ２１は、健全状態において、ＲＯＭ３１に記憶された制御プログラムＰ１に従って動作する。
【００３６】
すなわち、図３の符号ＴＳ１に示すように、給電装置１のＣＰＵ２１が健全状態であり、かつ給電装置１の通常運転時においては、制御回路１１のＣＰＵ２１により、ＡＣスイッチドライブ回路２９を介してＡＣスイッチ１７がオフに制御され、リレードライブ回路２７および補助リレー１５を介してリレー１３の可動接点１３ａがインバータ電力側の第２の固定接点１３ｃに切換制御されている。
【００３７】
この状態において、制御回路１１のＣＰＵ２１は、運転制御周期毎に、その電力変換回路ドライブ回路２５を介して電力変換回路５に対して駆動制御信号を出力する。
【００３８】
この結果、商用交流電源３から供給された交流電力は、バイパス電力側の第１の固定接点１３ｂおよびＡＣスイッチ１７がそれぞれオフであるため、負荷９に供給されない。
【００３９】
電力線ＰＳを介して電力変換回路５に送られた交流電力は、電力変換回路５の複数のスイッチング素子によるスイッチング処理等の電力変換制御処理により直流電力に変換された後、再度交流電力に変換され、出力線ＯＳ、リレー１３の第２の固定接点１３ｃ、可動接点１３ａおよび出力線ＬＳを介して負荷９に供給される。
【００４０】
以上述べたように、給電装置１のＣＰＵ２１が健全状態で、かつ給電装置１の通常運転時においては、電力変換回路５および給電切換回路７を介して負荷９にインバータ給電が実行されている（図３、ＴＳ２参照）。
【００４１】
上記運転制御処理と並行して、ＣＰＵ２１は、ＷＤＴＲ信号をＷＤタイマ回路２３に送信している（図３、ＴＳ３参照）。
【００４２】
一方、給電装置１のＣＰＵ２１が健全状態であり、かつ給電装置１が停止時においては、制御回路１１のＣＰＵ２１により、ＡＣスイッチドライブ回路２９を介してＡＣスイッチ１７がオフに制御され、リレードライブ回路２７および補助リレー１５を介してリレー１３の可動接点１３ａが第１の固定接点１３ｂをオフにするように切換制御され、さらに、電力変換回路ドライブ回路２５がオフ制御される。
【００４３】
この停止時において、ＣＰＵ２１は、上記ＷＤＴＲ信号送信処理を行っている（図３、ＴＳ４参照）。
【００４４】
ＣＰＵ２１が健全状態において、そのＣＰＵ２１の制御に基づく給電装置１の現在の運転状態に関連する運転関連情報４１は、ＣＰＵ２１の制御時において、それぞれ二者択一の状態（「１」あるいは「０」）の１ビットの運転状態パラメータとしてＲＡＭ３３における運転関連情報書込エリアの所定の記憶領域ＲＢに格納されている。
【００４５】
運転関連情報４１は、給電装置１が「運転中（１）」であるか「運転停止中（０）」であるかを表す運転／停止状態パラメータＰ１に加えて、バイパス使用許可設定状態パラメータＰ２、給電装置１の停止時におけるバイパス設定状態を表すパラメータＰ３、自発送信許可状況を表すパラメータＰ４、ＣＰＵ２１による送信ポートの選択状況を表すパラメータＰ５、ＣＰＵ２１の通信速度の選択状況を表すパラメータＰ６およびリレー１３の制御状態を表すパラメータＰ７をそれぞれ含んでいる。
【００４６】
このとき、ＣＰＵ２１は、図３に示す運転関連情報記録処理（ＴＳ５）として、上記運転制御周期毎にＲＡＭ３３に格納（更新）している現在の給電装置１の運転関連情報４１（運転状態パラメータＰ１〜Ｐ７）を、上記「１」あるいは「０」のビット情報から、それぞれ１６ビット（２バイト）の所定の運転状態コードデータＣ１〜Ｃ７に置き換える（図４；ステップＳ１）。
【００４７】
例えば、運転／停止状態パラメータＰ１が「運転中」を表す１ビットの情報「１」の場合には、１６ビットの運転状態コードデータである例えば「Ａ５ｈ」に置き換えられ、運転／停止状態パラメータＰ１が「停止中」を表す１ビットの情報「０」の場合には、１６ビットの運転状態コードデータである例えば「５Ａｈ」に置き換えられる。
【００４８】
次いで、ＣＰＵ２１は、運転関連情報４１（運転状態コードデータＣ１〜Ｃ７）と全く同一（コピー）を表す情報（同一の１６ビットの情報）を複数個（Ｎ個；４１ａ１〜４１ａＮ）生成し（ステップＳ２）、生成した複数（第１〜第Ｎ）の運転関連情報４１ａ１〜４１ａＮを、ＲＡＭ３３の運転関連情報書込エリアにおける分散した複数の記憶領域Ｒ１〜ＲＮにそれぞれ書き込む（記録する）（ステップＳ３）。
【００４９】
ＣＰＵ２１は、上記運転関連情報記録処理（ステップＳ１〜ステップＳ３）を給電装置１の運転制御周期毎に実行しているため、ＲＡＭ３３には、常に給電装置１の動作と完全に一致した運転関連情報が記録されている。
【００５０】
このとき、例えば、外来雑音（ノイズ）や給電装置１の内部で発生した雑音（ノイズ）等の影響を受けてＣＰＵ２１に暴走（制御プログラムの実行が正常な順序で進行しないこと）が発生した場合、図３に示すように、ＷＤタイマ回路２３に対してＣＰＵ２１からのＷＤＴＲ信号の入力が一定期間以上停止する。
【００５１】
この結果、ＷＤタイマ回路２３からＷＤＴＯ信号がＣＰＵ２１のＮＭＩ端子Ｎに出力される。
【００５２】
ＣＰＵ２１は、ＮＭＩ端子Ｎを介してＷＤＴＯ信号が入力されると、このＷＤＴＯ信号に応じた割込み処理により、ＲＯＭ３１の特定アドレスから割込プログラムＰ２を読み出し、その割込プログラムＰ２に従って割込処理（自動復帰処理）を開始する（図５；ステップＳ１０）。なお、このとき、給電装置１は、図３に示すように、自動復帰処理による自動復帰中を表す状態（ＴＳ６）となる。
【００５３】
すなわち、ＣＰＵ２１は、ＲＡＭ３３の複数の記憶領域Ｒ１〜ＲＮに記録された複数の運転関連情報４１ａ１〜４１ａＮをそれぞれ読み出し、互いの運転関連情報４１ａ１〜４１ａＮをコードデータ単位で比較して、その運転関連情報４１ａ１〜４１ａＮに対する破損発生の有無、言い換えれば運転関連情報４１ａ１〜４１ａＮの健全性を確認し（ステップＳ１１）、運転状態の判定ができるか否か（ＯＫであるか否か）判断する（ステップＳ１２）。
【００５４】
このとき、本実施形態では、複数の運転関連情報４１ａ１〜４１ａＮそれぞれが１６ビットの運転状態コードデータであるため、数ビット程度の破損に関しては、運転関連情報４１ａ１〜４１ａＮ間の比較により、その運転関連情報４１ａ１〜４１ａＮに対する破損の有無を容易に検出することができる。
【００５５】
ステップＳ１２の判断処理の結果、運転関連情報４１ａ１〜４１ａＮに運転状態判定が困難となるデータ破損が生じている場合（例えば、運転関連情報４１ａ１〜４１ａＮの過半数以上が破損している場合；ステップＳ１２→ＮＯ）、ＣＰＵ２１は、後述するステップＳ１５の処理に移行する。
【００５６】
一方、ステップＳ１２の確認処理の結果、運転関連情報４１ａ１〜４１ａＮにデータ破損が生じていないか、破損が生じていても運転状態判定処理が実行できると判断した場合（ステップＳ１２→ＹＥＳ）、ＣＰＵ２１は、運転関連情報４１ａ１〜４１ａＮ間の各情報Ｃ１〜Ｃ７単位での一致状態を求め、求めた一致状態により、健全状態での運転状態を判定する（ステップＳ１３；図３、ＴＳ７参照）。
【００５７】
例えば、運転関連情報４１ａ１〜４１ａＮそれぞれの運転状態コードデータＣ１において、「運転中」を表すコードデータ「Ａ５ｈ」の個数が所定数（上記Ｎ個に応じて決まる数、例えばＮ個のうちの過半数）に達している場合（残りはＣＰＵ２１の暴走により破損して「Ａ５ｈ」とは異なるコードデータに変化した場合）、ＣＰＵ２１は、給電装置１の健全状態時の運転／停止状態パラメータＰ１が「運転中」であると判定する。
【００５８】
同様に、その他の運転関連情報４１ａ１〜４１ａＮそれぞれの運転状態コードデータＣ２〜Ｃ７においても、例えば過半数を占めるコードデータに対応する運転状態パラメータが健全状態の運転状態パラメータＰ２〜Ｐ７として判定される。
【００５９】
ＣＰＵ２１は、判定された運転状態パラメータＰ１〜Ｐ７に従って給電装置１全体の制御を行う。
【００６０】
例えば運転／停止状態パラメータＰ１が「運転中」と判定されたため、ＣＰＵ２１は、ＡＣスイッチドライブ回路２９を介してＡＣスイッチ１７をオンに制御し、リレードライブ回路２７および補助リレー１５を介してリレー１３の可動接点１３ａをバイパス電力側の第１の固定接点１３ｂへ切換制御する。
【００６１】
この結果、商用交流電源３から供給された交流電力は、バイパス電力側の第１の固定接点１３ｂおよびＡＣスイッチ１７がそれぞれオンであるため、バイパス電力線ＢＳ、リレー１３、ＡＣスイッチ１７および出力線ＬＳを介して負荷９に供給される（ステップＳ１４）。
【００６２】
このとき、ＡＣスイッチ１７は瞬時にオフからオンに切り換り、ステップＳ１１（ＣＰＵ２１の暴走発生時）からステップＳ１４の処理まで例えば数μｓで行われるため、交流電力を無瞬断で負荷９に供給することができる（バイパス給電；図３、ＴＳ８参照）。
【００６３】
一方、ステップＳ１２により運転状態判定処理が困難なデータ破損が確認された場合、あるいはステップＳ１３により、運転関連情報４１ａ１〜４１ａＮそれぞれの運転状態コードデータＣ１〜Ｃ７において、「運転停止中」を表すコードデータ「５Ａｈ」の個数が所定数（例えば、上記過半数）に達しており、給電装置１の健全状態時の運転／停止状態パラメータＰ１が「運転停止中」であると判定された場合、ＣＰＵ２１は、上記リレー１３およびＡＣスイッチ１７に対する切換制御を行わず、運転停止状態を維持する（ステップＳ１５；図３、ＴＳ９参照）。
【００６４】
ステップＳ１４あるいはＳ１５の処理後、ＣＰＵ２１は、所定時間（例えば１０秒間待機し、上記ノイズ等の暴走理由から連続して暴走が発生した場合、その暴走を無視する（ステップＳ１６；図３、ＴＳ１０参照）。
【００６５】
次いで、ＣＰＵ２１は、ステップＳ１３およびＳ１４の処理により判定された給電装置１の自動復帰後（健全状態）の運転関連情報（ＣＰＵ２１により再生される運転関連情報）、およびバイパス給電に必要なポートＴ１〜Ｔ３の状態を表すＢＰＳ（バイパス）給電用ポート情報を、ＲＡＭ３３のリセット時非クリア範囲における記憶領域ＲＡ１およびＲＡ２にそれぞれ書込み、書込後にリセット（ソフトウェアリセット）処理を行う（ステップＳ１７；図３、ＴＳ１１参照）。
【００６６】
リセット完了後、ＣＰＵ２１は、ＷＤＴＲ信号送信処理を開始し（図３、ＴＳ１２参照）、そのＣＰＵ２１の初期化処理を行う（ステップＳ１７）。
【００６７】
すなわち、ＣＰＵ２１は、現在のリセット後の初期化がＮＭＩ自動復帰に基づく初期化であるか、通常のリセット操作（電源リセット、リセット端子によるリセット等）に基づく初期化であるか否か判断し（ステップＳ１９）、通常のリセット操作に基づく初期化である場合には（ステップＳ１９→ＮＯ）、通常の初期化処理によりＲＡＭ３３の記録内容を全て初期化する（ステップＳ２０）。
【００６８】
一方、ＮＭＩ自動復帰に基づく初期化である場合には（ステップＳ１９→ＹＥＳ）、ＣＰＵ２１は、ＮＭＩ自動復帰専用初期化処理として、ＲＡＭ３３のリセット時ＲＡＭ非クリア範囲（記憶領域ＲＡ１、ＲＡ２）を除くＲＡＭ３３の全ての領域（リセット時ＲＡＭクリア範囲）の初期化処理を行う（ステップＳ２１）。
【００６９】
続いて、ＣＰＵ２１は、割込み処理により起動し（ステップＳ２２）、電力変換回路ドライブ回路２５を介して電力変換回路５を商用交流電源３に同期させた後、ＮＭＩ自動復帰判定処理を行う（ステップＳ２３）。
【００７０】
ステップＳ２３の判断の結果、「通常リセット」と判断された場合、ＣＰＵ２１は停止状態で待機する（ステップＳ２４）。
【００７１】
一方、ステップＳ２３の判断の結果、「自動復帰」と判断された場合、ＣＰＵ２１は、ＲＡＭ３３の記憶領域ＲＡ１に記録された運転関連情報を読み出し、読み出した運転関連情報が「運転中」であるか否か判断する（ステップＳ２５）。
【００７２】
ステップＳ２５の判断の結果「運転中」であれば（ステップＳ２５→ＹＥＳ）、ＣＰＵ２１は、ＲＡＭ３３の記憶領域ＲＡ２からＢＰＳ給電用ポート情報を読み出し、読み出したＢＰＳ給電用ポート情報に基づいて、対応するポートＴ１、Ｔ２およびＴ３を介して電力変換回路ドライブ回路２５、リレードライブ回路２７およびＡＣスイッチドライブ回路２９をそれぞれ駆動する。この結果、給電装置１が起動して自動的に運転を開始する（ステップＳ２６；図３、ＴＳ１３参照）。なお、このとき、給電装置１は、図３に示すように、ＮＭＩ処理による自動復帰後（健全状態；ＴＳ１４）となる。
【００７３】
すなわち、ＣＰＵ２１は、リレードライブ回路２７および補助リレー１５を介してリレー１３の可動接点１３ａをインバータ電力側の第２の固定接点１３ｃに切換制御し、切換制御完了後、ＡＣスイッチドライブ回路２９を介してＡＣスイッチ１７をオフに制御し、リレードライブ回路２７および補助リレー１５を介してリレー１３の可動接点１３ａをインバータ電力側の第２の固定接点１３ｃに切換制御して電力変換回路ドライブ回路２５を介して電力変換回路５の複数のスイッチング素子をスイッチング制御する。
【００７４】
この結果、商用交流電源３から供給された交流電力は、リレー１３の可動接点１３ａがインバータ電力側の第２の固定接点１３ｃに切り換った後にＡＣスイッチ１７がオフに制御されるため、無瞬断で電力変換回路５、リレー１３の第２の固定接点１３ｃ等を介して負荷９に供給される。すなわち、バイパス給電から無瞬断でインバータ給電に移行される（図３、ＴＳ１５参照）。
【００７５】
一方、ステップＳ２５の判断の結果「運転停止中」であれば（ステップＳ２５→ＮＯ）、ＣＰＵ２１は、電力変換回路５等の制御を行わず、停止状態で待機し（ステップＳ２７；図３、ＴＳ１６参照）、手動操作により運転を再開するようになっている。
【００７６】
このようにして、割込プログラムＰ２に従った給電装置１の自動復帰処理（割込み処理）Ｓ１０〜Ｓ１７とＣＰＵ初期化処理Ｓ１８〜Ｓ２７が完了すると（ステップＳ２８）、ＣＰＵ２１は、制御プログラムＰ１に従って、健全状態時における運転制御処理を運転制御周期で開始する（ステップＳ２９）。
【００７７】
すなわち、ＣＰＵ２１は、ＷＤＴＲ信号送信処理を含む運転制御処理（「運転」→電力変換回路５の制御処理、「運転停止」→停止待機処理）を実行し（ステップＳ３０）、運転周期毎に、図４のステップＳ１〜Ｓ３に示した運転関連情報記録処理を実行する（ステップＳ３１；図３、ＴＳ１７参照）。
【００７８】
以下、ＣＰＵ２１は、制御プログラムＰ１に従ってステップＳ２９〜Ｓ３１の処理を繰り返し実行し、ＣＰＵ２１が新たに暴走した場合には、その暴走を検知してＣＰＵ２１に送信されたＷＤＴＯ信号に応じた割込み処理により、割込プログラムＰ２に従った割込処理（自動復帰処理；ステップＳ１０〜Ｓ１７とＣＰＵ初期化処理；ステップＳ１８〜２８参照）が実行される。
【００７９】
以上述べたように、本実施形態によれば、ＣＰＵ２１が健全状態において、給電装置１の運転状態に関連する運転関連情報を、それぞれ１６ビットから成る運転状態コードデータＣ１〜Ｃ７に置換し、置換した運転関連情報を、その運転関連情報と同一の複数の運転関連情報４１ａ１〜４１ａＮとしてＲＡＭ３３の分散した複数の記憶領域Ｒ１〜ＲＮにそれぞれ書き込んでいる。
【００８０】
このため、ＣＰＵ２１の暴走により複数の運転関連情報４１ａ１〜４１ａＮ自体の一部が破損した場合や、ＲＡＭ３３における上記複数の運転関連情報４１ａ１〜４１ａＮが書き込まれた記憶領域の一部に不具合が生じた場合でも、他の運転関連情報によりＣＰＵ２１の暴走前の運転状態を確実に判定することができる。
【００８１】
したがって、ＣＰＵ２１の暴走時においてＲＡＭ３３自体および／またはＲＡＭ３３に書き込まれた運転関連情報の例えば一部に不具合が生じた場合であっても、給電装置１をＣＰＵ２１の暴走前の運転状態に自動復帰させることができる。
【００８２】
この結果、例えば給電装置１がＣＰＵ２１暴走前に運転中状態であった場合、すなわち、負荷９に電力を供給していた場合、ＣＰＵ２１暴走後も、給電装置１を運転中状態（負荷９に対する給電状態）に確実に自動復帰させることができる。
【００８３】
また、本実施形態によれば、ＣＰＵ２１が健全状態において運転中であった場合、ＣＰＵ２１が暴走しても、バイパス給電により負荷９に対する給電を継続させることができるため、負荷９に対する電力供給停止状態の発生を回避することができる。
【００８４】
さらに、本実施形態によれば、給電装置１の運転状態に関連する運転関連情報を、それぞれ１６ビットから成る運転状態コードデータＣ１〜Ｃ７としてＲＡＭ３３に記録しているため、ＣＰＵ２１の暴走時において同一のコードデータが偶然に生成されてしまう確率は、それぞれ１／２１６＝１／６５５３６と非常に小さくなっている。
【００８５】
すなわち、ＣＰＵ２１の暴走時において、複数の運転関連情報４１ａ１〜４１ａＮの内の少なくとも１つの運転関連情報のコードデータが破損した場合、破損後、破損前のコードデータと同一のデータとなる確率は極めて小さく、コードデータが破損した場合、そのコードデータの破損を容易に検知することが可能になる。
【００８６】
なお、本実施形態では、運転関連情報４１ａ１〜４１ａＮそれぞれのＮ個の運転状態コードデータにおいて、二者択一の一方の運転状態に対応する同一コードデータの個数が所定数、例えば過半数に達している場合に、給電装置１がその同一のコードデータに対応する所定の運転状態にあるものと判定したが、本発明はこの構成に限定されるものではない。
【００８７】
例えば、二者択一の一方の運転状態に対応するコードデータの数が所定数（過半数よりも小さい）を超えた場合、そのコードデータの運転状態を給電装置１の運転状態と判定することも可能であり、最も同一となる個数の多いコードデータに対応する運転状態を給電装置１の運転状態と判定することもできる。
【００８８】
また、本実施形態の給電装置１の電力変換回路５を、バッテリ内蔵型の電力変換回路５として構成し、給電装置１を、商用交流電源３の停電時において、電力変換回路５の内蔵バッテリからの交流電力に基づくインバータ給電を負荷９に行う電源装置として構成することも可能である。
【００８９】
給電装置１を上記電源装置として構成した場合、図６に示すように、ＣＰＵ２１の健全状態時（暴走前）、例えば商用交流電源３が停電時において電力変換回路５の内蔵バッテリからインバータ給電を行っている際（図６、ＴＳ２）にＣＰＵ２１に暴走が生じたとき、ＣＰＵ２１の図５のステップＳ１３の判断は、運転関連情報として運転／停止状態パラメータＰ１が「バッテリによる運転中」であるにも係らず、停止状態の場合と同様の処理となり、ＣＰＵ２１は、給電装置１を停電時に適した状態、すなわち停止状態に設定する（ステップＳ１５；図６、ＴＳ８参照）。
【００９０】
この場合、ＣＰＵ２１が自動復帰した場合でも、ＣＰＵ２１は、電力変換回路５等の制御を行わず、停止状態で待機する（ステップＳ２７；図６、ＴＳ８参照）、手動操作により運転を再開する。
【００９１】
なお、上記制御以外の自動復帰処理については、図５に示した処理と同様であり、給電装置１を上記電源装置として構成した場合であっても、給電装置１の場合と略同様の効果を得ることができる。
【００９２】
また、本実施の形態においては、マイクロプロセッサ（ＣＰＵ）の暴走を検知するウオッチドッグ（ＷＤ）タイマ回路２３を、マイクロプロセッサ（ＣＰＵ）のウオッチドッグタイマリセット端子およびＮＭＩ端子を介して外付けに接続したが、本発明は上記構成に限定されるものではなく、図７に示すように、ウオッチドッグタイマ回路２３をマイクロプロセッサ（ＣＰＵ）に内蔵するように構成してもよく、上述した実施の形態で得られた効果に加えて、部品点数の削減に寄与することができる。
【００９３】
【発明の効果】
以上述べたように、請求項１、請求項２、請求項３、請求項９および請求項１０記載の本発明によれば、マイクロプロセッサの暴走が検知されない健全状態において前記メモリの複数の記憶領域にそれぞれ分散して書き込まれた複数の運転関連情報間の一致状態に基づいて、該複数の運転関連情報から前記健全状態の運転関連情報を判定することができる。
【００９４】
このため、仮に複数の運転関連情報の一部がマイクロプロセッサの暴走により破損した場合でも、残りの運転関連情報に基づいて健全状態の運転関連情報を判定することが可能になり、その判定結果に基づいて給電装置をマイクロプロセッサ暴走前の健全状態に自動復帰させることができる。
【００９５】
請求項３記載の本発明によれば、その本発明に係るマイクロプロセッサ内蔵給電装置の部品点数を削減することができる。
【００９６】
請求項４記載の本発明によれば、運転関連情報を１６ビットのコードデータとして前記メモリに分散して書き込むようにしたため、例えばコードデータにビット単位で破損が生じた際に、その破損を容易に検出することができる。
【００９７】
請求項５記載の本発明によれば、運転関連情報としての１６ビットのコードデータ間の一致状態を、該１６ビット単位で判定しており、１６ビットのコードデータがマイクロプロセッサ暴走時に偶然生成される確率が極めて低いため、健全状態時の運転状態を誤まった状態に判定する可能性を回避することができる。
【００９８】
請求項６記載の本発明によれば、前記健全状態の運転関連情報が前記給電装置の運転状態を表す情報を含む場合、メモリに保持された健全状態の運転関連情報に応じて、前記駆動回路を介して前記給電切換回路に前記切換制御信号を出力し、前記電力変換回路により変換された交流電力を前記負荷に供給することにより、給電装置を健全状態時の運転状態に自動復帰させることができる。
【００９９】
請求項７記載の本発明によれば、前記健全状態の運転関連情報が前記給電装置の停止状態を表す情報を含む場合、前記メモリに保持された前記健全状態の運転関連情報に応じて該給電装置の停止状態を継続させることにより、給電装置を健全状態時の停止状態に自動復帰させることができる。
【０１００】
請求項８記載の本発明によれば、前記交流電源が停電であり、かつ前記健全状態の運転関連情報が前記給電装置の運転状態を表す情報を含む場合に、前記メモリに保持された前記健全状態の運転関連情報に応じて、該給電装置の停止状態を継続させることにより、健全状態時が運転状態であるにも係らず、給電装置を、停電時に適した停止状態に自動復帰させることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る給電装置の概略構成を示すブロック図である。
【図２】図１に示すＲＡＭの記憶領域を概念的に示す図である。
【図３】図１に示す給電装置の動作状態を時系列的に示す図である。
【図４】図１に示すＣＰＵの運転関連情報記録処理の一例を示す概略フローチャートである。
【図５】図１に示すＣＰＵの暴走時自動復帰処理の一例を示す概略フローチャートである。
【図６】図１に示す給電装置の変形例における動作状態を時系列的に示す図である。
【図７】本発明の実施の形態に係る給電装置の変形例の概略構成を示すブロック図である。
【符号の説明】
１…給電装置
３…商用交流電源
５…電力変換回路
７…給電切換回路
９…負荷
１１…制御回路
１３…リレー
１３ａ…可動接点
１３ｂ…第１の固定接点
１３ｃ…第２の固定接点
１５…補助リレー
１７…ＡＣスイッチ
２１…ＣＰＵ
２３…ＷＤタイマ回路
２５…電力変換回路ドライブ回路
２７…リレードライブ回路
２９…ＡＣスイッチドライブ回路
３１…ＲＯＭ
３３…ＲＡＭ
Claims (10)
- 負荷に対して電力を給電するマイクロプロセッサ内蔵給電装置であって、
交流電源に接続され、該交流電源から供給された交流電力を所定の交流電力に変換する電力変換回路と、
前記電力変換回路および前記交流電源にそれぞれ接続され、該電力変換回路により変換された交流電力および該交流電源から前記電力変換回路をバイパスして供給されたバイパス交流電力の内の何れか一方を切換制御信号に応じて切り換えて前記負荷に供給する給電切換回路と、
前記電力変換回路および前記給電切換回路にそれぞれ接続され、前記切換制御信号を出力する駆動回路と、
メモリを有し前記駆動回路に接続されたマイクロプロセッサとを備え、
前記マイクロプロセッサは、
自マイクロプロセッサの暴走が検知されない健全状態において、所定の周期毎に前記給電装置の運転状態に関連する運転関連情報を前記メモリの複数の記憶領域それぞれに分散して書き込む運転関連情報書き込み手段と、
自マイクロプロセッサの暴走が検知された際に、割込み処理により前記メモリの複数の記憶領域に分散して記憶された複数の運転関連情報を読み出す運転関連情報読み出し手段と、
読み出された複数の運転関連情報間の一致状態に基づいて前記健全状態の運転関連情報を判定する運転関連情報判定手段と、
判定された前記健全状態の運転関連情報に基づいて前記給電装置を前記健全状態へ自動復帰させるための制御を実行する自動復帰手段と、
を備えたことを特徴とするマイクロプロセッサ内蔵給電装置。 - 前記マイクロプロセッサの割込み端子および入出力端子にそれぞれ接続され、該マイクロプロセッサの暴走を該入出力端子を介して検知し、その暴走検知を表す暴走検知信号を前記割込み端子を介して前記マイクロプロセッサに送信する暴走検知回路をさらに備え、
前記運転関連情報読み出し手段は、前記暴走検知信号が送信されてきた際に前記割込み処理により前記複数の運転関連情報を読み出す手段を有することを特徴とする請求項１記載のマイクロプロセッサ内蔵給電装置。 - 前記マイクロプロセッサは、自マイクロプロセッサの暴走を検知する暴走検知回路を内蔵しており、
前記運転関連情報読み出し手段は、前記暴走検知回路による前記マイクロプロセッサの暴走検知に応じて前記割込み処理により前記複数の運転関連情報を読み出す手段を有することを特徴とする請求項１記載のマイクロプロセッサ内蔵給電装置。 - 前記運転関連情報は、１６ビットのコードデータとして前記メモリに分散して書き込まれることを特徴とする請求項１乃至３の内の何れか１項記載のマイクロプロセッサ内蔵給電装置。
- 前記運転関連情報判定手段は、前記運転関連情報としての１６ビットのコードデータ間の一致状態を、該１６ビット単位で判定することを特徴とする請求項４記載のマイクロプロセッサ内蔵給電装置。
- 前記健全状態の運転関連情報が前記給電装置の運転状態を表す情報を含む場合、前記自動復帰手段は、前記駆動回路を介して前記給電切換回路に前記切換制御信号を送信し、前記交流電源から供給されたバイパス交流電力を前記負荷に供給するように該給電切換回路を制御し、少なくとも前記健全状態の運転関連情報を前記メモリに保持した状態で前記マイクロプロセッサをリセットし、該リセット後、前記メモリに保持された前記健全状態の運転関連情報に応じて、前記駆動回路を介して前記給電切換回路に前記切換制御信号を送信し、前記電力変換回路により変換された交流電力を前記負荷に供給するように該給電切換回路を制御することを特徴とする請求項１乃至５の内の何れか１項記載のマイクロプロセッサ内蔵給電装置。
- 前記マイクロプロセッサは、前記健全状態の運転関連情報が前記給電装置の停止状態を表す情報を含む場合、少なくとも前記健全状態の運転関連情報を前記メモリに保持した状態で自マイクロプロセッサをリセットし、該リセット後、前記メモリに保持された前記健全状態の運転関連情報に応じて、該給電装置の停止状態を継続させる制御を行う停止制御手段を備えたことを特徴とする請求項１乃至５の内の何れか１項記載のマイクロプロセッサ内蔵給電装置。
- 前記マイクロプロセッサは、前記交流電源が停電であり、かつ前記健全状態の運転関連情報が前記給電装置の運転状態を表す情報を含む場合に、少なくとも前記健全状態の運転関連情報を前記メモリに保持した状態で自マイクロプロセッサをリセットし、該リセット後、前記メモリに保持された前記健全状態の運転関連情報に応じて、該給電装置の停止状態を継続させる制御を行う停止制御手段を備えたことを特徴とする請求項１乃至５の内の何れか１項記載のマイクロプロセッサ内蔵給電装置。
- 交流電源に接続され、該交流電源から供給された交流電力を所定の交流電力に変換する電力変換回路と、
前記電力変換回路および前記交流電源にそれぞれ接続され、該電力変換回路により変換された交流電力および該交流電源から前記電力変換回路をバイパスして供給されたバイパス交流電力の内の何れか一方を切換制御信号に応じて切り換えて負荷に供給する給電切換回路と、
前記電力変換回路および前記給電切換回路にそれぞれ接続され、前記切換制御信号を出力する駆動回路と、
メモリを含み前記駆動回路に接続されたマイクロプロセッサを有する制御回路と、
を備えたマイクロプロセッサ内蔵の給電装置の前記マイクロプロセッサ暴走時に対応する該マイクロプロセッサが実行可能な自動給電復帰プログラムであって、
前記マイクロプロセッサに、
自マイクロプロセッサの暴走が検知されない健全状態において、所定の周期毎に前記給電装置の運転状態に関連する運転関連情報を前記メモリの複数の記憶領域それぞれに分散して書き込む処理と、
自マイクロプロセッサの暴走が検知された際に、割込み処理により前記メモリの複数の記憶領域に分散して記憶された複数の運転関連情報を読み出す処理と、
読み出された複数の運転関連情報間の一致状態に基づいて前記健全状態の運転関連情報を判定する処理と、
判定された前記健全状態の運転関連情報に基づいて前記給電装置を前記健全状態の運転状態に自動復帰させるための制御を実行する処理と、
をそれぞれ実行させることを特徴とするマイクロプロセッサ内蔵給電装置のマイクロプロセッサ暴走時に対応した自動給電復帰プログラム。 - 交流電源に接続され、該交流電源から供給された交流電力を所定の交流電力に変換する電力変換回路と、
前記電力変換回路および前記交流電源にそれぞれ接続され、該電力変換回路により変換された交流電力および該交流電源から前記電力変換回路をバイパスして供給されたバイパス交流電力の内の何れか一方を切換制御信号に応じて切り換えて負荷に供給する給電切換回路と、
前記電力変換回路および前記給電切換回路にそれぞれ接続され、前記切換制御信号を出力する駆動回路と、
メモリを含み前記駆動回路に接続されたマイクロプロセッサを有する制御回路と、
を備えたマイクロプロセッサ内蔵の給電装置の前記マイクロプロセッサ暴走時に対応する自動給電復帰方法であって、
自マイクロプロセッサの暴走が検知されない健全状態において、所定の周期毎に前記給電装置の運転状態に関連する運転関連情報を前記メモリの複数の記憶領域それぞれに分散して書き込むステップと、
自マイクロプロセッサの暴走が検知された際に、割込み処理により前記メモリの複数の記憶領域に分散して記憶された複数の運転関連情報を読み出すステップと、
読み出された複数の運転関連情報間の一致状態に基づいて前記健全状態の運転関連情報を判定するステップと、
判定された前記健全状態の運転関連情報に基づいて前記給電装置を前記健全状態の運転状態に自動復帰させるための制御を実行するステップと、
を備えたことを特徴とするマイクロプロセッサ内蔵給電装置のマイクロプロセッサ暴走時に対応した自動給電復帰方法。
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