JP4336815B2 - クロック異常監視システム - Google Patents

Description

本発明は、クロック発生回路により生成されたクロック信号を逓倍して信号処理の動作用クロックを生成するＰＬＬ回路を有する受信装置に備えられ、ＰＬＬ回路により生成された動作用クロックの状態の判定を行うことにより信号処理により得られるデータの信頼性を向上させるためのクロック異常監視システムに関する。

送信装置からの信号を受信して復調を行う各種受信装置では、クロック信号を生成するためのクロック発生回路を内部に有している。そして、このクロック発生回路により生成されたクロック信号は、ＰＬＬ(Phased Lock Loop)回路等により逓倍されて所望の周波数とされた後に、信号処理を行う各回路に動作用クロックとして供給される。しかし、ＰＬＬ回路は常にロック状態となっているわけではないためＰＬＬ回路がアンロック状態の際に信号処理が行われると、正常な動作用クロックが生成されずに不安定となり、信号処理により得られるデータの信頼性が悪化する。そのため、このような受信装置では、ＰＬ回路のロック／アンロック状態を検出してデータの信頼性を高めるような様々なクロック異常監視システムが提案されている。

例えば、特許文献１には、ＰＬＬ回路がアンロック状態であることが検出されると、読み取りデータを取り込まないようにする技術が開示され、また特許文献２には、クロック（ストローブ）信号の異常を検出すると警報を出力し、データの正確性、信頼性を向上させる技術が開示されている。

このような、従来の受信装置におけるクロック異常監視システムの一例を図６を参照して説明する。この従来のクロック異常監視システムは、図６に示されるように、クロック発生回路１１と、受信データ処理回路(下位)６１２と、メモリ１３と、受信データ処理回路１４（上位）と、監視制御回路１５とから構成されている。

また、受信データ処理回路（下位）６１２は、ＰＬＬ回路１２１と、ｎ個のデータ処理部１２３₁〜１２３_nとから構成されている。ＰＬＬ回路１２１は、クロック発生回路１１からのクロックを逓倍して、各データ処理部１２３₁〜１２３_nへ動作用クロック１２２として供給している。データ処理部１２１₁〜１２１_nは、例えば最大ｎ個のユーザ用の受信データ処理部として割り当てられる。メモリ１３は、データ処理部１２３₁〜１２３_nにより信号処理が行われた後のデータを格納するための記憶部であり、データ処理部用エリア１３１₁〜１３１_nにより構成されている。受信データ処理回路（下位）６１２では、ＰＬＬ回路１２１において生成された動作用クロック１２２を用いて信号処理が行われ、この信号処理により得られた出力データがメモリ１３に格納される。

また、監視制御回路１５は、状態判定回路１５１と、制御回路１５２とから構成されている。

この従来の受信装置では、図示せぬ受信データ選択部から選択されたｎ本の受信データ１１１₁〜１１１_nを用いて各データ処理部１２３₁〜１２３_n毎に信号処理が行われ、メモリ１３のデータ処理部毎に分割されたデータ処理部用エリア１３１₁〜１３１_nへ処理結果が書き込まれる。受信データ処理回路(上位)１４では、データ処理部毎に分割されたメモリ１３内のデータ処理部用エリア１３１₁〜１３１_nに格納されたデータを読み出して信号処理を行う。

また、ＰＬＬ回路１２１からは、当該ＰＬＬ回路１２１がロック状態であるかアンロック状態であるかを示すロック／アンロック状態信号１６１が出力されている。監視制御回路１５内においては、状態判定回路１５１にてロック／アンロック状態信号１６１を入力し、制御回路１５２へＰＬＬ回路１２１の動作状態を報告する。制御回路１５２においては、ＰＬＬ回路１２１がアンロック状態であるとの報告を受けた場合に信号１７１、１７２を用いて受信データ処理回路（下位）１２および受信データ処理回路（上位）１４に対して初期化するなどの制御を行う。なお、監視制御回路１５においてはプロセッサ等のソフトウエアで構成することも可能である。

状態判定回路１５１においては、ＰＬＬ回路１２１がアンロック状態であることを示すために、保護段数を設けて、ＰＬＬ回路１２１がある一定期間アンロック状態であることを検出した場合に、制御回路１５２へＰＬＬ回路１２１がアンロック状態であることを報告する回路構成が一般的である。したがって、ＰＬＬ回路１２１が最初にアンロック状態になってから、監視制御回路１５内の制御回路１５２において受信データ処理回路（下位）６１２及び受信データ処理回路（上位）１４に通知されるまでには時間を要することになる。この時間内に受信データ処理回路（下位）６１２にて信号処理が行われたデータ結果は、ＰＬＬ回路１２１から出力された動作用クロック１２２が不安定状態にも関わらず、データがメモリ１３に格納され受信データ処理回路（上位）１４で信号処理をされることになり、処理されたデータの信頼性が乏しく、正確な受信信号処理ができない可能性があった。

また、上記で説明した特許文献１、２記載の従来技術においても、ＰＬＬ回路がアンロック状態となっていることを検出するためにはある一定期間が必要であるため、その間に処理されたデータが取り込まれないようにしてデータの信頼性を確保することは困難である。
特開昭６３−３１１６７０号公報 特開平９−６７２５号公報

上述した従来のクロック異常監視システムでは、ＰＬＬ回路がアンロック状態であることが検出されてから、データの処理を中止したり処理されたデータを取り込まないようにしているため、ＰＬＬ回路がアンロック状態となってからＰＬＬ回路がアンロック状態となったことが検出されるまでの間に処理されたデータの信頼性が乏しく、正確な受信信号処理ができない可能性があるという問題点があった。

本発明の目的は、ＰＬＬ回路がアンロック状態となってからＰＬＬ回路がアンロック状態となったこをが検出されるまでの間に処理されたデータの信頼性をも判定することができるようにして、得られたデータの信頼性に応じた制御を可能とすることのできるクロック異常検出システムを提供することである。

上記目的を達成するために、本発明のクロック異常監視システムは、クロック信号を生成するクロック発生回路と、前記クロック発生回路により生成されたクロック信号を逓倍して信号処理の動作用クロックを生成するＰＬＬ回路とを有する受信装置に備えられ、前記ＰＬＬ回路により生成された動作用クロックの状態の判定を行うクロック異常監視システムであって、
前記ＰＬＬ回路により生成された動作用クロックを用いて受信データの処理を行うとともに処理を開始するタイミングで処理開始タイミング信号を出力するデータ処理部と、
前記データ処理部により信号処理が行われた後のデータを格納するための記憶部と、
前記ＰＬＬ回路から出力された当該ＰＬＬ回路がロック状態であるかアンロック状態であるかを示すロック／アンロック状態信号と前記データ処理部からの処理開始タイミング信号とを入力し、前記データ処理部において信号処理が行われている期間に前記ＰＬＬ回路がアンロック状態となった場合、当該信号処理により得られたデータとともに当該データの信号処理中に前記ＰＬＬ回路がアンロック状態となったことを示す情報を前記記憶部に格納するデータ処理動作判定回路とを備えている。

本発明によれば、データ処理部における信号処理により得られたデータとともに、当該データの信号処理中にＰＬＬ回路がアンロック状態となったことを示す情報が記憶部に格納されるので、データ処理部が受信データの信号処理中にＰＬＬ回路がアンロック状態となりデータ処理部から出力されるデータが不安定となった場合でも、上位の受信データ処理回路では、記憶部に格納されたデータの信頼性を判別することが可能となる。

また、本発明の他のクロック異常監視システムでは、前記データ処理部、前記記憶部、前記データ処理動作判定回路が、それぞれ複数設けられている。

さらに、本発明の他のクロック異常監視システムでは、前記受信データが逆拡散データであり、前記信号処理が、逆拡散処理および相関値算出処理であり、ＣＤＭＡ受信装置に設けられる。

以上説明したように、本発明によれば、下記のような効果を得ることができる。
（１）受信データから得られたデータとともにそのデータが得られた際のＰＬＬ回路のロック／アンロック状態を示す情報も記憶部に格納するようにしているので、ＰＬＬ回路がアンロック状態となりクロックが不安定な状態となった場合でも、上位の受信データ処理回路では、ＰＬＬ回路がアンロック状態で信号処理されたデータを判別することが可能となる。
（２）データ処理部、記憶部、データ処理動作判定回路が複数設けられた場合には、各データ処理部毎にデータ信頼性を判別することができるため、上位の受信データ処理回路では、そのデータの信頼性に応じた処理を行うことが可能となる。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

（第１の実施形態）
図１は本発明の第１の実施形態のクロック異常監視システムの構成を示すブロック図である。図１において、図６中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。

本実施形態のクロック異常監視システムは、図６に示した従来のクロック異常監視システムに対して、受信データ処理回路（下位）６１２を受信データ処理回路（下位）１２に置き換えた構成となっている。

受信データ処理回路（下位）１２は、ＰＬＬ回路１２１と、ｎ個の信号処理部２２１₁〜２２１_nとから構成されている。また、信号処理部２２１₁〜２２１_nは、それぞれ、データ処理部１２３₁〜１２３_nと、データ処理動作判定回路１２４₁〜１２４_nとから構成されている。

本実施形態におけるデータ処理部１２３₁〜１２３_nは、ＰＬＬ回路１２１により生成された動作用クロック１２２を用いて受信データ１１１₁〜１１１_nの処理を行うとともに処理を開始するタイミングで処理開始タイミング信号１２５₁〜１２５_nをデータ処理動作判定回路１２４₁〜１２４_nにそれぞれ出力する。

本実施形態のクロック異常監視システムでは、受信データ処理回路(下位)１２内では、ｎ個の信号処理部２２１₁〜２２１_nが、例えばｎ個のユーザ単位毎に選択される。そして図示せぬ受信データ選択部から選択された受信データ１１１₁〜１１１_n毎に信号処理が行われ、各信号処理部２２１₁〜２２１_n毎にメモリ１３に結果を書き込む。受信データ処理回路(上位)１４では、このメモリ１３からデータを読み出し、さらなる信号処理を行う。

この時、データ処理部２２１₁内のデータ処理動作判定回路１２４₁は、ＰＬＬ回路１２１から出力された当該ＰＬＬ回路１２１がロック状態であるかアンロック状態であるかを示すロック／アンロック状態信号１６１とデータ処理部１２３₁からの処理開始タイミング信号１２５₁とを入力し、データ処理部１２３₁において信号処理が行われている期間にＰＬＬ回路１２１がアンロック状態となった場合、当該信号処理により得られたデータとともに当該データの信号処理中にＰＬＬ回路１２１がアンロック状態となったことを示す情報をメモリ１３に格納する。受信データ処理回路(上位)１４では、データ処理部２２１₁で信号処理されたデータと合わせてＰＬＬ回路１２１のアンロック状態を読み出すことにより、信号処理部２２１₁で処理されたデータの信頼性を識別することができる。

本実施形態のクロック異常監視システムによれば、ＰＬＬ回路１２１のロック／アンロック状態の情報も信号処理後のデータと合わせてメモリ１３に保管されるので、ＰＬＬ回路１２１がアンロック状態となりＰＬＬ回路１２１から出力される動作用クロック１２２が不安定な状態になった場合でも、ＰＬＬ回路１２１がアンロック状態で復調処理されたデータを明確に示すことができ、信号処理後のデータ信頼性を判別することが可能である。

また、各信号処理部２２１₁〜２２１_n毎にデータ信頼性を判別できるために、上位の受信データ処理回路１４では、メモリ１３内のデータ処理部用エリア１３１₁〜１３１_nにそれぞれ格納されたデータを、そのデータが得られた際のＰＬＬ回路１２１の状態に応じて用いることが可能となる。例えば、ＰＬＬ回路１２１がアンロック状態の時に得られたデータは廃棄するようにすることも可能であるし、より高い精度を必要とする場合には、データ処理動作判定回路１２４₁〜１２４_nの判定時間を考慮してＰＬＬ回路１２１がロック状態であると判定されてから一定期間のデータは廃棄するようにすることも可能である。また、逆にあまり高い精度を必要としない処理の場合には、ＰＬＬ回路１２１の状態に関係なくデータ処理部用エリア１３１₁〜１３１_nに格納されているデータを用いるようにすることも可能である。

このように、受信データから得られたデータとともにそのデータが得られた際のＰＬＬ回路１２１のロック／アンロック状態を示す情報をメモリ１３に格納するようにしているので、上位の受信データ処理回路１４ではそのデータの信頼性に応じた処理を行うことが可能となる。

（第２の実施形態）
次に、本発明の第２の実施形態のクロック異常監視システムについて説明する。

本発明の第２の実施形態のクロック異常監視システムは、図２に示すように、本発明のクロック異常監視システムをＣＤＭＡ基地局受信装置に適用した一実施形態であり、ＰＬＬ回路から出力される動作用クロックを逆拡散及び相関値計算に用いた実施形態である。図２において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。

本実施形態のクロック異常監視システムは、図２に示されるように、クロック発生回路１１と、フィンガー回路３２と、メモリ３３と、レイク（ＲＡＫＥ）合成回路３４と、監視制御回路１５とから構成されている。また、フィンガー回路３２は、ＰＬＬ回路１２１と、例として３個の逆拡散及び相関回路３２１、３２２、３２３とから構成されている。また、メモリ３３は、相関器出力格納エリア３３１〜３３３により構成されている。

図２のフィンガー回路３２では、逆拡散データ３１１〜３１３が入力されていて、最大３個の受信パスに対して逆拡散及び相関値計算処理が可能である。逆拡散及び相関回路３２１〜３２３によって出力されたデータはメモリ３３の指定エリアに格納され、レイク合成回路３４によって、レイク合成処理が行われる。フィンガー回路３２内にあるＰＬＬ回路１２１は、クロック発生回路１１から出力されたクロックを入力として逓倍し、逆拡散及び相関回路３２１〜３２３を動作させる動作用クロック１２２を生成し、各逆拡散及び相関回路３２１〜３２３へ供給している。さらに、ＰＬＬ回路１２１のロック／アンロック状態信号１６１は監視制御回路１５と逆拡散及び相関回路３２１〜３２３へ入力される。

さらに図３では、フィンガー回路３２内の逆拡散及び相関回路３２１の内部構成を示している。図３の逆拡散回路及び相関回路３２１においては、図示せぬパスサーチ回路から送られてくる指定された受信タイミングにて、受信された逆拡散データ３１１を拡散符号発生回路４０３にて生成されたユーザ単位に指定された拡散符号のレプリカを用いて逆拡散回路４０２で逆拡散を行い、相関器４０４にて拡散符号のレプリカとの自己相関関数を計算する。尚、逆拡散及び相関回路３２２、３２３の構成は逆拡散及び相関回路３２１と同様な構成であるため、その説明は省略するものとする。

各逆拡散及び相関回路３２１〜３２３では、図３に示したように、ＰＬＬ回路１２１のロック／アンロック状態信号１６１がＰＬＬ動作監視回路４０１に入力され、さらに逆拡散回路４０２から出力される相関処理動作開始信号がＰＬＬ動作監視回路４０１に入力される。ＰＬＬ動作監視回路４０１では、相関処理動作開始信号のタイミングからＰＬＬ回路のロック／アンロック状態信号１６１を監視し情報出力する。最後にデータラッチ回路４０５において、相関器４０４の出力とＰＬＬ動作監視回路４０１の出力をラッチし、メモリ１３へ出力する。なお、ＰＬＬ動作監視回路４０１は、相関処理開始信号のタイミングに応じて出力値がリセットされる。

以上詳細に本実施形態の構成を述べたが、図２のレイク合成回路３４は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略する。また、図２のＰＬＬ回路１２１の内部構成も省略する。

次に、図３に示したＰＬＬ動作監視回路４０１の動作を図４に示すタイミングチャートを使用して説明する。

図４において、ロック／アンロック状態信号１６１及びＰＬＬ動作監視回路４０１の出力は、ＰＬＬ回路１２１がロック状態の時はロウレベルとなりアンロック状態の時はハイレベルとなる。ＰＬＬ動作監視回路４０１において、逆拡散回路４０２から第Ｍビット目の相関処理開始信号が入力された後(時刻ｔ₁)、ロック／アンロック状態信号１６１がアンロック状態となると、ＰＬＬ動作監視回路４０１の出力はハイレベルの信号となる(時刻ｔ₂)。そしてＭビット目の相関処理が終了すると、データラッチ回路４０５のデータラッチタイミングにおいて相関値データ及びＰＬＬ動作監視回路４０１の出力値がラッチされ(時刻ｔ₃)、その後メモリ３３へ書き込み処理が行われる。第Ｍ＋１ビット目の相関処理が開始される場合は、相関処理開始信号が入力され(時刻ｔ₄)、同時にＰＬＬ動作監視回路４０１の出力がリセットされる。

（第３の実施形態）
次に、本発明の第３の実施形態のクロック異常監視システムについて説明する。

本発明の第３の実施形態は、その基本的構成は上記で説明した第２の実施形態と同様であるが、複数のＰＬＬ回路を用いた構成に対して本発明を適用したものである。本実施形態のクロック異常監視システムの構成を図５に示す。

本実施形態では、クロック発生回路１１と、フィンガー回路３２₁、３２₂、メモリ３３₁、３３₂、レイク合成回路３４₁、３４₂とから構成され、図２におけるフィンガー回路３２、メモリ３３、レイク合成回路３４をそれぞれ２個持つ構成としたものである。図５においてはＰＬＬ回路が２個存在することにより、それぞれのＰＬＬ回路のアンロック状態を独立して監視制御することが可能となる。したがって図２では存在していた監視制御回路１５を削除した構成とすることができる。図５に示した本実施形態は、監視制御回路１５を削除した構成を示している。

上記第１〜第３の実施形態では、受信系装置に適用した場合を用いて説明したが、本発明はこれに限定されるものではなく、ＰＬＬ回路を所有した装置及び回路全般において適用が可能である。

本発明の第１の実施形態のクロック異常監視システムの構成を示すブロック図である。 本発明の第２の実施形態のクロック異常監視システムの構成を示すブロック図である。 図２中の逆拡散及び相関回路の構成を示すブロック図である。 図３に示した逆拡散及び相関回路の動作を示すタイミングチャートである。 本発明の第１の実施形態のクロック異常監視システムの構成を示すブロック図である。 従来のクロック異常監視システムの構成を示すブロック図である。

符号の説明

１１ クロック発生回路
１２ 受信データ処理回路(下位)
１３ メモリ
１４ 受信データ処理回路（上位）
１５ 監視制御回路
３２、３２₁、３２₂ フィンガー回路
３３、３３₁、３３₂ メモリ
３４、３４₁、３４₂ レイク合成回路
３５ フィンガー回路
３６ メモリ
３７ 合成回路
１２１ ＰＬＬ回路
１２２ 動作用クロック
１２３₁〜１２３_n データ処理部
１３１₁〜１３１_n データ処理部用エリア
１５１ 状態判定回路
１５２ 制御回路
１６１ ロック／アンロック状態信号
１７１、１７２ 信号
２２１₁〜２２１_n 信号処理部
３１１〜３１３ 逆拡散データ
３２１〜３２３ 逆拡散及び相関回路
３３１〜３３３ 相関器出力格納エリア
４０１ 動作監視回路
４０２ 逆拡散回路
４０３ 拡散符号発生回路
４０４ 相関器
４０５ データラッチ回路
６１２ 受信データ処理回路（下位）

Claims (3)

1. クロック信号を生成するクロック発生回路と、前記クロック発生回路により生成されたクロック信号を逓倍して信号処理の動作用クロックを生成するＰＬＬ回路とを有する受信装置に備えられ、前記ＰＬＬ回路により生成された動作用クロックの状態の判定を行うクロック異常監視システムであって、
   前記ＰＬＬ回路により生成された動作用クロックを用いて受信データの処理を行うとともに処理を開始するタイミングで処理開始タイミング信号を出力するデータ処理部と、
   前記データ処理部により信号処理が行われた後のデータを格納するための記憶部と、
   前記ＰＬＬ回路から出力された当該ＰＬＬ回路がロック状態であるかアンロック状態であるかを示すロック／アンロック状態信号と前記データ処理部からの処理開始タイミング信号とを入力し、前記データ処理部において信号処理が行われている期間に前記ＰＬＬ回路がアンロック状態となった場合、当該信号処理により得られたデータとともに当該データの信号処理中に前記ＰＬＬ回路がアンロック状態となったことを示す情報を前記記憶部に格納するデータ処理動作判定回路とを備えたクロック異常監視システム。
2. 前記データ処理部、前記記憶部、前記データ処理動作判定回路が、それぞれ複数設けられている請求項１記載のクロック異常監視システム。
3. 前記受信データが逆拡散データであり、前記信号処理が、逆拡散処理および相関値算出処理である請求項１または２記載のＣＤＭＡ受信装置のクロック異常監視システム。

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