JP4331583B2 - フレーム遅延発生装置 - Google Patents

Description

本発明はフレーム遅延発生装置に関し、特に、ギガビットイーサネット（登録商標）光ファイバメディアシステム（１０００ＢＡＳＥ−Ｘ）におけるネットワークエミュレーション機能を備えたフレーム遅延発生装置に関する。１０００ＢＡＳＥ−Ｘシステムは、ＩＥＥＥ８０２．３で標準化されている１０００Ｍｂｐｓのデータレートの高速ネットワーク技術であるが、本発明は該ネットワークの種々の試験等を行うために使用される擬似ネットワークを構築するためのフレーム遅延発生装置に関に関する。

図１０は、従来のフレーム遅延発生装置のブロック構成を示す。同図において、ＰＭＤは物理媒体依存部（Ｐｈｙｓｉｃａｌ Ｍｅｄｉｕｍ Ｄｅｐｅｎｄｅｎｔ）、ＰＭＡは物理媒体接続部（Ｐｈｙｓｉｃａｌ Ｍｅｄｉｕｍ Ａｔｔａｃｈｍｅｎｔ）、ＰＣＳは物理符号化副層（Ｐｈｙｓｉｃａｌ Ｃｏｄｉｎｇ Ｓｕｂｌａｙｅｒ）、ＧＭＩＩはギガビット媒体非依存インタフェース（Ｇｉｇａｂｉｔ Ｍｅｄｉａ Ｉｎｄｅｐｅｎｄｅｎｔ Ｉｎｔｅｒｆａｃｅ）である。

物理媒体依存部ＰＭＤの光／電気変換部（Ｏ／Ｅ）１０−１は、光ファイバケーブルから入力される光信号を電気信号に変換して出力し、物理媒体接続部ＰＭＡの直並列変換部（Ｓ／Ｐ）１０−２は、入力される直列信号を並列信号に変換してイーサネット（登録商標）フレームデータ（以下単にフレームデータという）及びフレーム間に挿入されたアイドルデータ（ＩＤＬＥ）を出力する。アイドルデータは、クロック抽出用及びフレームの区切りの識別用に挿入されている。

物理符号化副層ＰＣＳのメディアアクセス制御部（ＭＡＣ）１０−３は、１０ビットの符号化信号を８ビットの符号（バイトデータ）に変換し、かつ、入力されるフレームデータ及びアイドルデータのうち、アイドルデータを廃棄してフレームデータのみを出力する。

ここで、１０００ＢＡＳＥ−Ｘシステムで使用されている符号化について説明する。１０００ＢＡＳＥ−Ｘシステムでは、８ビットのコード（バイトデータ）を、メディアシステムで伝送する際に１０ビットのコードグループに変換して伝送する。そのため、１０ビットコード（１０Ｂ）から８ビットコード（８Ｂ）へ変換してＭＡＣ層での終端を行い、フレームを識別した後にアイドルデータを削除し、フレームデータのみを出力する。

ギガビット媒体非依存インタフェースＧＭＩＩのメモリ１０−４は、メディアアクセス制御部（ＭＡＣ）１０−３から出力されるフレームのみを、一度、記憶装置（又はシフトレジスタ）に格納した後、外部から与える遅延生成用の遅延データ１０−４３に従ってメモリ（又はシフトレジスタ）からのフレームデータ読み出しに遅延を与えて遅延を発生させる。

メモリ１０−４の書き込みは、フレームデータの入力順にメモリ書き込み制御部１０−４１により順番にフレームデータを書き込み、メモリ１０−４の読み出しは、書き込み順と同順にメモリ読み出し制御部１０−４２により、遅延データ１０−４３に従う遅延時間後にフレームデータを読み出す。

メモリ１０−４で読み出されたフレームデータは、物理符号化副層ＰＣＳのメディアアクセス制御部（ＭＡＣ）１０−５において、再度、８ビットコード（８Ｂ）から１０ビットコード（１０Ｂ）へ符号変換され、かつ、フレーム間にアイドルデータを挿入して出力される。

物理符号化副層ＰＣＳのメディアアクセス制御部（ＭＡＣ）１０−５からの出力信号は、物理媒体接続部ＰＭＡの並直列変幹部（Ｐ／Ｓ）１０−６で、並列信号から直列信号に変換した後、物理媒体依存部ＰＭＤの電気／光変換部（Ｅ／Ｏ）１０−７で、電気信号から光信号に変換して出力する。以上の構成により、入力されたフレームデータに対して遅延データに従った遅延を発生させて出力し、擬似ネットワークとしてのエミュレーション機能を実現している。

本発明に関連する先行技術として、ＩＰ（Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）ネットワークテストに用いるネットワークエミュレータやリアルストリーマ等について以下の非特許文献に記載されている。
"ＶｏＩＰ＋ＩＰテスト：ＩＰネットワークテスト"、［平成１５年１２月１日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｈａｍｍｅｒ．ｅｍｐｉｒｉｘ．ｃｏ．ｊｐ／ｐｒｏｄｕｃｔ＿０１．ｈｔｍ＃ｒｅａｌ＞

従来のフレーム遅延発生装置は、１０ビットコード（１０Ｂ）を８ビットコード（８Ｂ）のデータへ変換し、メディアアクセス制御（ＭＡＣ）層終端を行ってフレームを認識した後に遅延生成用のメモリ１０−４に格納しているため、メディアアクセス制御用の集積回路（ＭＡＣ ＬＳＩ）の搭載が必須であり、また、メディアアクセス制御（ＭＡＣ）層終端を行うことによってフレームデータのみを残し、アイドルデータを廃棄してしまい、遅延データによって与える遅延時間がフレーム間ギャップとなるため、実際の受信フレームのフレーム間ギャップとは全く異なるフレーム間ギャップのフレームが出力されることとなる。

本発明は、メディアアクセス制御（ＭＡＣ）層終端を行うことなく、従ってメディアアクセス制御用の集積回路（ＭＡＣ ＬＳＩ）を使用することなく入力フレームに遅延を与えることにより回路規模を削減し、また、アイドルデータを廃棄せず、実際の受信フレームのフレーム間ギャップに近いフレーム間ギャップを与える擬似ネットワークを構成することが可能なフレーム遅延発生装置を提供することを目的とする。

本発明のフレーム遅延発生装置は、（１）ギガビットイーサネット（登録商標）の擬似ネットワーク機能を有するフレーム遅延発生装置において、
８ビットコードのデータに変換する前の１０ビットコードの受信データを格納するデータ格納手段と、
１０ビットコードの受信データを基にフレーム間のアイドル区間を検出するアイドル検出手段と、
外部から設定した遅延挿入スケジュール情報を基に該設定遅延時間分のアイドルデータを生成するアイドルデータ生成手段と、
該アイドルデータ生成手段で生成されたアイドルデータと前記データ格納手段から読み出した受信データの何れか一方を選択して出力するセレクタとを備え、
前記アイドル検出手段によるアイドル区間開始の検出に同期して前記アイドルデータ生成手段からの設定遅延時間分のアイドルデータを前記セレクタで選択して出力し、該アイドルデータ送出後、データ格納手段から読み出した受信データを前記セレクタで選択して出力する構成を有するものである。

また、（２）８ビットコードのデータに変換する前の１０ビットコードの受信データを基にフレーム間のアイドル区間を検出するアイドル検出手段と、
該アイドル検出手段によるアイドル区間検出結果を基に１０ビットコードの受信データのうちのフレームデータのみを書き込み格納するデータ格納手段と、
該データ格納手段から読み出したフレームデータの終了を検出するフレーム終了検出手段と、
外部から設定した遅延挿入スケジュール情報を基に該設定遅延時間分のアイドルデータを生成するアイドルデータ生成手段と、
該アイドルデータ生成手段で生成されたアイドルデータと前記データ格納手段から読み出したフレームデータの何れか一方を選択して出力するセレクタとを備え、
前記フレーム終了検出手段によるフレームデータの読み出し終了の検出に同期して前記アイドルデータ生成手段からの設定遅延時間分のアイドルデータを前記セレクタで選択して出力し、該アイドルデータ送出後、データ格納手段から読み出したフレームデータを前記セレクタで選択して出力する構成を有するものである。

また、（３）８ビットコードのデータに変換する前の１０ビットコードの受信データを基にフレーム間のアイドル区間を検出するアイドル検出手段と、
該アイドル検出手段により検出されたアイドルデータ及びその長さのデータを生成する手段と、
該アイドルデータ及びその長さのデータを、１０ビットコードの受信データのうちのフレームデータとともに書き込み格納するデータ格納手段と、
外部から設定した遅延挿入スケジュール情報を基に該設定遅延時間分のアイドルデータを生成するアイドルデータ生成手段と、
前記遅延挿入スケジュール情報により指示される設定遅延時間分又は前記データ格納手段から読み出したアイドルデータの長さ分、前記データ格納手段に格納したアイドルデータを繰り返し読み出すように制御する読み出し制御手段と、
該アイドルデータ生成手段で生成されたアイドルデータと前記データ格納手段から読み出した受信データの何れか一方を選択して出力するセレクタとを備え、
前記遅延挿入スケジュール情報により指示される設定遅延時間のみ前記セレクタをアイドルデータ生成手段の側に切り替え、前記データ格納手段から読み出したアイドルデータの長さ分、アイドルデータをデータ格納手段から繰り返し読み出す指示の場合には、その読み出し期間は前記セレクタをアイドルデータ生成手段の側に切り替える構成を有するものである。

本発明によれば、１０ビットコードの受信データを基にフレームデータ又はアイドルデータの開始又は終了を識別し、それを基に任意の長さのアイドルデータをフレーム間に挿入して遅延を与えることにより、メディアアクセス制御（ＭＡＣ）層での終端を行う必要がなく、従ってメディアアクセス制御用の集積回路（ＭＡＣ ＬＳＩ）を使用することなく、フレーム遅延を与えることが可能となり、回路規模の削減を図ることができる。

また、アイドル区間を含む１０ビットコードの受信データをデータ格納メモリに格納し、該格納メモリからアイドル区間の情報を読み出し、該読み出したアイドル区間の情報を基に遅延を挿入することにより、実際のネットワークのフレーム遅延に近い遅延を与えることができる擬似ネットワークを構築することが可能となる。

図１は本発明によるフレーム遅延発生装置の構成を示す。同図において、光ファイバケーブルから入力される光信号を光／電気変換部（Ｏ／Ｅ）１０−１で光信号に変換し、で直列信号を並列信号に変換してフレームデータ及びアイドルデータを出力するまでの構成は、前述の図１０に示した従来の構成と同様である。

直並列変幹部（Ｓ／Ｐ）１０−２から出力されるフレームデータ及びアイドルデータを、一旦、フレーム遅延部１−１に格納する。フレーム遅延部１−１から読み出す場合、格納したフレームデータ及びアイドルデータを格納順に順番に読み出すが、アイドルデータの読み出しの際に読み出し動作を停止し、セレクタ１−３の入力を遅延データに従って生成されるアイドルデータ生成部１−２の側へ切り替えることにより、外部から遅延データとして与えた遅延時間分のアイドルデータをフレーム間ギャップに挿入し、フレームに遅延を与える。

また、フレーム遅延部１−１に格納されたフレームデータ及びアイドルデータのうち、アイドルデータの部分を読み出さずに、直ちに次のフレームデータを読み出すことにより、遅延の無いフレームを送出することが可能となる。このように、８ビットコードレベルでのフレームデータの遅延制御を行わず、１０ビットコードレベルでアイドルデータの挿入又は削除によりフレームデータの遅延制御を行う。

こうすることにより、アイドルデータの挿入又は削除以外にフレームデータについて符号変換や終端等の処理を行う必要がないので、対向装置とのハンドシェークのためのオートネゴシエーション等に影響を及ぼすことなく、フレームに任意の遅延を与える手段を実現することができる。

図２は本発明の第１の実施例の構成ブロックを示す。この実施例では、１０ビットコードレベルで受信データ（フレームデータ及びアイドルデータ）をデータ格納メモリ２−１に書き込み、遅延挿入制御部２−５からのタイミング信号に応じて、データ格納メモリ２−１からフレームデータを読み出し、該データ格納メモリ２−１からの読み出しデータと、遅延挿入制御部２−５で生成されたアイドルデータの一方を、セレクタ２−７で選択して送出してフレーム遅延生成を行う。

遅延挿入タイミング情報格納メモリ２−４に予め遅延時間情報、即ち挿入するアイドルデータ数のスケジュール情報を書き込んでおく。スケジュール情報はメモリの１アドレスにつき、１フレーム間の遅延時間情報、即ち、挿入するアイドルデータ数を書き込む。図３にスケジュール情報のフォーマットを示す。

光／電気変換部（Ｏ／Ｅ）１０−１の及び直並列変換部（Ｓ／Ｐ）１０−２で受信した１０ビットコードデータを、書き込み制御部２−２の制御に従ってデータ格納メモリ２−１に逐次書き込む。遅延挿入制御部２−５に遅延挿入開始のトリガを与えると、遅延挿入制御部２−５は遅延挿入タイミング情報格納メモリ２−４から遅延スケジュール情報をアドレス順に順番に１個ずつ取得し、該遅延スケジュール情に従って各フレーム間に挿入するアイドルデータ（信号Ｓ２）を生成し、セレクタ２−７へ送出する。

スケジュール情報は「アイドルデータ生成数」と「繰り返し数」とから成っており、アイドルデータ生成数によって与えられた数のアイドルデータを生成し、フレームデータ送出後、該アイドルデータ生成数から成るアイドルデータを「繰り返し数」分だけ繰り返し出力する。このようにしてアイドルデータの送出を完了すると、遅延挿入制御部２−５は読み出し制御部２−３に対して読み出しトリガを送出し、読み出し制御部２−３からの読み出し制御信号によってデータ格納メモリ２−１から次のデータを読み出し、信号Ｓ１としてセレクタ２−７へ送出する。

データ格納メモリ２−１からフレームデータの読み出しを完了し、信号Ｓ１からアイドル検出部２−６にてアイドルデータを検出すると、遅延挿入制御部２−５にその結果を通知し、遅延挿入制御部２−５は、遅延挿入タイミング情報格納メモリ２−４からスケジュール情報を取得し、該スケジュール情報に応じたアイドルデータを生成する。読み出し制御部２−３はアイドル検出部２−６によるアイドルデータ検出後、該アイドルデータが読み出せなくなるまでデータ格納メモリ２−１の読み出し制御を継続する。

なお、アイドルデータの開始の検出は、１０ビットコードのフレームデータパケットのＥＯＰ（End Of Packet）のコードを基に、アイドルデータの終了の検出は、１０ビットコードのフレームデータパケットのＳＯＰ（Start Of Packet）のコードを基に、検出することができる。

セレクタ２−７は信号Ｓ１及び信号Ｓ２の何れか一方を選択して信号Ｓ３として出力する。セレクタ２−７の選択条件は遅延挿入制御部２−５により制御される。セレクタ２−７からの出力信号Ｓ３は、並直列変換器（Ｐ／Ｓ）１０−６に送られてシリアル信号に変換され、電気／光変換部（Ｅ／Ｏ）１０−７で光信号に変換されて光ファイバケーブルへ出力される。

以上のように、受信データを１０ビットコードから８ビットコードへ変換することなく、また、フレーム単位のメモリ格納管理をすることなく、フレーム間に任意の遅延時間分のアイドルデータを生成して挿入し、フレームに任意時間の遅延を与えることができる。ただし、受信したデータのフレーム間ギャップ、即ち実際の受信アイドルデータ数より、スケジュール情報として設定された挿入アイドルデータ数が少ない場合は、該スケジュール通りの遅延時間にならないが、実際のフレーム間ギャップを反映したフレーム遅延を与えることができることになる。

図４は第１の実施例の動作タイミングチャートである。同図の（ａ）は受信データ、（ｂ）は書き込みデータ（フレームデータ及びアイドルデータ）、（ｃ）は遅延挿入制御、（ｄ）は遅延挿入タイミング情報、（ｅ）は遅延挿入データ、（ｆ）は読み出しデータ（フレームデータ）、（ｇ）は出力データ、の各タイミングを表している。

図５は本発明の第２の実施例の構成ブロックを示し、第１の実施例と同様に１０ビットコードレベルで受信データをデータ格納メモリ２−１に書き込む際に、フレームデータのみを書き込み、同時にフレームデータの先頭アドレスを別メモリのアドレス格納メモリ５−３に書きこむ。

遅延挿入制御部５−５のタイミング信号に応じて、先頭アドレスを記憶したアドレス格納メモリ５−３とデータ格納メモリ２−１とを用いてフレームデータを読み出し、該データ格納メモリ２−１からの読み出しデータと、遅延挿入制御部５−５で生成されたアイドルデータの一方を、セレクタ２−７で選択して送出してフレーム遅延生成を行う。

遅延挿入タイミング情報格納メモリ２−４に予め遅延時間情報、即ち挿入するアイドルデータ数のスケジュール情報を書き込んでおく。スケジュール情報はメモリの１アドレスにつき、１フレーム間の遅延時間情報、即ち、挿入するアイドルデータ数を書き込む。スケジュール情報のフォーマットは前述の図３に示すものと同様である。

光／電気変換部（Ｏ／Ｅ）１０−１の及び直並列変換部（Ｓ／Ｐ）１０−２で受信した１０ビットコードデータを、書き込み制御部５−２の制御によりデータ格納メモリ２−１に書き込む。このとき、直並列変換部（Ｓ／Ｐ）１０−２から出力されるアイドルデータ部分をアイドルデータ検出部５−１によって検出し、該検出結果を書き込み制御部５−２に与えることにより、書き込み制御部５−２はデータ格納メモリ２−１にフレームデータのみを書き込む。更に、該フレームデータの先頭を書き込むと同時にそのデータ格納メモリ２−１のアドレス情報をアドレス格納メモリ５−３に書き込む。

遅延挿入制御部５−５に遅延制御開始のトリガを与えると、遅延挿入制御部５−５は遅延挿入タイミング情報格納メモリ２−４から遅延スケジュール情報をアドレス順に順番に１個ずつ取得し、該遅延スケジュール情報に従って各フレーム間に挿入するアイドルデータ（信号Ｓ２）を生成し、セレクタ２−７へ出力する。

スケジュール情報は第１の実施例と同様に、「アイドルデータ生成数」と「繰り返し数」とから成っており、アイドルデータ生成数によって与えられた数のアイドルデータを生成し、フレームデータ送出後、該アイドルデータ生成数から成るアイドルデータを「繰り返し数」分だけ繰り返し出力する。このようにしてアイドルデータの送出を完了すると、遅延挿入制御部５−５は読み出し制御部５−４に対して読み出しトリガを送出し、読み出し制御部５−４からの読み出し制御信号によってデータ格納メモリ２−１から次のデータを読み出す。

このとき、読み出し制御部５−４は、最初にアドレス格納メモリ５−３からフレームデータの先頭データが格納されたデータ格納メモリ２−１のアドレスを取得する。この取得したアドレスを先頭として順にデータ格納メモリ２−１からフレームデータを読み出し、読み出したデータ（信号Ｓ１）をセレクタ２−７へ送出する。

またフレーム終了検出部５−６はフレームデータの終了コードを検出し、該フレームデータの終了コードを検出すると、読み出し制御部５−４によるデータ格納メモリ２−１の読み出し制御を停止させ、また遅延挿入制御部５−５に対して次のアイドルデータ生成を指示する。

遅延挿入制御部５−５は、アイドルデータ生成の指示を受けると、遅延挿入タイミング情報格納メモリ２−４からスケジュール情報を取得し、該スケジュール情報に応じたアイドルデータ（信号Ｓ２）を生成する。信号Ｓ１及び信号Ｓ２の何れか一方をセレクタ２−７により選択し、出力データ（信号Ｓ３）とする。セレクタ２−７の選択条件は遅延挿入制御部５−５により制御される。セレクタ２−７からの出力信号Ｓ３は、並直列変換器（Ｐ／Ｓ）１０−６に送られてシリアル信号に変換され、電気／光変換部（Ｅ／Ｏ）１０−７で光信号に変換されて光ファイバケーブルへ出力される。

このようにして、受信データを１０ビットコードから８ビットコードへ変換せずとも、フレーム間に任意の遅延時間分のアイドルデータを生成して挿入し、フレームに任意時間の遅延を与えることができる。この第２の実施例では、フレームデータをデータ格納メモリ２−１に書き込むときにその先頭アドレスをアドレス格納メモリ５−３に記憶し、該先頭アドレスをフレームデータのデータ区切りの識別に用いることにより、データ格納メモリ２−１にアイドルデータを格納することなく、任意のフレームデータの先頭からフレームデータを読み出すことが可能であり、また、アイドルデータを格納しない分、小容量のデータ格納メモリ２−１を効率良く使用することができる。

図６に第２の実施例の動作タイミングチャートを示す。同図の（ａ）は受信データ、（ｂ）はデータ格納メモリ２−１の書き込みデータ（フレームデータ）、（ｃ）はアドレス格納メモリ５−３の書き込みデータ（アドレス）、（ｄ）は遅延挿入制御、（ｅ）は遅延挿入タイミング情報、（ｆ）は遅延挿入データ、（ｇ）はアドレス格納メモリ５−３の読み出しデータ（アドレス）、（ｈ）はデータ格納メモリ２−１の読み出しデータ（フレームデータ）、（ｉ）出力データ、の各タイミングを表している。

図７は本発明の第３の実施例の構成ブロックを示す。この実施例では、実施例１と同様に１０ビットコードレベルで受信データ（フレームデータ及びアイドルデータ）をデータ格納メモリ２−１に書き込むが、そのときにアイドルデータの開始とその長さをデータ格納メモリ２−１に書き込む。そして、該アイドルデータ長をデータ格納メモリ２−１から読出し、該アイドルデータ長に従ってデータ格納メモリ２−１の読み出しを制御し、該アイドルデータ長を遅延設定値に応じて変更することにより、遅延の挿入又は削除を行い、フレーム遅延時間を制御するものである。

図７に示すように、第３の実施例は、受信データを格納するデータ格納メモリ２−１へのデータ書き込みを制御するアイドルデータ検出部７−１、書き込みデータ生成部７−２及び書き込み制御部７−３を備え、また、データ格納メモリ２−１からの読み出しを制御する読み出し制御部７−４、読み出しデータ判定部７−６及び遅延量を制御する遅延挿入制御部７−５を備える。

図７において、遅延挿入タイミング情報格納メモリ２−４に予め遅延時間情報、即ち挿入するアイドルデータ数のスケジュール情報を書き込んでおく。スケジュール情報は該メモリ２−４の１アドレスにつき１フレーム間の遅延情報、即ちアイドルデータ数を書き込む。スケジュール情報のフォーマットは前述の図３に示したものと同様である。

光／電気変換部（Ｏ／Ｅ）１０−１の及び直並列変換部（Ｓ／Ｐ）１０−２で受信した１０ビットコードデータを、データ格納メモリ２−１に書き込む。このとき、直並列変換部（Ｓ／Ｐ）１０−２から出力される０ビットコードデータから、アイドルデータ検出部７−１によってアイドルデータ部分を検出し、該検出したアイドルデータ情報を書き込み制御部７−３へ渡し、書き込み制御部７−３は、データ格納用メモリ２−１にデータを書き込むためのアドレス及び書込みイネーブル信号を生成する。

書き込み制御部７−３は、アイドルデータ情報からアイルルデータが連続する回数をカウントし、その情報を書き込みデータ生成部７−２に通知する。書き込みデータ生成部７−２は、該情報を基にアイドルデータの開始データとその連続回数であるレングスデータを生成し、１０ビットコードデータとともにデータ格納用メモリ２−１に書き込む。

遅延挿入制御部７−５に遅延制御開始のトリガを与えると、遅延挿入制御部７−５は遅延挿入タイミング情報格納メモリ２−４から遅延スケジュール情報をアドレス順に順番に１個ずつ取得し、各フレーム間のアイドルデータ（信号Ｓ２）を生成する。スケジュール情報は「アイドルデータ生成数」と「繰り返し数」とから成っており、アイドルデータ生成数によって与えられた数だけアイドルデータを生成し、フレームデータ送出後、該アイドルデータ生成数から成るアイドルデータを「繰り返し数」分だけ繰り返し出力する。

このようにして遅延挿入制御部７−５でアイドルデータを生成する一方、遅延挿入制御部７−５は遅延設定スケジュール情報を読み出し制御部７−４に通知する。読み出し制御部７−４は、読み出しデータ判定部７−６から得られるアイドルデータのレングスデータ又は遅延挿入制御部７−５から通知される遅延設定情報に従って、データ格納メモリ２−１からのデータ読み出しを制御し、以下のようにデータ格納メモリ２−１からデータを読出す。

まず、遅延設定情報による指示が“遅延制御無し”である場合、読み出し制御部７−４は、データ格納メモリ２−１からアイドルデータをそのレングスの回数分読出し続け、従ってその間、フレームデータの読み出しに遅延を与え、セレクタ２−７は遅延挿入制御部７−５から生成されるアイドルデータを選択して出力する。従って、受信されたままのフレーム間ギャップでそのままフレームデータが送出される。

次に、遅延設定情報により所定の遅延時間量の設定が指示されている場合、読み出し制御部７−４は、データ格納メモリ２−１からアイドルデータを遅延設定情報の遅延時間の回数分読み出し続ける。即ち、データ格納メモリ２−１から読出したアイドルデータ読出し回数と遅延時間量設定値とを逐次比較し、一致した場合に読み出し制御部７−４はデータ格納メモリ２−１から次のフレームデータの読出しを開始する。

読み出し制御部７−４でデータ格納メモリ２−１からアイドルデータを遅延設定情報の遅延時間の回数分読み出し続けている間、セレクタ２−７は遅延挿入制御部７−５で生成されるアイドルデータを選択して送出する。こうすることにより、遅延設定情報により設定される遅延時間量が、データ格納メモリ２−１に書き込んだ実際のアイドルデータレングスより短い場合であっても長い場合であっても何れの場合でも、遅延設定情報により設定した遅延量をフレームに与えて出力することができ、実際の受信フレームのフレーム間ギャップを反映したフレーム間ギャップを与えることも、任意に設定した遅延時間をフレームに与えることも可能となる。

信号Ｓ１及び信号Ｓ２の何れか一方をセレクタ２−７により選択し、出力データ（信号Ｓ３）とする。セレクタ２−７の選択条件は遅延挿入制御部７−５により制御される。セレクタ２−７からの出力信号Ｓ３は、並直列変換器（Ｐ／Ｓ）１０−６に送られてシリアル信号に変換され、電気／光変換部（Ｅ／Ｏ）１０−７で光信号に変換されて光ファイバケーブルへ出力される。

図８に第３の実施例の動作タイミングチャートを示す。同図の（ａ）は１０ビットコードの入力データ、（ｂ）はデータイネーブル、（ｃ）はアイドルデータイネーブル、（ｄ）はアイドルデータのレングス、（ｅ）はデータ格納メモリ２−１の書き込みアドレス、（ｆ）はデータ格納メモリ２−１の読み出しアドレス、（ｇ）は１０ビットコードの出力データ、のそれぞれのタイミングを表している。なお、（ｆ）のデータ格納メモリ２−１の読み出しアドレス及び（ｇ）の１０ビットコードの出力データについては、（１）遅延設定なしの場合、（２）遅延設定量がアイドルデータの連続回数（レングス）より少ない場合及び（３）遅延設定量がアイドルデータの連続回数（レングス）より多い場合についてそれぞれ示している。また、図９に本発明の第３の実施例におけるデータ格納メモリ２−１に書込むフレームデータ及びアイドルデータ及びアイドルデータのレングスデータのフォーマットを示している。

本発明によるフレーム遅延発生装置の構成を示す図である。 本発明の第１の実施例の構成ブロックを示す図である。 本発明のスケジュール情報のフォーマットを示す図である。 本発明の第１の実施例の動作タイミングチャートである。 本発明の第２の実施例の構成ブロックを示す図である。 本発明の第２の実施例の動作タイミングチャートである。 本発明の第３の実施例の構成ブロックを示す図である。 本発明の第３の実施例の動作タイミングチャートである。 本発明の第３の実施例におけるデータ格納メモリへの書込みフォーマットを示す図である。 従来のフレーム遅延発生装置のブロック構成を示す図である。

符号の説明

１０−１ 光／電気変換部（Ｏ／Ｅ）
１０−２ 直並列変幹部（Ｓ／Ｐ）
１−１ フレーム遅延部
１−２ アイドルデータ生成部
１−３ セレクタ
１０−６ 並直列変幹部（Ｐ／Ｓ）
１０−７ 電気／光変換部（Ｅ／Ｏ）
ＰＭＤ 物理媒体依存部
ＰＭＡ 物理媒体接続部

Claims (3)

1. ギガビットイーサネット（登録商標）の擬似ネットワーク機能を有するフレーム遅延発生装置において、
   ８ビットコードのデータに変換する前の１０ビットコードの受信データを格納するデータ格納手段と、
   １０ビットコードの受信データを基にフレーム間のアイドル区間を検出するアイドル検出手段と、
   外部から設定した遅延挿入スケジュール情報を基に該設定遅延時間分のアイドルデータを生成するアイドルデータ生成手段と、
   該アイドルデータ生成手段で生成されたアイドルデータと前記データ格納手段から読み出した受信データの何れか一方を選択して出力するセレクタとを備え、
   前記アイドル検出手段によるアイドル区間開始の検出に同期して前記アイドルデータ生成手段からの設定遅延時間分のアイドルデータを前記セレクタで選択して出力し、該アイドルデータ送出後、データ格納手段から読み出した受信データを前記セレクタで選択して出力する構成を有することを特徴とするフレーム遅延発生装置。
2. ギガビットイーサネット（登録商標）の擬似ネットワーク機能を有するフレーム遅延発生装置において、
   ８ビットコードのデータに変換する前の１０ビットコードの受信データを基にフレーム間のアイドル区間を検出するアイドル検出手段と、
   該アイドル検出手段によるアイドル区間検出結果を基に１０ビットコードの受信データのうちのフレームデータのみを書き込み格納するデータ格納手段と、
   該データ格納手段から読み出したフレームデータの終了を検出するフレーム終了検出手段と、
   外部から設定した遅延挿入スケジュール情報を基に該設定遅延時間分のアイドルデータを生成するアイドルデータ生成手段と、
   該アイドルデータ生成手段で生成されたアイドルデータと前記データ格納手段から読み出したフレームデータの何れか一方を選択して出力するセレクタとを備え、
   前記フレーム終了検出手段によるフレームデータの読み出し終了の検出に同期して前記アイドルデータ生成手段からの設定遅延時間分のアイドルデータを前記セレクタで選択して出力し、該アイドルデータ送出後、データ格納手段から読み出したフレームデータを前記セレクタで選択して出力する構成を有することを特徴とするフレーム遅延発生装置。
3. ギガビットイーサネット（登録商標）の擬似ネットワーク機能を有するフレーム遅延発生装置において、
   ８ビットコードのデータに変換する前の１０ビットコードの受信データを基にフレーム間のアイドル区間を検出するアイドル検出手段と、
   該アイドル検出手段により検出されたアイドルデータ及びその長さのデータを生成する手段と、
   該アイドルデータ及びその長さのデータを、１０ビットコードの受信データのうちのフレームデータとともに書き込み格納するデータ格納手段と、
   外部から設定した遅延挿入スケジュール情報を基に該設定遅延時間分のアイドルデータを生成するアイドルデータ生成手段と、
   前記遅延挿入スケジュール情報により指示される設定遅延時間分又は前記データ格納手段から読み出したアイドルデータの長さ分、前記データ格納手段に格納したアイドルデータを繰り返し読み出すように制御する読み出し制御手段と、
   該アイドルデータ生成手段で生成されたアイドルデータと前記データ格納手段から読み出した受信データの何れか一方を選択して出力するセレクタとを備え、
   前記遅延挿入スケジュール情報により指示される設定遅延時間のみ前記セレクタをアイドルデータ生成手段の側に切り替え、前記データ格納手段から読み出したアイドルデータの長さ分、アイドルデータをデータ格納手段から繰り返し読み出す指示の場合には、その読み出し期間は前記セレクタをアイドルデータ生成手段の側に切り替える構成を有することを特徴とするフレーム遅延発生装置。

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