JP4328008B2

JP4328008B2 - Reception synchronization method

Info

Publication number: JP4328008B2
Application number: JP2000356058A
Authority: JP
Inventors: 秀範臼杵; 欽一日暮; 岳彦小林
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2000-11-22
Filing date: 2000-11-22
Publication date: 2009-09-09
Anticipated expiration: 2020-11-22
Also published as: JP2002158727A

Description

【０００１】
【発明の属する技術分野】
本発明はπ/4シフトQPSK変調方式を用いるディジタル無線通信システムにおける受信同期処理に関するものであり、特に通信開始時に全く同期がとれていない状態から高速に同期を行う高速同期処理の改良に関するものである。
【０００２】
【従来の技術】
図２と図９を用いて従来の受信同期処理について説明する。図２は、従来の受信同期ブロックの構成を示すブロック図である。101は同相信号(I)入力端子、102は直交信号(Q)入力端子、113はルートロールオフフィルタ(RROF)、114は同期ワード検出部、115は識別点抽出処理部、116は信号記憶部、117はオフセット周波数(Δf)補正部、118は遅延検波部、119は符号判定部、120は受信成否判定部、201はプリアンブル相関演算部、202は自乗和計算部、203は規定値比較部、204は受信同期処理タイミング生成部、205はオフセット周波数(Δf)検出部である。
また図９は、同期バーストパターンの一例を示す図である。
【０００３】
図２において受信同期に利用する同期バーストは、図９に示す構成となっており、プリアンブル部はビット“1，0，0，1”の信号の繰り返しとなっている。
π/4シフトQPSK変調信号を直交検波した後の同相信号(I)と直交信号(Q)はそれぞれ、同相信号(I)入力端子101と直交信号(Q)入力端子102より入力する。
入力された同相信号(I)と直交信号(Q)はそれぞれ共に、プリアンブル相関演算部201とRROF113とに与えられる。この従来例では、信号の入力間隔を1シンボルの1/4とし、以降1サンプルと呼ぶものとする。
【０００４】
ここで、プリアンブル相関演算部201について、図３を用いて説明する。図３は、プリアンブル相関演算部201の構成を示すブロック図である。301は同相信号(I)入力端子、302は直交信号(Q)入力端子、303-1，303-2，‥‥‥，303-(N-1)は４サンプル遅延処理部、304-0，304-1，‥‥‥，304-(N-1)は複素乗算器、305-1，305-2，‥‥‥，305-(N-1)は複素加算器、306は同相信号出力端子、307は直交信号出力端子を示す。ここで、Nは自然数である。
図3において、同相信号(I)入力端子301と直交信号(Q)入力端子302は、それぞれ同相信号(I)と直交信号(Q)とを入力し、４サンプル遅延処理部303-1と複素乗算器304-0に与える。
複素乗算器304-0は、入力された同相信号(I)と直交信号(Q)とについて、プリアンブルパターンの共役複素数P₀と複素乗算演算を行い、得られた結果を複素加算器305-1に与える。４サンプル遅延処理部303−1では入力された同相信号(I)と直交信号(Q)とをそれぞれ４サンプル分遅延させた後、複素乗算器304-1と４サンプル遅延処理部303-2とに与える。
以下同様に４サンプル間隔で乗算を行い、それぞれの結果を加算して、得られた結果を同相信号出力端子306と直交信号出力端子307を介して、図２の自乗和計算部202に与える。
【０００５】
自乗和計算部202では、入力された同相信号(I)と直交信号(Q)をそれぞれ自乗した後加算し、結果を規定値比較部203に与える。規定値比較部203では入力した相関の自乗和と規定値を比較し、相関の自乗和が規定値よりも大きければプリアンブルが検出されたとして“1”を出力し、それ以外の場合は“0”を出力し、受信同期タイミング生成部204に与える。
受信タイミング生成部204では、“1”が入力された場合には、RROF114による処理遅れおよび同期ワード区間までのシンボル数を考慮して、同期ワード検出区間を判定し、同期ワード区間の場合は“1”を、それ以外の場合には“0”の制御信号を同期ワード検出部114に与える。
【０００６】
RROF113では、帯域制限フィルタ処理を行い、帯域制限された信号（同相信号と直交信号）を同期ワード検出部114と識別点抽出部115とに与える。
同期ワード検出部114では受信同期タイミング生成部204からの制御信号に従い、入力信号に対し同期ワードパターンとの相関演算を行い、検出区間中の最大値を求め、識別点抽出タイミングを求める。求めた識別点抽出タイミングは識別点抽出部115に与えられる。
また、同期ワード検出部114は、同期ワードの先頭が信号記憶部116のどの位置にあるのかをオフセット情報としてオフセット周波数検出部205とオフセット周波数補正部とに与える。
識別点抽出部115では、同期ワード検出部114からのタイミング情報に基づいて識別点を抽出し、抽出された識別点の情報を信号記憶部116に与える。
【０００７】
オフセット周波数検出部205では、信号記憶部116中の同期ワードを先頭から読み出し、同期ワード区間の位相変化量からオフセット周波数を求め、オフセット周波数補正部117に与える。
オフセット周波数補正部117は、オフセット周波数検出部から与えられるオフセット周波数情報により、信号の位相補正量を求め、信号記憶部116中の同期ワード信号に対して補正を行い、位相補正した同相信号(I)と直交信号(Q)とをそれぞれ遅延検波部118に与える。
【０００８】
遅延検波部118では、入力された同相信号(I)と直交信号(Q)と、１シンボル前に入力された同相信号(I)と直交信号(Q)の共役複素数と、複素乗算演算を行い、符号判定部119に与える。
符号判定部119では、入力した同相信号(I)と直交信号(Q)の正負を判定し、ビット情報を求め、受信成否判定部120に与える。
受信成否判定部120では同期ワード部のビットパターンと入力したビット情報との比較を行い、誤りビット数を求め、その値が規定値以下ならば受信成功とし、それ以外なら受信失敗と判定をする。
受信が成功した場合は今までの処理で得られたタイミング情報を用いて、以降の処理を行い、失敗した場合は、もう一度プリアンブルの検出処理からの処理を繰り返す。
【０００９】
図４によって、オフセット周波数の有無によるプリアンブル遷移パターンについて説明する。図４は、オフセット周波数がない場合（図４(a)）とオフセット周波数が存在する場合（図４(b)）のプリアンブル遷移パターンについてI-Q平面で表した図である。横軸が同相信号成分I、縦軸が直交信号成分Qを表す。
通常プリアンブルは図４(a)に示す遷移となるが、オフセット周波数が存在する場合、プリアンブルパターンは変化し、図４(b)のような遷移となる。
上述の従来技術では、理想プリアンブルパターンと入力信号の相関演算を行うことにより、この遷移パターンを検出していたが、この図４(b)に示したように、オフセット周波数が存在する場合、遷移位置が変わるためプリアンブルパターンと特定することが困難となる。
【００１０】
【発明が解決しようとする課題】
前述の従来技術では、プリアンブル区間数シンボル分の遷移を利用して、プリアンブルを検出しようとするため、オフセット周波数により遷移が変化するため、オフセット周波数が存在する場合は遷移位置が変わるためプリアンブルパターンと特定することが困難となる欠点があった。
本発明の目的は、上記のような欠点を除去し、オフセット周波数による影響を軽減した受信同期処理を行う受信同期方式を提供することである。
【００１１】
【課題を解決するための手段】
上記の目的を達成するため、本発明の受信同期方法は、プリアンブル部が数シンボル区間で同一信号の繰り返しであり、プリアンブル部を遅延検波した場合の同相信号の遷移、及び直交信号の遷移が同一の遷移を繰り返しであることから、位相はオフセット周波数分回転しているが、２点間の遷移を繰り返すという特徴は失われない、本発明ではこの特性を利用して受信同期処理を行う。
即ち、本発明の受信同期方法は、プリアンブル部を遅延検波した場合の同相信号の遷移、及び、直交信号の遷移が同一の遷移を繰り返しであることから、オフセット周波数が存在しても存在しなくても、位相はオフセット周波数分回転しているが、２点間の遷移を繰り返すという特徴を利用し、この最大値を出力する信号点と、オフセット周波数がない場合の信号点との位相差をオフセット周波数として求める。
【００１２】
即ち、本発明の受信同期方法は、受信した複素ベースバンド信号を遅延検波し、遅延検波した信号の自乗平均値を算出し、遅延検波した信号と、理想状態の遅延検波後信号パターンとの相関値を算出し、算出した相関値の自乗平均値が所定の値より大きいときに、算出した相関値の自乗平均値と、遅延検波した信号の自乗平均値を比較し、算出した相関値の自乗平均値が、遅延検波した信号の自乗平均値より大きくなった時点を、プリアンブル検出と判断する。
また、求めた相関値を一定区間監視し、相関値の最大値を求め、求めた最大値を有する時点の同相信号成分及び直交信号成分からオフセット周波数を求める。
【００１３】
即ち、本発明の受信同期方法のオフセット周波数を求める方法は、受信した複素ベースバンド信号を遅延検波し、遅延検波した信号について、振幅が最大値となる信号点を求め、振幅が最大値となる信号点と、オフセット周波数がない場合の信号点との位相差を求め、求めた位相差からオフセット周波数を算出する。
また更に、本発明の受信同期方法は、受信した複素ベースバンド信号を遅延検波し、遅延検波した信号について、振幅が最大となる信号点の位置座標を求め、位置座標と、オフセット周波数がない場合の信号点との位相差を求め、求めた位相差からオフセット周波数を算出するものである。
【００１４】
【発明の実施の形態】
以下、本発明の一実施例を図１によって説明する。図１は本発明の一実施例の受信同期ブロックの構成を示すブロック図である。従来技術で説明した構成要素と同一の機能の構成要素には同一の番号を付した。その他、103はプリアンブル検出用遅延検波処理部、104は自乗和平均計算部、105は乗算器、106は相関処理部、107は自乗和計算部、108は平均計算部、109は判定部、110は受信同期処理タイミング生成部、111は最大値検索部、112はオフセット周波数(Δf)検出部である。
図１において、 π/4シフトQPSK変調信号を直交検波した後の同相信号(I)と直交信号(Q)はそれぞれ、同相信号(I)入力端子101と直交信号(Q)入力端子102より入力する。受信同期に利用する同期バーストは、図２と同様で、図９に示した構成となっており、プリアンブル部はビット“1，0，0，1”の信号の繰り返しとなっている。
【００１５】
入力された同相信号(I)と直交信号(Q)はそれぞれ共に、プリアンブル検出用遅延検波部103とRROF113とに与えられる。この実施例でも、従来技術の説明同様に、信号の入力間隔を1シンボルの1/4間隔とする。
RROF113では、帯域制限フィルタ処理を行い、帯域制限された信号（同相信号と直交信号）を同期ワード検出部114と識別点抽出部115とに与える。
【００１６】
ここで、プリアンブル検出用遅延検波部103について、図６を用いて説明する。図６は、プリアンブル検出用遅延検波部103の一構成例を示すブロック図である。601は同相信号(I)入力端子、602は直交信号(Q)入力端子、603は４サンプル遅延処理部、604は共役複素数計算部、605は複素乗算部、606は同相信号出力端子、607は直交信号出力端子を示す。
図６において、同相信号(I)入力端子601と直交信号(Q)入力端子602は、それぞれ同相信号(I)と直交信号(Q)とを入力し、４サンプル遅延処理部603と複素乗算器605に与える。このとき複素乗算器605に入力する信号は現信号である。
４サンプル遅延処理部603は入力された信号（同相信号(I)と直交信号(Q)）をそれぞれ４サンプル分遅延させ、共役複素数計算部604に与える。共役複素数計算部604は、入力された信号の共役複素数を求め、複素乗算部605に与える。このとき複素乗算器605に入力する信号は遅延信号である。
複素乗算部605では現信号と遅延信号との複素乗算処理を行い、同相成分出力端子606と直交成分出力端子607を介して、処理結果（同相信号iと直交信号q）を図１の自乗和平均計算部104と相関演算部106とにそれぞれ与える。
【００１７】
次に、相関演算部106について、図７を用いて説明する。図７は、相関演算部106の一構成例を示すブロック図である。701は同相信号入力端子、702は直交信号入力端子、703-1，703-2，‥‥‥，703-(N-1)は４サンプル遅延処理部、704-0，704-1，‥‥‥，704-(N-1)は複素乗算部、705-1，705-2，‥‥‥，705-(N-1)は複素加算処理部、706は同相成分出力端子、707は直交成分出力端子を示す。ここで、N=16である。
図７の処理動作は、従来技術で説明した図３の相関演算と同様なので説明は省略する。ただし、図３の例では、複素乗算器304-0，305-1，‥‥‥，305-(N-1)で入力信号に乗算される係数値がプリアンブルパターンの共役複素数P₀，P₁，‥‥‥，P_(N-1)であったが、本実施例の図７では、複素乗算器704-0，704-1，‥‥‥，704-(N-1)で入力信号に乗算される係数値は、遅延検波後の理想プリアンブルパターンである。
【００１８】
即ち図７において、相関演算は、入力信号と遅延検波後の理想プリアンブルパターンとで行なわれる。この遅延検波後の理想プリアンブルパターンは(-1，1)および(1，-1)の繰り返しで表わされる。そして、相関演算時には共役複素数で演算を行うため、D_M＝(-1，-1)、D_M+1＝(1，1)とする（M=0，1，‥‥‥，7）。従って、複素乗算器704-0と704-1では、係数P′₀として、D₀＝(-1，-1)、の“-1”がそれぞれ入力信号に乗算され、複素乗算器704-2と704-3では、係数P′₁として、D₁＝(1，1)、の“1”がそれぞれ入力信号に乗算され、以下、複素乗算器704-4と704-5では、係数P′₂とP′₃として、D₂＝(-1，-1)、の“-1”、複素乗算器704-6と704-7では、係数P′₄とP′₅として、D₃＝(1，1)、の“1”、‥‥‥、複素乗算器704-14と704-15では、係数P′₁₄とP′₁₅として、D₇＝(1，1)、の“1”がそれぞれ入力信号に乗算される。
相関演算の処理結果（同相信号i′と直交信号q′）は、図１の自乗和計算部107とオフセット周波数検出部112とにそれぞれ与えられる。
【００１９】
自乗和計算部107は、入力された信号（同相信号iと直交信号q）をそれぞれ自乗した後加算し、その処理結果（=i′²＋q′²）を平均計算部108と最大値検索部111とに与える。平均計算部108では、平均処理を行った後、判定部109へ平均処理結果Pを与える。
自乗和平均計算部104は、入力された信号をそれぞれ自乗した後加算し（=i²＋q²）、更に平均化処理を行った後、結果を乗算器105に与える。乗算器105では定数kを乗算し、判定部109に乗算結果Aを与える。
【００２０】
図８は、同期バーストパターンと、相関値及び比較値変動の一例を示す図である。
例えば、図８上部に示すようなフレーム構成（図９と同じもの）の場合、平均計算部108での平均処理結果Pと乗算器105での乗算結果Aは、図８下部に示すような値をとる。
判定部109は、無信号区間を判定するため、乗算結果Aと雑音レベル規定値を比較し、乗算結果Aがあらかじめ定めた所定の値（図８の雑音レベル規定値）以上ならば、平均処理結果Pと乗算結果Aを比較する。平均処理結果Pが乗算結果A以上となった時点（図８の検出時点）でプリアンブル検出と判断し、受信同期タイミング生成部110に検出情報を与える。
【００２１】
受信同期タイミング生成部110は、プリアンブルパターンの検出情報を受け、同期ワード検出部114に対しては、同期ワード部までシンボル数とRROF113の処理遅れを考慮し、同期ワード検出タイミングを求め、同期ワード区間の場合は“1”を、それ以外の場合には“0”の制御信号を同期ワード検出部114に与える。
この時、プリアンブル検出タイミングが時間的に前後した場合を考慮して、同期ワード区間の前後数シンボルを含めて同期ワード検出区間とする。また、最大値検索部111とオフセット周波数検出部112に対しては、プリアンブル区間の数シンボル時間分動作するようタイミング情報を与える。
【００２２】
最大値検索部111は、入力されたタイミング情報に従い、最大値と現在の値を比較し、現在の値が最大値より大きければ、その値を最大値として記憶し、オフセット周波数検出部112に対して、その時点の同相および直交信号を記憶するよう制御情報を与える。この動作は受信同期タイミング部110からのタイミング情報に従い、数シンボル時間行われる。
オフセット周波数検出部112は、最大値検出が終わった時点で記憶している同相および直交成分から、オフセット周波数を求め、オフセット周波数補正部117に与える。このオフセット周波数を求める方法を図５によって説明する。
【００２３】
図５は、プリアンブル検出用遅延検波部103で遅延検波後のプリアンブル遷移パターンのコンスタレーションを示す図である。図５(a)はオフセット周波数がない場合のコンスタレーションである（横軸は同相信号成分I、縦軸は直交信号成分Q）、図(b)はオフセット周波数がある場合のコンスタレーションである（横軸は同相信号成分I、縦軸は直交信号成分Q）である。
図５において、プリアンブル部を遅延検波した場合の同相信号の遷移、及び、直交信号の遷移が同一の遷移を繰り返しであることから、オフセット周波数が存在しても存在しなくても、位相はオフセット周波数分回転しているが、２点間の遷移を繰り返すという特徴は失われない。この最大値を出力する時点は図５(b)の黒点で示す時点であり、その際の同相信号成分と直交信号成分とからオフセット周波数を求めることができる。オフセット周波数がない場合は図５(a)に示した遷移を繰り返すので、このときの遷移点との角度差Δω（=2πΔfT）として、オフセット周波数（fはオフセット周波数）を求めることができる。
【００２４】
一方RROF113では、帯域制限フィルタ処理を行い、結果を同期ワード検出部114および識別点抽出部115へ出力する。同期ワード検出部114では受信同期タイミング生成部110からの制御信号に従い、入力信号に対し同期ワードパターンとの相関演算を行い、検出区間中の最大値を算出し、識別点抽出タイミングを求める。求めた識別点抽出タイミングは識別点抽出部115に与える。また、同期ワードの先頭が信号記憶部116のどの位置にあるのかをオフセット周波数補正部117に与える。識別点抽出部115では同期ワード検出部114からのタイミング情報を元に識別点を抽出し、信号記憶部116に与える。オフセット周波数補正部117ではオフセット周波数検出部112からのオフセット周波数情報より信号の位相補正量を求め、信号記憶部116中の同期ワード信号に対してオフセット周波数の補正を行い、遅延検波部118に与える。遅延検波部118では入力信号と１シンボル前の信号の共役複素数と乗算演算を行い、符号判定部119に与える。符号判定部119では入力した信号の正負を判定しビット情報を求め、受信成否判定部120に与える。受信成否判定部120では同期ワード部のビットパターンと入力したビット情報との比較を行い、誤りビット数を求め、その値が規定値以下ならば受信成功とし、それ以外なら受信失敗と判定をする。受信が成功した場合は今までの処理で得られたタイミング情報を用いて、以降の処理を行い、失敗した場合は、もう一度プリアンブルの検出処理からの処理を繰り返す。
【００２５】
【発明の効果】
以上のことから、本発明による受信同期方式によりオフセット周波数が原因となって生ずる位相誤差によるプリアンブル部の未検出あるいは誤検出を軽減し、受信同期を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例の受信同期ブロックの構成を示すブロック図。
【図２】従来の受信同期ブロックの構成を示すブロック図。
【図３】プリアンブル相関演算部の一構成例を示すブロック図。
【図４】オフセット周波数がない場合とある場合のプリアンブル遷移パターンの図。
【図５】遅延検波後のプリアンブル遷移パターンを示す図。
【図６】プリアンブル検出用遅延検波部の一構成例を示すブロック図。
【図７】相関演算部106の一構成例を示すブロック図。
【図８】同期バーストパターンと、相関値及び比較値変動の一例を示す図。
【図９】同期バーストパターンの一例を示す図。
【符号の説明】
101：同相信号(I)入力端子、 102：直交信号(Q)入力端子、 103：プリアンブル検出用遅延検波処理部、 104：自乗和平均計算部、 105：乗算器、 106：相関処理部、 107：自乗和計算部、 108：平均計算部、 109：判定部、 110：受信同期処理タイミング生成部、 111：最大値検索部、 112：オフセット周波数(Δf)検出部、 113：ルートロールオフフィルタ(RROF)、 114：同期ワード検出部、 115：識別点抽出処理部、 116：信号記憶部、 117：オフセット周波数(Δf)補正部、 118：遅延検波部、 119：符号判定部、 120：受信成否判定部、 201：プリアンブル相関演算部、 202：自乗和計算部、 203：規定値比較部、 204：受信同期処理タイミング生成部、 205はオフセット周波数(Δf)検出部、 301：同相信号(I)入力端子、 302：直交信号(Q)入力端子、 303-1，303-2，‥‥‥，303-(N-1)：４サンプル遅延処理部、 304-0，304-1，‥‥‥，304-(N-1)：複素乗算器、 305-1，305-2，‥‥‥，305-(N-1)：複素加算器、 306：同相信号出力端子、 307：直交信号出力端子、 601：同相信号(I)入力端子、 602：直交信号(Q)入力端子、 603：４サンプル遅延処理部、 604：共役複素数計算部、 605：複素乗算部、 606：同相信号出力端子、 607：直交信号出力端子、 701：同相信号入力端子、 702：直交信号入力端子、 703-1，703-2，‥‥‥，703-(N-1)：４サンプル遅延処理部、 704-0，704-1，‥‥‥，704-(N-1)：複素乗算部、 705-1，705-2，‥‥‥，705-(N-1)：複素加算処理部、 706：同相成分出力端子、 707：直交成分出力端子。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to reception synchronization processing in a digital wireless communication system using a π / 4 shift QPSK modulation method, and more particularly to improvement of high-speed synchronization processing that performs high-speed synchronization from a state where no synchronization is established at the start of communication. is there.
[0002]
[Prior art]
A conventional reception synchronization process will be described with reference to FIGS. FIG. 2 is a block diagram showing a configuration of a conventional reception synchronization block. 101 is an in-phase signal (I) input terminal, 102 is a quadrature signal (Q) input terminal, 113 is a root roll-off filter (RROF), 114 is a synchronization word detection unit, 115 is an identification point extraction processing unit, and 116 is a signal storage , 117 is an offset frequency (Δf) correction unit, 118 is a delay detection unit, 119 is a code determination unit, 120 is a reception success / failure determination unit, 201 is a preamble correlation calculation unit, 202 is a square sum calculation unit, and 203 is a specified value comparison. , 204 is a reception synchronization processing timing generation unit, and 205 is an offset frequency (Δf) detection unit.
FIG. 9 is a diagram illustrating an example of a synchronous burst pattern.
[0003]
In FIG. 2, the synchronization burst used for reception synchronization has the configuration shown in FIG. 9, and the preamble part is a repetition of signals of bits “1, 0, 0, 1”.
The in-phase signal (I) and the quadrature signal (Q) after quadrature detection of the π / 4 shift QPSK modulation signal are input from the in-phase signal (I) input terminal 101 and the quadrature signal (Q) input terminal 102, respectively.
The input in-phase signal (I) and quadrature signal (Q) are both supplied to the preamble correlation calculation unit 201 and the RROF 113, respectively. In this conventional example, the signal input interval is set to 1/4 of one symbol, and hereinafter referred to as one sample.
[0004]
Here, the preamble correlation calculation unit 201 will be described with reference to FIG. FIG. 3 is a block diagram illustrating a configuration of the preamble correlation calculation unit 201. 301 is an in-phase signal (I) input terminal, 302 is a quadrature signal (Q) input terminal, 303-1, 303-2, ..., 303- (N-1) is a 4-sample delay processing unit, 304-0 , 304-1,..., 304- (N-1) is a complex multiplier, 305-1, 305-2, ... 305- (N-1) is a complex adder, and 306 is an in-phase signal. An output terminal 307 indicates an orthogonal signal output terminal. Here, N is a natural number.
In FIG. 3, an in-phase signal (I) input terminal 301 and a quadrature signal (Q) input terminal 302 input an in-phase signal (I) and a quadrature signal (Q), respectively, and a 4-sample delay processing unit 303-1. And give to the complex multiplier 304-0.
The complex multiplier 304-0 performs a complex multiplication operation with the conjugate complex number P ₀ of the preamble pattern on the input in-phase signal (I) and quadrature signal (Q), and the obtained result is the complex adder 305- Give to one. The 4-sample delay processing unit 303-1 delays the input in-phase signal (I) and quadrature signal (Q) by 4 samples, respectively, and then the complex multiplier 304-1 and the 4-sample delay processing unit 303-2. And give to.
In the same manner, multiplication is performed at intervals of 4 samples, the respective results are added, and the obtained results are given to the square sum calculation unit 202 in FIG. 2 via the in-phase signal output terminal 306 and the quadrature signal output terminal 307. .
[0005]
The sum-of-squares calculation unit 202 squares the input in-phase signal (I) and quadrature signal (Q), adds them, and gives the result to the specified value comparison unit 203. The specified value comparison unit 203 compares the input sum of squares of the correlation with the specified value, and outputs “1” if the preamble is detected if the correlation sum of squares is larger than the specified value, otherwise “0”. "Is output to the reception synchronization timing generation unit 204.
When “1” is input, the reception timing generation unit 204 determines the synchronization word detection period in consideration of the processing delay due to the RROF 114 and the number of symbols up to the synchronization word period. In other cases, a control signal of “0” is supplied to the synchronization word detection unit 114.
[0006]
The RROF 113 performs band-limiting filter processing, and supplies band-limited signals (in-phase signal and quadrature signal) to the synchronization word detection unit 114 and the discrimination point extraction unit 115.
In accordance with the control signal from the reception synchronization timing generation unit 204, the synchronization word detection unit 114 performs a correlation operation with the synchronization word pattern on the input signal, obtains the maximum value in the detection interval, and obtains the identification point extraction timing. The obtained discrimination point extraction timing is given to the discrimination point extraction unit 115.
In addition, the synchronization word detection unit 114 provides the offset frequency detection unit 205 and the offset frequency correction unit, as offset information, indicating the position in the signal storage unit 116 where the head of the synchronization word is located.
The identification point extraction unit 115 extracts the identification point based on the timing information from the synchronization word detection unit 114 and provides the extracted identification point information to the signal storage unit 116.
[0007]
The offset frequency detection unit 205 reads the synchronization word in the signal storage unit 116 from the head, obtains the offset frequency from the phase change amount in the synchronization word section, and gives it to the offset frequency correction unit 117.
The offset frequency correction unit 117 obtains the phase correction amount of the signal based on the offset frequency information given from the offset frequency detection unit, corrects the synchronization word signal in the signal storage unit 116, and performs the phase correction in-phase signal ( I) and quadrature signal (Q) are supplied to the delay detection unit 118, respectively.
[0008]
In the delay detection unit 118, the input in-phase signal (I) and the quadrature signal (Q), the conjugate complex number of the in-phase signal (I) and the quadrature signal (Q) input one symbol before, and the complex multiplication operation To the code determination unit 119.
The sign determination unit 119 determines whether the input in-phase signal (I) and quadrature signal (Q) are positive or negative, obtains bit information, and supplies the bit information to the reception success / failure determination unit 120.
The reception success / failure determination unit 120 compares the bit pattern of the synchronization word part with the input bit information to determine the number of error bits. If the value is less than the specified value, the reception is successful. .
If the reception is successful, the subsequent processing is performed using the timing information obtained by the processing so far. If the reception is unsuccessful, the processing from the preamble detection processing is repeated once again.
[0009]
A preamble transition pattern based on the presence / absence of an offset frequency will be described with reference to FIG. FIG. 4 is a diagram showing a preamble transition pattern on the IQ plane when there is no offset frequency (FIG. 4A) and when an offset frequency exists (FIG. 4B). The horizontal axis represents the in-phase signal component I, and the vertical axis represents the quadrature signal component Q.
Normally, the preamble has the transition shown in FIG. 4A. However, when the offset frequency exists, the preamble pattern changes, and the transition is as shown in FIG. 4B.
In the above-described prior art, this transition pattern is detected by performing a correlation operation between the ideal preamble pattern and the input signal. However, as shown in FIG. 4B, when the offset frequency exists, the transition pattern is detected. Since the position changes, it is difficult to specify the preamble pattern.
[0010]
[Problems to be solved by the invention]
In the above-described prior art, since the preamble is detected using the transitions for the number of symbols in the preamble section, the transition changes depending on the offset frequency. Therefore, if the offset frequency exists, the transition position changes. There was a drawback that it was difficult to identify.
An object of the present invention is to provide a reception synchronization method for performing reception synchronization processing that eliminates the above-described drawbacks and reduces the influence of an offset frequency.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, the reception synchronization method of the present invention is such that the preamble part is a repetition of the same signal in several symbol sections, and the transition of the in-phase signal and the transition of the quadrature signal when the preamble part is subjected to delay detection are performed. Since the same transition is repeated, the phase is rotated by the offset frequency, but the feature of repeating the transition between two points is not lost. In the present invention, the reception synchronization processing is performed using this characteristic.
That is, the reception synchronization method of the present invention exists even when an offset frequency exists because the transition of the in-phase signal and the transition of the quadrature signal are the same when the preamble part is delayed. Even if not, the phase is rotated by the offset frequency, but using the feature that the transition between two points is repeated, the phase difference between the signal point that outputs this maximum value and the signal point when there is no offset frequency As an offset frequency.
[0012]
That is, the reception synchronization method of the present invention performs delay detection on the received complex baseband signal, calculates the root mean square value of the delayed detection signal, and correlates the delayed detection signal with the signal pattern after delay detection in the ideal state. When the calculated mean square value of the correlation value is greater than a predetermined value, the calculated mean square value of the correlation value is compared with the mean square value of the delayed detection signal, and the square of the calculated correlation value is calculated. A point in time when the average value becomes larger than the mean square value of the signals subjected to delay detection is determined as preamble detection.
Further, the obtained correlation value is monitored for a certain period, the maximum value of the correlation value is obtained, and the offset frequency is obtained from the in-phase signal component and the quadrature signal component at the time point having the obtained maximum value.
[0013]
That is, in the method of obtaining the offset frequency of the reception synchronization method of the present invention, the received complex baseband signal is subjected to delay detection, and the signal point having the maximum amplitude is obtained for the delayed detection signal, and the amplitude is maximized. The phase difference between the signal point and the signal point when there is no offset frequency is obtained, and the offset frequency is calculated from the obtained phase difference.
Still further, the reception synchronization method of the present invention performs delay detection on the received complex baseband signal, finds the position coordinates of the signal point having the maximum amplitude for the delayed detection signal, and has no position coordinates and offset frequency. The phase difference from the signal point is obtained, and the offset frequency is calculated from the obtained phase difference.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below with reference to FIG. FIG. 1 is a block diagram showing a configuration of a reception synchronization block according to an embodiment of the present invention. Components having the same functions as those described in the prior art are given the same numbers. In addition, 103 is a preamble detection delay detection processing unit, 104 is a square sum average calculation unit, 105 is a multiplier, 106 is a correlation processing unit, 107 is a square sum calculation unit, 108 is an average calculation unit, 109 is a determination unit, 110 Is a reception synchronization processing timing generation unit, 111 is a maximum value search unit, and 112 is an offset frequency (Δf) detection unit.
In FIG. 1, the in-phase signal (I) and the quadrature signal (Q) after quadrature detection of the π / 4 shift QPSK modulation signal are the in-phase signal (I) input terminal 101 and the quadrature signal (Q) input terminal 102, respectively. Enter more. The synchronization burst used for the reception synchronization is the same as that shown in FIG. 2 and has the configuration shown in FIG. 9, and the preamble portion is a repetition of signals of bits “1, 0, 0, 1”.
[0015]
The input in-phase signal (I) and quadrature signal (Q) are both supplied to the preamble detection delay detection unit 103 and the RROF 113, respectively. Also in this embodiment, as in the description of the prior art, the signal input interval is set to 1/4 interval of 1 symbol.
The RROF 113 performs band-limiting filter processing, and supplies band-limited signals (in-phase signal and quadrature signal) to the synchronization word detection unit 114 and the discrimination point extraction unit 115.
[0016]
Here, the preamble detection delay detection unit 103 will be described with reference to FIG. FIG. 6 is a block diagram showing a configuration example of the preamble detection delay detection unit 103. As shown in FIG. 601 is an in-phase signal (I) input terminal, 602 is a quadrature signal (Q) input terminal, 603 is a 4-sample delay processing unit, 604 is a conjugate complex number calculation unit, 605 is a complex multiplication unit, 606 is an in-phase signal output terminal, Reference numeral 607 denotes an orthogonal signal output terminal.
In FIG. 6, an in-phase signal (I) input terminal 601 and a quadrature signal (Q) input terminal 602 input an in-phase signal (I) and a quadrature signal (Q), respectively, and a 4-sample delay processing unit 603 is complex. This is given to the multiplier 605. At this time, the signal input to the complex multiplier 605 is the current signal.
The 4-sample delay processing unit 603 delays the input signals (in-phase signal (I) and quadrature signal (Q)) by 4 samples, respectively, and supplies the delayed signal to the conjugate complex number calculation unit 604. The conjugate complex number calculation unit 604 obtains a conjugate complex number of the input signal and supplies the complex number to the complex multiplication unit 605. At this time, the signal input to the complex multiplier 605 is a delayed signal.
The complex multiplier 605 performs complex multiplication processing of the current signal and the delayed signal, and the processing result (in-phase signal i and quadrature signal q) is squared in FIG. 1 via the in-phase component output terminal 606 and the quadrature component output terminal 607. This is given to the sum average calculation unit 104 and the correlation calculation unit 106, respectively.
[0017]
Next, the correlation calculation unit 106 will be described with reference to FIG. FIG. 7 is a block diagram illustrating a configuration example of the correlation calculation unit 106. 701 is an in-phase signal input terminal, 702 is a quadrature signal input terminal, 703-1, 703-2, ..., 703- (N-1) is a 4-sample delay processing unit, 704-0, 704-1, ... ..., 704- (N-1) is the complex multiplier, 705-1, 705-2, ..., 705- (N-1) is the complex adder, 706 is the in-phase component output terminal, and 707 is the quadrature Indicates the component output terminal. Here, N = 16.
The processing operation of FIG. 7 is the same as the correlation calculation of FIG. However, in the example of FIG. 3, the complex multipliers 304-0, 305-1,..., 305- (N-1) are multiplied by the coefficient values that are conjugate complex numbers P ₀ and P _{1 of the} preamble pattern. ,..., P _(N-1) . In FIG. 7 of this embodiment, the complex multipliers 704-0, 704-1,..., 704- (N-1) are used as input signals. The coefficient value to be multiplied is an ideal preamble pattern after delay detection.
[0018]
That is, in FIG. 7, the correlation calculation is performed on the input signal and the ideal preamble pattern after delay detection. The ideal preamble pattern after this delay detection is represented by repetition of (-1, 1) and (1, -1). Since correlation complex calculation is performed with conjugate complex numbers, D _M = (− 1, −1) and D _{M + 1} = (1, 1) (M = 0, 1,..., 7). Accordingly, in the complex multipliers 704-0 and 704-1, the input signal is multiplied by “−1” of D ₀ = (− 1, −1) as the coefficient P ′ ₀ , respectively, and the complex multiplier 704-2 is obtained. And 704-3, the input signal is multiplied by “1” of D ₁ = (1,1) as the coefficient P ′ _1. Hereinafter, the coefficients P ′ are respectively multiplied by the complex multipliers 704-4 and 704-5. ₂ and P ′ ₃ , D ₂ = (− 1, −1), “−1”, and the complex multipliers 704-6 and 704-7 have coefficients P ′ ₄ and P ′ ₅ , and D ₃ = ( 1,1), the "1", ‥‥‥, the complex multiplier 704-14 and 704-15, as a coefficient P _'14 and _{_{P' 15, D 7 = (}} 1,1), the "1" Each is multiplied by the input signal.
The correlation calculation processing results (in-phase signal i ′ and quadrature signal q ′) are respectively supplied to the square sum calculation unit 107 and the offset frequency detection unit 112 in FIG.
[0019]
The sum-of-squares calculation unit 107 squares the input signals (in-phase signal i and quadrature signal q) and adds them, and the processing result (= i ′ ² + q ′ ² ) is searched for the maximum value with the average calculation unit 108 Give to part 111 and. The average calculation unit 108 performs an average process and then gives an average process result P to the determination unit 109.
The sum-of-squares average calculation unit 104 squares the input signals and adds them (= i ² + q ² ), further performs averaging processing, and gives the result to the multiplier 105. Multiplier 105 multiplies constant k, and provides multiplication result A to determination unit 109.
[0020]
FIG. 8 is a diagram illustrating an example of a synchronization burst pattern, and correlation value and comparison value fluctuations.
For example, in the case of a frame configuration as shown in the upper part of FIG. 8 (the same as in FIG. 9), the average processing result P in the average calculation unit 108 and the multiplication result A in the multiplier 105 are values as shown in the lower part of FIG. Take.
The determination unit 109 compares the multiplication result A with the noise level specified value to determine the no-signal section. If the multiplication result A is equal to or greater than a predetermined value (noise level specified value in FIG. 8), an averaging process is performed. The result P is compared with the multiplication result A. When the average processing result P becomes equal to or greater than the multiplication result A (detection time in FIG. 8), it is determined that the preamble is detected, and detection information is given to the reception synchronization timing generation unit 110.
[0021]
The reception synchronization timing generation unit 110 receives the detection information of the preamble pattern, and determines the synchronization word detection timing for the synchronization word detection unit 114 in consideration of the number of symbols and the processing delay of the RROF 113 until the synchronization word unit. A control signal of “1” is supplied to the synchronization word detection unit 114 in the case of the section, and “0” in other cases.
At this time, in consideration of the case where the preamble detection timing is around in time, the synchronization word detection section includes several symbols before and after the synchronization word section. In addition, timing information is given to the maximum value search unit 111 and the offset frequency detection unit 112 so as to operate for several symbol times in the preamble section.
[0022]
The maximum value search unit 111 compares the maximum value with the current value according to the input timing information. If the current value is larger than the maximum value, the maximum value search unit 111 stores the value as the maximum value, and the offset frequency detection unit 112 Then, control information is given to store the in-phase and quadrature signals at that time. This operation is performed for several symbol times in accordance with the timing information from the reception synchronization timing unit 110.
The offset frequency detection unit 112 obtains an offset frequency from the in-phase and quadrature components stored at the time when the maximum value detection is completed, and gives the offset frequency to the offset frequency correction unit 117. A method for obtaining the offset frequency will be described with reference to FIG.
[0023]
FIG. 5 is a diagram showing a constellation of a preamble transition pattern after delay detection by the preamble detection delay detection unit 103. FIG. 5A shows a constellation when there is no offset frequency (the horizontal axis is the in-phase signal component I, the vertical axis is the quadrature signal component Q), and FIG. 5B is the constellation when there is an offset frequency. (The horizontal axis is the in-phase signal component I, and the vertical axis is the quadrature signal component Q).
In FIG. 5, since the in-phase signal transition and the quadrature signal transition in the case of delay detection of the preamble part are the same transition, the phase is the same regardless of whether the offset frequency exists or not. Although it rotates by the offset frequency, the feature that the transition between two points is repeated is not lost. The time point at which this maximum value is output is the time point indicated by the black dot in FIG. 5B, and the offset frequency can be obtained from the in-phase signal component and the quadrature signal component at that time. When there is no offset frequency, the transition shown in FIG. 5A is repeated, so that the offset frequency (f is the offset frequency) can be obtained as the angle difference Δω (= 2πΔfT) from the transition point at this time.
[0024]
On the other hand, in RROF 113, band limiting filter processing is performed, and the result is output to synchronization word detection section 114 and discrimination point extraction section 115. In accordance with the control signal from the reception synchronization timing generation unit 110, the synchronization word detection unit 114 performs a correlation operation with the synchronization word pattern on the input signal, calculates the maximum value in the detection section, and obtains the identification point extraction timing. The obtained discrimination point extraction timing is given to the discrimination point extraction unit 115. Further, the offset frequency correction unit 117 is provided with which position in the signal storage unit 116 the head of the synchronization word is located. The identification point extraction unit 115 extracts the identification point based on the timing information from the synchronization word detection unit 114 and supplies the identification point to the signal storage unit 116. The offset frequency correction unit 117 obtains the phase correction amount of the signal from the offset frequency information from the offset frequency detection unit 112, corrects the offset frequency for the synchronization word signal in the signal storage unit 116, and gives the delay detection unit 118 . The delay detection unit 118 performs a multiplication operation with the conjugate complex number of the input signal and the signal one symbol before, and supplies the result to the code determination unit 119. The sign determination unit 119 determines whether the input signal is positive or negative, obtains bit information, and provides it to the reception success / failure determination unit 120. The reception success / failure determination unit 120 compares the bit pattern of the synchronization word part with the input bit information to determine the number of error bits. If the value is less than the specified value, the reception is successful. . If the reception is successful, the subsequent processing is performed using the timing information obtained by the processing so far. If the reception is unsuccessful, the processing from the preamble detection processing is repeated once again.
[0025]
【The invention's effect】
From the above, it is possible to reduce the undetected or erroneous detection of the preamble part due to the phase error caused by the offset frequency by the reception synchronization method according to the present invention, and to realize the reception synchronization.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a reception synchronization block according to an embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a conventional reception synchronization block.
FIG. 3 is a block diagram illustrating a configuration example of a preamble correlation calculation unit.
FIG. 4 is a diagram of a preamble transition pattern when there is no offset frequency and when there is no offset frequency.
FIG. 5 is a diagram showing a preamble transition pattern after delay detection.
FIG. 6 is a block diagram showing a configuration example of a preamble detection delay detection unit.
FIG. 7 is a block diagram showing a configuration example of a correlation calculation unit 106.
FIG. 8 is a diagram showing an example of a synchronization burst pattern and correlation value and comparison value fluctuations.
FIG. 9 is a diagram showing an example of a synchronous burst pattern.
[Explanation of symbols]
101: In-phase signal (I) input terminal, 102: Quadrature signal (Q) input terminal, 103: Delay detection processing unit for preamble detection, 104: Square sum average calculation unit, 105: Multiplier, 106: Correlation processing unit, 107: square sum calculation unit, 108: average calculation unit, 109: determination unit, 110: reception synchronization processing timing generation unit, 111: maximum value search unit, 112: offset frequency (Δf) detection unit, 113: route roll-off filter (RROF), 114: synchronization word detection unit, 115: discrimination point extraction processing unit, 116: signal storage unit, 117: offset frequency (Δf) correction unit, 118: delay detection unit, 119: code determination unit, 120: reception Success / failure determination unit 201: Preamble correlation calculation unit 202: Square sum calculation unit 203: Specified value comparison unit 204: Reception synchronization processing timing generation unit 205: Offset frequency (Δf) detection unit 301: In-phase signal ( I) Input terminal, 302: Quadrature signal (Q) input terminal, 303-1, 303-2, ..., 303- (N-1): 4 Sample delay processing unit, 304-0, 304-1, ..., 304- (N-1): Complex multiplier, 305-1, 305-2, ..., 305- (N-1): Complex Adder, 306: In-phase signal output terminal, 307: Quadrature signal output terminal, 601: In-phase signal (I) input terminal, 602: Quadrature signal (Q) input terminal, 603: 4-sample delay processing unit, 604: Conjugate Complex number calculation unit, 605: complex multiplication unit, 606: in-phase signal output terminal, 607: quadrature signal output terminal, 701: in-phase signal input terminal, 702: quadrature signal input terminal, 703-1, 703-2, ... , 703- (N-1): 4-sample delay processing unit, 704-0, 704-1, ... 704- (N-1): Complex multiplication unit, 705-1, 705-2, ... , 705- (N-1): Complex addition processing unit, 706: In-phase component output terminal, 707: Quadrature component output terminal.

Claims

Delay detection of the received complex baseband signal,
Calculate the mean square value of the delayed detection signal,
Calculating a correlation value between the delayed detection signal and a signal pattern after delay detection in an ideal state;
When the calculated mean square value of the correlation value is larger than a predetermined value, the calculated mean square value of the correlation value is compared with the mean square value of the delayed detection signal,
A reception synchronization method, wherein a time point when the calculated mean square value of correlation values becomes larger than a mean square value of the delayed detected signal is determined as preamble detection.

The reception synchronization method according to claim 1, wherein
A reception synchronization method characterized by monitoring the obtained correlation value for a certain period, obtaining a maximum value of the correlation value, and obtaining an offset frequency from an in-phase signal component and a quadrature signal component at the time point having the obtained maximum value. .

3. The reception synchronization method according to claim 2, wherein the offset frequency is obtained by:
Delay detection of the received complex baseband signal,
For the delayed detection signal, obtain a signal point with the maximum amplitude,
Find the phase difference between the signal point where the amplitude is maximum and the signal point when there is no offset frequency,
A reception synchronization method, wherein an offset frequency is calculated from the obtained phase difference.

Delay detection of the received complex baseband signal,
For the delayed detection signal, obtain the position coordinates of the signal point with the maximum amplitude,
Find the phase difference between the position coordinates and the signal point when there is no offset frequency,
A reception synchronization method, wherein an offset frequency is calculated from the obtained phase difference.