JP4321980B2 - Manufacturing method of multilayer printed wiring board - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、多層プリント配線板の製造方法に関し、特にＩＣチップ等の半導体素子が内蔵された多層プリント配線板の製造方法に関する。
【０００２】
【従来の技術】
従来、ＩＣチップ等の半導体素子とプリント配線板とは、ワイヤーボンディング、ＴＡＢ(Tape Automated Bonding)、フリップチップボンディング等の実装方法を用いて電気的に接続しており、これらの方法で実装した半導体素子は、プリント配線板を介して駆動させていた。
【０００３】
これらの実装方法では、ＩＣチップ等とプリント配線板との間を接続用のリード部品（ワイヤー、リード、バンプ）を介して電気的に接続しており、そのため、これらの各リード部品が、切断されたり、腐食されたりしてしまうとＩＣチップとプリント配線板との間の接続が遮断されたり、ＩＣチップの誤作動の原因となってしまうことがあった。
【０００４】
また、それぞれの実装方式では、ＩＣチップやリード部品を保護するためにエポキシ樹脂等の樹脂によって封止を行っており、この樹脂が充填時に気泡を含有していると、その気泡が起点となって、リード部品の破壊やＩＣパッドの腐食、信頼性の低下を招いてしまうことがあった。また、熱可塑性樹脂等による封止を行う場合には、それぞれの部品に合わせて樹脂充填用プランジャー、金型等を作製する必要があり、熱硬化性樹脂による封止を行う場合には、リード部品、ソルダーレジストなどの材質等を考慮して樹脂を選定しなくてはならず、コストが高くなる原因になっていた。
【０００５】
そこで、近年、このような問題点を解決するために、ＩＣチップ等の半導体素子を基板に内蔵または収納した多層プリント配線板が開示されている。
特開平９−３２１４０８号公報では、ダイパッド上にスタッドバンプを形成した半導体素子が基板に埋め込まれ、バイアホールを介して、該スタッドバンプと上層の導体回路とが電気的に接続された多層プリント配線板が開示されている。
しかしながら、この多層プリント配線板では、スタッドバンプの形状がタマネギ状であり、その高さにバラツキがあることに起因して、基板上に形成された層間絶縁層は厚さが均一でなく、その表面が平坦にならないことがあり、この場合には、バイアホールを介した電気的接続に接続不良が発生することがあった。
また、この多層プリント配線板は、その構造上、バイアホール用開口を一括形成することができず、生産性の劣るものであった。
【０００６】
また、特開平１０−２５６４２９号公報では、セラミック基板に半導体素子が収納され、該半導体素子がフリップチップにより導体回路と電気的に接続された多層配線板が開示されている。
この多層配線板で用いられているアルミナや窒化アルミニウム等を材料とするセラミック基板は、外形加工性に劣るため半導体素子の納まりがよくない。そのため、半導体素子のパッドの高さが不均一になり、パッドと導体回路との間で接続不良が発生することがあった。
【０００７】
また、特開平１１−１２６９７８号公報では、基板に空隙部が形成され、この空隙部に半導体素子が収納された多層プリント配線板が開示されている。
しかしながら、このように半導体素子を内蔵した多層プリント配線板であっても、該半導体素子と導体回路とを半田、ＴＡＢ、ワイヤーボンディング等のリード部品を介して接続した場合には、上述の問題点を解決することが出来なかった。また、基板の空隙部に半導体素子を収納した際に、該半導体素子と基板との間に空隙が存在する場合には、半導体素子の位置ずれが発生しやすく、接続信頼性の低下につながることがあった。
【０００８】
【発明が解決しようとする課題】
そこで、このような問題点を解決するため、本出願人によって、リード部品を介さずに、ＩＣチップ等の半導体素子と直接電気的接続を行うことができる多層プリント配線板として、基板に設けられた開口部、貫通孔またはザグリ部にＩＣチップ等が内蔵または収容され、さらに、該基板上に層間樹脂絶縁層と導体回路とが積層され、該ＩＣチップと導体回路の間や、層間樹脂絶縁層を介した上下の導体回路間がバイアホールを介して電気的に接続された多層プリント配線板が提案されている。
【０００９】
このような多層プリント配線板は、例えば、下記の製造方法により製造することができる。
即ち、まず、基板の片面にザクリ加工等により凹部を形成し、続いて、上記凹部内に接着剤層を介してＩＣチップを収納する。次に、樹脂組成物を塗布したり、樹脂フィルムを圧着したりすることにより絶縁樹脂層を形成し、さらに、露光・現像処理や、レーザ処理を行うことによりバイアホール用開口を形成し、その後、硬化処理を経て層間樹脂絶縁層を形成する。
【００１０】
さらに、層間樹脂絶縁層の表面に無電解めっき処理等により薄膜導体層を形成し、この薄膜導体層上にめっきレジストを形成した後、電解めっきにより厚付けを行い、めっきレジスト剥離後にエッチングを行って、独立した導体回路とバイアホールとを形成する。
これを繰り返した後、最後に導体回路を保護するためのソルダーレジスト層を形成し、さらに、外部基板と接続するための半田バンプ等の接続端子を形成することにより、ＩＣチップを内蔵した多層プリント配線板を製造することができる。
【００１１】
このような方法を用いて製造したＩＣチップ等を内蔵した多層プリント配線板は、ＩＣチップ等と多層プリント配線板との接続に、リード部品や封止樹脂が用いられていないため、上述したリード部品の破壊やＩＣチップの腐食といった問題が発生せず、接続信頼性に優れ、また、上記した製造方法では、製造時にＩＣチップ等の半導体素子を実装するため、低コストで半導体素子を実装することができる。
【００１２】
しかしながら、上記した方法で製造した多層プリント配線板は、接続信頼性に優れるものの、過酷な条件下、即ち、高温多湿下や、ヒートサイクル条件下において、半導体素子と基板等との間で剥離が発生したり、基板に内蔵または収納されていた半導体素子が基板から浮き上がってしまう現象（以下、本明細書では、このような現象をポップコーン現象ともいう）が発生したりし、これを原因とした接続不良や信頼性の低下を招くことがあった。
【００１３】
また、本発明者等による検討の結果、このような不都合の発生は、下記の要因によるものではないかと考えられた。
即ち、上述した工程を経る多層プリント配線板の製造において、ＩＣチップ等の半導体素子を内蔵または収納する際に、該半導体素子の壁面にゴミや異物等が付着しており、多層プリント配線板製造後、この異物等が起点となって、接着剤層にクラックが発生したり、接着剤層の剥離が発生したりし、上述した不都合が発生するのではないかと考えられた。
【００１４】
【課題を解決するための手段】
そこで、発明者らは、このような問題を解消するために鋭意検討した結果、多層プリント配線板の製造において、基板に半導体素子を収納または内蔵する際に、予め、半導体素子の壁面に洗浄処理を施しておけばよいことに想到し、半導体素子の壁面の洗浄処理方法について検討した。
その結果、紫外線・オゾン洗浄が有用であることを見出し、本発明の多層プリント配線板の製造方法を完成した。
【００１５】
即ち、第一の本発明の多層プリント配線板の製造方法は、基板に形成した凹部に半導体素子を内蔵した後、上記基板上に層間樹脂絶縁層と導体回路とを積層形成するとともに、上記半導体素子と導体回路、および、上下の導体回路を接続するバイアホールを形成する多層プリント配線板の製造方法であって、
少なくとも下記（ａ）〜（ｇ）の工程を経ることを特徴とする多層プリント配線板の製造方法。
（ａ）上記半導体素子上に、パッドを形成するパッド形成工程、
（ｂ）上記半導体素子及びパッドの上に、該パッド上に開口を有するパッシベーション膜を形成するパッシベーション膜形成工程、
（ｃ）上記パッド上に、該パッドと上記開口を介して接続され、その直径が上記パッドの直径に比べて大きい導電性金属膜からなるトランジション層を形成するトランジション層形成工程、
（ｄ）エッチング処理によりトランジション層の表面に粗化面を形成する粗化面形成工程、
（ｅ）粗化面が形成されたトランジション層を有する半導体素子に紫外線・オゾン洗浄を施す紫外線・オゾン洗浄工程、
（ｆ）基板に形成した凹部に紫外線・オゾン洗浄が施された半導体素子を接着剤層を介して内蔵する半導体素子内蔵工程、および、
（ｇ）上記半導体素子のトランジション層上に、該トランジション層と接続されるようにバイアホールを形成するバイアホール形成工程。
また、第二の本発明の多層プリント配線板の製造方法は、基板に形成した凹部に半導体素子を内蔵した後、上記基板上に層間樹脂絶縁層と導体回路とを積層形成するとともに、上記半導体素子と導体回路、および、上下の導体回路を接続するバイアホールを形成する多層プリント配線板の製造方法であって、
少なくとも下記（ａ）〜（ｆ）の工程を経ることを特徴とする多層プリント配線板の製造方法。
（ａ）上記半導体素子上に、パッドを形成するパッド形成工程、
（ｂ）上記半導体素子及びパッドの上に、該パッド上に開口を有するパッシベーション膜を形成するパッシベーション膜形成工程、
（ｃ）上記パッド上に、該パッドと上記開口を介して接続され、その直径が上記パッドの直径に比べて大きい、少なくとも２層の導電性金属膜からなるトランジション層を形成するトランジション層形成工程、
（ｄ）少なくとも２層の導電性金属膜からなるトランジション層を有する半導体素子に紫外線・オゾン洗浄を施す紫外線・オゾン洗浄工程、
（ｅ）基板に形成した凹部に紫外線・オゾン洗浄が施された半導体素子を接着剤層を介して内蔵する半導体素子内蔵工程、および、
（ｆ）上記半導体素子のトランジション層上に、該トランジション層と接続されるようにバイアホールを形成するバイアホール形成工程。
【００１６】
また、本発明の製造方法の紫外線・オゾン洗浄においては、波長２５４ｎｍの紫外線を２０〜７０ｍＷ／ｃｍ２強度で照射することが望ましい。
また、上記紫外線・オゾン洗浄におけるオゾン濃度は、５０〜２００ｖｏｌｐｐｍであることが望ましい。
【００１７】
また、上記紫外線・オゾン洗浄の処理時間は、２〜２０分間であることが望ましい。
また、上記紫外線・オゾン洗浄における半導体素子の温度は、５０〜３００℃であることが望ましい。
【００１８】
【発明の実施の形態】
第一の本発明の多層プリント配線板の製造方法は、基板に形成した凹部に半導体素子を内蔵した後、上記基板上に層間樹脂絶縁層と導体回路とを積層形成するとともに、上記半導体素子と導体回路、および、上下の導体回路を接続するバイアホールを形成する多層プリント配線板の製造方法であって、
少なくとも下記（ａ）〜（ｇ）の工程を経ることを特徴とする多層プリント配線板の製造方法。
（ａ）上記半導体素子上に、パッドを形成するパッド形成工程、
（ｂ）上記半導体素子及びパッドの上に、該パッド上に開口を有するパッシベーション膜を形成するパッシベーション膜形成工程、
（ｃ）上記パッド上に、該パッドと上記開口を介して接続され、その直径が上記パッドの直径に比べて大きい導電性金属膜からなるトランジション層を形成するトランジション層形成工程、
（ｄ）エッチング処理によりトランジション層の表面に粗化面を形成する粗化面形成工程、
（ｅ）粗化面が形成されたトランジション層を有する半導体素子に紫外線・オゾン洗浄を施す紫外線・オゾン洗浄工程、
（ｆ）基板に形成した凹部に紫外線・オゾン洗浄が施された半導体素子を接着剤層を介して内蔵する半導体素子内蔵工程、および、
（ｇ）上記半導体素子のトランジション層上に、該トランジション層と接続されるようにバイアホールを形成するバイアホール形成工程。
また、第二の本発明の多層プリント配線板の製造方法は、基板に形成した凹部に半導体素子を内蔵した後、上記基板上に層間樹脂絶縁層と導体回路とを積層形成するとともに、上記半導体素子と導体回路、および、上下の導体回路を接続するバイアホールを形成する多層プリント配線板の製造方法であって、
少なくとも下記（ａ）〜（ｆ）の工程を経ることを特徴とする多層プリント配線板の製造方法。
（ａ）上記半導体素子上に、パッドを形成するパッド形成工程、
（ｂ）上記半導体素子及びパッドの上に、該パッド上に開口を有するパッシベーション膜を形成するパッシベーション膜形成工程、
（ｃ）上記パッド上に、該パッドと上記開口を介して接続され、その直径が上記パッドの直径に比べて大きい、少なくとも２層の導電性金属膜からなるトランジション層を形成するトランジション層形成工程、
（ｄ）少なくとも２層の導電性金属膜からなるトランジション層を有する半導体素子に紫外線・オゾン洗浄を施す紫外線・オゾン洗浄工程、
（ｅ）基板に形成した凹部に紫外線・オゾン洗浄が施された半導体素子を接着剤層を介して内蔵する半導体素子内蔵工程、および、
（ｆ）上記半導体素子のトランジション層上に、該トランジション層と接続されるようにバイアホールを形成するバイアホール形成工程。
【００１９】
本発明の多層プリント配線板の製造方法では、半導体素子を基板に内蔵する前に、該半導体素子の壁面に紫外線・オゾン洗浄を施すため、基板に内蔵した半導体素子の壁面にはゴミや異物が付着しておらず、そのため、半導体素子の壁面の異物の存在に起因した不都合（接着剤層の剥離やポップコーン現象）が発生せず、信頼性に優れた多層プリント配線板を製造することができる。
また、本発明の製造方法では、製造時にＩＣチップ等の半導体素子を実装しているため、低コストで半導体素子を実装した多層プリント配線板を製造することができる
【００２０】
本発明の多層プリント配線板の製造方法は、上述したように、基板に形成した凹部に半導体素子を内蔵する際に、該半導体素子の壁面に紫外線・オゾン洗浄を施しておくことに特徴を有する。
従って、本明細書においては、まず、半導体素子の壁面に紫外線・オゾン洗浄を施す方法について説明し、多層プリント配線板を製造する全製造工程については、後に詳述することとする。
【００２１】
本発明の製造方法では、半導体素子を基板に内蔵または収納する前に、該半導体素子の壁面に紫外線・オゾン洗浄を施す。
ここで、紫外線・オゾン洗浄の方法としては、従来、公知の方法を用いることができるが、特に、以下の条件で紫外線・オゾン洗浄を行うことが望ましい。
【００２２】
即ち、上記紫外線・オゾン洗浄においては、波長２５４ｎｍの紫外線を２０〜７０ｍＷ／ｃｍ２の強度で照射することが望ましい。
紫外線の強度が２０ｍＷ／ｃｍ２未満では、充分な洗浄効果を得ることができないことがあり、一方、紫外線の強度が７０ｍＷ／ｃｍ２を超えてもほとんど洗浄効果は向上しない。
【００２３】
上記紫外線・オゾン洗浄においては、上記波長２５４ｎｍの紫外線とともに、波長１８５ｎｍの紫外線を照射することが望ましい。
波長１８５ｎｍの紫外線を照射することにより、半導体素子の壁面に付着したゴミや異物を活性化するとともに、大気中の酸素と反応してオゾンを生成するため、異物を除去する効果が高まるからである。
上記紫外線を照射する光源としては、例えば、ランプ内水銀圧を３００〜４００Ｐａ程度に保持した合成石英製の低圧水銀ランプ等を用いることができる。このランプを用いた場合、波長１８５ｎｍの紫外線と、波長２５４ｎｍの紫外線とを同時に照射することができる。
【００２４】
また、上記紫外線・オゾン洗浄におけるオゾン濃度は、５０〜２００ｖｏｌｐｐｍであることが望ましい。
オゾン濃度が５０ｖｏｌｐｐｍ未満では、充分な洗浄効果を得ることができないことがあり、一方、その濃度が２００ｖｏｌｐｐｍを超えるオゾンを紫外線の照射のみで供給することは容易でなく、上記範囲の濃度を超えるオゾンを供給するには、別途、オゾン供給源が必要となる。
【００２５】
また、上記紫外線・オゾン洗浄の処理時間は、２〜２０分間であることが望ましい。
処理時間が２分間未満では、充分な洗浄効果を得ることができないことがあり、一方、処理時間が２０分間を超えてもほとんど洗浄効果は向上しない。
【００２６】
上記紫外線・オゾン洗浄における半導体素子の温度は、５０〜３００℃であることが望ましい。
洗浄処理時の半導体素子の温度が５０℃未満では、充分な洗浄効果を得ることができないことがあり、一方、半導体素子の温度が３００℃を超えると、半導体素子に悪影響を及ぼすことがあり、特に、半導体素子のパッド部分に悪影響を及ぼすことがある。
【００２７】
上記紫外線・オゾン洗浄は、半導体素子の全壁面に施しても、半導体素子に何ら悪影響（半導体素子のパッド部分や、その上に形成したトランジション層の変形、変色等）は及ぼさないが、少なくとも半導体素子のパッド非形成面に施せばよい。
本発明の製造方法では、このパッド非形成面が、基板の凹部と接着剤層を介して接触することとなるからでなる。
【００２８】
また、上記紫外線・オゾン洗浄は、オゾン供給源を備えた装置を用い、高濃度のオゾン雰囲気下で行ってもよい。この場合、別途、オゾン供給源が必要であるため、経済的には不利であるが、半導体素子の壁面に付着した異物等を除去する効果や速度が向上することがある。
この場合、オゾンの濃度は、０．５〜５．０ｖｏｌ％程度とするのがよい。
【００２９】
高濃度のオゾンを生成する方法としては、従来公知の方法を用いることができ、例えば、乾燥空気または酸素中で無声放電を行わせる方法や、低温で希硫酸を電解する方法等を用いることができる。
【００３０】
このような紫外線・オゾン洗浄を行うことにより、半導体素子の電極パッド等に悪影響を及ぼすことなく、半導体素子の壁面に付着した異物等を除去することができる。
【００３１】
次に、本発明の多層プリント配線板の製造方法について、工程順に説明する。
（１）本発明の製造方法では、絶縁性基板を出発材料とし、まず、この絶縁性基板の片面にザクリ加工等により半導体素子を内蔵するための凹部を形成する。
上記絶縁性基板としては、一般的にプリント配線板で使用される樹脂基板等を用いることができ、具体例としては、例えば、エポキシ樹脂、ビスマレイミドトリアジン（ＢＴ）樹脂、フェノール樹脂等にガラスエポキシ樹脂等の補強材や心材を含浸させた樹脂からなる基板や、エポキシ樹脂を含浸させたプリプレグを積層した基板等が挙げられる。また、両面銅張積層板、片面板、金属膜を有さない樹脂板、樹脂フィルム等を用いてもよい。
【００３２】
また、上記凹部の形成は、ザクリ加工を用いる方法に代えて、貫通孔を有する基板と貫通孔を有さない基板とを貼り合わせる方法により行ってもよい。なお、この場合、基板同士は接着剤を用いて貼り合わせればよい。
【００３３】
（２）次に、上記凹部内に接着剤を塗布して未硬化の接着剤の層を形成する。
上記接着剤の塗布は、例えば、印刷機等を用いて行うことができる。また、ポッティングにより行ってもよい。
【００３４】
上記接着剤としては、例えば、熱硬化性樹脂および酸無水物系硬化剤を含む接着剤等を用いることができる。このような接着剤では、硬化剤として、酸無水物系硬化剤が含まれているため、硬化処理時に副生成物として水を生じることがほとんどなく、そのため、硬化処理を経て形成した接着剤層は、高温多湿下やヒートサイクル条件下においても、水分の存在に起因する不都合（即ち、水分の膨張、収縮による接着剤層の剥離やポンプコーン現象の発生等）が発生しにくい。
上記熱硬化性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、オレフィン樹脂、シリコン樹脂等が挙げられる。
【００３５】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは単独で用いてもよく、２種以上併用してもよい。それにより耐熱性等に優れたものとなる。
【００３６】
上記酸無水物系硬化剤としては、例えば、無水フタル酸、テトラヒドロフタル酸、ヘキサヒドロフタル酸、メチルテトラヒドロフタル酸、メチルヘキサヒドロフタル酸、無水メチルナジック酸、ドデシル無水コハク酸、無水クロレンディック酸等の１官能性酸無水物、無水ピロメリット酸、ベンゾフェノンテトラカルボン酸無水物、エチレングリコールビス（アンヒドロトリメート）、メチルシクロヘキセンテトラカルボン酸無水物等の２官能性酸無水物、無水ピロメリット酸、ポリアゼライン酸無水物等の遊離酸酸無水物等が挙げられる。
これらの酸無水物系硬化剤は、単独で用いてもよいし、２種以上併用してもよい。また、これらの酸無水物からなる共融混合変性物を用いてもよい。
【００３７】
また、上記硬化剤の含有量は、樹脂成分１００重量部に対して、０．５〜２０重量部が望ましい。硬化剤の配合量が０．５重量部未満では、形成した接着剤層が、硬化不充分で柔らかく、半導体素子を確実に固定することができないことがあり、一方、２０重量部を超えると、信頼性に優れる接着剤層を形成することができないことがある。
【００３８】
また、上記接着剤には、粒子が含まれていてもよい。粒子を含む接着剤を用いる場合、粒子の配合量を調整することにより、接着剤層の熱膨張係数を調整することができるため、半導体素子、基板、層間樹脂絶縁層等との間で熱膨張係数の整合を図ることができ、接着剤層におけるクラックの発生、基板や半導体素子との間での剥離の発生を抑制することができる。
【００３９】
上記粒子としては、例えば、樹脂粒子、無機粒子、金属粒子等が挙げられる。
上記樹脂粒子としては、例えば、アミノ樹脂（メラミン樹脂、尿素樹脂、グアナミン樹脂等）、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂、ビスマレイミド−トリアジン樹脂、ポリエーテルスルフォン等からなるものが挙げられる。
また、上記樹脂粒子としては、ゴムからなる粒子を用いてもよい。
【００４０】
上記無機粒子としては、例えば、アルミナ、水酸化アルミニウム等のアルミニウム化合物；炭酸カルシウム、水酸化カルシウム等のカルシウム化合物；炭酸カリウム等のカリウム化合物；マグネシア、ドロマイト、塩基性炭酸マグネシウム、タルク等のマグネシウム化合物；シリカ、ゼオライト等のケイ素化合物等が挙げられる。
【００４１】
上記金属粒子としては、例えば、金、銀、銅、スズ、亜鉛、ステンレス、アルミニウム、ニッケル、鉄、鉛、マグネシウム、カルシウム、ケイ素等が挙げられる。また、上記金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
また、これらの粒子は、単独で用いてもよいし、２種以上併用してもよい。
【００４２】
上記粒子の形状は特に限定されず、球状、破砕状等が挙げられる。
上記粒子の平均粒径は特に限定されないが、０．０１〜５μｍが望ましい。また、この範囲の粒径で、異なる粒径を有する粒子を併用してもよい。例えば、平均粒径が０．１〜０．５μｍの粒子と平均粒径が１〜３μｍの粒子を併用する等である。
また、上記粒子の上記接着剤中の配合量は、３０〜８０重量％が望ましい。
【００４３】
また、上記粒子は上記接着剤中に均一に分散していることが望ましい。粒子の分散が不均一であると、接着剤層内で特性（熱膨張係数等）にバラツキが生じ、その結果、接着剤層内の一部に応力が集中し、該接着剤層でクラックが発生したり、接着剤層と、半導体素子、基板、層間樹脂絶縁層等との間で剥離が発生したりすることがあるからである。
【００４４】
また、上記接着剤は、樹脂成分として熱硬化性樹脂を含んでいるが、上記熱硬化性樹脂に代えて、熱可塑性樹脂、熱硬化性樹脂の一部を感光化した樹脂、感光性樹脂等を含んでいてもよい。また、これらの樹脂と上記熱硬化性樹脂とを併用してもよい。
上記熱可塑性樹脂としては、例えば、ポリスルフォン（ＰＳＦ）、ポリエーテルスルフォン（ＰＥＳ）、ポリフェニレンスルフォン（ＰＰＳ）、ポリフェニレンサルファイド（ＰＰＥＳ）、ポリフェニレンエーテル（ＰＰＥ）、ポリエーテルイミド（ＰＩ）、フェノキシ樹脂、フッ素樹脂等が挙げられる。これらは、単独で用いてもよいし、２種以上併用しても良い。
【００４５】
上記熱硬化性樹脂の一部を感光化した樹脂としては、例えば、熱硬化性樹脂の熱硬化基（例えば、エポキシ樹脂におけるエポキシ基）にメタクリル酸やアクリル酸等を反応させ、アクリル基を付与したもの等が挙げられる。これらは、単独で用いてもよいし、２種以上併用しても良い。
また、上記感光性樹脂としては、例えば、アクリル樹脂等が挙げられる。
【００４６】
また、上記接着剤には、その他の添加剤として無機フィラーや有機フィラーが配合されていてもよい。
また、上記接着剤は、必要に応じて、溶剤等を含んでいてもよい。
【００４７】
（３）次に、上述した紫外線・オゾン洗浄を施した半導体素子を、未硬化の接着剤の層を形成した凹部内に内蔵する。
具体的には、上記半導体素子を上記接着剤の層の上に載置した後、半導体素子の上面を押すか、または、叩くことにより半導体素子を基板に設けた凹部内に完全に内蔵すればよい。これにより基板表面をほぼ平滑にすることができる。
また、この際、接着剤の一部が凹部から押し出され、半導体素子の上面や基板の上面に付着することがあるが、後述するように、半導体素子の上面を含む基板の上面には、樹脂層を形成した後、レーザ処理等によりバイアホール用開口を形成するため、半導体素子とバイアホールとの接続に悪影響を与えることはない。
【００４８】
また、この工程で内蔵する半導体素子は、パッド部分にトランジション層が形成されているものが望ましい。これは、以下のような理由による。
【００４９】
即ち、通常、後述する工程を経て形成するバイアホール用開口の開口径は６０〜８０μｍであるのに対し、半導体素子のパッド部分は、その径が４０μｍ程度であり、そのため、上記パッド部分とバイアホールとを直接接続した場合には、パッド径が小さいことに起因して、バイアホールの位置ずれが発生し、これが導通不良や断線の原因となることがあった。しかしながら、上記トランジション層を形成した場合には、該トランジション層の水平方向の径（以下、単に直径という）がパッド径に比べて大きいため、バイアホールとの接続を確実に行うことができる。
【００５０】
また、本発明の製造方法においては、酸や酸化剤、エッチング液等を使用することがあるため、これらの酸等と半導体素子のパッド部分とが接触した際に、パッド部分の変色や溶解が発生することがあるが、トランジション層が形成されている場合には、半導体素子のパッド部分と上記酸等とが直接接触することを防止することができる。加えて、アニール処理や熱硬化処理においても、パッドの変色や溶解等が発生するおそれがない。
また、バイアホール用開口をレーザ処理により形成する場合には、半導体素子のパッドをレーザ光から保護することができる。
【００５１】
上記トランジション層の直径は特に限定されず、バイアホール用開口の開口径等を考慮して適宜選択すればよく、バイアホール用開口の開口径と同程度の６０〜８０μｍが望ましい。
【００５２】
上記トランジション層の材質としては、銅、クロム、ニッケル、亜鉛、金、銀、スズ、鉄等が挙げられる。
これらのなかでは、その上層に形成される導体回路（バイアホール）の材質と同様のものが望ましく、通常、導体回路の材質は銅であるため銅が望ましい。
また、上記トランジション層は、一層からなるものであっても良いし、二層以上の複数層からなるものであってもよいが、二層以上の複数層からなるものが望ましい。
【００５３】
上記トランジション層の厚さは、１〜３５μｍが望ましい。上記トランジション層の厚さが３５μｍを超えると、その形状がアンダーカット形状になることがあり、半導体素子とバイアホールとの接続信頼性の低下に繋がる原因となることがある。
なお、半導体素子そのパッド部分にトランジション層を形成された半導体素子を用いる場合には、上記紫外線・オゾン洗浄は、該トランジション層を形成した後に施せばよい。
【００５４】
上記トランジション層が形成された半導体素子は、例えば、下記（Ａ）〜（Ｆ）工程を経ることにより作製することができる。そこで、トランジション層が形成された半導体素子を作製する方法について図面を参照しながら説明する。図１〜３は、それぞれ、トランジション層が形成された半導体素子を作製する工程の一部を模式的に示す断面図である。
【００５５】
（Ａ）まず、シリコンウエハ２０Ａを出発材料とし（図１（Ａ）参照）、定法により配線およびパッド２２を形成する（図１（Ｂ）参照）。
（Ｂ）次に、パッド２２および配線の上に、パッシベーション膜２４を形成し、パッド２２上に開口２４ａを設ける（図１（Ｃ）参照）。
【００５６】
（Ｃ）次に、パッド２２およびパッシベーション膜２４を形成したシリコンウエハ２０Ａ上の全面に、蒸着、スパッタリング、無電解めっき処理等により、導電性の金属膜（薄膜層）３３を形成する（図２（Ａ）参照）。
【００５７】
上記薄膜層の材質としては、例えば、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銀、銅等が挙げられる。これらの金属を用いた場合には、パッド部分の保護膜としての役割を果たすとともに、電気特性を劣化させることがない。
また、上記薄膜層は、１層からなるものであってもよいし、２層以上からなるものであってもよい。
【００５８】
上記薄膜層が１層からなる場合、該薄膜層は、蒸着やスパッタリングにより形成することが望ましく、上記薄膜層が２層以上からなる場合、最下層を蒸着やスパッタリングにより形成し、上層を無電解めっき処理、蒸着、スパッタリング等により形成することが望ましい。
また、２層からなる薄膜層を形成する場合、下層と上層の材質の組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、または、チタン−ニッケルの組み合わせが望ましい。金属との接合性や電気伝達性という点で優れるからである。また、半導体素子のパッドの材質がアルミニウムである場合には、下層の材質と亜鉛、クロムまたはニッケルとし、上層の材質を銅とすることも望ましい。
【００５９】
上記薄膜層の厚さは、該薄膜層が１層からなる場合、０．００１〜２μmが望ましい。上記厚さが０．００１μm未満では、シリコンウエハの全面に薄膜層を形成することができないことがあり、一方、２μmを超えると、薄膜層の厚さにバラツキが生じてしまうことがある。より望ましい厚さは、０．０１〜１．０μmである。
【００６０】
また、上記薄膜層が２層からなる場合、その下層の厚さは、０．００１〜２μmが望ましい。上記厚さが０．００１μm未満では、シリコンウエハの全面に薄膜層を形成することができないことがあり、一方、２μmを超えると、薄膜層の厚さにバラツキが生じてしまうことがある。より望ましい厚さは、０．０１〜１．０μmである。
また、上層の厚さは、０．０１〜５μmが望ましく、０．１〜３μmがより望ましい。
【００６１】
（Ｄ）次に、薄膜層３３上にめっきレジスト３５を形成し、さらに、めっきレジスト３５非形成部分に電解めっきを施すことにより電解めっき層３７を形成する（図２（Ｂ）参照）。
上記レジストは、例えば、液状レジスト、感光性レジスト、ドライフィルム等からなる層を薄膜層３３上に形成した後、露光、現像処理を施すことにより形成することができる。
【００６２】
上記電解めっき層の材質としては、例えば、銅、ニッケル、金、銀、亜鉛、鉄等が挙げられる。これらなかでは、電気特性および経済性に優れ、さらに、後述するようにバイアホールの材質が、通常、銅である点から銅が望ましい。
また、上記電解めっき層の厚さは、１〜２０μmが望ましい。
【００６３】
（Ｅ）次に、めっきレジスト３５をアルカリ溶液等で剥離除去し、さらに、めっきレジスト３５下に存在した薄膜層３３をエッチング除去することにより半導体素子のパッド２２にトランジション層３８を形成する（図２（Ｃ）参照）。
なお、上記エッチング除去は、硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液を用いて行えばよい。
【００６４】
また、この工程では、トランジション層３８を形成した後、必要に応じて、トランジション層３８の表面を粗化面３８αとしてもよい（図３（Ａ）参照）。
トランジション層の表面を粗化面とすることにより、後工程で形成する層間樹脂絶縁層との密着性が向上するからである。
なお、粗化面の形成は、エッチング処理、無電解めっき処理、酸化還元処理等を用いて行えばよい。
【００６５】
また、このような（Ｄ）および（Ｅ）の工程を経る方法、即ち、薄膜層上にめっきレジストを形成し、その後、電解めっき処理と、めっきレジストおよび薄膜層の除去とを行う方法に代えて、下記の方法を用いてトランジション層を形成してもよい。
【００６６】
即ち、薄膜層を形成した後、該薄膜層上の全面に電解めっき層を形成し、さらに、該電解めっき層上にエッチングレジストを形成した後、電解めっき層および薄膜層のエッチング除去を行うことによりトランジション層を形成してもよい。
ここで、電解めっき層は、上記（Ｄ）の工程で用いた方法と同様の方法で形成することができ、その望ましい材質や厚さは、上記（Ｅ）の工程で形成する電解めっき層と同様である。
【００６７】
また、上記エッチングレジストの形成は、液状レジスト、感光性レジスト、ドライフィルム等からなる層を電解めっき層上に形成した後、露光、現像処理を施すことにより行うことができる。
また、電解めっき層および薄膜層のエッチング除去は、硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液を用いて行うことができる。
【００６８】
（Ｆ）次に、トランジション層３８が形成されたシリコンウエハ２０Ａを、ダイシング等により個片に分割し、パッド２２上にトランジション層３８が形成された半導体素子２０とする（図３（Ｂ）参照）。
なお、この工程では、分割後、半導体素子２０の動作確認や電気検査を行ってもよい。この場合、パッド部分には、その径がパッド径よりも大きいトランジション層が形成されているため、プローブピンが当てやすく、検査の精度が高くなっている。
【００６９】
（４）次に、上記未硬化の接着剤に硬化処理を施し、接着剤層とする。
上記硬化処理の条件は特に限定されず、接着剤の組成等を考慮して適宜選択すればよく、例えば、温度８０〜２００℃程度、時間３０分〜２４時間程度の加熱処理により行うことができる。
なお、上記加熱処理は、各温度区間で一定時間保った後、温度を上昇させるステップキュアにより行ってもよい。
【００７０】
また、上記（３）の工程において、パッド部分にトランジション層が形成されていない半導体素子を内蔵した場合には、上記硬化処理を経て接着剤層とした後、半導体素子のパッド部分にトランジション層を形成する。
【００７１】
上記トランジション層形成工程は、例えば、下記（ａ）〜（ｃ）の工程を経ることにより行うことができる。
即ち、（ａ）まず、半導体素子を内蔵した基板の上面（半導体素子の上面を含む）に、蒸着、スパッタリング、無電解めっき処理等により、導電性の金属膜（薄膜層）を形成する。
【００７２】
上記薄膜層の材質としては、例えば、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銀、銅等が挙げられる。これらの金属を用いた場合には、パッド部分の保護膜としての役割を果たすとともに、電気特性を劣化させることがない。
また、上記薄膜層は、１層からなるものであってもよいし、２層以上からなるものであってもよい。
【００７３】
上記薄膜層が１層からなる場合、該薄膜層は、物理的な蒸着により形成することか望ましく、上記薄膜層が２層以上からなる場合、最下層を蒸着やスパッタリングにより形成し、上層を無電解めっき処理、蒸着、スパッタリング等により形成することが望ましい。
また、２層からなる薄膜層を形成する場合、下層と上層の材質の組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、または、チタン−ニッケルの組み合わせが望ましい。金属との接合性や電気伝達性という点で優れるからである。また、半導体素子のパッドの材質がアルミニウムである場合には、下層の材質を亜鉛、クロムまたはニッケルとし、上層の材質を銅とすることも望ましい。
【００７４】
上記薄膜層の厚さは、該薄膜層が１層からなる場合、０．００１〜２μmが望ましい。上記厚さが０．００１μm未満では、シリコンウエハの全面に薄膜層を形成することができないことがあり、一方、２μmを超えると、薄膜層の厚さにバラツキが生じてしまうことがある。より望ましい厚さは、０．０１〜１．０μmである。
【００７５】
また、上記薄膜層が２層からなる場合、その下層の厚さは、０．００１〜２μmが望ましい。上記厚さが０．００１μm未満では、シリコンウエハの全面に薄膜層を形成することができないことがあり、一方、２μmを超えると、薄膜層の厚さにバラツキが生じてしまうことがある。より望ましい厚さは、０．０１〜１．０μmである。
また、上層の厚さは、０．０１〜５μmが望ましく、０．１〜３μmがより望ましい。
【００７６】
（ｂ）次に、薄膜層上にレジストを形成し、さらに、該レジスト非形成部分に電解めっきを施すことにより電解めっき層を形成する。
上記レジストは、液状レジスト、感光性レジスト、ドライフィルム等からなる層を薄膜層上に形成した後、露光、現像処理を施すことにより形成することができる。
【００７７】
上記電解めっき層の材質としては、例えば、銅、ニッケル、金、銀、亜鉛、鉄等が挙げられる。これらなかでは、電気特性および経済性に優れ、さらに、後述するようにバイアホールの材質が、通常、銅である点から銅が望ましい。
また、上記電解めっき層の厚さは、１〜２０μmが望ましい。
【００７８】
（ｃ）次に、めっきレジストをアルカリ溶液等で剥離除去し、さらに、めっきレジスト下に存在した薄膜層をエッチング除去することにより半導体素子のパッド部分にトランジション層を形成する。
なお、上記エッチング除去は、硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液を用いて行えばよい。
【００７９】
また、この工程では、トランジション層を形成した後、必要に応じて、トランジション層の表面を粗化面としてもよい。
トランジション層の表面を粗化面とすることにより、後工程で形成する層間樹脂絶縁層との密着性が向上するからである。
なお、粗化面の形成は、エッチング処理、無電解めっき処理、酸化還元処理等を用いて行えばよい。
【００８０】
また、このような（ｂ）および（ｃ）の工程を経る方法、即ち、薄膜層上にめっきレジストを形成し、その後、電解めっき処理と、めっきレジストおよび薄膜層の除去とを行う方法に代えて、下記の方法を用いてトランジション層を形成してもよい。
【００８１】
即ち、薄膜層を形成した後、該薄膜層上の全面に電解めっき層を形成し、さらに、該電解めっき層上にエッチングレジストを形成した後、電解めっき層および薄膜層のエッチング除去を行うことによりトランジション層を形成してもよい。
ここで、上記電解めっき層は、上記（ｂ）の工程で用いた方法と同様の方法で形成することができ、その望ましい材質や厚さは、上記（ｂ）の工程で形成する電解めっき層と同様である。
【００８２】
また、上記エッチングレジストの形成は、液状レジスト、感光性レジスト、ドライフィルム等からなる層を電解めっき層上に形成した後、露光、現像処理を施すことにより行うことができる。
また、電解めっき層および薄膜層のエッチング除去は、硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液を用いて行うことができる。
【００８３】
（５）次に、半導体素子を内蔵した基板上に、熱硬化性樹脂や感光性樹脂、熱硬化性樹脂と熱可塑性樹脂との樹脂複合体、熱硬化性樹脂と感光性樹脂との樹脂複合体等からなる未硬化の樹脂層を形成するか、または、熱可塑性樹脂からなる樹脂層を形成する。
上記未硬化の樹脂層は、未硬化の樹脂をロールコーター、カーテンコーター等により塗布して成形してもよく、また、未硬化（半硬化）の樹脂フィルムを熱圧着して形成してもよい。さらに、未硬化の樹脂フィルムの片面に銅箔等の金属層が形成された樹脂フィルムを貼付してもよい。
【００８４】
半硬化の樹脂フィルムを熱圧着する場合、その具体的な方法としては、例えば、温度５０〜１５０℃まで昇温しながら、圧力５ｋｇ／ｃｍ２、真空度１０ｍｍＨｇで真空圧着ラミネートする方法等が挙げられる。
また、熱可塑性樹脂からなる樹脂層は、フィルム状に成形した樹脂成形体を熱圧着することにより形成することが望ましい。
【００８５】
上記熱硬化性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ビスマレイミド樹脂、ポリオレフィン系樹脂、ポリフェニレンエーテル樹脂等が挙げられる。
【００８６】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、２種以上併用してもよい。それにより、耐熱性等に優れるものとなる。
【００８７】
上記ポリオレフィン系樹脂としては、例えば、ポリエチレン、ポリスチレン、ポリプロピレン、ポリイソブチレン、ポリブタジエン、ポリイソプレン、シクロオレフィン系樹脂、これらの樹脂の共重合体等が挙げられる。
【００８８】
上記感光性樹脂としては、例えば、アクリル樹脂等が挙げられる。
また、上記した熱硬化性樹脂に感光性を付与したものも感光性樹脂として用いることができる。具体例としては、例えば、熱硬化性樹脂の熱硬化基（例えば、エポキシ樹脂におけるエポキシ基）にメタクリル酸やアクリル酸等を反応させ、アクリル基を付与したもの等が挙げられる。
上記熱可塑性樹脂としては、例えば、フェノキシ樹脂、ポリエーテルスルフォン、ポリスルフォン等挙げられる。
【００８９】
上記熱硬化性樹脂と熱可塑性樹脂との樹脂複合体としては、例えば、上記した熱硬化性樹脂と上記した熱可塑性樹脂とを含むものが挙げられる。なかでも、熱硬化性樹脂としてエポキシ樹脂および／またはフェノール樹脂を含み、熱可塑性樹脂としてフェノキシ樹脂および／またはポリエーテルスルフォン（ＰＥＳ）を含むものが望ましい。
また、上記感光性樹脂と熱可塑性樹脂との複合体としては、例えば、上記した感光性樹脂と上記した熱可塑性樹脂とを含むものが挙げられる。
【００９０】
また、上記未硬化の樹脂層は、粗化面形成用樹脂組成物を用いて形成してもよい。
上記粗化面形成用樹脂組成物としては、例えば、酸、アルカリおよび酸化剤から選ばれる少なくとも１種からなる粗化液に対して難溶性の未硬化の耐熱性樹脂マトリックス中に、酸、アルカリおよび酸化剤から選ばれる少なくとも１種からなる粗化液に対して可溶性の物質が分散されたもの等が挙げられる。
なお、上記「難溶性」および「可溶性」という語は、同一の粗化液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」といい、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
【００９１】
上記耐熱性樹脂マトリックスとしては、層間樹脂絶縁層に上記粗化液を用いて粗化面を形成する際に、粗化面の形状を保持できるものが好ましく、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、感光性樹脂であってもよい。バイアホール用開口を形成する際に、露光現像処理により開口を形成することができるからである。
【００９２】
上記熱硬化性樹脂としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。また、これらの熱硬化性樹脂に感光性を付与した樹脂、即ち、メタクリル酸やアクリル酸等を用い、熱硬化基を（メタ）アクリル化反応させた樹脂を用いてもよい。具体的には、エポキシ樹脂の（メタ）アクリレートが望ましく、さらに、１分子中に、２個以上のエポキシ基を有するエポキシ樹脂がより望ましい。
【００９３】
上記熱可塑性樹脂としては、例えば、フェノキシ樹脂、ポリエーテルスルフォン、ポリスルフォン、ポリフェニレンスルフォン、ポリフェニレンサルファイド、ポリフェニルエーテル、ポリエーテルイミド等が挙げられる。これらは単独で用いてもよいし、２種以上併用してもよい。
【００９４】
上記可溶性の物質としては、例えば、無機粒子、樹脂粒子、金属粒子、ゴム粒子、液相樹脂および液相ゴム等が挙げられる。これらは、単独で用いてもよいし、２種以上併用してもよい。
【００９５】
記無機粒子としては、例えば、アルミナ、水酸化アルミニウム等のアルミニウム化合物；炭酸カルシウム、水酸化カルシウム等のカルシウム化合物；炭酸カリウム等のカリウム化合物；マグネシア、ドロマイト、塩基性炭酸マグネシウム、タルク等のマグネシウム化合物；シリカ、ゼオライト等のケイ素化合物等からなるものが挙げられる。これらは単独で用いてもよいし、２種以上併用してもよい。アルミナ粒子は、ふっ酸で溶解除去することができ、炭酸カルシウム粒子は塩酸で溶解除去することができる。また、ナトリウム含有シリカやドロマイトからなる粒子はアルカリ水溶液で溶解除去することができる。
【００９６】
上記樹脂粒子としては、例えば、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸、アルカリおよび酸化剤から選ばれる少なくとも１種からなる粗化液に浸漬した場合に、上記耐熱性樹脂マトリックスよりも溶解速度の早いものであれば特に限定されず、具体的には、例えば、アミノ樹脂（メラミン樹脂、尿素樹脂、グアナミン樹脂等）、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂、ビスマレイミド−トリアジン樹脂等からなるものが挙げられる。これらは、単独で用いてもよく、２種以上併用してもよい。
なお、上記樹脂粒子は予め硬化処理されていることが必要である。硬化させておかないと上記樹脂粒子が樹脂マトリックスを溶解させる溶剤に溶解してしまうため、均一に混合されてしまい、酸や酸化剤で樹脂粒子のみを選択的に溶解除去することができないからである。
【００９７】
上記金属粒子としては、例えば、金、銀、銅、スズ、亜鉛、ステンレス、アルミニウム、ニッケル、鉄、鉛等からなるものが挙げられる。これらは、単独で用いてもよく、２種以上併用してもよい。
また、上記金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
【００９８】
（６）次に、その材料として熱硬化性樹脂や感光性樹脂、これらを含む樹脂複合体を用いた層間樹脂絶縁層を形成する場合には、未硬化（半硬化）の樹脂層に硬化処理を施すとともに、バイアホール用開口を形成し、層間樹脂絶縁層とする。上記バイアホール用開口は、レーザ処理により形成することが望ましい。上記レーザ処理は、上記硬化処理前に行ってもよいし、硬化処理後に行ってもよい。
また、感光性樹脂や、感光性樹脂を含む樹脂複合体からなる層間樹脂絶縁層を形成する場合には、露光、現像処理を行うことにより、バイアホール用開口を設けてもよい。なお、この場合、露光、現像処理は、上記硬化処理前に行う。
【００９９】
また、その材料として熱可塑性樹脂を用いた層間樹脂絶縁層を形成する場合には、熱可塑性樹脂からなる樹脂層にレーザ処理によりバイアホール用開口を形成し、層間樹脂絶縁層とすることができる。
【０１００】
このとき、使用するレーザとしては、例えば、炭酸ガスレーザ、エキシマレーザ、ＵＶレーザ、ＹＡＧレーザ等が挙げられる。これらは、形成するバイアホール用開口の形状等を考慮して使い分けてもよい。
【０１０１】
上記バイアホール用開口を形成する場合、マスクを介して、ホログラム方式のエキシマレーザによるレーザ光照射することにより、一度に多数のバイアホール用開口を形成することができる。
また、短パルスの炭酸ガスレーザを用いて、バイアホール用開口を形成すると、開口内の樹脂残りが少なく、開口周縁の樹脂に対するダメージが小さい。
【０１０２】
また、光学系レンズとマスクとを介してレーザ光を照射する場合には、一度に多数のバイアホール用開口を形成することができる。
光学系レンズとマスクとを介することにより、同一強度で、かつ、照射角度が同一のレーザ光を複数の部分に同時に照射することができるからである。
【０１０３】
（７）次に、バイアホール用開口の内壁を含む層間樹脂絶縁層の表面に、必要に応じて、酸または酸化剤を用いて粗化面を形成する。
なお、この粗化面は、層間樹脂絶縁層と後述する工程で形成する薄膜導体層との密着性を高めるために形成するものであり、層間樹脂絶縁層と薄膜導体層との間に充分な密着性がある場合には形成しなくてもよい。
【０１０４】
上記酸としては、硫酸、硝酸、塩酸、リン酸、蟻酸等が挙げられ、上記酸化剤としては、クロム酸、クロム硫酸、過マンガン酸ナトリウム等の過マンガン酸塩等が挙げられる。
また、粗化面を形成した後には、アルカリ等の水溶液や中和液等を用いて、層間樹脂絶縁層の表面を中和することが望ましい。次工程に、酸や酸化剤の影響を与えないようにすることができるからである。
また、上記粗化面の形成は、プラズマ処理等を用いて行ってもよい。
【０１０５】
（８）次に、バイアホール用開口を設けた層間樹脂絶縁層の表面に薄膜導体層を形成する。
上記薄膜導体層は、無電解めっき、スパッタリング、蒸着等の方法を用いて形成することができる。
なお、無電解めっきにより薄膜導体層を形成する場合には、被めっき表面に、予め、触媒を付与しておく。上記触媒としては、例えば、塩化パラジウム等が挙げられる。
【０１０６】
上記薄膜導体層の厚さは特に限定されないが、該薄膜導体層を無電解めっきにより形成する場合には、０．６〜１．２μｍが望ましく、スパッタリングや蒸着により形成する場合には、０．１〜１．０μｍが望ましい。
なお、上記薄膜導体層は、１層からなるものであってもよいし、２層以上からなるものであってもよい。
【０１０７】
（９）次に、上記薄膜導体層上の一部にドライフィルム等を用いてめっきレジストを形成し、その後、上記薄膜導体層をめっきリードとして電解めっきを行い、上記めっきレジスト非形成部に電解めっき層を形成する。
【０１０８】
また、この工程で形成する電気めっき層は、バイアホール用開口を完全に充填するものであってもよい。これによりバイアホールの形状をフィールドビア形状とすることができる。
バイアホールの形状をフィールドビア形状とした場合には、バイアホールの直上にバイアホールを設けるのに適している。
【０１０９】
なお、フィールドビア形状のバイアホールは、一旦、その上面に窪みを有する電解めっき層を形成した後、この窪みに導電性ペーストを充填したり、一旦、その上面に窪みを有する電解めっき層を形成した後、その窪みに樹脂充填材等を充填し、さらに、その上に蓋めっき層を形成したりすることにより形成してもよい。
【０１１０】
（１０）次に、めっきレジストを剥離し、めっきレジストの下に存在していた薄膜導体層をエッチングにより除去し、独立した導体回路とする。
エッチング液としては、例えば、硫酸−過酸化水素水溶液、過硫酸アンモニウム等の過硫酸塩水溶液、塩化第二鉄、塩化第二銅、塩酸等が挙げられる。また、エッチング液として第二銅錯体と有機酸とを含む混合溶液を用いてもよい。
【０１１１】
また、上記（８）〜（１０）の工程を経て形成する薄膜導体層と電解めっき層とからなる導体回路やバイアホールの材質としては、例えば、また、上記導体回路や、該導体回路を電気的に接続するバイアホールとしては、例えば、Ｃｕ、Ｎｉ、Ｐ、Ｐｄ、Ｃｏ、Ｗ、これらの合金等からなるものが挙げられる。
【０１１２】
また、上記（９）および（１０）に記載した方法に代えて、以下の方法を用いることにより導体回路を形成してもよい。
即ち、上記薄膜導体層上の全面に電解めっき層を形成した後、該電解めっき層上の一部にドライフィルムを用いてエッチングレジストを形成し、その後、エッチングレジスト非形成部下の電解めっき層および薄膜導体層をエッチングにより除去し、さらに、エッチングレジストを剥離することにより独立した導体回路を形成してもよい。
【０１１３】
また、独立した導体回路を形成した後には、必要に応じて、導体回路の表面に粗化面を形成する。
上記粗化面の形成は、例えば、エッチング処理、黒化還元処理、めっき処理等により行うことができる。
【０１１４】
（１１）この後、上記（５）〜（１０）の工程を１回または２回以上繰り返すことにより、層間樹脂絶縁層上に最上層の導体回路が形成された基板を作製する。なお、上記（５）〜（１０）の工程を何回繰り返すかは、多層プリント配線板の設計に応じて適宜選択すればよい。
【０１１５】
（１２）次に、最上層の導体回路を含む基板上に、複数の半田バンプ形成用開口を有するソルダーレジスト層を形成する。
具体的には、未硬化のソルダーレジスト組成物をロールコーターやカーテンコーター等により塗布したり、フィルム状に成形したソルダーレジスト組成物を圧着したりした後、レーザ処理や露光現像処理により半田バンプ形成用開口を形成し、さらに、必要に応じて、硬化処理を施すことによりソルダーレジスト層を形成する。
【０１１６】
上記ソルダーレジスト層は、例えば、ポリフェニレンエーテル樹脂、ポリオレフィン樹脂、フッ素樹脂、熱可塑性エラストマー、エポキシ樹脂、ポリイミド樹脂等を含むソルダーレジスト組成物を用いて形成することができる
【０１１７】
また、上記以外のソルダーレジスト組成物としては、例えば、ノボラック型エポキシ樹脂の（メタ）アクリレート、イミダゾール硬化剤、２官能性（メタ）アクリル酸エステルモノマー、分子量５００〜５０００程度の（メタ）アクリル酸エステルの重合体、ビスフェノール型エポキシ樹脂等からなる熱硬化性樹脂、多価アクリル系モノマー等の感光性モノマー、グリコールエーテル系溶剤などを含むペースト状の流動体が挙げられ、その粘度は２５℃で１〜１０Ｐａ・ｓに調整されていることが望ましい。
また、上記ソルダーレジスト組成物は、エラストマーや無機フィラーが配合されていてもよい。
また、ソルダーレジスト組成物として、市販のソルダーレジスト組成物を使用してもよい。
【０１１８】
上記半田バンプ形成用開口を形成する際に用いるレーザとしては、上述したバイアホール用開口を形成する際に用いるレーザと同様のもの等が挙げられる。
また、この工程で形成する半田バンプ形成用開口の形成位置は、半導体素子の直上以外の領域であることが望ましい。
【０１１９】
（１３）次に、上記半田バンプ形成用開口の底面に露出した導体回路の表面に、必要に応じて、半田パッドを形成する。
上記半田パッドは、ニッケル、パラジウム、金、銀、白金等の耐食性金属により上記導体回路表面を被覆することにより形成することができる。
具体的には、ニッケル−金、ニッケル−銀、ニッケル−パラジウム、ニッケル−パラジウム−金等の金属により形成することが望ましい。
また、上記半田パッドは、例えば、めっき、蒸着、電着等の方法を用いて形成することができるが、これらのなかでは、被覆層の均一性に優れるという点からめっきが望ましい。
【０１２０】
（１４）次に、上記半田バンプ形成用開口に半田ペーストを充填し、リフロー処理を施したり、半田ペースト充填した後、導電性ピンを取り付け、さらにリフロー処理を施したりすることにより半田バンプやＢＧＡ(Ball Grid Array) 、ＰＧＡ（Pin Grid Array) を形成する。
【０１２１】
また、この工程で形成する半田バンプや導電性接続ピン等の外部接続端子の形成位置は、半導体素子の直上以外の領域であることが望ましい。この理由は、以下の通りである。
即ち、多層プリント配線板において、外部接続端子の周囲で剥離やクラックが発生する場合、その原因は、半導体素子、ソルダーレジスト層、層間樹脂絶縁層および外部基板の熱膨張係数の差にあることが多い。具体的には、セラミックからなる半導体素子および外部基板は、熱膨張係数が小さく、熱膨張による伸びが小さいのに対し、樹脂からなる層間樹脂絶縁層およびソルダーレジスト層は、半導体素子および外部基板と比較して熱膨張係数が大きく、熱膨張による伸びが大きいため、この熱膨張係数の差に起因して外部接続端子の周囲などに応力が集中し、剥離やクラックの発生の原因となる。
【０１２２】
そこで、半導体素子の内蔵されていない基板上の領域に外部接続端子を配設することによって、熱膨張による影響を小さくすることができ、半田バンプや導電性接続ピン等の外部接続端子の周囲などに発生する剥離、クラック等を防止することができる。その結果、外部接続端子の脱落や位置ズレが防止され、信頼性に優れる多層プリント配線板を製造することができる。
【０１２３】
このような工程を経ることにより本発明の多層プリント配線板を製造することができる。
なお、製品認識文字などを形成するための文字印刷工程やソルダーレジスト層の改質のために、酸素や四塩化炭素などのプラズマ処理を適時行ってもよい。
【０１２４】
【実施例】
以下、本発明をさらに詳細に説明する。
【０１２５】
（実施例１）
Ａ．半導体素子の製造
（１）まず、シリコンウエハ２０Ａを出発材料とし（図１（Ａ）参照）、定法により配線およびパッド２２を形成した（図１（Ｂ）参照）。
（２）次に、パッド２２および配線の上に、パッシベーション膜２４を形成し、パッド２２上に開口２４ａを設けた（図１（Ｃ）参照）。
【０１２６】
（３）次に、パッド２２およびパッシベーション膜２４を形成したシリコンウエハ２０Ａ上の全面に、スパッタリングにより、クロムからなる厚さ０．５μｍの薄膜層３３を形成した（図２（Ａ）参照）。
【０１２７】
（４）次に、薄膜層３３上に、市販のドライフィルムを用いてめっきレジスト３５を形成し、さらに、めっきレジスト３５非形成部分に、電解銅めっきを施すことにより厚さ１５μｍの電解めっき層３７を形成した（図２（Ｂ）参照）。
【０１２８】
（５）次に、めっきレジスト３５をアルカリ溶液で剥離除去し、さらに、めっきレジスト３５下に存在した薄膜層３３を硫酸と過酸化水素水とからなるエッチング液を用いて除去することにより半導体素子のパッド２２上に直径６０μｍのトランジション層３８を形成した（図２（Ｃ）参照）。
【０１２９】
さらに、トランジション層３８を形成した半導体素子にエッチング液を吹き付け、トランジション層３８の表面を粗化面３８αとした（図３（Ａ）参照）。
なお、エッチング液としては、イミダゾール銅（ＩＩ）錯体１０重量部、グリコール酸７重量部、塩化カリウム５重量部およびイオン交換水７８重量部を混合したものを用いた。
【０１３０】
（６）次に、シリコンウエハ２０Ａを、ダイシング等により個片に分割し、パッド２２上にトランジション層３８が形成された半導体素子２０を作製した（図３（Ｂ）参照）。
【０１３１】
Ｂ．層間樹脂絶縁層形成用樹脂フィルムの作製
ビスフェノールＡ型エポキシ樹脂（エポキシ当量４６９、油化シェルエポキシ社製エピコート１００１）３０重量部、クレゾールノボラック型エポキシ樹脂（エポキシ当量２１５、大日本インキ化学工業社製 エピクロンＮ−６７３）４０重量部、トリアジン構造含有フェノールノボラック樹脂（フェノール性水酸基当量１２０、大日本インキ化学工業社製 フェノライトＫＡ−７０５２）３０重量部をエチルジグリコールアセテート２０重量部、ソルベントナフサ２０重量部に攪拌しながら加熱溶解させ、そこへ末端エポキシ化ポリブタジエンゴム（ナガセ化成工業社製 デナレックスＲ−４５ＥＰＴ）１５重量部と２−フェニル−４、５−ビス（ヒドロキシメチル）イミダゾール粉砕品１．５重量部、微粉砕シリカ２重量部、シリコン系消泡剤０．５重量部を添加し樹脂複合体の溶液を調製した。得られた樹脂複合体の溶液を厚さ３８μｍのＰＥＴフィルム上に乾燥後の厚さが５０μｍとなるようにロールコーターを用いて塗布した後、８０〜１２０℃で１０分間乾燥させることにより、層間樹脂絶縁層形成用樹脂フィルムを作製した。
【０１３２】
Ｃ．ＩＣ内蔵多層プリント配線板の製造
（１）まず、ガラスクロス等の心材にエポキシ樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０を出発材料とした（図４（Ａ）参照）。
次に、コア基板３０の片面に、ザクリ加工により半導体素子収納用の凹部３２を形成した（図４（Ｂ）参照）。
【０１３３】
（２）次に、凹部３２内に、接着剤を印刷機を用いて塗布し、未硬化の接着剤３４′の層を形成した（図４（Ｃ）参照）。
ここで、接着剤としては、熱硬化性樹脂としてエポキシ樹脂４５重量％、酸無水物系硬化剤としてテトラヒドロ無水フタル酸５重量％、および、粒子としてシリカ粒子４０重量％を溶剤（キシレン）中で均一に混合したものを用いた。
【０１３４】
（３）次に、上記Ａで作製した半導体素子２０の壁面全体に、下記の条件で紫外線・オゾン洗浄を施し、その後、半導体素子２０を凹部３２上に載置し、その上面を押すことにより、半導体素子２０を凹部３２内に収納した。
続いて、１００℃で１時間および１８０℃で２時間の条件で、未硬化の接着剤３４′の層に硬化処理を施すことにより半導体素子２０を接着剤層３４を介して凹部３２内に完全に内蔵した（図４（Ｄ）参照）。
【０１３５】
上記紫外線・オゾン洗浄は、紫外線洗浄装置（サムコインターナショナル研究所社製、ＵＶ ＤＲＹ ＳＴＲＩＰＰＥＲ／ＣＬＥＡＮＥＲ ＵＶ−６６００）を用い、波長２５４ｎｍの紫外線強度５０ｍＷ／ｃｍ２、オゾン濃度８０ｖｏｌｐｐｍ、処理時間３分間、半導体素子温度１２０℃の条件で行った。
【０１３６】
（４）次に、半導体素子を内蔵した基板３０上に、上記Ｂで作製したフィルムを、以下の方法により真空ラミネータ装置を用いて張り付けることにより樹脂複合体フィルム層５０′を形成した（図５（Ａ）参照）。即ち、樹脂フィルムを上記基板上に載置し、真空度７５Ｐａ、圧力０．４ＭＰａ、温度８０℃、圧着時間６０秒の条件で張り付け、その後、１００℃で３０分、１５０度で１時間熱硬化させた。
【０１３７】
（５）次に、樹脂フィルム層５０′上に、貫通孔が形成されたマスクを介して、波長１０．４μｍのＣＯ２ガスレーザにて、ビーム径４．０ｍｍ、トップハットモード、パルス幅８．０μ秒、マスクの貫通孔の径１．０ｍｍ、２ショットの条件で樹脂複合体フィルム層５０′に、直径６０μｍのバイアホール用開口４８を形成し、層間樹脂絶縁層５０とした（図５（Ｂ）参照）。
【０１３８】
（６）層間樹脂絶縁層５０を形成した基板を、８００ｇ／ｌのクロム酸を含む７０℃の溶液に１９分間浸漬し、層間樹脂絶縁層５０の表面に存在するエポキシ樹脂粒子を溶解除去することにより、バイアホール用開口４８の内壁を含む層間樹脂絶縁層５０の表面に粗化面５０αを形成した（図５（Ｃ）参照）。
【０１３９】
（７）次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。
さらに、粗化面５０αが形成された層間樹脂絶縁層５０の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層５０の表面（バイアホール用開口４８の内壁面を含む）に触媒核を付着させた（図示せず）。即ち、層間樹脂絶縁層５０を形成した基板を塩化パラジウム（ＰｄＣｌ２）と塩化第一スズ（ＳｎＣｌ２）とを含む触媒溶液中に浸漬し、パラジウム金属を析出させることにより触媒を付与した。
【０１４０】
（８）次に、以下の組成の無電解銅めっき液中に、層間樹脂絶縁層５０を形成した基板を浸漬し、層間樹脂絶縁層５０の表面（バイアホール用開口４８の内壁面を含む）に厚さ０．６〜３．０μｍの薄膜導体層５２を形成した（図６（Ａ）参照）。
［無電解めっき水溶液］
ＮｉＳＯ４ ０．００３ ｍｏｌ／ｌ
酒石酸 ０．２００ ｍｏｌ／ｌ
硫酸銅 ０．２００ ｍｏｌ／ｌ
ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ
ＮａＯＨ ０．１００ ｍｏｌ／ｌ
α、α′−ビピリジル １００ ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ
［無電解めっき条件］
液温度３４℃で４０分
【０１４１】
（９）次に、市販の感光性ドライフィルムを薄膜導体層５２に張り付け、マスクを載置して１００ｍＪ／ｃｍ２で露光し、０．８％の炭酸ナトリウム水溶液で現像処理することにより、厚さ２５μｍのめっきレジスト５４を形成した（図６（Ｂ）参照）。
その後、薄膜導体層５２をめっきリードとして下記の条件で電解銅めっきを行い、上記めっきレジスト非形成部に厚さ１８μｍの電解銅めっき層５６を形成した（図６（Ｃ）参照）。
【０１４２】
〔電解銅めっき水溶液〕
硫酸 ２．２４ ｍｏｌ／ｌ
硫酸銅 ０．２６ ｍｏｌ／ｌ
添加剤（アトテックジャパン社製、カパラシドＨＬ）
１９．５ ｍｌ／ｌ
〔電解めっき条件〕
電流密度 １Ａ／ｄｍ２
時間 ６５分
温度 ２２℃±２℃
【０１４３】
（１０）次に、めっきレジスト５４を５％ＫＯＨで剥離除去した後、そのめっきレジスト下に存在していた薄膜導体層５２をエッチングにて溶解除去し、薄膜導体層５２と電解めっき層５６からなる厚さ１５μｍの導体回路５８およびバイアホール６０を形成した（図７（Ａ）参照）。
その後、導体回路５８（バイアホール６０を含む）を形成した基板にエッチング液をスプレイで吹きつけ、導体回路５８の表面に粗化面５８αを形成した（図７（Ｂ）参照）。ここで、エッチング液としては、イミダゾール銅（ＩＩ）錯体１０重量部、グリコール酸７重量部、塩化カリウム５重量部およびイオン交換水７８重量部を混合したものを使用した。
【０１４４】
（１１）次に、（４）〜（１０）の工程を２回繰り返すことにより、さらに上層の層間樹脂絶縁層５０および導体回路５８（バイアホール６０を含む）を形成した（図７（Ｃ）参照）。
【０１４５】
（１２）次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量４０００）４６．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１５重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである多官能アクリルモノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、商品名：Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン（関東化学社製）２．０重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部を加えて、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物を得た。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの場合はローターＮｏ．４、６ｒｐｍの場合はローターＮｏ．３によった。
【０１４６】
（１３）次に、基板３０に、上記ソルダーレジスト組成物を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクを密着載置し、１０００ｍＪ／ｃｍ２の紫外線で露光した後、ＤＭＴＧ溶液で現像処理することにより、２００μｍの直径の開口７１を有するソルダーレジスト層７０を形成した（図８（Ａ）参照）。
【０１４７】
（１４）次に、ソルダーレジスト層７０を形成した基板を、塩化ニッケル（２．３×１０−１ｍｏｌ／ｌ）、次亜リン酸ナトリウム（２．８×１０−１ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０−１ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成した。さらに、その基板を、シアン化金カリウム（７．６×１０−３ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０−１ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０−１ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０−１ｍｏｌ／ｌ）を含む無電解めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に厚さ０．０３μｍの金めっき層７４を形成することで、導体回路５８に半田パッド７５を形成した（図８（Ｂ）参照）。
【０１４８】
（１５）この後、ソルダーレジスト層７０の開口部７１に、はんだペーストを印刷して、２００℃でリフローすることにより、半田バンプ７６を形成した。これにより、半導体素子２０を内蔵し、半田バンプ７６を有する多層プリント配線板１０を得た（図９参照）。なお、本実施例で製造した多層プリント配線板では、半導体素子の直上の領域（図９中、Ｒ１の領域）には、半田バンプが形成されておらず、これ以外の領域（図９中、Ｒ２の領域）に半田バンプが形成されている。
【０１４９】
（実施例２）
Ａ．半導体素子の製造
実施例１のＡにおいて、（３）〜（５）の工程を行わなかった以外は、実施例１のＡと同様にして、パッド部分にトランジション層を有さない半導体素子を作製した。
【０１５０】
Ｂ．層間樹脂絶縁層形成用フィルムの作製
実施例１のＢと同様の方法により行った。
【０１５１】
Ｃ．ＩＣ内蔵多層プリント配線板の製造
（１）厚さ０．８μｍのビスマレイミドトリアジン樹脂基板（コア基板）１３０を出発材料とした（図１０（Ａ）参照）。
次に、コア基板１３０の片面に、ザクリ加工により半導体素子収納用の凹部１３２を形成した（図１０（Ｂ）参照）。
【０１５２】
（２）次に、凹部１３２内に、接着剤を印刷機を用いて塗布し、未硬化の接着剤１３４′の層を形成した（図１０（Ｃ）参照）。
ここで、接着剤としては、熱硬化性樹脂としてエポキシ樹脂４５重量％、酸無水物系硬化剤としてメチルテトラヒドロ無水フタル酸５重量％、および、粒子としてシリカ粒子４０重量％を溶剤（キシレン）中で均一に混合した樹脂組成物を用いた。
【０１５３】
（３）次に、上記Ａで作製した半導体素子１２０の壁面全体に、下記の条件で紫外線・オゾン洗浄を施し、その後、半導体素子１２０を凹部１３２上に載置し、その上面を押すことにより、半導体素子１２０を凹部１３２内に収納した。
続いて、１００℃で２時間および１５０℃で５時間の条件で、未硬化の接着剤１３４′の層に硬化処理を施すことにより半導体素子１２０を充填樹脂層１３４を介して凹部１３２内に完全に内蔵した（図１１（Ａ）参照）。
【０１５４】
上記紫外線・オゾン洗浄は、紫外線洗浄装置（サムコインターナショナル研究所社製、ＵＶ−６６００）を用い、波長２５４ｎｍの紫外線強度６０ｍＷ／ｃｍ２、オゾン濃度１００ｖｏｌｐｐｍ、処理時間３分間、半導体素子温度１００℃の条件で行った。
【０１５５】
（４）次に、Ｚｎをターゲットにしたスパッタリングを、日本真空技術株式会社製のＳＶ−４５４０を用い、ガス圧０．６Ｐａ、温度８０℃、電力２００Ｗ、時間５分間の条件で行い、半導体素子１２０を内蔵したコア基板１３０の全面に厚さ０．１μｍのＺｎ膜を形成し、さらに、Ｚｎ膜上に無電解銅めっきにより厚さ０．７μｍの無電解銅めっき膜を形成することにより、亜鉛と銅とからなる薄膜層１３３を形成した（図１１（Ｂ）参照）。
【０１５６】
（５）次に、薄膜層１３３上に、感光性ドライフィルムを張り付け、その後、該感光性ドライフィルム上に、パッド１２２に対応するパターンが形成されたマスクを載置し、露光・現像処理を施すことにより、パッド１２２の上部に開口を有するめっきレジスト１３５を形成した。さらに、めっきレジスト１３５非形成部に、以下の条件で電解銅めっきを施して電解銅めっき層１３７を設けた（図１１（Ｃ）参照）。
【０１５７】
〔電解銅めっき水溶液〕
硫酸 ２．２４ ｍｏｌ／ｌ
硫酸銅 ０．２６ ｍｏｌ／ｌ
添加剤（アトテックジャパン社製、カパラシドＨＬ）
１９．５ ｍｌ／ｌ
〔電解めっき条件〕
電流密度 １Ａ／ｄｍ２
時間 ６５分
温度 ２２℃±２℃
【０１５８】
（６）さらに、めっきレジスト１３５を除去した後、めっきレジスト１３５下の薄膜層１３３をエッチングにより除去することにより、半導体素子のパッド１２２上に直径６０μｍのトランジション層１３８を形成した（図１２（Ａ）参照）。
なお、エッチング液としては、硫酸と過酸化水素との混合液を用いた。
【０１５９】
（７）次に、トランジション層１３８を形成したコア基板１３０にエッチング液をスプレイで吹きつけ、トランジション層１３８の表面に粗化面（図示せず）を形成した。ここで、エッチング液としては、イミダゾール銅（ＩＩ）錯体１０重量部、グリコール酸７重量部、塩化カリウム５重量部およびイオン交換水７８重量部を混合したものを使用した。
【０１６０】
（８）次に、半導体素子１２０を内蔵したコア基板１３０上に、Ｂで作製した樹脂フィルムを、以下の方法により真空ラミネータ装置を用いて張り付けることにより樹脂複合体フィルム層１５０′を形成した（図１２（Ｂ）参照）。即ち、樹脂フィルムを上記基板上に載置し、真空度７５Ｐａ、圧力０．４ＭＰａ、温度８０℃、圧着時間６０秒の条件で張り付け、その後、１００℃で３０分、１５０度で１時間熱硬化させた。
【０１６１】
（９）次いで、樹脂複合体フィルム層１５０′上に、貫通孔が形成されたマスクを介して、波長１０．４μｍのＣＯ２ガスレーザにて、ビーム径４．０ｍｍ、トップハットモード、パルス幅８．０μ秒、マスクの貫通孔の径１．０ｍｍ、２ショットの条件で樹脂複合体フィルム層１５０′に、直径６０μｍのバイアホール用開口１４８を形成し、層間樹脂絶縁層１５０とした（図１２（Ｃ）参照）。
【０１６２】
（１０）さらに、層間樹脂絶縁層１５０を形成した基板を、８００ｇ／ｌのクロム酸を含む７０℃の溶液に１９分間浸漬し、層間樹脂絶縁層５０の表面に存在するエポキシ樹脂粒子を溶解除去することにより、バイアホール用開口１４８の内壁を含む層間樹脂絶縁層１５０の表面に粗化面（図示せず）を形成した。
【０１６３】
（１１）次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。
さらに、粗化面を形成した層間樹脂絶縁層１５０の表面に、パラジウム触媒（アトテック社製）を付与することにより、層間樹脂絶縁層１５０の表面およびバイアホール用開口１４８の内壁面に触媒核を付着させた。
【０１６４】
（１２）続いて、以下の組成の無電解銅めっき水溶液中に基板を浸漬して、層間樹脂絶縁層１５０の表面全体（バイアホール用開口１４８の内壁面を含む）に厚さ０．６〜０．９μｍの銅からなる薄膜導体層１５２を形成した（図１３（Ａ）参照）。
〔無電解めっき水溶液〕
ＮｉＳＯ4 ０．００３ ｍｏｌ／ｌ
酒石酸 ０．２００ ｍｏｌ／ｌ
硫酸銅 ０．０３０ ｍｏｌ／ｌ
ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ
ＮａＯＨ ０．１００ ｍｏｌ／ｌ
α、α′−ビピリジル ４０ ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ
〔無電解めっき条件〕
３５℃の液温度で４０分
【０１６５】
（１３）次に、薄膜導体層１５２上の一部にドライフィルムを用いてめっきレジスト１５４を形成した（図１３（Ｂ）参照）。
その後、薄膜導体層１５２をめっきリードとして上記（５）と同様の条件で電解銅めっきを行い、上記めっきレジスト非形成部に電解銅めっき層１５６を形成した（図１３（Ｃ）参照）。
【０１６６】
（１４）次に、めっきレジスト１５４を５％ＫＯＨで剥離除去した後、そのめっきレジスト下に存在していた薄膜導体層１５２をエッチングにて溶解除去し、薄膜導体層１５２と電解めっき層１５６からなる厚さ１５μｍの導体回路１５８およびバイアホール１６０を形成した（図１４（Ａ）参照）。
その後、導体回路１５８（バイアホール６０を含む）を形成した基板にエッチング液をスプレイで吹きつけ、導体回路１５８表面に粗化面（図示せず）を形成した。エッチング液としては、上記（７）の工程で、トランジション層の表面に粗化面を形成する際に使用したエッチング液と同様のものを用いた。
【０１６７】
（１５）次に、（８）〜（１４）の工程を２回繰り返すことにより、さらに上層の層間樹脂絶縁層１５０および導体回路１５８（バイアホール１６０を含む）を形成した（図１４（Ｂ）参照）。
【０１６８】
（１６）次に、実施例１の（１２）の工程と同様にしてソルダーレジスト組成物を得た。
さらに、最外層に導体回路１５８の形成されたコア基板１３０に、上記ソルダーレジスト組成物を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクを密着載置し、さらに、１０００ｍＪ／ｃｍ２の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口１７１を有するソルダーレジスト層１７０を形成した（図１５（Ａ）参照）。
【０１６９】
（１７）次に、ソルダーレジスト層１７０を形成した基板を、塩化ニッケル（２．３×１０−１ｍｏｌ／ｌ）、次亜リン酸ナトリウム（２．８×１０−１ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０−１ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部１７１に厚さ５μｍのニッケルめっき層１７２を形成した。さらに、その基板を、シアン化金カリウム（７．６×１０−３ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０−１ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０−１ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０−１ｍｏｌ／ｌ）を含む無電解めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層１７２上に厚さ０．０３μｍの金めっき層１７４を形成することで、導体回路１５８に半田パッドを形成した。
【０１７０】
（１８）この後、ソルダーレジスト層１７０の開口部１７１に、はんだペーストを印刷して、２００℃でリフローすることにより、半田バンプ１７６を形成する。これにより、半導体素子１２０を内蔵し、半田バンプ１７６を有する多層プリント配線板を得た（図１５（Ｂ）参照）。
【０１７１】
（比較例１）
実施例１のＣの（３）の工程において、紫外線・オゾン洗浄を行わなかった以外は、実施例１と同様にして多層プリント配線板を製造した。
【０１７２】
（比較例２）
実施例２のＣの（３）の工程において、紫外線・オゾン洗浄を行わなかった以外は、実施例１と同様にして多層プリント配線板を製造した。
【０１７３】
このようにして製造した実施例１、２、および、比較例１、２の多層プリント配線板について、信頼性試験およびヒートサイクル試験を行い、半導体素子の内蔵状態、および、多層プリント配線板における短絡、断線等の発生の有無を評価した。
なお、これらの評価は、下記の評価方法を用いて行った。
【０１７４】
評価方法
（１）信頼性試験
得られた多層プリント配線板を相対湿度８５％、温度８５℃の雰囲気下、１０００時間放置する条件で行った。
【０１７５】
（２）ヒートサイクル試験
得られた多層プリント配線板を、−６５℃の雰囲気下に３分間維持した後、１３０℃の雰囲気下に３分間維持するサイクルを１０００回繰り返した。
【０１７６】
（３）半導体素子の内蔵状態の評価
得られた多層プリント配線板を、半導体素子を通るようにカッターで切断し、その断面を顕微鏡で観察した。
（４）短絡、断線等の発生の有無の評価
得られた多層プリント配線板の導通試験を行い、モニターに表示された結果から短絡、断線等の発生の有無を評価した。
【０１７７】
上記評価の結果、実施例１および２の多層プリント配線板では、信頼性試験前後、および、ヒートサイクル試験前後において、半導体素子と接着剤層との間で剥離は発生していなかった。
また、上記多層プリント配線板では、ポップコーン現象も観察されず、半導体素子は基板内に完全に内蔵されており、また、導通試験において、短絡や断線の発生は観察されなかった。
【０１７８】
一方、比較例１および２の多層プリント配線板では、信頼性試験後、および、ヒートサイクル試験後において、半導体素子と接着剤層との間で剥離は発生している部分があった。
さらに、上記多層プリント配線板では、信頼性試験後、および、ヒートサイクル試験後にポップコーン現象や、短絡や断線による導通不良が発生しているものがあった。これは、半導体素子と接着剤層との間で剥離が発生したことに起因するものと推定される。
【０１７９】
【発明の効果】
以上説明したように、本発明の多層プリント配線板の製造方法では、半導体素子を基板に内蔵する前に、該半導体素子の壁面に紫外線・オゾン洗浄を施すため、基板に内蔵した半導体素子の壁面にはゴミや異物が付着しておらず、そのため、半導体素子の壁面の異物の存在に起因した不都合（接着剤層の剥離やポップコーン現象）が発生せず、信頼性に優れる多層プリント配線板を製造することができる。
また、本発明の製造方法では、製造時に半導体素子を実装するため、経済的に有利である。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は、トランジション層が形成された半導体素子を作製する工程の一部を模式的に示す断面図である。
【図２】（Ａ）〜（Ｃ）は、トランジション層が形成された半導体素子を作製する工程の一部を模式的に示す断面図である。
【図３】（Ａ）〜（Ｂ）は、トランジション層が形成された半導体素子を作製する工程の一部を模式的に示す断面図である。
【図４】（Ａ）〜（Ｄ）は、本発明の多層プリント配線板の製造方法の工程の一部を模式的に示す断面図である。
【図５】（Ａ）〜（Ｃ）は、本発明の多層プリント配線板の製造方法の工程の一部を模式的に示す断面図である。
【図６】（Ａ）〜（Ｃ）は、本発明の多層プリント配線板の製造方法の工程の一部を模式的に示す断面図である。
【図７】（Ａ）〜（Ｃ）は、本発明の多層プリント配線板の製造方法の工程の一部を模式的に示す断面図である。
【図８】（Ａ）〜（Ｂ）は、本発明の多層プリント配線板の製造方法の工程の一部を模式的に示す断面図である。
【図９】本発明の多層プリント配線板の製造方法の工程の一部を模式的に示す断面図である。
【図１０】（Ａ）〜（Ｃ）は、本発明の多層プリント配線板の製造方法の工程の一部を模式的に示す断面図である。
【図１１】（Ａ）〜（Ｃ）は、本発明の多層プリント配線板の製造方法の工程の一部を模式的に示す断面図である。
【図１２】（Ａ）〜（Ｃ）は、本発明の多層プリント配線板の製造方法の工程の一部を模式的に示す断面図である。
【図１３】（Ａ）〜（Ｃ）は、本発明の多層プリント配線板の製造方法の工程の一部を模式的に示す断面図である。
【図１４】（Ａ）〜（Ｂ）は、本発明の多層プリント配線板の製造方法の工程の一部を模式的に示す断面図である。
【図１５】（Ａ）〜（Ｂ）は、本発明の多層プリント配線板の製造方法の工程の一部を模式的に示す断面図である。
【符号の説明】
２０、１２０ 半導体素子
２４、１２４ パッド
３０、１３０ 基板
３４、１３４ 充填樹脂層
３８、１３８ トランジション層
５０、１５０ 層間樹脂絶縁層
５８、１５８ 導体回路
６０、１６０ バイアホール
７０、１７０ ソルダーレジスト層
７６、１７６ 半田バンプ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a multilayer printed wiring board, and more particularly to a method for manufacturing a multilayer printed wiring board in which a semiconductor element such as an IC chip is incorporated.
[0002]
[Prior art]
Conventionally, a semiconductor element such as an IC chip and a printed wiring board are electrically connected using a mounting method such as wire bonding, TAB (Tape Automated Bonding), or flip chip bonding, and the semiconductor mounted by these methods. The element was driven via a printed wiring board.
[0003]
In these mounting methods, an IC chip or the like and a printed wiring board are electrically connected via connecting lead parts (wires, leads, bumps). Therefore, each of these lead parts is cut. If it is damaged or corroded, the connection between the IC chip and the printed wiring board may be interrupted or the IC chip may malfunction.
[0004]
In each mounting method, sealing is performed with a resin such as an epoxy resin to protect the IC chip and the lead component. If the resin contains bubbles when filled, the bubbles are the starting point. As a result, destruction of lead parts, corrosion of IC pads, and deterioration of reliability may occur. In addition, when sealing with a thermoplastic resin or the like, it is necessary to prepare a plunger for filling a resin, a mold, etc. according to each part, and when sealing with a thermosetting resin, Resin has to be selected in consideration of materials such as lead parts, solder resist, etc., resulting in high costs.
[0005]
Therefore, in recent years, in order to solve such problems, a multilayer printed wiring board in which a semiconductor element such as an IC chip is built in or stored in a substrate has been disclosed.
Japanese Patent Laid-Open No. 9-321408 discloses a multilayer printed wiring in which a semiconductor element in which a stud bump is formed on a die pad is embedded in a substrate, and the stud bump and an upper conductor circuit are electrically connected via a via hole. A plate is disclosed.
However, in this multilayer printed wiring board, the stud bump has an onion shape, and the height thereof varies, so that the interlayer insulating layer formed on the substrate is not uniform in thickness. The surface may not be flat, and in this case, a connection failure may occur in the electrical connection through the via hole.
In addition, this multilayer printed wiring board has a poor productivity because it cannot form via hole openings at a time due to its structure.
[0006]
Japanese Patent Laid-Open No. 10-256429 discloses a multilayer wiring board in which a semiconductor element is housed in a ceramic substrate and the semiconductor element is electrically connected to a conductor circuit by a flip chip.
A ceramic substrate made of alumina, aluminum nitride or the like used in this multilayer wiring board is inferior in external formability, so that the semiconductor element does not fit well. For this reason, the height of the pad of the semiconductor element becomes non-uniform, and a connection failure may occur between the pad and the conductor circuit.
[0007]
Japanese Patent Application Laid-Open No. 11-126978 discloses a multilayer printed wiring board in which a gap is formed in a substrate and a semiconductor element is accommodated in the gap.
However, even in such a multilayer printed wiring board incorporating a semiconductor element, when the semiconductor element and a conductor circuit are connected via lead parts such as solder, TAB, wire bonding, etc., the above-mentioned problems Could not be resolved. In addition, when a semiconductor element is stored in the gap of the substrate, if there is a gap between the semiconductor element and the substrate, the semiconductor element is likely to be misaligned, leading to a decrease in connection reliability. was there.
[0008]
[Problems to be solved by the invention]
Therefore, in order to solve such a problem, the present applicant has provided a substrate as a multilayer printed wiring board that can be directly electrically connected to a semiconductor element such as an IC chip without using a lead component. An IC chip or the like is built in or accommodated in the opening, through hole, or counterbore, and an interlayer resin insulation layer and a conductor circuit are laminated on the substrate, and between the IC chip and the conductor circuit, or between the interlayer resin insulation There has been proposed a multilayer printed wiring board in which upper and lower conductor circuits via layers are electrically connected via via holes.
[0009]
Such a multilayer printed wiring board can be manufactured, for example, by the following manufacturing method.
That is, first, a concave portion is formed on one surface of the substrate by a counterboring process or the like, and then an IC chip is accommodated in the concave portion via an adhesive layer. Next, an insulating resin layer is formed by applying a resin composition or pressing a resin film, and further, an opening for via hole is formed by performing exposure / development processing or laser processing, Then, an interlayer resin insulation layer is formed through a curing process.
[0010]
Furthermore, a thin film conductor layer is formed on the surface of the interlayer resin insulation layer by electroless plating, etc., a plating resist is formed on this thin film conductor layer, and then thickened by electrolytic plating, and etching is performed after the plating resist is peeled off. Independent conductor circuits and via holes are formed.
After repeating this process, finally, a solder resist layer for protecting the conductor circuit is formed, and further, connection terminals such as solder bumps for connection to the external substrate are formed, so that a multilayer print with a built-in IC chip is formed. A wiring board can be manufactured.
[0011]
A multilayer printed wiring board incorporating an IC chip or the like manufactured by using such a method does not use lead parts or sealing resin to connect the IC chip or the like to the multilayer printed wiring board. There are no problems such as destruction of parts or corrosion of IC chips, and connection reliability is excellent. In the above manufacturing method, semiconductor elements such as IC chips are mounted at the time of manufacture, so the semiconductor elements are mounted at low cost. be able to.
[0012]
However, although the multilayer printed wiring board manufactured by the above-described method is excellent in connection reliability, peeling between the semiconductor element and the substrate or the like under severe conditions, i.e., high temperature and high humidity or heat cycle conditions. Or a phenomenon in which a semiconductor element built in or contained in the substrate is lifted from the substrate (hereinafter, this phenomenon is also referred to as a popcorn phenomenon) is caused. In some cases, poor connection or reduced reliability may occur.
[0013]
Further, as a result of studies by the present inventors, it was considered that the occurrence of such inconvenience may be due to the following factors.
That is, in the manufacture of a multilayer printed wiring board that has undergone the above-described process, when a semiconductor element such as an IC chip is built in or stored, dust or foreign matter adheres to the wall surface of the semiconductor element. Later, it was thought that this foreign matter or the like was the starting point, causing cracks in the adhesive layer or peeling of the adhesive layer, which would cause the above-mentioned disadvantages.
[0014]
[Means for Solving the Problems]
Therefore, the inventors have intensively studied to solve such a problem, and as a result, in manufacturing a multilayer printed wiring board, when a semiconductor element is housed or built in a substrate, a cleaning process is previously performed on the wall surface of the semiconductor element. As a result, the method for cleaning the wall surface of the semiconductor element was studied.
As a result, it was found that ultraviolet / ozone cleaning was useful, and the method for producing a multilayer printed wiring board of the present invention was completed.
[0015]
That is,FirstThe method for producing a multilayer printed wiring board according to the present invention comprises:Semiconductor elementOf a multilayer printed wiring board in which an interlayer resin insulation layer and a conductor circuit are laminated on the substrate and via holes for connecting the semiconductor element and the conductor circuit and the upper and lower conductor circuits are formed. A method,
The manufacturing method of the multilayer printed wiring board characterized by passing through the process of the following (a)-(g) at least.
(A) a pad forming step of forming a pad on the semiconductor element;
(B) a passivation film forming step of forming a passivation film having an opening on the semiconductor element and the pad;
(C) a transition layer forming step of forming a transition layer made of a conductive metal film connected to the pad through the opening and having a diameter larger than the diameter of the pad on the pad;
(D) a roughened surface forming step of forming a roughened surface on the surface of the transition layer by etching treatment;
(E) an ultraviolet / ozone cleaning process for subjecting a semiconductor element having a transition layer with a roughened surface to ultraviolet / ozone cleaning;
(F) a semiconductor element built-in step of incorporating a semiconductor element that has been subjected to ultraviolet / ozone cleaning in a recess formed in the substrate via an adhesive layer; and
(G) A via hole forming step of forming a via hole on the transition layer of the semiconductor element so as to be connected to the transition layer.
According to a second aspect of the present invention, there is provided a method for producing a multilayer printed wiring board, comprising: incorporating a semiconductor element in a recess formed in a substrate; and laminating an interlayer resin insulating layer and a conductor circuit on the substrate; A method for producing a multilayer printed wiring board for forming a via hole for connecting an element and a conductor circuit, and upper and lower conductor circuits,
The manufacturing method of the multilayer printed wiring board characterized by passing through the process of the following (a)-(f) at least.
(A) a pad forming step of forming a pad on the semiconductor element;
(B) a passivation film forming step of forming a passivation film having an opening on the semiconductor element and the pad;
(C) A transition layer forming step of forming a transition layer made of at least two conductive metal films, which is connected to the pad via the opening and whose diameter is larger than the diameter of the pad. ,
(D) an ultraviolet / ozone cleaning process for performing ultraviolet / ozone cleaning on a semiconductor element having a transition layer made of at least two conductive metal films;
(E) a semiconductor element built-in step of incorporating a semiconductor element that has been subjected to ultraviolet / ozone cleaning in a recess formed in the substrate via an adhesive layer; and
(F) A via hole forming step of forming a via hole on the transition layer of the semiconductor element so as to be connected to the transition layer.
[0016]
In the ultraviolet / ozone cleaning of the production method of the present invention, ultraviolet light having a wavelength of 254 nm is applied in an amount of 20 to 70 mW / cm.2It is desirable to irradiate with intensity.
The ozone concentration in the ultraviolet / ozone cleaning is preferably 50 to 200 volppm.
[0017]
In addition, the treatment time of the ultraviolet / ozone cleaning is desirably 2 to 20 minutes.
The temperature of the semiconductor element in the ultraviolet / ozone cleaning is preferably 50 to 300 ° C.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
FirstThe method for producing a multilayer printed wiring board according to the present invention comprises:Semiconductor elementOf a multilayer printed wiring board in which an interlayer resin insulation layer and a conductor circuit are laminated on the substrate and via holes for connecting the semiconductor element and the conductor circuit and the upper and lower conductor circuits are formed. A method,
The manufacturing method of the multilayer printed wiring board characterized by passing through the process of the following (a)-(g) at least.
(A) a pad forming step of forming a pad on the semiconductor element;
(B) a passivation film forming step of forming a passivation film having an opening on the semiconductor element and the pad;
(C) a transition layer forming step of forming a transition layer made of a conductive metal film connected to the pad through the opening and having a diameter larger than the diameter of the pad on the pad;
(D) a roughened surface forming step of forming a roughened surface on the surface of the transition layer by etching treatment;
(E) an ultraviolet / ozone cleaning process for subjecting a semiconductor element having a transition layer with a roughened surface to ultraviolet / ozone cleaning;
(F) a semiconductor element built-in step of incorporating a semiconductor element that has been subjected to ultraviolet / ozone cleaning in a recess formed in the substrate via an adhesive layer; and
(G) A via hole forming step of forming a via hole on the transition layer of the semiconductor element so as to be connected to the transition layer.
According to a second aspect of the present invention, there is provided a method for producing a multilayer printed wiring board, comprising: incorporating a semiconductor element in a recess formed in a substrate; and laminating an interlayer resin insulating layer and a conductor circuit on the substrate; A method for producing a multilayer printed wiring board for forming a via hole for connecting an element and a conductor circuit, and upper and lower conductor circuits,
The manufacturing method of the multilayer printed wiring board characterized by passing through the process of the following (a)-(f) at least.
(A) a pad forming step of forming a pad on the semiconductor element;
(B) a passivation film forming step of forming a passivation film having an opening on the semiconductor element and the pad;
(C) A transition layer forming step of forming a transition layer made of at least two conductive metal films, which is connected to the pad via the opening and whose diameter is larger than the diameter of the pad. ,
(D) an ultraviolet / ozone cleaning process for performing ultraviolet / ozone cleaning on a semiconductor element having a transition layer made of at least two conductive metal films;
(E) a semiconductor element built-in step of incorporating a semiconductor element that has been subjected to ultraviolet / ozone cleaning in a recess formed in the substrate via an adhesive layer; and
(F) A via hole forming step of forming a via hole on the transition layer of the semiconductor element so as to be connected to the transition layer.
[0019]
In the method for manufacturing a multilayer printed wiring board according to the present invention, since the wall surface of the semiconductor element is subjected to ultraviolet / ozone cleaning before the semiconductor element is incorporated in the substrate, dust and foreign substances are deposited on the wall surface of the semiconductor element incorporated in the substrate. Therefore, no inconvenience (exfoliation of the adhesive layer or popcorn phenomenon) due to the presence of foreign matter on the wall surface of the semiconductor element occurs, and a highly reliable multilayer printed wiring board can be manufactured. .
In the manufacturing method of the present invention, since a semiconductor element such as an IC chip is mounted at the time of manufacturing, a multilayer printed wiring board on which the semiconductor element is mounted can be manufactured at a low cost.
[0020]
As described above, the method for producing a multilayer printed wiring board according to the present invention is characterized in that when a semiconductor element is built in a recess formed in a substrate, the wall surface of the semiconductor element is subjected to ultraviolet / ozone cleaning. .
Therefore, in the present specification, first, a method of performing ultraviolet / ozone cleaning on the wall surface of a semiconductor element will be described, and all manufacturing steps for manufacturing a multilayer printed wiring board will be described in detail later.
[0021]
In the manufacturing method of the present invention, before the semiconductor element is built in or accommodated in the substrate, the wall surface of the semiconductor element is subjected to ultraviolet / ozone cleaning.
Here, as a method of ultraviolet / ozone cleaning, conventionally known methods can be used, but it is particularly desirable to perform ultraviolet / ozone cleaning under the following conditions.
[0022]
That is, in the ultraviolet / ozone cleaning, ultraviolet light having a wavelength of 254 nm is 20 to 70 mW / cm.2It is desirable to irradiate with the intensity.
UV intensity is 20mW / cm2If it is less than 1, a sufficient cleaning effect may not be obtained, while the intensity of ultraviolet rays is 70 mW / cm.2Above this, the cleaning effect is hardly improved.
[0023]
In the ultraviolet / ozone cleaning, it is desirable to irradiate ultraviolet rays having a wavelength of 185 nm together with ultraviolet rays having a wavelength of 254 nm.
This is because by irradiating ultraviolet rays with a wavelength of 185 nm, dust and foreign matter adhering to the wall surface of the semiconductor element are activated and ozone is generated by reacting with oxygen in the atmosphere, so that the effect of removing the foreign matter is enhanced. .
As the light source for irradiating the ultraviolet rays, for example, a low pressure mercury lamp made of synthetic quartz in which the mercury pressure in the lamp is maintained at about 300 to 400 Pa can be used. When this lamp is used, ultraviolet rays having a wavelength of 185 nm and ultraviolet rays having a wavelength of 254 nm can be irradiated simultaneously.
[0024]
The ozone concentration in the ultraviolet / ozone cleaning is preferably 50 to 200 volppm.
If the ozone concentration is less than 50 volppm, a sufficient cleaning effect may not be obtained. On the other hand, it is not easy to supply ozone with a concentration exceeding 200 volppm only by ultraviolet irradiation, and ozone exceeding the concentration in the above range. In order to supply the ozone, a separate ozone supply source is required.
[0025]
In addition, the treatment time of the ultraviolet / ozone cleaning is desirably 2 to 20 minutes.
If the treatment time is less than 2 minutes, a sufficient cleaning effect may not be obtained. On the other hand, even if the treatment time exceeds 20 minutes, the cleaning effect is hardly improved.
[0026]
The temperature of the semiconductor element in the ultraviolet / ozone cleaning is preferably 50 to 300 ° C.
If the temperature of the semiconductor element during the cleaning process is less than 50 ° C., a sufficient cleaning effect may not be obtained. On the other hand, if the temperature of the semiconductor element exceeds 300 ° C., the semiconductor element may be adversely affected. In particular, the pad portion of the semiconductor element may be adversely affected.
[0027]
Even if the above UV / ozone cleaning is performed on the entire wall surface of the semiconductor element, it does not have any adverse effect on the semiconductor element (deformation, discoloration, etc. of the pad portion of the semiconductor element or the transition layer formed thereon), but at least the semiconductor element What is necessary is just to give to the pad non-formation surface of an element.
In the manufacturing method of the present invention, this non-pad forming surface comes into contact with the concave portion of the substrate via the adhesive layer.
[0028]
The ultraviolet / ozone cleaning may be performed in a high-concentration ozone atmosphere using an apparatus provided with an ozone supply source. In this case, since an ozone supply source is separately required, it is economically disadvantageous, but the effect and speed of removing foreign matters attached to the wall surface of the semiconductor element may be improved.
In this case, the ozone concentration is preferably about 0.5 to 5.0 vol%.
[0029]
As a method for generating high-concentration ozone, a conventionally known method can be used. For example, a method in which silent discharge is performed in dry air or oxygen, a method in which dilute sulfuric acid is electrolyzed at a low temperature, or the like is used. it can.
[0030]
By performing such ultraviolet / ozone cleaning, foreign matter or the like attached to the wall surface of the semiconductor element can be removed without adversely affecting the electrode pad or the like of the semiconductor element.
[0031]
Next, the manufacturing method of the multilayer printed wiring board of this invention is demonstrated in order of a process.
(1) In the manufacturing method of the present invention, an insulating substrate is used as a starting material, and first, a concave portion for incorporating a semiconductor element is formed on one surface of the insulating substrate by a counterboring process or the like.
As the insulating substrate, a resin substrate or the like generally used in a printed wiring board can be used. Specific examples include, for example, epoxy resin, bismaleimide triazine (BT) resin, phenol resin, and glass epoxy. Examples thereof include a substrate made of a resin impregnated with a reinforcing material such as a resin or a core material, and a substrate laminated with a prepreg impregnated with an epoxy resin. Further, a double-sided copper-clad laminate, a single-sided plate, a resin plate without a metal film, a resin film, or the like may be used.
[0032]
In addition, the formation of the recess may be performed by a method in which a substrate having a through hole and a substrate having no through hole are bonded to each other instead of the method using the counterboring process. In this case, the substrates may be bonded together using an adhesive.
[0033]
(2) Next, an adhesive is applied in the recess to form an uncured adhesive layer.
The adhesive can be applied using, for example, a printing machine. Moreover, you may carry out by potting.
[0034]
As said adhesive agent, the adhesive agent containing a thermosetting resin and an acid anhydride type hardening | curing agent etc. can be used, for example. In such an adhesive, since an acid anhydride curing agent is included as a curing agent, water is hardly generated as a by-product during the curing process, and therefore an adhesive layer formed through the curing process. However, even under high temperature and high humidity and heat cycle conditions, inconvenience due to the presence of moisture (that is, peeling of the adhesive layer due to expansion and contraction of moisture, occurrence of pump cone phenomenon, etc.) hardly occurs.
As said thermosetting resin, an epoxy resin, a phenol resin, a polyimide resin, an olefin resin, a silicon resin etc. are mentioned, for example.
[0035]
Examples of the epoxy resin include a cresol novolac resin, a bisphenol A epoxy resin, a bisphenol F epoxy resin, a phenol novolac epoxy resin, an alkylphenol novolac epoxy resin, a biphenol F epoxy resin, a naphthalene epoxy resin, and a dicyclohexane. Examples include pentadiene type epoxy resins, epoxidized products of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, triglycidyl isocyanurate, and alicyclic epoxy resins. These may be used alone or in combination of two or more. Thereby, it becomes excellent in heat resistance or the like.
[0036]
Examples of the acid anhydride-based curing agent include phthalic anhydride, tetrahydrophthalic acid, hexahydrophthalic acid, methyltetrahydrophthalic acid, methylhexahydrophthalic acid, methyl nadic anhydride, dodecyl succinic anhydride, and chlorendic anhydride. Monofunctional acid anhydrides such as acid, pyromellitic anhydride, benzophenone tetracarboxylic acid anhydride, bifunctional acid anhydrides such as ethylene glycol bis (anhydrotrimate), methylcyclohexene tetracarboxylic acid anhydride, pyro And free acid anhydrides such as merit acid and polyazeline acid anhydride.
These acid anhydride curing agents may be used alone or in combination of two or more. Moreover, you may use the eutectic mixing modified material which consists of these acid anhydrides.
[0037]
Moreover, as for content of the said hardening | curing agent, 0.5-20 weight part is desirable with respect to 100 weight part of resin components. When the blending amount of the curing agent is less than 0.5 parts by weight, the formed adhesive layer may be insufficiently cured and soft, and the semiconductor element may not be reliably fixed. There are cases where an adhesive layer with excellent reliability cannot be formed.
[0038]
Further, the adhesive may contain particles. When using adhesives containing particles, the thermal expansion coefficient of the adhesive layer can be adjusted by adjusting the amount of particles, so thermal expansion between the semiconductor element, substrate, interlayer resin insulation layer, etc. Coefficient matching can be achieved, and generation of cracks in the adhesive layer and occurrence of peeling between the substrate and the semiconductor element can be suppressed.
[0039]
Examples of the particles include resin particles, inorganic particles, and metal particles.
Examples of the resin particles include amino resin (melamine resin, urea resin, guanamine resin, etc.), epoxy resin, phenol resin, phenoxy resin, polyimide resin, polyphenylene resin, polyolefin resin, fluororesin, bismaleimide-triazine resin, poly The thing which consists of ether sulfone etc. is mentioned.
Further, as the resin particles, particles made of rubber may be used.
[0040]
Examples of the inorganic particles include aluminum compounds such as alumina and aluminum hydroxide; calcium compounds such as calcium carbonate and calcium hydroxide; potassium compounds such as potassium carbonate; magnesium compounds such as magnesia, dolomite, basic magnesium carbonate, and talc. And silicon compounds such as silica and zeolite.
[0041]
Examples of the metal particles include gold, silver, copper, tin, zinc, stainless steel, aluminum, nickel, iron, lead, magnesium, calcium, silicon, and the like. In addition, the metal particles may be coated with a resin or the like in order to ensure insulation.
Moreover, these particles may be used independently and may be used together 2 or more types.
[0042]
The shape of the particle is not particularly limited, and examples thereof include a spherical shape and a crushed shape.
The average particle size of the particles is not particularly limited, but is preferably 0.01 to 5 μm. Further, particles having different particle sizes within this range may be used in combination. For example, particles having an average particle diameter of 0.1 to 0.5 μm and particles having an average particle diameter of 1 to 3 μm are used in combination.
The blending amount of the particles in the adhesive is desirably 30 to 80% by weight.
[0043]
Further, it is desirable that the particles are uniformly dispersed in the adhesive. If the dispersion of the particles is not uniform, characteristics (thermal expansion coefficient, etc.) vary within the adhesive layer, and as a result, stress is concentrated on a part of the adhesive layer, and cracks are generated in the adhesive layer. This is because it may occur or peeling may occur between the adhesive layer and the semiconductor element, the substrate, the interlayer resin insulating layer, or the like.
[0044]
The adhesive contains a thermosetting resin as a resin component. Instead of the thermosetting resin, a thermoplastic resin, a resin obtained by sensitizing a part of the thermosetting resin, a photosensitive resin, or the like. May be included. Moreover, you may use together these resin and the said thermosetting resin.
Examples of the thermoplastic resin include polysulfone (PSF), polyether sulfone (PES), polyphenylene sulfone (PPS), polyphenylene sulfide (PPES), polyphenylene ether (PPE), polyetherimide (PI), phenoxy resin, A fluororesin etc. are mentioned. These may be used alone or in combination of two or more.
[0045]
As a resin obtained by sensitizing a part of the thermosetting resin, for example, a thermosetting group of the thermosetting resin (for example, an epoxy group in an epoxy resin) is reacted with methacrylic acid or acrylic acid to give an acrylic group. And the like. These may be used alone or in combination of two or more.
Moreover, as said photosensitive resin, an acrylic resin etc. are mentioned, for example.
[0046]
Moreover, the said adhesive agent may mix | blend the inorganic filler and the organic filler as another additive.
Moreover, the said adhesive agent may contain the solvent etc. as needed.
[0047]
(3) Next, the semiconductor element that has been subjected to the above-described ultraviolet / ozone cleaning is incorporated in a recess in which an uncured adhesive layer is formed.
Specifically, after the semiconductor element is placed on the adhesive layer, the upper surface of the semiconductor element is pushed or tapped so that the semiconductor element is completely embedded in the recess provided on the substrate. Good. Thereby, the substrate surface can be made substantially smooth.
At this time, a part of the adhesive may be pushed out of the recess and may adhere to the upper surface of the semiconductor element or the upper surface of the substrate. After the layer is formed, the via hole opening is formed by laser treatment or the like, so that the connection between the semiconductor element and the via hole is not adversely affected.
[0048]
Further, it is desirable that the semiconductor element incorporated in this process has a transition layer formed in the pad portion. This is due to the following reasons.
[0049]
That is, the opening diameter of the via hole opening formed through the process described later is usually 60 to 80 μm, whereas the pad portion of the semiconductor element has a diameter of about 40 μm. When the hole is directly connected, the via hole is displaced due to the small pad diameter, which may cause conduction failure or disconnection. However, when the transition layer is formed, since the horizontal diameter of the transition layer (hereinafter simply referred to as the diameter) is larger than the pad diameter, the connection with the via hole can be reliably performed.
[0050]
In addition, in the manufacturing method of the present invention, an acid, an oxidant, an etching solution, or the like may be used. Therefore, when these acids contact the pad portion of the semiconductor element, discoloration or dissolution of the pad portion occurs. Although it may occur, when the transition layer is formed, it is possible to prevent the pad portion of the semiconductor element and the acid or the like from coming into direct contact. In addition, there is no possibility that the pad may be discolored or dissolved in the annealing process or the thermosetting process.
In addition, when the via hole opening is formed by laser processing, the pad of the semiconductor element can be protected from the laser beam.
[0051]
The diameter of the transition layer is not particularly limited, and may be appropriately selected in consideration of the opening diameter of the via hole opening and the like, and is preferably 60 to 80 μm, which is about the same as the opening diameter of the via hole opening.
[0052]
Examples of the material for the transition layer include copper, chromium, nickel, zinc, gold, silver, tin, and iron.
Among these, the same material as that of the conductor circuit (via hole) formed in the upper layer is desirable. Since the material of the conductor circuit is usually copper, copper is desirable.
The transition layer may be composed of a single layer or may be composed of two or more layers, but is preferably composed of two or more layers.
[0053]
The thickness of the transition layer is preferably 1 to 35 μm. When the thickness of the transition layer exceeds 35 μm, the shape may be an undercut shape, which may cause a decrease in connection reliability between the semiconductor element and the via hole.
When a semiconductor element having a transition layer formed on the pad portion of the semiconductor element is used, the ultraviolet / ozone cleaning may be performed after the transition layer is formed.
[0054]
The semiconductor element in which the transition layer is formed can be manufactured, for example, through the following steps (A) to (F). A method for manufacturing a semiconductor element in which a transition layer is formed will be described with reference to the drawings. 1 to 3 are cross-sectional views schematically showing a part of a process of manufacturing a semiconductor element in which a transition layer is formed.
[0055]
(A) First, using the silicon wafer 20A as a starting material (see FIG. 1A), wirings and pads 22 are formed by a conventional method (see FIG. 1B).
(B) Next, a passivation film 24 is formed on the pad 22 and the wiring, and an opening 24a is provided on the pad 22 (see FIG. 1C).
[0056]
(C) Next, a conductive metal film (thin film layer) 33 is formed on the entire surface of the silicon wafer 20A on which the pad 22 and the passivation film 24 are formed by vapor deposition, sputtering, electroless plating treatment, etc. (FIG. 2). (See (A)).
[0057]
Examples of the material for the thin film layer include tin, chromium, titanium, nickel, zinc, cobalt, gold, silver, and copper. When these metals are used, the metal serves as a protective film for the pad portion and does not deteriorate the electrical characteristics.
The thin film layer may be composed of one layer, or may be composed of two or more layers.
[0058]
When the thin film layer is composed of one layer, the thin film layer is preferably formed by vapor deposition or sputtering. When the thin film layer is composed of two or more layers, the lowermost layer is formed by vapor deposition or sputtering, and the upper layer is electroless. It is desirable to form by plating, vapor deposition, sputtering or the like.
Moreover, when forming the thin film layer which consists of two layers, the combination of the material of a lower layer and an upper layer is desirable for the combination of chromium-copper, chromium-nickel, titanium-copper, or titanium-nickel. This is because it is excellent in terms of bondability with metal and electrical conductivity. Further, when the material of the pad of the semiconductor element is aluminum, it is also desirable that the lower layer material is zinc, chromium or nickel, and the upper layer material is copper.
[0059]
When the thin film layer is composed of one layer, the thickness of the thin film layer is preferably 0.001 to 2 μm. If the thickness is less than 0.001 μm, the thin film layer may not be formed on the entire surface of the silicon wafer. On the other hand, if the thickness exceeds 2 μm, the thickness of the thin film layer may vary. A more desirable thickness is 0.01 to 1.0 μm.
[0060]
Moreover, when the said thin film layer consists of two layers, as for the thickness of the lower layer, 0.001-2 micrometers is desirable. If the thickness is less than 0.001 μm, the thin film layer may not be formed on the entire surface of the silicon wafer. On the other hand, if the thickness exceeds 2 μm, the thickness of the thin film layer may vary. A more desirable thickness is 0.01 to 1.0 μm.
Further, the thickness of the upper layer is desirably 0.01 to 5 μm, and more desirably 0.1 to 3 μm.
[0061]
(D) Next, a plating resist 35 is formed on the thin film layer 33, and an electrolytic plating layer 37 is formed by applying electrolytic plating to a portion where the plating resist 35 is not formed (see FIG. 2B).
The resist can be formed by, for example, forming a layer made of a liquid resist, a photosensitive resist, a dry film or the like on the thin film layer 33, and then performing exposure and development processing.
[0062]
Examples of the material for the electrolytic plating layer include copper, nickel, gold, silver, zinc, and iron. Among these, copper is desirable because it is excellent in electrical characteristics and economy, and further, as will be described later, the material of the via hole is usually copper.
The thickness of the electrolytic plating layer is preferably 1 to 20 μm.
[0063]
(E) Next, the plating resist 35 is peeled off with an alkaline solution or the like, and the thin film layer 33 existing under the plating resist 35 is removed by etching to form a transition layer 38 on the pad 22 of the semiconductor element (see FIG. 2 (C)).
The etching removal may be performed using an etching solution such as sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, cupric complex-organic acid salt.
[0064]
In this step, after the transition layer 38 is formed, the surface of the transition layer 38 may be a roughened surface 38α as necessary (see FIG. 3A).
This is because by making the surface of the transition layer a roughened surface, the adhesion with an interlayer resin insulating layer formed in a later step is improved.
Note that the roughened surface may be formed using an etching process, an electroless plating process, an oxidation-reduction process, or the like.
[0065]
Moreover, it replaces with the method which passes through such a process of (D) and (E), ie, the method of forming a plating resist on a thin film layer, and performing an electroplating process and the removal of a plating resist and a thin film layer after that. Then, the transition layer may be formed using the following method.
[0066]
That is, after forming a thin film layer, an electrolytic plating layer is formed on the entire surface of the thin film layer, and an etching resist is formed on the electrolytic plating layer, and then the electrolytic plating layer and the thin film layer are removed by etching. May form a transition layer.
Here, the electrolytic plating layer can be formed by the same method as that used in the step (D), and the desirable material and thickness thereof are the same as the electrolytic plating layer formed in the step (E). It is the same.
[0067]
The etching resist can be formed by forming a layer made of a liquid resist, a photosensitive resist, a dry film or the like on the electrolytic plating layer, and then exposing and developing the layer.
The electrolytic plating layer and the thin film layer can be removed by etching using an etching solution such as sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, and cupric complex-organic acid salt.
[0068]
(F) Next, the silicon wafer 20A on which the transition layer 38 is formed is divided into individual pieces by dicing or the like to obtain the semiconductor element 20 on which the transition layer 38 is formed on the pad 22 (see FIG. 3B). ).
In this step, the operation of the semiconductor element 20 and electrical inspection may be performed after the division. In this case, since a transition layer whose diameter is larger than the pad diameter is formed in the pad portion, the probe pin can be easily applied, and the inspection accuracy is high.
[0069]
(4) Next, the uncured adhesive is cured to form an adhesive layer.
The conditions for the curing treatment are not particularly limited, and may be appropriately selected in consideration of the composition of the adhesive and the like. For example, the curing treatment can be performed by heat treatment at a temperature of about 80 to 200 ° C. for about 30 minutes to 24 hours. .
Note that the heat treatment may be performed by step cure in which the temperature is increased after a certain period of time in each temperature section.
[0070]
In the step (3), when a semiconductor element in which a transition layer is not formed is incorporated in the pad portion, the transition layer is applied to the pad portion of the semiconductor element after the curing process to obtain an adhesive layer. Form.
[0071]
The transition layer forming step can be performed, for example, through the following steps (a) to (c).
That is, (a) First, a conductive metal film (thin film layer) is formed on the upper surface (including the upper surface of the semiconductor element) of the substrate incorporating the semiconductor element by vapor deposition, sputtering, electroless plating treatment, or the like.
[0072]
Examples of the material for the thin film layer include tin, chromium, titanium, nickel, zinc, cobalt, gold, silver, and copper. When these metals are used, the metal serves as a protective film for the pad portion and does not deteriorate the electrical characteristics.
The thin film layer may be composed of one layer, or may be composed of two or more layers.
[0073]
When the thin film layer is composed of one layer, the thin film layer is preferably formed by physical vapor deposition. When the thin film layer is composed of two or more layers, the lowermost layer is formed by vapor deposition or sputtering, and the upper layer is not formed. It is desirable to form by electrolytic plating treatment, vapor deposition, sputtering or the like.
Moreover, when forming the thin film layer which consists of two layers, the combination of the material of a lower layer and an upper layer is desirable for the combination of chromium-copper, chromium-nickel, titanium-copper, or titanium-nickel. This is because it is excellent in terms of bondability with metal and electrical conductivity. Further, when the material of the pad of the semiconductor element is aluminum, it is also desirable that the lower layer material is zinc, chromium or nickel and the upper layer material is copper.
[0074]
When the thin film layer is composed of one layer, the thickness of the thin film layer is preferably 0.001 to 2 μm. If the thickness is less than 0.001 μm, the thin film layer may not be formed on the entire surface of the silicon wafer. On the other hand, if the thickness exceeds 2 μm, the thickness of the thin film layer may vary. A more desirable thickness is 0.01 to 1.0 μm.
[0075]
Moreover, when the said thin film layer consists of two layers, as for the thickness of the lower layer, 0.001-2 micrometers is desirable. If the thickness is less than 0.001 μm, the thin film layer may not be formed on the entire surface of the silicon wafer. On the other hand, if the thickness exceeds 2 μm, the thickness of the thin film layer may vary. A more desirable thickness is 0.01 to 1.0 μm.
Further, the thickness of the upper layer is desirably 0.01 to 5 μm, and more desirably 0.1 to 3 μm.
[0076]
(B) Next, a resist is formed on the thin film layer, and an electrolytic plating layer is formed by applying electrolytic plating to the non-resist forming portion.
The resist can be formed by forming a layer composed of a liquid resist, a photosensitive resist, a dry film or the like on the thin film layer, and then performing exposure and development treatment.
[0077]
Examples of the material for the electrolytic plating layer include copper, nickel, gold, silver, zinc, and iron. Among these, copper is desirable because it is excellent in electrical characteristics and economy, and further, as will be described later, the material of the via hole is usually copper.
The thickness of the electrolytic plating layer is preferably 1 to 20 μm.
[0078]
(C) Next, the plating resist is peeled off with an alkaline solution or the like, and the thin film layer existing under the plating resist is removed by etching to form a transition layer on the pad portion of the semiconductor element.
The etching removal may be performed using an etching solution such as sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, cupric complex-organic acid salt.
[0079]
In this step, after the transition layer is formed, the surface of the transition layer may be roughened as necessary.
This is because by making the surface of the transition layer a roughened surface, the adhesion with an interlayer resin insulating layer formed in a later step is improved.
Note that the roughened surface may be formed using an etching process, an electroless plating process, an oxidation-reduction process, or the like.
[0080]
Moreover, it replaces with the method which passes through such a process of (b) and (c), ie, the method of forming a plating resist on a thin film layer, and performing an electroplating process and removal of a plating resist and a thin film layer after that. Then, the transition layer may be formed using the following method.
[0081]
That is, after forming a thin film layer, an electrolytic plating layer is formed on the entire surface of the thin film layer, and an etching resist is formed on the electrolytic plating layer, and then the electrolytic plating layer and the thin film layer are removed by etching. May form a transition layer.
Here, the electrolytic plating layer can be formed by the same method as that used in the step (b), and the desirable material and thickness thereof are the electrolytic plating layer formed in the step (b). It is the same.
[0082]
The etching resist can be formed by forming a layer made of a liquid resist, a photosensitive resist, a dry film or the like on the electrolytic plating layer, and then exposing and developing the layer.
The electrolytic plating layer and the thin film layer can be removed by etching using an etching solution such as sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, and cupric complex-organic acid salt.
[0083]
(5) Next, a thermosetting resin, a photosensitive resin, a resin composite of a thermosetting resin and a thermoplastic resin, or a resin composite of a thermosetting resin and a photosensitive resin on a substrate containing a semiconductor element. An uncured resin layer made of a body or the like is formed, or a resin layer made of a thermoplastic resin is formed.
The uncured resin layer may be formed by applying uncured resin with a roll coater, curtain coater, or the like, or may be formed by thermocompression bonding of an uncured (semi-cured) resin film. . Furthermore, you may affix the resin film in which metal layers, such as copper foil, were formed in the single side | surface of an uncured resin film.
[0084]
When a semi-cured resin film is subjected to thermocompression bonding, a specific method thereof is, for example, a pressure of 5 kg / cm while raising the temperature to 50 to 150 ° C.2And a method of laminating by vacuum bonding at a degree of vacuum of 10 mmHg.
The resin layer made of a thermoplastic resin is preferably formed by thermocompression bonding a resin molded body formed into a film shape.
[0085]
Specific examples of the thermosetting resin include, for example, epoxy resins, phenol resins, polyimide resins, polyester resins, bismaleimide resins, polyolefin resins, polyphenylene ether resins, and the like.
[0086]
Examples of the epoxy resin include cresol novolac type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resin, phenol novolac type epoxy resin, alkylphenol novolac type epoxy resin, biphenol F type epoxy resin, naphthalene type epoxy resin, Examples thereof include cyclopentadiene type epoxy resins, epoxidized products of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, triglycidyl isocyanurate, and alicyclic epoxy resins. These may be used alone or in combination of two or more. Thereby, it will be excellent in heat resistance.
[0087]
Examples of the polyolefin resin include polyethylene, polystyrene, polypropylene, polyisobutylene, polybutadiene, polyisoprene, cycloolefin resin, and copolymers of these resins.
[0088]
As said photosensitive resin, an acrylic resin etc. are mentioned, for example.
Moreover, what provided the photosensitivity to the above-mentioned thermosetting resin can also be used as a photosensitive resin. Specific examples include those obtained by reacting methacrylic acid or acrylic acid with a thermosetting group (for example, epoxy group in an epoxy resin) of a thermosetting resin to give an acrylic group.
Examples of the thermoplastic resin include phenoxy resin, polyether sulfone, and polysulfone.
[0089]
Examples of the resin composite of the thermosetting resin and the thermoplastic resin include those containing the above-described thermosetting resin and the above-described thermoplastic resin. Especially, what contains an epoxy resin and / or a phenol resin as a thermosetting resin, and contains a phenoxy resin and / or polyether sulfone (PES) as a thermoplastic resin is desirable.
Moreover, as a composite_body | complex of the said photosensitive resin and a thermoplastic resin, what contains above-described photosensitive resin and above-mentioned thermoplastic resin is mentioned, for example.
[0090]
The uncured resin layer may be formed using a roughened surface-forming resin composition.
Examples of the roughened surface-forming resin composition include, in an uncured heat-resistant resin matrix that is hardly soluble in a roughened liquid consisting of at least one selected from an acid, an alkali, and an oxidizing agent. And a material in which a substance soluble in a roughening liquid comprising at least one selected from oxidizing agents is dispersed.
As used herein, the terms “slightly soluble” and “soluble” refer to those having a relatively high dissolution rate as “soluble” for convenience when immersed in the same roughening solution for the same time. The slow one is called “slightly soluble” for convenience.
[0091]
The heat resistant resin matrix is preferably one that can maintain the shape of the roughened surface when the roughened surface is formed on the interlayer resin insulating layer using the roughening liquid, for example, a thermosetting resin, a thermoplastic resin. Examples thereof include resins and composites thereof. Photosensitive resin may also be used. This is because when the via hole opening is formed, the opening can be formed by exposure and development processing.
[0092]
Examples of the thermosetting resin include an epoxy resin, a phenol resin, a polyimide resin, a polyolefin resin, and a fluororesin. Further, resins obtained by imparting photosensitivity to these thermosetting resins, that is, resins obtained by (meth) acrylation reaction of thermosetting groups using methacrylic acid or acrylic acid may be used. Specifically, (meth) acrylate of an epoxy resin is desirable, and an epoxy resin having two or more epoxy groups in one molecule is more desirable.
[0093]
Examples of the thermoplastic resin include phenoxy resin, polyether sulfone, polysulfone, polyphenylene sulfone, polyphenylene sulfide, polyphenyl ether, polyether imide, and the like. These may be used alone or in combination of two or more.
[0094]
Examples of the soluble substance include inorganic particles, resin particles, metal particles, rubber particles, liquid phase resins, and liquid phase rubbers. These may be used alone or in combination of two or more.
[0095]
Examples of the inorganic particles include aluminum compounds such as alumina and aluminum hydroxide; calcium compounds such as calcium carbonate and calcium hydroxide; potassium compounds such as potassium carbonate; magnesium compounds such as magnesia, dolomite, basic magnesium carbonate, and talc. And those composed of silicon compounds such as silica and zeolite. These may be used alone or in combination of two or more. Alumina particles can be dissolved and removed with hydrofluoric acid, and calcium carbonate particles can be dissolved and removed with hydrochloric acid. In addition, particles made of sodium-containing silica or dolomite can be dissolved and removed with an alkaline aqueous solution.
[0096]
Examples of the resin particles include those made of a thermosetting resin, a thermoplastic resin, and the like. When the resin particles are immersed in a roughening solution made of at least one selected from an acid, an alkali, and an oxidizing agent, the heat resistance It is not particularly limited as long as it has a faster dissolution rate than the resin matrix. Specifically, for example, amino resins (melamine resins, urea resins, guanamine resins, etc.), epoxy resins, phenol resins, phenoxy resins, polyimide resins, Examples include those made of polyphenylene resin, polyolefin resin, fluororesin, bismaleimide-triazine resin and the like. These may be used alone or in combination of two or more.
The resin particles must be previously cured. If not cured, the resin particles are dissolved in a solvent that dissolves the resin matrix, so they are uniformly mixed, and only the resin particles cannot be selectively dissolved and removed with an acid or an oxidizing agent. is there.
[0097]
As said metal particle, what consists of gold, silver, copper, tin, zinc, stainless steel, aluminum, nickel, iron, lead etc. is mentioned, for example. These may be used alone or in combination of two or more.
In addition, the metal particles may be coated with a resin or the like in order to ensure insulation.
[0098]
(6) Next, in the case of forming an interlayer resin insulation layer using a thermosetting resin or photosensitive resin as a material thereof, or a resin composite containing these, a curing treatment is applied to an uncured (semi-cured) resin layer. And an opening for a via hole is formed to form an interlayer resin insulating layer. The via hole opening is preferably formed by laser processing. The laser treatment may be performed before the curing treatment or after the curing treatment.
Moreover, when forming the interlayer resin insulation layer which consists of photosensitive resin or the resin composite containing photosensitive resin, you may provide the opening for via holes by performing exposure and image development processing. In this case, the exposure and development processes are performed before the curing process.
[0099]
When an interlayer resin insulation layer using a thermoplastic resin as the material is formed, a via hole opening can be formed in the resin layer made of the thermoplastic resin by laser processing to form an interlayer resin insulation layer. .
[0100]
At this time, examples of the laser to be used include a carbon dioxide laser, an excimer laser, a UV laser, and a YAG laser. These may be used properly in consideration of the shape of the via hole opening to be formed.
[0101]
In the case of forming the via hole openings, a large number of via hole openings can be formed at a time by irradiating laser light with a hologram type excimer laser through a mask.
In addition, when a via hole opening is formed using a short pulse carbon dioxide laser, there is little resin residue in the opening, and damage to the resin at the periphery of the opening is small.
[0102]
When laser light is irradiated through the optical system lens and the mask, a large number of via hole openings can be formed at one time.
This is because laser light having the same intensity and the same irradiation angle can be simultaneously irradiated to a plurality of portions through the optical system lens and the mask.
[0103]
(7) Next, a roughened surface is formed on the surface of the interlayer resin insulating layer including the inner wall of the via hole opening using an acid or an oxidizing agent as necessary.
This roughened surface is formed in order to improve the adhesion between the interlayer resin insulation layer and the thin film conductor layer formed in the process described later, and is sufficient between the interlayer resin insulation layer and the thin film conductor layer. If there is adhesion, it may not be formed.
[0104]
Examples of the acid include sulfuric acid, nitric acid, hydrochloric acid, phosphoric acid, formic acid, and examples of the oxidizing agent include permanganates such as chromic acid, chromium sulfuric acid, and sodium permanganate.
In addition, after the roughened surface is formed, it is desirable to neutralize the surface of the interlayer resin insulation layer using an aqueous solution such as an alkali or a neutralizing solution. This is because the next step can be prevented from being affected by an acid or an oxidizing agent.
In addition, the roughened surface may be formed using plasma treatment or the like.
[0105]
(8) Next, a thin film conductor layer is formed on the surface of the interlayer resin insulation layer provided with the via hole opening.
The thin film conductor layer can be formed using a method such as electroless plating, sputtering, or vapor deposition.
In addition, when forming a thin film conductor layer by electroless plating, the catalyst is previously provided to the to-be-plated surface. Examples of the catalyst include palladium chloride.
[0106]
The thickness of the thin film conductor layer is not particularly limited. However, when the thin film conductor layer is formed by electroless plating, 0.6 to 1.2 μm is desirable. 1 to 1.0 μm is desirable.
In addition, the said thin film conductor layer may consist of one layer, and may consist of two or more layers.
[0107]
(9) Next, a plating resist is formed on a part of the thin film conductor layer by using a dry film or the like, and then electrolytic plating is performed using the thin film conductor layer as a plating lead. A plating layer is formed.
[0108]
Further, the electroplating layer formed in this step may completely fill the via hole opening. Thereby, the shape of the via hole can be changed to the field via shape.
When the via hole has a field via shape, it is suitable for providing a via hole immediately above the via hole.
[0109]
In addition, after forming an electroplating layer having a depression on the upper surface of the field via-shaped via hole, this depression is filled with a conductive paste, or an electrolytic plating layer having a depression on the upper surface is once formed. After that, the recess may be filled with a resin filler or the like, and a lid plating layer may be formed thereon.
[0110]
(10) Next, the plating resist is peeled off, and the thin film conductor layer existing under the plating resist is removed by etching to form an independent conductor circuit.
Examples of the etchant include sulfuric acid-hydrogen peroxide aqueous solution, persulfate aqueous solution such as ammonium persulfate, ferric chloride, cupric chloride, hydrochloric acid and the like. Moreover, you may use the mixed solution containing a cupric complex and an organic acid as etching liquid.
[0111]
In addition, as a material of a conductor circuit or a via hole formed of the thin film conductor layer and the electrolytic plating layer formed through the steps (8) to (10), for example, the conductor circuit or the conductor circuit may be electrically connected. Examples of via holes to be connected to each other include those made of Cu, Ni, P, Pd, Co, W, alloys thereof, and the like.
[0112]
Moreover, it may replace with the method described in said (9) and (10), and may form a conductor circuit by using the following method.
That is, after an electrolytic plating layer is formed on the entire surface of the thin film conductor layer, an etching resist is formed on a part of the electrolytic plating layer using a dry film, and then the electrolytic plating layer under the etching resist non-forming portion and An independent conductor circuit may be formed by removing the thin film conductor layer by etching and further removing the etching resist.
[0113]
Further, after forming the independent conductor circuit, a roughened surface is formed on the surface of the conductor circuit as necessary.
The roughened surface can be formed by, for example, an etching process, a blackening reduction process, a plating process, or the like.
[0114]
(11) Thereafter, the steps (5) to (10) are repeated once or twice or more, thereby producing a substrate on which the uppermost conductor circuit is formed on the interlayer resin insulation layer. In addition, what is necessary is just to select suitably how many steps of said (5)-(10) are repeated according to the design of a multilayer printed wiring board.
[0115]
(12) Next, a solder resist layer having a plurality of solder bump forming openings is formed on the substrate including the uppermost conductor circuit.
Specifically, after applying an uncured solder resist composition with a roll coater or curtain coater, or after pressure-bonding a solder resist composition formed into a film, solder bump formation is performed by laser processing or exposure development processing. A solder resist layer is formed by forming an opening for use and, if necessary, performing a curing treatment.
[0116]
The solder resist layer can be formed using, for example, a solder resist composition containing a polyphenylene ether resin, a polyolefin resin, a fluororesin, a thermoplastic elastomer, an epoxy resin, a polyimide resin, or the like.
[0117]
Examples of solder resist compositions other than those described above include, for example, (meth) acrylates of novolak epoxy resins, imidazole curing agents, bifunctional (meth) acrylic acid ester monomers, and (meth) acrylic acid having a molecular weight of about 500 to 5,000. Examples include paste polymers containing ester polymers, thermosetting resins composed of bisphenol-type epoxy resins, photosensitive monomers such as polyvalent acrylic monomers, glycol ether solvents, and the viscosity at 25 ° C. It is desirable that the pressure is adjusted to 1 to 10 Pa · s.
The solder resist composition may contain an elastomer or an inorganic filler.
Moreover, you may use a commercially available soldering resist composition as a soldering resist composition.
[0118]
Examples of the laser used when forming the solder bump forming opening include those similar to the laser used when forming the via hole opening described above.
In addition, it is desirable that the formation position of the solder bump forming opening formed in this step is a region other than the region directly above the semiconductor element.
[0119]
(13) Next, if necessary, solder pads are formed on the surface of the conductor circuit exposed at the bottom surface of the solder bump forming opening.
The solder pad can be formed by coating the surface of the conductor circuit with a corrosion-resistant metal such as nickel, palladium, gold, silver, or platinum.
Specifically, it is desirable to form with a metal such as nickel-gold, nickel-silver, nickel-palladium, nickel-palladium-gold.
The solder pad can be formed by using, for example, a method such as plating, vapor deposition, or electrodeposition. Among these, plating is preferable because the uniformity of the coating layer is excellent.
[0120]
(14) Next, the solder bump formation opening is filled with a solder paste and subjected to a reflow process, or after the solder paste is filled, a conductive pin is attached, and a reflow process is performed, whereby a solder bump or BGA (Ball Grid Array) and PGA (Pin Grid Array) are formed.
[0121]
In addition, it is desirable that the formation positions of the external connection terminals such as solder bumps and conductive connection pins formed in this process are regions other than directly above the semiconductor element. The reason for this is as follows.
That is, when peeling or cracking occurs around the external connection terminal in the multilayer printed wiring board, the cause may be the difference in the thermal expansion coefficient between the semiconductor element, the solder resist layer, the interlayer resin insulation layer, and the external substrate. Many. Specifically, a ceramic semiconductor element and an external substrate have a small coefficient of thermal expansion and a small elongation due to thermal expansion, whereas an interlayer resin insulation layer and a solder resist layer made of a resin are connected to a semiconductor element and an external substrate. Compared to this, the coefficient of thermal expansion is large, and the elongation due to thermal expansion is large. Therefore, due to the difference in coefficient of thermal expansion, stress is concentrated around the external connection terminal, and this causes peeling and cracks.
[0122]
Therefore, by arranging the external connection terminal in the area on the substrate where the semiconductor element is not built in, the influence of thermal expansion can be reduced, and the periphery of the external connection terminal such as a solder bump or a conductive connection pin. Peeling, cracks, etc. occurring in As a result, it is possible to manufacture a multilayer printed wiring board that is excellent in reliability because it prevents the external connection terminals from falling off or being displaced.
[0123]
The multilayer printed wiring board of the present invention can be manufactured through such steps.
In addition, plasma treatment with oxygen, carbon tetrachloride, or the like may be performed in a timely manner for a character printing process for forming product recognition characters or the like or for modifying the solder resist layer.
[0124]
【Example】
Hereinafter, the present invention will be described in more detail.
[0125]
Example 1
A. Semiconductor device manufacturing
(1) First, using the silicon wafer 20A as a starting material (see FIG. 1A), wirings and pads 22 were formed by a conventional method (see FIG. 1B).
(2) Next, a passivation film 24 was formed on the pad 22 and the wiring, and an opening 24a was provided on the pad 22 (see FIG. 1C).
[0126]
(3) Next, a thin film layer 33 of chromium having a thickness of 0.5 μm was formed by sputtering on the entire surface of the silicon wafer 20A on which the pad 22 and the passivation film 24 were formed (see FIG. 2A).
[0127]
(4) Next, a plating resist 35 is formed on the thin film layer 33 by using a commercially available dry film, and electrolytic plating is applied to a portion where the plating resist 35 is not formed, thereby providing an electrolytic plating layer having a thickness of 15 μm. 37 was formed (see FIG. 2B).
[0128]
(5) Next, the plating resist 35 is stripped and removed with an alkaline solution, and further, the thin film layer 33 existing under the plating resist 35 is removed using an etching solution composed of sulfuric acid and hydrogen peroxide solution, thereby removing the semiconductor element. A transition layer 38 having a diameter of 60 μm was formed on the pad 22 (see FIG. 2C).
[0129]
Further, an etching solution was sprayed onto the semiconductor element on which the transition layer 38 was formed, so that the surface of the transition layer 38 was a roughened surface 38α (see FIG. 3A).
As an etching solution, a mixture of 10 parts by weight of imidazole copper (II) complex, 7 parts by weight of glycolic acid, 5 parts by weight of potassium chloride and 78 parts by weight of ion-exchanged water was used.
[0130]
(6) Next, the silicon wafer 20A was divided into individual pieces by dicing or the like, and the semiconductor element 20 in which the transition layer 38 was formed on the pad 22 was manufactured (see FIG. 3B).
[0131]
B. Production of resin film for interlayer resin insulation layer formation
30 parts by weight of bisphenol A type epoxy resin (epoxy equivalent 469, Epicoat 1001 manufactured by Yuka Shell Epoxy Co., Ltd.), 40 parts by weight of cresol novolac type epoxy resin (epoxy equivalent 215, Epiklon N-673 manufactured by Dainippon Ink & Chemicals, Inc.), triazine 30 parts by weight of a structure-containing phenol novolak resin (phenolic hydroxyl group equivalent 120, Phenolite KA-7052 manufactured by Dainippon Ink & Chemicals, Inc.) was dissolved in 20 parts by weight of ethyl diglycol acetate and 20 parts by weight of solvent naphtha with stirring. Thereto, terminal epoxidized polybutadiene rubber (Nagase Kasei Kogyo Denarex R-45EPT) 15 parts by weight, 2-phenyl-4,5-bis (hydroxymethyl) imidazole pulverized product 1.5 parts by weight, finely pulverized silica 2 parts by weight , Silicon Added agent 0.5 parts by weight to prepare a solution of the resin complex. The obtained resin composite solution was applied on a PET film having a thickness of 38 μm using a roll coater so that the thickness after drying was 50 μm, and then dried at 80 to 120 ° C. for 10 minutes, whereby an interlayer was formed. A resin film for forming a resin insulating layer was produced.
[0132]
C. Manufacture of multilayer printed wiring board with integrated IC
(1) First, an insulating resin substrate (core substrate) 30 in which a prepreg impregnated with an epoxy resin in a core material such as a glass cloth was laminated was used as a starting material (see FIG. 4A).
Next, a recess 32 for housing a semiconductor element was formed on one side of the core substrate 30 by a counterboring process (see FIG. 4B).
[0133]
(2) Next, an adhesive was applied in the recess 32 using a printing machine to form a layer of an uncured adhesive 34 ′ (see FIG. 4C).
Here, as an adhesive, 45% by weight of an epoxy resin as a thermosetting resin, 5% by weight of tetrahydrophthalic anhydride as an acid anhydride-based curing agent, and 40% by weight of silica particles as particles in a solvent (xylene). What was mixed uniformly was used.
[0134]
(3) Next, the entire wall surface of the semiconductor element 20 manufactured in A is subjected to ultraviolet / ozone cleaning under the following conditions, and then the semiconductor element 20 is placed on the recess 32 and the upper surface thereof is pressed. The semiconductor element 20 was accommodated in the recess 32.
Subsequently, the uncured adhesive 34 ′ is cured on the condition of 100 ° C. for 1 hour and 180 ° C. for 2 hours, whereby the semiconductor element 20 is completely inserted into the recess 32 through the adhesive layer 34. (See FIG. 4D).
[0135]
The ultraviolet and ozone cleaning is performed using an ultraviolet cleaning device (UV DRY STRIPPER / CLEANER UV-6600, manufactured by Samco International Laboratory Co., Ltd.), and an ultraviolet intensity of 50 mW / cm at a wavelength of 254 nm.2, The ozone concentration was 80 volppm, the treatment time was 3 minutes, and the semiconductor element temperature was 120 ° C.
[0136]
(4) Next, a resin composite film layer 50 ′ was formed on the substrate 30 containing the semiconductor element by pasting the film produced in B above using a vacuum laminator apparatus by the following method (FIG. 5 (A)). That is, the resin film is placed on the substrate and pasted under the conditions of a degree of vacuum of 75 Pa, a pressure of 0.4 MPa, a temperature of 80 ° C., and a pressure bonding time of 60 seconds, and then thermally cured at 100 ° C. for 30 minutes and 150 ° C. for 1 hour. I let you.
[0137]
(5) Next, CO of wavelength 10.4 μm is passed through a mask having a through hole formed on the resin film layer 50 ′.2A via hole having a diameter of 60 μm is formed in the resin composite film layer 50 ′ with a gas laser under a beam diameter of 4.0 mm, a top hat mode, a pulse width of 8.0 μs, a mask through-hole diameter of 1.0 mm, and two shots. Opening 48 was formed to form interlayer resin insulation layer 50 (see FIG. 5B).
[0138]
(6) The substrate on which the interlayer resin insulating layer 50 is formed is immersed in a 70 ° C. solution containing 800 g / l chromic acid for 19 minutes to dissolve and remove the epoxy resin particles present on the surface of the interlayer resin insulating layer 50. Thus, a roughened surface 50α was formed on the surface of the interlayer resin insulating layer 50 including the inner wall of the via hole opening 48 (see FIG. 5C).
[0139]
(7) Next, the substrate after the above treatment was immersed in a neutralization solution (manufactured by Shipley Co., Ltd.) and washed with water.
Further, by applying a palladium catalyst to the surface of the interlayer resin insulation layer 50 on which the roughened surface 50α is formed, catalyst nuclei are formed on the surface of the interlayer resin insulation layer 50 (including the inner wall surface of the via hole opening 48). Adhered (not shown). That is, the substrate on which the interlayer resin insulation layer 50 is formed is made of palladium chloride (PdCl2) And stannous chloride (SnCl)2The catalyst was provided by immersing in a catalyst solution containing
[0140]
(8) Next, the substrate on which the interlayer resin insulation layer 50 is formed is immersed in an electroless copper plating solution having the following composition, and the surface of the interlayer resin insulation layer 50 (including the inner wall surface of the via hole opening 48). A thin film conductor layer 52 having a thickness of 0.6 to 3.0 μm was formed (see FIG. 6A).
[Electroless plating aqueous solution]
NiSO4                       0.003 mol / l
Tartaric acid 0.200 mol / l
Copper sulfate 0.200 mol / l
HCHO 0.050 mol / l
NaOH 0.100 mol / l
α, α'-bipyridyl 100 mg / l
Polyethylene glycol (PEG) 0.10 g / l
[Electroless plating conditions]
40 minutes at a liquid temperature of 34 ° C
[0141]
(9) Next, a commercially available photosensitive dry film is attached to the thin-film conductor layer 52, and a mask is placed thereon to obtain 100 mJ / cm.2The plating resist 54 having a thickness of 25 μm was formed by developing with a 0.8% sodium carbonate aqueous solution (see FIG. 6B).
Thereafter, electrolytic copper plating was performed using the thin film conductor layer 52 as a plating lead under the following conditions to form an electrolytic copper plating layer 56 having a thickness of 18 μm in the plating resist non-forming portion (see FIG. 6C).
[0142]
[Electrolytic copper plating aqueous solution]
Sulfuric acid 2.24 mol / l
Copper sulfate 0.26 mol / l
Additive (made by Atotech Japan, Kaparaside HL)
19.5 ml / l
[Electrolytic plating conditions]
Current density 1A / dm2
65 minutes
Temperature 22 ℃ ± 2 ℃
[0143]
(10) Next, after removing the plating resist 54 with 5% KOH, the thin film conductor layer 52 existing under the plating resist is dissolved and removed by etching, and the thin film conductor layer 52 and the electrolytic plating layer 56 are removed. A conductor circuit 58 and a via hole 60 having a thickness of 15 μm were formed (see FIG. 7A).
Thereafter, an etching solution was sprayed onto the substrate on which the conductor circuit 58 (including the via hole 60) was formed, and a roughened surface 58α was formed on the surface of the conductor circuit 58 (see FIG. 7B). Here, as an etching solution, a mixture of 10 parts by weight of imidazole copper (II) complex, 7 parts by weight of glycolic acid, 5 parts by weight of potassium chloride and 78 parts by weight of ion-exchanged water was used.
[0144]
(11) Next, by repeating the steps (4) to (10) twice, an upper interlayer resin insulation layer 50 and a conductor circuit 58 (including the via hole 60) are further formed (FIG. 7C). reference).
[0145]
(12) Next, a photosensitizing agent obtained by acrylated 50% of an epoxy group of a cresol novolac type epoxy resin (manufactured by Nippon Kayaku Co., Ltd.) dissolved in diethylene glycol dimethyl ether (DMDG) to a concentration of 60% by weight. 46.67 parts by weight of oligomer (molecular weight 4000), 15 parts by weight of 80% by weight of bisphenol A type epoxy resin (manufactured by Yuka Shell Co., Ltd., trade name: Epicoat 1001) dissolved in methyl ethyl ketone, imidazole curing agent (manufactured by Shikoku Kasei Co., Ltd.) , Trade name: 2E4MZ-CN) 1.6 parts by weight, polyfunctional acrylic monomer (manufactured by Kyoei Chemical Co., Ltd., trade name: R604) as a photosensitive monomer, polyvalent acrylic monomer (manufactured by Kyoei Chemical Co., Ltd., product) Name: DPE6A) 1.5 parts by weight, dispersion antifoaming agent (manufactured by San Nopco, trade name: S-65) 0.7 A weight part is put into a container, and a mixed composition is prepared by stirring and mixing. 2.0 parts by weight of benzophenone (manufactured by Kanto Chemical Co., Inc.) as a photoweight initiator and Michler's ketone as a photosensitizer for the mixed composition. (Kanto Chemical Co., Ltd.) 0.2 parts by weight was added to obtain a solder resist composition having a viscosity adjusted to 2.0 Pa · s at 25 ° C.
Viscosity measurement was performed using a B-type viscometer (DVL-B type, manufactured by Tokyo Keiki Co., Ltd.). In the case of 4 or 6 rpm, the rotor No. 3 according.
[0146]
(13) Next, the solder resist composition is applied to the substrate 30 at a thickness of 20 μm, and after drying at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes, a solder resist resist opening is formed. A photomask with a thickness of 5 mm on which a pattern of 10 mm was drawn was placed in close contact, and 1000 mJ / cm2Then, a solder resist layer 70 having an opening 71 having a diameter of 200 μm was formed by developing with a DMTG solution (see FIG. 8A).
[0147]
(14) Next, the substrate on which the solder resist layer 70 is formed is nickel chloride (2.3 × 10-1mol / l), sodium hypophosphite (2.8 × 10-1mol / l), sodium citrate (1.6 × 10-1The nickel plating layer 72 having a thickness of 5 μm was formed in the opening 71 by immersing in an electroless nickel plating solution having a pH of 4.5 containing 1 mol / l). Further, the substrate was made of potassium gold cyanide (7.6 × 10 6-3mol / l), ammonium chloride (1.9 × 10-1mol / l), sodium citrate (1.2 × 10-1mol / l), sodium hypophosphite (1.7 × 10-1In the conductive circuit 58, the gold plating layer 74 having a thickness of 0.03 μm is formed on the nickel plating layer 72 by immersing in an electroless plating solution containing (mol / l) at 80 ° C. for 7.5 minutes. Solder pads 75 were formed (see FIG. 8B).
[0148]
(15) Thereafter, solder bumps 76 were formed by printing solder paste in the openings 71 of the solder resist layer 70 and reflowing at 200 ° C. Thereby, the multilayer printed wiring board 10 including the semiconductor element 20 and having the solder bumps 76 was obtained (see FIG. 9). In the multilayer printed wiring board manufactured in this example, solder bumps are not formed in the region immediately above the semiconductor element (region R1 in FIG. 9), and other regions (in FIG. 9, Solder bumps are formed in the region R2.
[0149]
(Example 2)
A. Semiconductor device manufacturing
A semiconductor element having no transition layer in the pad portion was produced in the same manner as in A of Example 1 except that the steps (3) to (5) were not performed in A of Example 1.
[0150]
B. Production of interlayer resin insulation layer forming film
The same method as B in Example 1 was used.
[0151]
C. Manufacture of multilayer printed wiring board with integrated IC
(1) A bismaleimide triazine resin substrate (core substrate) 130 having a thickness of 0.8 μm was used as a starting material (see FIG. 10A).
Next, a recess 132 for housing a semiconductor element was formed on one side of the core substrate 130 by a counterbore process (see FIG. 10B).
[0152]
(2) Next, an adhesive was applied in the recess 132 using a printing machine to form a layer of uncured adhesive 134 '(see FIG. 10C).
Here, as an adhesive, 45% by weight of an epoxy resin as a thermosetting resin, 5% by weight of methyltetrahydrophthalic anhydride as an acid anhydride-based curing agent, and 40% by weight of silica particles as particles in a solvent (xylene). The resin composition uniformly mixed with was used.
[0153]
(3) Next, the entire wall surface of the semiconductor element 120 manufactured in A is subjected to ultraviolet / ozone cleaning under the following conditions, and then the semiconductor element 120 is placed on the recess 132 and the upper surface thereof is pressed. The semiconductor element 120 was accommodated in the recess 132.
Subsequently, the uncured adhesive 134 ′ is subjected to curing treatment at 100 ° C. for 2 hours and at 150 ° C. for 5 hours, whereby the semiconductor element 120 is completely inserted into the recess 132 through the filling resin layer 134. (See FIG. 11A).
[0154]
The UV / ozone cleaning uses an UV cleaning device (Samco International Laboratories, UV-6600) and an UV intensity of 60 mW / cm at a wavelength of 254 nm.2, The ozone concentration was 100 volppm, the treatment time was 3 minutes, and the semiconductor element temperature was 100 ° C.
[0155]
(4) Next, sputtering using Zn as a target is performed under conditions of gas pressure 0.6 Pa, temperature 80 ° C., power 200 W, time 5 minutes using SV-4540 manufactured by Nippon Vacuum Technology Co., Ltd. By forming a Zn film having a thickness of 0.1 μm on the entire surface of the core substrate 130 containing 120, and further forming an electroless copper plating film having a thickness of 0.7 μm on the Zn film by electroless copper plating, A thin film layer 133 made of zinc and copper was formed (see FIG. 11B).
[0156]
(5) Next, a photosensitive dry film is pasted on the thin film layer 133, and then a mask on which a pattern corresponding to the pad 122 is formed is placed on the photosensitive dry film, and exposure / development processing is performed. As a result, a plating resist 135 having an opening above the pad 122 was formed. Furthermore, electrolytic copper plating was performed on the portion where the plating resist 135 was not formed under the following conditions to provide an electrolytic copper plating layer 137 (see FIG. 11C).
[0157]
[Electrolytic copper plating aqueous solution]
Sulfuric acid 2.24 mol / l
Copper sulfate 0.26 mol / l
Additive (made by Atotech Japan, Kaparaside HL)
19.5 ml / l
[Electrolytic plating conditions]
Current density 1A / dm2
65 minutes
Temperature 22 ℃ ± 2 ℃
[0158]
(6) Further, after removing the plating resist 135, the thin film layer 133 under the plating resist 135 is removed by etching, thereby forming a transition layer 138 having a diameter of 60 μm on the pad 122 of the semiconductor element (FIG. 12A). )reference).
Note that a mixed solution of sulfuric acid and hydrogen peroxide was used as the etching solution.
[0159]
(7) Next, an etching solution was sprayed onto the core substrate 130 on which the transition layer 138 was formed, to form a roughened surface (not shown) on the surface of the transition layer 138. Here, as an etching solution, a mixture of 10 parts by weight of imidazole copper (II) complex, 7 parts by weight of glycolic acid, 5 parts by weight of potassium chloride and 78 parts by weight of ion-exchanged water was used.
[0160]
(8) Next, the resin composite film layer 150 ′ was formed by pasting the resin film produced in B on the core substrate 130 containing the semiconductor element 120 using a vacuum laminator apparatus by the following method. (See FIG. 12B). That is, the resin film is placed on the substrate and pasted under the conditions of a degree of vacuum of 75 Pa, a pressure of 0.4 MPa, a temperature of 80 ° C., and a pressure bonding time of 60 seconds, and then thermally cured at 100 ° C. for 30 minutes and 150 ° C. for 1 hour. I let you.
[0161]
(9) Next, CO having a wavelength of 10.4 μm is passed through a mask having a through-hole formed on the resin composite film layer 150 ′.2Via hole having a diameter of 60 μm in resin composite film layer 150 ′ with a gas laser under a beam diameter of 4.0 mm, top hat mode, pulse width of 8.0 μsec, mask through-hole diameter of 1.0 mm, and two shots. An opening 148 was formed to form an interlayer resin insulation layer 150 (see FIG. 12C).
[0162]
(10) Further, the substrate on which the interlayer resin insulation layer 150 is formed is immersed in a 70 ° C. solution containing 800 g / l chromic acid for 19 minutes to dissolve and remove the epoxy resin particles present on the surface of the interlayer resin insulation layer 50. By doing so, a roughened surface (not shown) was formed on the surface of the interlayer resin insulating layer 150 including the inner wall of the via hole opening 148.
[0163]
(11) Next, the substrate after the above treatment was immersed in a neutralization solution (manufactured by Shipley Co., Ltd.) and washed with water.
Further, by applying a palladium catalyst (manufactured by Atotech) to the surface of the interlayer resin insulation layer 150 having the roughened surface, catalyst nuclei are formed on the surface of the interlayer resin insulation layer 150 and the inner wall surface of the via hole opening 148. Attached.
[0164]
(12) Subsequently, the substrate is immersed in an electroless copper plating aqueous solution having the following composition, and the entire surface of interlayer resin insulation layer 150 (including the inner wall surface of via hole opening 148) has a thickness of 0.6 to A thin film conductor layer 152 made of 0.9 μm copper was formed (see FIG. 13A).
[Electroless plating aqueous solution]
NiSO4 0.003 mol / l
Tartaric acid 0.200 mol / l
Copper sulfate 0.030 mol / l
HCHO 0.050 mol / l
NaOH 0.100 mol / l
α, α'-bipyridyl 40 mg / l
Polyethylene glycol (PEG) 0.10 g / l
[Electroless plating conditions]
40 minutes at 35 ° C liquid temperature
[0165]
(13) Next, a plating resist 154 was formed on a part of the thin film conductor layer 152 using a dry film (see FIG. 13B).
Thereafter, electrolytic copper plating was performed using the thin film conductor layer 152 as a plating lead under the same conditions as in the above (5), and an electrolytic copper plating layer 156 was formed in the plating resist non-forming portion (see FIG. 13C).
[0166]
(14) Next, after removing the plating resist 154 with 5% KOH, the thin film conductor layer 152 existing under the plating resist is removed by etching, and the thin film conductor layer 152 and the electrolytic plating layer 156 are removed. A conductor circuit 158 and a via hole 160 having a thickness of 15 μm were formed (see FIG. 14A).
Thereafter, an etching solution was sprayed onto the substrate on which the conductor circuit 158 (including the via hole 60) was formed, and a roughened surface (not shown) was formed on the surface of the conductor circuit 158. As the etching solution, the same etching solution as used in forming the roughened surface on the surface of the transition layer in the step (7) was used.
[0167]
(15) Next, by repeating the steps (8) to (14) twice, an upper interlayer resin insulation layer 150 and a conductor circuit 158 (including via holes 160) are further formed (FIG. 14B). reference).
[0168]
(16) Next, a solder resist composition was obtained in the same manner as in the step (12) of Example 1.
Furthermore, the solder resist composition was applied to the core substrate 130 having the conductor circuit 158 formed on the outermost layer in a thickness of 20 μm, and dried at 70 ° C. for 20 minutes and 70 ° C. for 30 minutes. Thereafter, a photomask having a thickness of 5 mm on which the pattern of the opening of the solder resist resist was drawn was placed in close contact, and further 1000 mJ / cm2Were exposed to UV light and developed with a DMTG solution to form a solder resist layer 170 having an opening 171 having a diameter of 200 μm (see FIG. 15A).
[0169]
(17) Next, the substrate on which the solder resist layer 170 is formed is nickel chloride (2.3 × 10-1mol / l), sodium hypophosphite (2.8 × 10-1mol / l), sodium citrate (1.6 × 10-1The nickel plating layer 172 having a thickness of 5 μm was formed in the opening 171 by immersing in an electroless nickel plating solution having a pH of 4.5 containing 1 mol / l). Further, the substrate was made of potassium gold cyanide (7.6 × 10 6-3mol / l), ammonium chloride (1.9 × 10-1mol / l), sodium citrate (1.2 × 10-1mol / l), sodium hypophosphite (1.7 × 10-1In a conductive circuit 158, a gold plating layer 174 having a thickness of 0.03 μm is formed on the nickel plating layer 172 by immersing in an electroless plating solution containing (mol / l) at 80 ° C. for 7.5 minutes. Solder pads were formed.
[0170]
(18) Thereafter, a solder paste is printed on the opening 171 of the solder resist layer 170 and reflowed at 200 ° C. to form solder bumps 176. As a result, a multilayer printed wiring board including the semiconductor element 120 and having the solder bumps 176 was obtained (see FIG. 15B).
[0171]
(Comparative Example 1)
A multilayer printed wiring board was produced in the same manner as in Example 1 except that ultraviolet ray / ozone cleaning was not performed in Step (3) of Example 1C.
[0172]
(Comparative Example 2)
A multilayer printed wiring board was produced in the same manner as in Example 1 except that UV / ozone cleaning was not performed in Step (3) of Example 2C.
[0173]
The multilayer printed wiring boards of Examples 1 and 2 and Comparative Examples 1 and 2 manufactured in this way were subjected to a reliability test and a heat cycle test, and the built-in state of the semiconductor element and a short circuit in the multilayer printed wiring board Then, the occurrence of disconnection or the like was evaluated.
In addition, these evaluation was performed using the following evaluation method.
[0174]
Evaluation methods
(1) Reliability test
The obtained multilayer printed wiring board was subjected to a condition of leaving for 1000 hours in an atmosphere having a relative humidity of 85% and a temperature of 85 ° C.
[0175]
(2) Heat cycle test
The obtained multilayer printed wiring board was maintained for 3 minutes in an atmosphere of −65 ° C., and then a cycle of maintaining for 3 minutes in an atmosphere of 130 ° C. was repeated 1000 times.
[0176]
(3) Evaluation of built-in state of semiconductor element
The obtained multilayer printed wiring board was cut with a cutter so as to pass through the semiconductor element, and the cross section was observed with a microscope.
(4) Evaluation of occurrence of short circuit, disconnection, etc.
The resulting multilayer printed wiring board was subjected to a continuity test, and the presence or absence of a short circuit or disconnection was evaluated from the results displayed on the monitor.
[0177]
As a result of the evaluation, in the multilayer printed wiring boards of Examples 1 and 2, no peeling occurred between the semiconductor element and the adhesive layer before and after the reliability test and before and after the heat cycle test.
In the multilayer printed wiring board, no popcorn phenomenon was observed, the semiconductor element was completely built in the substrate, and no occurrence of short circuit or disconnection was observed in the continuity test.
[0178]
On the other hand, in the multilayer printed wiring boards of Comparative Examples 1 and 2, there was a portion where peeling occurred between the semiconductor element and the adhesive layer after the reliability test and the heat cycle test.
Furthermore, some of the above multilayer printed wiring boards have developed a popcorn phenomenon or poor conduction due to short circuit or disconnection after a reliability test and after a heat cycle test. This is presumably due to the occurrence of peeling between the semiconductor element and the adhesive layer.
[0179]
【The invention's effect】
As described above, in the method for manufacturing a multilayer printed wiring board according to the present invention, the wall surface of the semiconductor element embedded in the substrate is subjected to ultraviolet / ozone cleaning before the semiconductor element is embedded in the substrate. There is no dust or foreign matter attached to it, so there is no inconvenience (exfoliation of the adhesive layer or popcorn phenomenon) due to the presence of foreign matter on the wall surface of the semiconductor element. Can be manufactured.
Further, the manufacturing method of the present invention is economically advantageous because a semiconductor element is mounted at the time of manufacturing.
[Brief description of the drawings]
FIGS. 1A to 1C are cross-sectional views schematically showing a part of a process for manufacturing a semiconductor element in which a transition layer is formed.
FIGS. 2A to 2C are cross-sectional views schematically showing a part of a process for manufacturing a semiconductor element in which a transition layer is formed. FIGS.
FIGS. 3A to 3B are cross-sectional views schematically showing a part of a process of manufacturing a semiconductor element in which a transition layer is formed. FIGS.
4A to 4D are cross-sectional views schematically showing a part of the process of the method for producing a multilayer printed wiring board according to the present invention.
5A to 5C are cross-sectional views schematically showing a part of the steps of the method for producing a multilayer printed wiring board according to the present invention.
6A to 6C are cross-sectional views schematically showing a part of the process of the method for producing a multilayer printed wiring board according to the present invention.
7A to 7C are cross-sectional views schematically showing a part of the process of the method for producing a multilayer printed wiring board according to the present invention.
FIGS. 8A to 8B are cross-sectional views schematically showing a part of the process of the method for producing a multilayer printed wiring board according to the present invention. FIGS.
FIG. 9 is a cross-sectional view schematically showing a part of the process of the method for producing a multilayer printed wiring board according to the present invention.
FIGS. 10A to 10C are cross-sectional views schematically showing a part of the process of the method for producing a multilayer printed wiring board according to the present invention. FIGS.
FIGS. 11A to 11C are cross-sectional views schematically showing a part of the process of the method for producing a multilayer printed wiring board according to the present invention. FIGS.
12A to 12C are cross-sectional views schematically showing a part of the process of the method for producing a multilayer printed wiring board according to the present invention.
FIGS. 13A to 13C are cross-sectional views schematically showing a part of the process of the method for producing a multilayer printed wiring board according to the present invention. FIGS.
14A to 14B are cross-sectional views schematically showing a part of the process of the method for producing a multilayer printed wiring board according to the present invention.
FIGS. 15A to 15B are cross-sectional views schematically showing a part of the process of the method for producing a multilayer printed wiring board according to the present invention. FIGS.
[Explanation of symbols]
20, 120 Semiconductor device
24, 124 pads
30, 130 substrates
34, 134 Filled resin layer
38, 138 Transition layer
50, 150 Interlayer resin insulation layer
58, 158 Conductor circuit
60, 160 Via hole
70, 170 Solder resist layer
76, 176 Solder bump

Claims (10)

基板に形成した凹部に半導体素子を内蔵した後、前記基板上に層間樹脂絶縁層と導体回路とを積層形成するとともに、前記半導体素子と導体回路、および、上下の導体回路を接続するバイアホールを形成する多層プリント配線板の製造方法であって、
少なくとも下記（ａ）〜（ｇ）の工程を経ることを特徴とする多層プリント配線板の製造方法。
（ａ）前記半導体素子上に、パッドを形成するパッド形成工程、
（ｂ）前記半導体素子及びパッドの上に、該パッド上に開口を有するパッシベーション膜を形成するパッシベーション膜形成工程、
（ｃ）前記パッド上に、該パッドと前記開口を介して接続され、その直径が前記パッドの直径に比べて大きい導電性金属膜からなるトランジション層を形成するトランジション層形成工程、
（ｄ）エッチング処理によりトランジション層の表面に粗化面を形成する粗化面形成工程、
（ｅ）粗化面が形成されたトランジション層を有する半導体素子に紫外線・オゾン洗浄を施す紫外線・オゾン洗浄工程、
（ｆ）基板に形成した凹部に紫外線・オゾン洗浄が施された半導体素子を接着剤層を介して内蔵する半導体素子内蔵工程、および、
（ｇ）前記半導体素子のトランジション層上に、該トランジション層と接続されるようにバイアホールを形成するバイアホール形成工程。 After the semiconductor element is built in the recess formed in the substrate, an interlayer resin insulating layer and a conductor circuit are stacked on the substrate, and via holes for connecting the semiconductor element, the conductor circuit, and the upper and lower conductor circuits are formed. A method of manufacturing a multilayer printed wiring board to be formed,
The manufacturing method of the multilayer printed wiring board characterized by passing through the process of the following (a)-(g) at least.
(A) a pad forming step of forming a pad on the semiconductor element;
(B) a passivation film forming step of forming a passivation film having an opening on the semiconductor element and the pad;
(C) a transition layer forming step for forming a transition layer made of a conductive metal film connected to the pad via the opening and having a diameter larger than the diameter of the pad;
(D) a roughened surface forming step of forming a roughened surface on the surface of the transition layer by etching treatment;
(E) an ultraviolet / ozone cleaning process for subjecting a semiconductor element having a transition layer with a roughened surface to ultraviolet / ozone cleaning;
(F) a semiconductor element built-in step of incorporating a semiconductor element that has been subjected to ultraviolet / ozone cleaning in a recess formed in the substrate via an adhesive layer; and
(G) A via hole forming step of forming a via hole on the transition layer of the semiconductor element so as to be connected to the transition layer. 前記紫外線・オゾン洗浄においては、波長２５４ｎｍの紫外線を２０〜７０ｍＷ／ｃｍ２強度で照射する請求項１に記載の多層プリント配線板の製造方法。 2. The method for producing a multilayer printed wiring board according to claim 1, wherein in the ultraviolet / ozone cleaning, an ultraviolet ray having a wavelength of 254 nm is irradiated at an intensity of 20 to 70 mW / cm 2 . 前記紫外線・オゾン洗浄におけるオゾン濃度は、５０〜２００ｖｏｌｐｐｍである請求項１または２に記載の多層プリント配線板の製造方法。  The method for producing a multilayer printed wiring board according to claim 1, wherein an ozone concentration in the ultraviolet / ozone cleaning is 50 to 200 vol ppm. 前記紫外線・オゾン洗浄の処理時間は、２〜２０分間である請求項１〜３のいずれか１に記載の多層プリント配線板の製造方法。  The method for producing a multilayer printed wiring board according to any one of claims 1 to 3, wherein a treatment time of the ultraviolet ray / ozone cleaning is 2 to 20 minutes. 前記紫外線・オゾン洗浄における半導体素子の温度は、５０〜３００℃である請求項１〜４のいずれか１に記載の多層プリント配線板の製造方法。  The method of manufacturing a multilayer printed wiring board according to any one of claims 1 to 4, wherein the temperature of the semiconductor element in the ultraviolet / ozone cleaning is 50 to 300 ° C. 基板に形成した凹部に半導体素子を内蔵した後、前記基板上に層間樹脂絶縁層と導体回路とを積層形成するとともに、前記半導体素子と導体回路、および、上下の導体回路を接続するバイアホールを形成する多層プリント配線板の製造方法であって、
少なくとも下記（ａ）〜（ｆ）の工程を経ることを特徴とする多層プリント配線板の製造方法。
（ａ）前記半導体素子上に、パッドを形成するパッド形成工程、
（ｂ）前記半導体素子及びパッドの上に、該パッド上に開口を有するパッシベーション膜を形成するパッシベーション膜形成工程、
（ｃ）前記パッド上に、該パッドと前記開口を介して接続され、その直径が前記パッドの直径に比べて大きい、少なくとも２層の導電性金属膜からなるトランジション層を形成するトランジション層形成工程、
（ｄ）少なくとも２層の導電性金属膜からなるトランジション層を有する半導体素子に紫外線・オゾン洗浄を施す紫外線・オゾン洗浄工程、
（ｅ）基板に形成した凹部に紫外線・オゾン洗浄が施された半導体素子を接着剤層を介して内蔵する半導体素子内蔵工程、および、
（ｆ）前記半導体素子のトランジション層上に、該トランジション層と接続されるようにバイアホールを形成するバイアホール形成工程。 After the semiconductor element is built in the recess formed in the substrate, an interlayer resin insulating layer and a conductor circuit are stacked on the substrate, and via holes for connecting the semiconductor element, the conductor circuit, and the upper and lower conductor circuits are formed. A method of manufacturing a multilayer printed wiring board to be formed,
The manufacturing method of the multilayer printed wiring board characterized by passing through the process of the following (a)-(f) at least.
(A) a pad forming step of forming a pad on the semiconductor element;
(B) a passivation film forming step of forming a passivation film having an opening on the semiconductor element and the pad;
(C) A transition layer forming step of forming a transition layer made of at least two conductive metal films connected to the pad via the opening and having a diameter larger than the diameter of the pad. ,
(D) an ultraviolet / ozone cleaning process for performing ultraviolet / ozone cleaning on a semiconductor element having a transition layer made of at least two conductive metal films;
(E) a semiconductor element built-in step of incorporating a semiconductor element that has been subjected to ultraviolet / ozone cleaning in a recess formed in the substrate via an adhesive layer; and
(F) A via hole forming step of forming a via hole on the transition layer of the semiconductor element so as to be connected to the transition layer. 前記紫外線・オゾン洗浄においては、波長２５４ｎｍの紫外線を２０〜７０ｍＷ／ｃｍ２強度で照射する請求項６に記載の多層プリント配線板の製造方法。The method for producing a multilayer printed wiring board according to claim 6, wherein in the ultraviolet / ozone cleaning, ultraviolet light having a wavelength of 254 nm is irradiated at an intensity of 20 to 70 mW / cm 2 . 前記紫外線・オゾン洗浄におけるオゾン濃度は、５０〜２００ｖｏｌｐｐｍである請求項６または７に記載の多層プリント配線板の製造方法。  The method for producing a multilayer printed wiring board according to claim 6 or 7, wherein an ozone concentration in the ultraviolet / ozone cleaning is 50 to 200 volppm. 前記紫外線・オゾン洗浄の処理時間は、２〜２０分間である請求項６〜８のいずれか１に記載の多層プリント配線板の製造方法。  The method for producing a multilayer printed wiring board according to any one of claims 6 to 8, wherein a treatment time of the ultraviolet ray / ozone cleaning is 2 to 20 minutes. 前記紫外線・オゾン洗浄における半導体素子の温度は、５０〜３００℃である請求項６〜９のいずれか１に記載の多層プリント配線板の製造方法。  The method of manufacturing a multilayer printed wiring board according to any one of claims 6 to 9, wherein a temperature of the semiconductor element in the ultraviolet / ozone cleaning is 50 to 300 ° C.
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