JP4318723B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP4318723B2 JP4318723B2 JP2007003382A JP2007003382A JP4318723B2 JP 4318723 B2 JP4318723 B2 JP 4318723B2 JP 2007003382 A JP2007003382 A JP 2007003382A JP 2007003382 A JP2007003382 A JP 2007003382A JP 4318723 B2 JP4318723 B2 JP 4318723B2
- Authority
- JP
- Japan
- Prior art keywords
- active element
- substrate
- semiconductor device
- electrode
- external connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
本発明は半導体装置に関し、特に、半導体装置のチップ面積と、半導体装置をプリント基板等の実装基板上に実装する実装面積との比率で表す実装有効面積率を向上させ、高機能化した半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly, a highly functional semiconductor device by improving a mounting effective area ratio expressed by a ratio between a chip area of the semiconductor device and a mounting area for mounting the semiconductor device on a mounting substrate such as a printed circuit board. About.
一般的にシリコン基板上にトランジスタ素子が形成された半導体装置は、図１３に示すような構成が主に用いられる。１はシリコン基板、２はシリコン基板１が実装される放熱板等のアイランド、３はリード端子、及び４は封止用の樹脂モールドである。 In general, a semiconductor device in which a transistor element is formed on a silicon substrate is mainly used as shown in FIG. 1 is a silicon substrate, 2 is an island such as a heat sink on which the silicon substrate 1 is mounted, 3 is a lead terminal, and 4 is a resin mold for sealing.
シリコン基板１１に形成されるトランジスタ素子は、図１４に示すように、例えば、Ｎ型シリコン基板１１にコレクタ領域となるＮ型のエピタキシャル層１２にボロン等のＰ型の不純物を拡散してベース領域１３が形成され、そのベース領域１３内にリン等のＮ型の不純物を拡散してエミッタ領域１４が形成される。シリコン基板１１の表面にベース領域１３、エミッタ領域１４の一部を露出させる開口部を有した絶縁膜１５が形成され、その露出されたベース領域１３、エミッタ領域１４上にアルミニウム等の金属が蒸着されベース電極１６、エミッタ電極１７が形成される。このような構成のトランジスタではシリコン基板がコレクタ電極１８となる。 As shown in FIG. 14, the transistor element formed on the silicon substrate 11 has a base region formed by, for example, diffusing P-type impurities such as boron into the N-type epitaxial layer 12 serving as a collector region in the N-type silicon substrate 11. 13 is formed, and an emitter region 14 is formed by diffusing N-type impurities such as phosphorus in the base region 13. An insulating film 15 having openings for exposing portions of the base region 13 and the emitter region 14 is formed on the surface of the silicon substrate 11, and a metal such as aluminum is deposited on the exposed base region 13 and emitter region 14. Then, the base electrode 16 and the emitter electrode 17 are formed. In the transistor having such a configuration, the silicon substrate serves as the collector electrode 18.
上記のように、トランジスタ素子が形成されたシリコン基板１は、図１３に示すように、銅ベースの放熱板等のアイランド２に半田等のろう材５を介して固着実装され、シリコン基板１の周辺に配置されたリード端子３にトランジスタ素子のベース電極、エミッタ電極とがそれぞれワイヤーボンディングによってワイヤーで電気的に接続されている。コレクタ電極に接続されるリード端子はアイランドと一体に形成されており、シリコン基板をアイランド上に実装することで電気的に接続された後、エポキシ樹脂等の熱硬化型樹脂４によりトランスファーモールドによって、シリコン基板とリード端子の一部を完全に被覆保護し、３端子構造の半導体装置が提供される。 As described above, the silicon substrate 1 on which the transistor element is formed is fixedly mounted on the island 2 such as a copper-based heat sink via the brazing material 5 such as solder as shown in FIG. A base electrode and an emitter electrode of the transistor element are electrically connected to the lead terminals 3 arranged in the periphery by wires by wire bonding. The lead terminal connected to the collector electrode is formed integrally with the island, and after being electrically connected by mounting the silicon substrate on the island, transfer molding with a thermosetting resin 4 such as epoxy resin, A semiconductor device having a three-terminal structure in which a silicon substrate and a part of a lead terminal are completely covered and protected is provided.
関連した技術文献としては、例えば以下の特許文献が挙げられる。
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等の配線基板に実装され、実装基板上に実装された他の半導体装置、回路素子と電気的に接続され所定の回路動作を行うための一部品として取り扱われる。図１４は、実装基板上に半導体装置を実装したときの断面図を示し、２０は半導体装置、２１、２３はベース又はエミッタ電極用のリード端子、２２はコレクタ用のリード端子、３０は実装基板である。 A resin-molded semiconductor device is usually mounted on a wiring substrate such as a glass epoxy substrate, and is electrically connected to other semiconductor devices and circuit elements mounted on the mounting substrate to perform a predetermined circuit operation. Treated as a part. FIG. 14 is a cross-sectional view when a semiconductor device is mounted on a mounting substrate. 20 is a semiconductor device, 21 and 23 are base or emitter electrode lead terminals, 22 is a collector lead terminal, and 30 is a mounting substrate. It is.
実装基板３０上に半導体装置２０が実装される実装面積は、リード端子２１、２２、２３とそのリード端子と接続される導電パッドで囲まれた領域によって表される。実装面積は半導体装置２０内のシリコン基板（半導体チップ）面積に比べ大きく、実際に機能を持つ半導体チップの面積に比べ実装面積の殆どはモールド樹脂、リード端子によって取られている。 A mounting area where the semiconductor device 20 is mounted on the mounting substrate 30 is represented by a region surrounded by lead terminals 21, 22, and 23 and conductive pads connected to the lead terminals. The mounting area is larger than the area of the silicon substrate (semiconductor chip) in the semiconductor device 20, and most of the mounting area is taken by the mold resin and the lead terminal as compared with the area of the semiconductor chip that actually has a function.
ここで、実際に機能を持つ半導体チップ面積と実装面積との比率を有効面積率として考慮すると、樹脂モールドされた半導体装置では有効面積率が極めて低いことが確認されている。有効面積率が低いことは、半導体装置２０を配線基板３０上の他の回路素子と接続使用とする場合に、実装面積の殆どが機能を有する半導体チップとは直接関係のないデッドスペースとなる。有効面積率が小さいと上記したように、実装基板３０上でデットスペースが大きくなり、実装基板３０の高密度小型化の妨げとなる。 Here, it is confirmed that the effective area ratio is extremely low in the resin-molded semiconductor device when the effective area ratio is considered as the ratio between the actually functioning semiconductor chip area and the mounting area. The low effective area ratio means that when the semiconductor device 20 is connected to other circuit elements on the wiring board 30, most of the mounting area becomes a dead space that is not directly related to a functioning semiconductor chip. If the effective area ratio is small, the dead space is increased on the mounting substrate 30 as described above, which hinders high-density downsizing of the mounting substrate 30.
特に、この問題はパッケージサイズが小さい半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格のＳＣ７５Ａ外形に搭載される半導体チップの最大サイズは、図１５に示すように、０．４０mm×０．４０mmが最小である。この半導体チップを金属リード端子とワイヤーで接続し、樹脂モールドすると半導体装置の全体のサイズは、１．６mm×１．６mmとなる。この半導体装置のチップ面積は０．１６mmで、半導体装置を実装する実装面積は半導体装置の面積とほぼ同様として考えて、２．５６mmであるため、この半導体装置の有効面積率は約６．２５％となり、実装面積の殆どが機能を持つ半導体チップ面積と直接関係のないデットスペースとなっている。 This problem is particularly noticeable in a semiconductor device having a small package size. For example, as shown in FIG. 15, the maximum size of the semiconductor chip mounted on the EIAJ standard SC75A outline is 0.40 mm × 0.40 mm. When this semiconductor chip is connected to a metal lead terminal with a wire and resin-molded, the overall size of the semiconductor device is 1.6 mm × 1.6 mm. The chip area of this semiconductor device is 0.16 mm, and the mounting area for mounting the semiconductor device is 2.56 mm, assuming that it is almost the same as the area of the semiconductor device. Therefore, the effective area ratio of this semiconductor device is about 6.25. Therefore, most of the mounting area is a dead space not directly related to the area of the functioning semiconductor chip.
この有効面積率に関する問題は、特に、上記したようにパッケージサイズが極めて小さい半導体装置において顕著に現れるが、半導体チップを金属リード端子でワイヤー接続し、樹脂モールドする、樹脂封止型の半導体装置であっても同様に問題となる。近年の電子機器、例えば、パーソナルコンピュータ、電子手帳等の携帯情報処理装置、８ｍｍビデオカメラ、携帯電話、カメラ、液晶テレビ等において用いられる配線基板は、電子機器本体の小型化に伴い、その内部に使用される実装基板も高密度小型化の傾向にある。 This problem regarding the effective area ratio is particularly noticeable in a semiconductor device having a very small package size as described above. However, in a resin-encapsulated semiconductor device in which a semiconductor chip is wire-connected by a metal lead terminal and resin-molded. Even if it exists, it becomes a problem as well. Wiring boards used in recent electronic devices, for example, portable information processing devices such as personal computers and electronic notebooks, 8 mm video cameras, mobile phones, cameras, liquid crystal televisions, etc. The mounting substrate used is also in the trend of high density and miniaturization.
しかし、上記の先行技術の樹脂封止型の半導体装置では、上述したように、半導体装置を実装する実装面積にデットスペースが大きいため、実装基板の小型化に限界があり、実装基板の小型化の妨げの一つの要因となっていた。ところで、有効面積率を向上させる先行技術として特開平３-２４８５５１号公報がある。この先行技術について、図１７にもとずいて簡単に説明する。この先行技術は、樹脂モールド型半導体装置を実装基板等に実装したときの実装面積をできるだけ小さくするために、半導体チップ４０のベース、エミッタ、及びコレクタ電極と接続するリード端子４１、４２、４３を樹脂モールド４４の側面より外側に導出させず、リード端子４１、４２、４３を樹脂モールド４４側面と同一面となるように形成することが記載されている。 However, in the above-described prior art resin-encapsulated semiconductor device, as described above, since the mounting area for mounting the semiconductor device has a large dead space, there is a limit to downsizing of the mounting substrate, and downsizing of the mounting substrate. Was one of the obstacles. By the way, as a prior art for improving the effective area ratio, there is JP-A-3-248551. This prior art will be briefly described with reference to FIG. In this prior art, lead terminals 41, 42, and 43 connected to the base, emitter, and collector electrodes of the semiconductor chip 40 are provided in order to minimize the mounting area when the resin mold type semiconductor device is mounted on a mounting substrate or the like. It is described that the lead terminals 41, 42, 43 are formed so as to be flush with the side surface of the resin mold 44 without being led out from the side surface of the resin mold 44.
この構成によれば、リード端子４１、４２、４３の先端部分が導出しない分だけ実装面積を小さくすることができ、有効面積率を若干向上させることはできるが、デッドスペースの大きさはあまり改善されない。有効面積率を向上させるためには、半導体装置の半導体チップ面積と実装面積とをほぼ同一にするこが条件であり、樹脂モールド型の半導体装置では、この先行技術の様に、リード端子の先端部を導出させなくても、モールド樹脂の存在によって有効面積率を向上させることは困難である。 According to this configuration, the mounting area can be reduced by an amount that does not lead out the leading end portions of the lead terminals 41, 42, and 43, and the effective area ratio can be slightly improved, but the size of the dead space is greatly improved. Not. In order to improve the effective area ratio, it is necessary to make the semiconductor chip area and mounting area of the semiconductor device substantially the same. In the resin mold type semiconductor device, as in this prior art, the tip of the lead terminal Even if the part is not derived, it is difficult to improve the effective area ratio due to the presence of the mold resin.
また、上記の半導体装置では、半導体チップと接続するリード端子、モールド樹脂を必要不可欠とするために、半導体チップとリード端子とのワイヤ接続工程、モールド樹脂の射出成形工程という工程を必要とし、材料コスト面及び製造工程が煩雑となり、製造コストを低減できない課題がある。有効面積率を最大限大きくするには、上記したように、半導体チップを直接実装基板上に実装することにより、半導体チップ面積と実装面積とがほぼ同一となり有効面積率が最大となる。 Further, in the above semiconductor device, the lead terminal to be connected to the semiconductor chip and the mold resin are indispensable, and therefore, a process of wire connection process between the semiconductor chip and the lead terminal and an injection molding process of the mold resin are required. There is a problem that the cost and the manufacturing process are complicated, and the manufacturing cost cannot be reduced. In order to maximize the effective area ratio, as described above, by mounting the semiconductor chip directly on the mounting substrate, the area of the semiconductor chip and the mounting area are almost the same, and the effective area ratio is maximized.
半導体チップを実装基板等の基板上に実装する一つの先行技術として、例えば、特開平６-３３８５０４号公報に示すように、半導体チップ４５上に複数のバンプ電極４６を形成したフリップチップを実装基板４７フェイスダウンボンディングする技術が知られている（図１８参照）。この先行技術は、通常、ＭＯＳＦＥＴ等、シリコン基板の同一主面にゲート（ベース）電極、ソース（エミッタ）電極、ドレイン（コレクタ）電極が形成され、電流或いは電圧のパスが横方向に形成される比較的発熱量の少ない横型の半導体装置に主に用いられる。 As one prior art for mounting a semiconductor chip on a substrate such as a mounting substrate, for example, as shown in Japanese Patent Laid-Open No. 6-338504, a flip chip in which a plurality of bump electrodes 46 are formed on a semiconductor chip 45 is used as a mounting substrate. A technique for 47 face down bonding is known (see FIG. 18). In this prior art, a gate (base) electrode, a source (emitter) electrode, and a drain (collector) electrode are usually formed on the same main surface of a silicon substrate such as a MOSFET, and a current or voltage path is formed in a horizontal direction. It is mainly used for horizontal semiconductor devices that generate a relatively small amount of heat.
しかし、トランジスタデバイス等のようにシリコン基板が電極の一つとなり、各電極が異なる面に形成され電流のパスが縦方向に流れる縦型の半導体装置では、上記のフリップチップ技術を使用することは困難である。半導体チップを実装基板等の基板上に実装する他の先行技術として、例えば、特開平７-３８３３４号公報に示すように、実装基板５１上に形成された導電パターン５２上に半導体チップ５３をダイボンディングし、半導体チップ５３周辺に配置された導電パターン５２と半導体チップ５３との電極をワイヤ５４で接続する技術が知られている（図１９参照）。この先行技術では、先に述べたシリコン基板が一つの電極を構成した縦型構造のトランジスタ等の半導体チップに用いることはできる。 However, in a vertical semiconductor device such as a transistor device where a silicon substrate is one of the electrodes and each electrode is formed on a different surface and the current path flows in the vertical direction, the above-described flip chip technology is not used. Have difficulty. As another prior art for mounting a semiconductor chip on a substrate such as a mounting substrate, for example, as shown in Japanese Patent Laid-Open No. 7-38334, a semiconductor chip 53 is formed on a conductive pattern 52 formed on a mounting substrate 51. A technique for bonding and connecting electrodes of the conductive pattern 52 and the semiconductor chip 53 arranged around the semiconductor chip 53 with a wire 54 is known (see FIG. 19). This prior art can be used for a semiconductor chip such as a transistor having a vertical structure in which the above-described silicon substrate constitutes one electrode.
半導体チップ５３とその周辺に配置された導電パターン５２とを接続するワイヤ５４は通常、金細線が用いられることから、金細線とボンディング接続されるボンディング接合部のピール強度（引張力）を大きくするために、約２００℃〜３００℃の加熱雰囲気中でボンディングを行うことが好ましい。しかし、絶縁樹脂系の実装基板上に半導体チップをダイボンディングする場合には、上記した温度まで加熱すると配線基板に歪みが生じること、及び、実装基板上に実装されたチップコンデンサ、チップ抵抗等の他の回路素子を固着する半田が溶融するために、加熱温度を約１００℃〜１５０℃程度にしてワイヤボンディング接続が行われているため、ボンディング接合部のピール強度が低下する問題がある。 Since the wire 54 that connects the semiconductor chip 53 and the conductive pattern 52 disposed around the semiconductor chip 53 is usually a gold fine wire, the peel strength (tensile force) of the bonding joint that is bonded to the gold fine wire is increased. Therefore, it is preferable to perform bonding in a heated atmosphere of about 200 ° C. to 300 ° C. However, when a semiconductor chip is die-bonded on an insulating resin-based mounting substrate, the wiring substrate is distorted when heated to the above temperature, and a chip capacitor mounted on the mounting substrate, a chip resistor, etc. Since the solder for fixing other circuit elements is melted, wire bonding connection is performed at a heating temperature of about 100 ° C. to 150 ° C., so that there is a problem that the peel strength of the bonding junction is lowered.
この先行技術では、通常、ダイボンディングされた半導体チップはエポキシ樹脂等の熱硬化性樹脂で被覆保護されるために、ピール強度の低下はエポキシ樹脂の熱硬化時の収縮等によって接合部が剥離されるという問題がある。さらに、従来ではトランジスタと例えばバイポーラＩＣ、ＭＯＳＩＣ等の能動素子を実装基板上で接続する場合には、樹脂モールドされたトランジスタとバイポーラＩＣを個々に実装しなければならず、上述したように実装基板の実装面積率を低下させる。 In this prior art, since the die-bonded semiconductor chip is usually covered and protected with a thermosetting resin such as an epoxy resin, the reduction in peel strength is caused by the shrinkage during the thermosetting of the epoxy resin and the joint part is peeled off. There is a problem that. Furthermore, conventionally, when connecting an active element such as a bipolar IC or MOSIC on a mounting substrate, a resin-molded transistor and a bipolar IC must be individually mounted. As described above, the mounting substrate Reduce the mounting area ratio.
本発明は、上述した事情に鑑みて成されたものであり、本発明は、半導体チップと接続されるリード端子、及びモールド樹脂を必要とせず、半導体チップ面積と実装基板上に実装する実装面積との比率である有効面積率を最大限向上させ、実装面積のデットスペース最小限小さくし、高機能、且つ接続信頼性に優れた半導体装置を提供する。 The present invention has been made in view of the above-described circumstances, and the present invention does not require a lead terminal connected to a semiconductor chip and a mold resin, and a semiconductor chip area and a mounting area mounted on a mounting substrate. The effective area ratio, which is the ratio of the above, is maximized, the dead space of the mounting area is minimized, and a semiconductor device having high functionality and excellent connection reliability is provided.
本発明は、上記の課題を解決するために以下の構成を採用した。即ち、第１に本発明の半導体装置は、半導体基板の所定領域に能動素子が形成され、前記能動素子の電極パッドと接続される外部接続用電極は、前記基板から分離、若しくは、他の半導体基板から形成されたブロック片であり、前記ブロック片と前記能動素子は配線基板、若しくは、他の能動素子形成した半導体基板を介し、或いは、直接的に接合され、前記ブロック片、及び前記ブロック片と接合される前記能動素子の前記電極パッド、若しくは、前記配線基板或いは他の半導体基板上に形成された回路パターン上には、それぞれバンプ電極が形成され、前記各バンプ電極表面にはバリアメタル膜、接合金属が積層形成され、前記バリアメタル膜上に形成された前記接合金属で接合されたことを特徴としている。 The present invention employs the following configuration in order to solve the above problems. That is, firstly, in the semiconductor device of the present invention, an active element is formed in a predetermined region of a semiconductor substrate, and an external connection electrode connected to the electrode pad of the active element is separated from the substrate or another semiconductor A block piece formed from a substrate, and the block piece and the active element are connected to each other via a wiring board or a semiconductor substrate on which another active element is formed, or directly joined to the block piece and the block piece. Bump electrodes are respectively formed on the electrode pads of the active elements to be bonded to the circuit, or on circuit patterns formed on the wiring substrate or other semiconductor substrate, and a barrier metal film is formed on the surface of each bump electrode. The bonding metal is laminated and bonded with the bonding metal formed on the barrier metal film.
ここで、前記バンプ電極は金バンプであることを特徴としている。ここで、前記能動素子はトランジスタ、パワーＭＯＳＦＥＴ、バイポーラＩＣ或いはＭＯＳＬＳＩであることを特徴としている。上述したように、半導体基板の所定領域に形成された能動素子の外部接続用電極を基板から分離、若しくは、他の半導体基板から形成されたブロック片とし、そのブロック片と能動素子は配線基板を介し、若しくは、直接的に接合され、ブロック片、及びブロック片と接合される能動素子の電極パッド、若しくは、配線基板上に形成された回路パターン上に形成されるバンプ電極表面にはバリアメタル膜、接合金属が積層形成され、バリアメタル膜上に形成された接合金属で接合することにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができる。さらに、バンプ電極表面に形成されたバリアメタル膜上の接合金属で接合するので熱応力等によるストレスがバンプ電極によって吸収することができる。 Here, the bump electrode is a gold bump. Here, the active element is a transistor, a power MOSFET, a bipolar IC, or a MOS LSI. As described above, the external connection electrode of the active element formed in a predetermined region of the semiconductor substrate is separated from the substrate, or a block piece formed from another semiconductor substrate, and the block piece and the active element are connected to the wiring board. A barrier metal film on the surface of a bump electrode formed on a circuit pattern formed on a circuit board formed on a circuit board formed on a block piece The bonding metal is laminated and bonded with the bonding metal formed on the barrier metal film, so that the metal lead terminal connected to the external electrode and the protective sealing mold are connected as in the conventional semiconductor device. It becomes unnecessary, and the external dimensions of the semiconductor device can be remarkably reduced. Furthermore, since the bonding is performed with the bonding metal on the barrier metal film formed on the surface of the bump electrode, stress due to thermal stress or the like can be absorbed by the bump electrode.
本発明によれば、半導体基板の所定領域に形成された能動素子の外部接続用電極を基板から分離、若しくは、他の半導体基板から形成されたブロック片とし、そのブロック片と能動素子は配線基板を介し、若しくは、直接的に接合され、ブロック片、及びブロック片と接合される能動素子の電極パッド、若しくは、配線基板上に形成された回路パターン上に形成されるバンプ電極表面にはバリアメタル膜、接合金属が積層形成され、バリアメタル膜上に形成された接合金属で接合することにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができる。さらに、各接続電極を接合している接合部分は、各バンプ電極上にバリアメタルを介して形成された接合層で接合され、バンプ電極自体はメッキ直後の組成状態のままであるために、実装基板に実装して熱応力によるストレスを各バンプ電極が吸収し、クラック等による破損を防止することができる。 According to the present invention, an external connection electrode of an active element formed in a predetermined region of a semiconductor substrate is separated from the substrate, or a block piece formed from another semiconductor substrate, and the block piece and the active element are wiring boards. Or a barrier metal on the surface of a bump electrode formed on a circuit pattern formed on a circuit board formed on a wiring board, or an electrode pad of an active element joined directly to the block piece. A metal lead terminal connected to an external electrode and a protective sealing mold as in a conventional semiconductor device by laminating a film and a bonding metal and bonding with a bonding metal formed on a barrier metal film Is unnecessary, and the external dimensions of the semiconductor device can be significantly reduced. In addition, the bonding part where each connection electrode is bonded is bonded with a bonding layer formed on each bump electrode via a barrier metal, and the bump electrode itself remains in the composition state immediately after plating. When mounted on the substrate, each bump electrode absorbs stress due to thermal stress, and breakage due to cracks or the like can be prevented.
また、本発明では、上記したように、外部接続用の金属リード端子、及び樹脂封止用モールドが不要であるために、半導体装置の製造コストを著しく低減化することができる。さらに、本発明では、第１、第２の半導体基板を用いて半導体装置を提供しているので、第１に、既存の半導体製造装置をそのまま使用することができ、新たに設備導入を行う必要がない。第２に、両基板が共にシリコン基板であると熱膨張係数αが等しいため外部加熱或いは自己発熱による熱発生が生じた場合でも上下で同一応力が加わり相殺するために基板の歪による悪影響を抑制することができ信頼性が低下することはない。 Further, in the present invention, as described above, the metal lead terminal for external connection and the resin sealing mold are unnecessary, and therefore the manufacturing cost of the semiconductor device can be significantly reduced. Furthermore, in the present invention, since the semiconductor device is provided by using the first and second semiconductor substrates, first, the existing semiconductor manufacturing apparatus can be used as it is, and it is necessary to newly introduce equipment. There is no. Second, if both substrates are silicon substrates, the thermal expansion coefficient α is equal, so even if heat is generated due to external heating or self-heating, the same stress is applied up and down to offset the adverse effects of substrate distortion. And reliability is not reduced.
以下に、本発明の半導体装置の実施形態について説明する。本発明の半導体装置は、図１に示すように、第１の半導体基板６０と、能動素子が形成される能動素子形成領域６１と、能動素子形成領域６１に形成された第１の能動素子の一の電極であり、外部接続するための一の外部接続用電極６２と、能動素子形成領域６１と電気的に分離され第１の基板６０の一部分を少なくとも能動素子の他の電極の外部電極とする複数のブロック片（以下、外部接続用電極６３、６４．．．という。）と、第１の基板６０と対向配置された第２の半導体基板１００と、第２の基板１００に形成された第２の能動素子と、第１、第２の基板６０、１００及び外部接続用電極６３、６４．．．上に形成されたバンプ電極１２１、１３１とをから構成されている。 Hereinafter, embodiments of the semiconductor device of the present invention will be described. As shown in FIG. 1, the semiconductor device of the present invention includes a first semiconductor substrate 60, an active element formation region 61 in which an active element is formed, and a first active element formed in the active element formation region 61. One external connection electrode 62 for external connection, and a part of the first substrate 60 that is electrically isolated from the active element formation region 61 and at least another external electrode of the active element. A plurality of block pieces (hereinafter referred to as external connection electrodes 63, 64...), A second semiconductor substrate 100 disposed opposite to the first substrate 60, and the second substrate 100. Second active element, first and second substrates 60, 100 and external connection electrodes 63, 64. . . It is composed of bump electrodes 121 and 131 formed thereon.
第１の半導体基板６０は、例えば、Ｎ+型の単結晶シリコン基板が用いられ、その第１の基板６０上にエピタキシャル成長技術によりN-型のエピタキシャル層６６が形成される。第１の半導体基板６０の所定領域はパワーＭＯＳ、トランジスタ等の第１の能動素子が形成される能動素子形成領域６１と少なくとも第１の能動素子の電極接続される複数の外部接続用電極６３、６４．．．となる外部接続電極領域６３Ａ，６４Ａ．．．とが設けられている。 As the first semiconductor substrate 60, for example, an N + type single crystal silicon substrate is used, and an N − type epitaxial layer 66 is formed on the first substrate 60 by an epitaxial growth technique. The predetermined region of the first semiconductor substrate 60 includes an active element forming region 61 in which a first active element such as a power MOS and a transistor is formed, and a plurality of external connection electrodes 63 connected to at least an electrode of the first active element, 64. . . External connection electrode regions 63A, 64A. . . And are provided.
この能動素子形成領域６１に上記した第１の能動素子が形成される。ここでは、N-型のエピタキシャル層をコレクタ領域６６Ａとしたトランジスタが形成される。能動素子形成領域６１上にホトレジストを形成し、ホトレジストによって露出された領域にボロン（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深さを有した島状のベース領域７１が形成される。 The first active element described above is formed in the active element formation region 61. Here, a transistor having an N− type epitaxial layer as a collector region 66A is formed. A photoresist is formed on the active element formation region 61, and P-type impurities such as boron (B) are selectively thermally diffused into the region exposed by the photoresist to form an island-shaped base region 71 having a predetermined depth. Is formed.
ベース領域７１形成後、能動素子形成領域６１上に再度ホトレジストを形成し、ホトレジストによって露出されたベース領域７１内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトランジスタのエミッタ領域７２が形成される。このエミッタ領域７２を形成する際に、ベース領域７１を囲むリング状のガードリング用のＮ+型の拡散領域７３を形成しておく場合もある。さらに、Ｎ+型のエミッタ領域７２を形成する際、Ｎ+型の拡散は外部接続用電極となる電極領域６３Ａ，６４Ａ．．．上にも行われ、電極領域６３Ａ、６４Ａ．．．に高濃度拡散層８１が形成される。 After the base region 71 is formed, a photoresist is formed again on the active element forming region 61, and N-type impurities such as phosphorus (P) and antimony (Sb) are selectively thermally diffused in the base region 71 exposed by the photoresist. Thus, the emitter region 72 of the transistor is formed. When the emitter region 72 is formed, an N + type diffusion region 73 for a ring-shaped guard ring surrounding the base region 71 may be formed. Further, when the N + -type emitter region 72 is formed, the N + -type diffusion is caused by the electrode regions 63A, 64A. . . The electrode regions 63A, 64A. . . Then, a high concentration diffusion layer 81 is formed.
第１の半導体基板６０の表面には、ベース領域７１表面を露出するベースコンタクト孔及びエミッタ領域７２表面を露出するエミッタコンタクト孔を有するシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜７４が形成される。ガードリング用の拡散領域７３を形成した場合には、かかる、拡散領域７３表面を露出するガードリングコンタクト孔が形成される。この絶縁膜７４は、外部接続用電極となる電極領域６３Ａ，６４Ａ．．．上にも形成され、電極領域６３Ａ，６４Ａ．．．の表面を露出する外部接続用コンタクト孔が形成されている。 An insulating film 74 such as a silicon oxide film or a silicon nitride film having a base contact hole exposing the surface of the base region 71 and an emitter contact hole exposing the surface of the emitter region 72 is formed on the surface of the first semiconductor substrate 60. The When the guard ring diffusion region 73 is formed, the guard ring contact hole exposing the surface of the diffusion region 73 is formed. The insulating film 74 has electrode regions 63A, 64A. . . The electrode regions 63A, 64A. . . An external connection contact hole is formed to expose the surface.
ベースコンタクト孔、エミッタコンタクト孔、外部接続用コンタクト孔及びガードリングコンタクト孔によって露出されたベース領域７１、エミッタ領域７２、電極領域６３Ａ，６４Ａ及びガードリング拡散領域７３上には、選択的にアルミニウム等の金属材料で蒸着されたベース電極７５、エミッタ電極７６、接続用電極７７が形成される。 On the base region 71, the emitter region 72, the electrode regions 63A and 64A, and the guard ring diffusion region 73 exposed by the base contact hole, the emitter contact hole, the external connection contact hole and the guard ring contact hole, aluminum or the like is selectively formed. A base electrode 75, an emitter electrode 76, and a connection electrode 77 deposited with the above metal material are formed.
ベース電極７５、エミッタ電極７６、及び接続用電極７７にアルミニウムを用いた場合には、基板６０上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜７４Ａを形成し、ベース電極７５、エミッタ電極７６、接続用電極７７上のパッシベーション膜７４Ａを選択的に除去し、各電極７５、７６、７７の表面を露出させる。さらに、露出された領域内にクロム、銅、チタン等をメッキ或いは蒸着により選択的に付着し第１のバリアメタル膜７９を形成し各電極７５、７６、７７の腐食による不具合を防止する。 When aluminum is used for the base electrode 75, the emitter electrode 76, and the connection electrode 77, a passivation film 74A made of an insulator such as a PSG film, SiN, or SiNx is formed on the substrate 60, and the base electrode 75, emitter The passivation film 74A on the electrode 76 and the connection electrode 77 is selectively removed to expose the surfaces of the electrodes 75, 76, and 77. Further, chromium, copper, titanium, or the like is selectively deposited by plating or vapor deposition in the exposed region to form a first barrier metal film 79, thereby preventing problems due to corrosion of the electrodes 75, 76, 77.
図２は、図１で示された各バンプ電極１２１、１３１が形成された領域部分を示す拡大断面図であり、上記各電極７５、７６、７７の第１のバリアメタル膜７９上には、約３０〜５０μｍの高さを有するバンプ電極１２１が形成される。このバンプ電極１２１は金メッキ処理により形成され、そのバンプ電極１２１表面上には、クロム、銅、チタン等をメッキ或いは蒸着により選択的に付着し数千オングストロームの第２のバリアメタル膜１２２が形成される。 FIG. 2 is an enlarged cross-sectional view showing a region where the bump electrodes 121 and 131 shown in FIG. 1 are formed. On the first barrier metal film 79 of the electrodes 75, 76 and 77, A bump electrode 121 having a height of about 30 to 50 μm is formed. The bump electrode 121 is formed by a gold plating process. On the surface of the bump electrode 121, chromium, copper, titanium, or the like is selectively attached by plating or vapor deposition to form a second barrier metal film 122 of several thousand angstroms. The
さらに、この第２のバリアメタル１２２上には後述する他の基板と電気的に接合を行うために、接合用の金属を蒸着し接合層１２３が形成される。この接合層１２３に用いられる金属材料は、金（Ａｕ）からなるバンプ電極１２１の融点よりも低い融点を有し、且つ、後述する実装基板上に実装する際に用いられる半田材料の融点よりも高い材料が用いられる。具体的には、金（Ａｕ）の融点は通常約１０６３℃であり、実装基板上に実装する際に用いられる半田材料の融点を約１７０℃〜１９０℃であるとすると、接合層１２３に用いられる材料は、両者の温度範囲内の融点を有するものであれば良く、例えば、融点が約３７０℃の金すず（ＡｕＳｎ）を用いる。 Further, a bonding metal is deposited on the second barrier metal 122 to form a bonding layer 123 in order to electrically bond to another substrate described later. The metal material used for the bonding layer 123 has a melting point lower than the melting point of the bump electrode 121 made of gold (Au), and is higher than the melting point of the solder material used for mounting on the mounting substrate described later. High material is used. Specifically, the melting point of gold (Au) is usually about 1063 ° C., and the melting point of the solder material used for mounting on the mounting substrate is about 170 ° C. to 190 ° C. Any material may be used as long as it has a melting point within the temperature range of both, and for example, gold tin (AuSn) having a melting point of about 370 ° C. is used.
一方、第２の基板１００上には、第２の能動素子及び配線パターンが形成されており、この配線パターンによって、トランジスタのベース電極７５、或いはエミッタ電極７６と所定の外部接続電極領域６３Ａ，６４Ａ．．．との電気的が接続がそれぞれ行われる。第２の半導体基板１００は、例えば、単結晶のＰ型半導体基板が用いられ、その基板１００にバイポーラＩＣ、ＭＯＳＩＣ等の第２の能動素子が形成される。例えば、図１に示すように、Ｐ型半導体基板に所定形状のフォトマスクを形成し、アンチモン等のＮ型の高濃度不純物を拡散して島状のＮ+型の埋め込みコレクタ領域１０１が形成される。フォトマスクを除去した後、第２の基板１００上にエピタキシャル成長技術によりN-型のエピタキシャル層１０２が形成される。 On the other hand, a second active element and a wiring pattern are formed on the second substrate 100. By this wiring pattern, the base electrode 75 or emitter electrode 76 of the transistor and predetermined external connection electrode regions 63A and 64A are formed. . . . Are electrically connected to each other. For example, a single-crystal P-type semiconductor substrate is used as the second semiconductor substrate 100, and a second active element such as a bipolar IC or a MOSIC is formed on the substrate 100. For example, as shown in FIG. 1, a photomask having a predetermined shape is formed on a P-type semiconductor substrate, and an N-type high concentration impurity such as antimony is diffused to form an island-like N + type buried collector region 101. The After removing the photomask, an N− type epitaxial layer 102 is formed on the second substrate 100 by an epitaxial growth technique.
エピタキシャル層１０２上にアイソレーション拡散領域を露出するマスクを形成し、かかる、アイソレーション拡散領域にボロン等のＰ+型の不純物を拡散してアイソレーション拡散領域１０３が形成される。このアイソレーション拡散領域１０３によりトランジスタの活性領域となるＮ型領域はＰ型の不純物で囲まれる。 A mask that exposes the isolation diffusion region is formed on the epitaxial layer 102, and an isolation diffusion region 103 is formed by diffusing a P + -type impurity such as boron in the isolation diffusion region. By this isolation diffusion region 103, an N-type region which becomes an active region of the transistor is surrounded by a P-type impurity.
エピタキシャル層１０２にホトレジストを形成し、ホトレジストによって露出された領域にボロン（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深さを有した島状のベース領域１０４が形成される。ベース領域１０４形成後、エピタキシャル層１０２上に再度ホトレジストを形成し、ホトレジストによって露出されたベース領域１０４内及びコレクタ領域内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトランジスタのエミッタ領域１０５及びコレクタコンタクト拡散領域１０６が形成される。 A photoresist is formed on the epitaxial layer 102, and an island-like base region 104 having a predetermined depth is formed by selectively thermally diffusing a P-type impurity such as boron (B) in the region exposed by the photoresist. The After the base region 104 is formed, a photoresist is formed again on the epitaxial layer 102, and N-type impurities such as phosphorus (P) and antimony (Sb) are selectively introduced into the base region 104 and the collector region exposed by the photoresist. By thermal diffusion, an emitter region 105 and a collector contact diffusion region 106 of the transistor are formed.
第２の半導体基板１００の表面には、ベース領域１０４表面を露出するベースコンタクト孔、エミッタ領域１０５表面を露出するエミッタコンタクト孔及びコレクタコンタクト拡散領域表面を露出するコレクタコンタクト孔を有するシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜１０７が形成される。ベースコンタクト孔、エミッタコンタクト孔、コレクタコンタクト孔によって露出されたベース領域１０４、エミッタ領域１０６、コレクタコンタクト領域１０７には、選択的にアルミニウム等の金属材料で蒸着されたベース電極１０７、エミッタ電極１０８、コレクタ電極１０９及び必要に応じてそれら各電極から延在される配線Ａが所定の位置まで配置形成される。本実施形態は、コレクタ電極配線１０９Ａは第１の基板６０の外部接続用電極と接続するために所定の位置まで延在配置されている。 A silicon oxide film having a base contact hole exposing the surface of the base region 104, an emitter contact hole exposing the surface of the emitter region 105, and a collector contact hole exposing the surface of the collector contact diffusion region on the surface of the second semiconductor substrate 100, Alternatively, an insulating film 107 such as a silicon nitride film is formed. The base region 104, the emitter region 106, and the collector contact region 107 exposed by the base contact hole, the emitter contact hole, and the collector contact hole are selectively formed by a base electrode 107, an emitter electrode 108, The collector electrode 109 and, if necessary, the wiring A extending from these electrodes are arranged and formed up to a predetermined position. In the present embodiment, the collector electrode wiring 109 </ b> A is extended to a predetermined position so as to be connected to the external connection electrode of the first substrate 60.
ベース電極１０７、エミッタ電極１０８、及びコレクタ電極１０９にアルミニウムを用いた場合には、第２の基板１００上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜１１０を形成し、ベース電極１０７、エミッタ電極１０８、コレクタ電極１０９上或いは／及び必要に応じて各電極１０７、１０８、１０９から延在された配線Ａの所定位置上のパッシベーション膜１１０を選択的に除去し、各電極１０７、１０８、１０９或いは／及び配線Ａの表面を露出させる。さらに、露出された領域内にクロム、銅、チタン等を選択的にメッキ或いは蒸着して第１のバリアメタル膜１１１を形成し各電極等の腐食による不具合を防止している。 When aluminum is used for the base electrode 107, the emitter electrode 108, and the collector electrode 109, a passivation film 110 made of an insulator such as a PSG film, SiN, or SiNx is formed on the second substrate 100, and the base electrode 107 is formed. The passivation film 110 on the emitter electrode 108 and the collector electrode 109 or / and if necessary, on the predetermined position of the wiring A extending from the electrodes 107, 108, 109 is selectively removed, and the electrodes 107, 108 are selectively removed. 109 or / and the surface of the wiring A is exposed. Further, chromium, copper, titanium, or the like is selectively plated or deposited in the exposed region to form a first barrier metal film 111 to prevent problems due to corrosion of each electrode or the like.
さらに、第２の基板１００上には、第１の基板６０の能動素子形成領域６１で形成された第１の能動素子の電極と、第１の基板６０から形成される外部接続用電極とを接続するための冗長用のパターン配線１１２が形成される。このパターン配線１１２は、一般的な多層配線技術が用いられ、例えば、アルミニウム等に金属を選択的に蒸着して形成され、その上面にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜１１３を形成し、パターン配線の所定位置上のパッシベーション膜を選択的に除去し、配線１１２の表面を露出させる。さらに、露出された領域内に、上記したようにクロム、銅、チタン等を選択的にメッキ或いは蒸着して第１のバリアメタル膜１１４を形成し露出されたパターン配線１１２の腐食による不具合を防止している。 Furthermore, on the second substrate 100, an electrode of the first active element formed in the active element formation region 61 of the first substrate 60 and an external connection electrode formed from the first substrate 60 are provided. A redundant pattern wiring 112 for connection is formed. The pattern wiring 112 uses a general multilayer wiring technique, and is formed by, for example, selectively depositing metal on aluminum or the like, and a passivation film 113 made of an insulator such as PSG film, SiN, SiNx, or the like on the upper surface thereof. Then, the passivation film on a predetermined position of the pattern wiring is selectively removed, and the surface of the wiring 112 is exposed. Further, as described above, chromium, copper, titanium, or the like is selectively plated or deposited in the exposed region to form the first barrier metal film 114, thereby preventing problems caused by corrosion of the exposed pattern wiring 112. is doing.
第２の基板１００上に形成された各第１のバリアメタル膜１１１、１１４上には、第１の基板６０と同様に、約３０〜５０μｍの高さを有するバンプ電極１３１が形成される。この接合層１３３に用いられる金属材料は、金（Ａｕ）からなるバンプ電極１３１の融点よりも低い融点を有し、且つ、後述する実装基板上に実装する際に用いられる半田材料の融点よりも高い材料が用いられる。具体的には、金（Ａｕ）の融点は通常約１０６３℃であり、実装基板上に実装する際に用いられる半田材料の融点を約１７０℃〜１９０℃であるとすると、接合層１３３に用いられる材料は、両者の温度範囲内の融点を有するものであれば良く、例えば、融点が約３７０℃の金すず（ＡｕＳｎ）を用いる。 A bump electrode 131 having a height of about 30 to 50 μm is formed on each of the first barrier metal films 111 and 114 formed on the second substrate 100, similarly to the first substrate 60. The metal material used for the bonding layer 133 has a melting point lower than the melting point of the bump electrode 131 made of gold (Au), and more than the melting point of the solder material used for mounting on the mounting substrate described later. High material is used. Specifically, the melting point of gold (Au) is usually about 1063 ° C., and the melting point of the solder material used for mounting on the mounting substrate is about 170 ° C. to 190 ° C. Any material may be used as long as it has a melting point within the temperature range of both, and for example, gold tin (AuSn) having a melting point of about 370 ° C. is used.
第２の基板１００上には、図１からは明らかにされないが、複数のトランジスタ、ダイオード等の素子が形成され所定機能を有したバイポーラＩＣが形成されている。両基板６０、１００上に形成した各バンプ電極１２１、１３１は、図３に示すように、それぞれ一致させて各バンプ電極１２１、１３１上に形成した接合層１２３、１３３を溶融させて金バンプからなるバンプ電極１２１、１３１を接合材料として用いることなく、両接合層１２３、１３３で接合を行う。 Although not clearly shown in FIG. 1, a bipolar IC having a predetermined function is formed on the second substrate 100 by forming elements such as a plurality of transistors and diodes. As shown in FIG. 3, the bump electrodes 121 and 131 formed on both the substrates 60 and 100 are made to coincide with each other, and the bonding layers 123 and 133 formed on the bump electrodes 121 and 131 are melted to form gold bumps. The bonding is performed by using both bonding layers 123 and 133 without using the bump electrodes 121 and 131 as the bonding material.
上述したように、両基板６０、１００に形成した各バンプ電極１２１、１３１を一致させ加熱雰囲気中内に配置し、バンプ電極１２１、１３１上に形成した接合層１２３、１３３のみを溶融させて電気的接合を行う。各接合層１２３、１３３と各バンプ電極１２１、１３１との間には、上記したように、第２のバリアメタル膜１２２、１３２が介在されているために溶融した接合層の金属材料とバンプ電極の金（Ａｕ）とが共晶することを防止している。ここで重要なことは、各バンプ電極１２１、１３１は、メッキ直後の組成状態のままで、両バリアメタル１２２、１３２上に形成された接合層１２３、１３３によって、第１の基板６０上に形成された第１の能動素子の電極、および外部接続電極領域に形成された接続電極７７との電気的接合が行われ両基板６０、１００上に形成された第１、第２の能動素子の電気的導通を行うことである。 As described above, the bump electrodes 121 and 131 formed on both the substrates 60 and 100 are aligned and placed in a heated atmosphere, and only the bonding layers 123 and 133 formed on the bump electrodes 121 and 131 are melted to electrically Joint. As described above, since the second barrier metal films 122 and 132 are interposed between the bonding layers 123 and 133 and the bump electrodes 121 and 131, the molten metal material and the bump electrodes of the bonding layers are interposed. Is prevented from eutectic with gold (Au). What is important here is that each of the bump electrodes 121 and 131 is formed on the first substrate 60 by the bonding layers 123 and 133 formed on both the barrier metals 122 and 132 in the composition state immediately after plating. The first and second active elements formed on both substrates 60 and 100 are electrically connected to the electrodes of the first active element and the connection electrode 77 formed in the external connection electrode region. It is to conduct the continuity.
両半導体基板６０、１００はその間に介在される接着性樹脂によって強固に固着支持される。上記したように、両基板６０、１００上に形成したバンプ電極１２１、１３１を一致するように両基板６０、１００の位置合わせを行い、バンプ電極１２１、１３１、上に形成した接合層を溶融し電気的接合を行い、第１の基板６０上の各電極７５、７６、７７と第２の基板１００上の電極及び配線パターンとの電気的導通が行われる。その後、両基板６０、１００に圧力を加えながら、両基板６０、１００のすき間に液状のエポキシ系の熱硬化性樹脂からなる含浸材を流し込み熱処理を行い樹脂層７８を形成する。 Both semiconductor substrates 60 and 100 are firmly fixed and supported by an adhesive resin interposed therebetween. As described above, both the substrates 60 and 100 are aligned so that the bump electrodes 121 and 131 formed on the both substrates 60 and 100 coincide with each other, and the bonding layer formed on the bump electrodes 121 and 131 is melted. Electrical connection is performed, and electrical continuity between the electrodes 75, 76, and 77 on the first substrate 60 and the electrodes and wiring pattern on the second substrate 100 is performed. Thereafter, while applying pressure to both the substrates 60 and 100, a resin layer 78 is formed by pouring an impregnating material made of a liquid epoxy-based thermosetting resin into the gap between the substrates 60 and 100.
ところで、両基板６０、１００上に形成する各バンプ電極１２１、１３１の高さが低すぎると両基板６０、１００の離間距離、即ち樹脂層７８の膜厚が薄くなり、後述するスリット孔８０を形成したときに、スリット孔８０の先端部分が第２の基板１００の表面まで達し、配線パターン１１２或いは第２の能動素子を切断する可能性があり、両基板６０、１００の離間距離を十分に保つ必要があり各バンプ電極１２１、１３１の高さを考慮する必要がある。 By the way, if the heights of the bump electrodes 121 and 131 formed on both the substrates 60 and 100 are too low, the separation distance between the substrates 60 and 100, that is, the film thickness of the resin layer 78 becomes thin. When formed, the tip of the slit hole 80 may reach the surface of the second substrate 100, and the wiring pattern 112 or the second active element may be cut. The height of each bump electrode 121, 131 needs to be taken into consideration.
第１の基板６０上に形成された能動素子形成領域６１と外部接続電極領域６３Ａ，６４Ａ．．．とは、第１の基板６０の裏面側から形成されたスリット孔８０によって、それぞれ電気的に分離され、個々の領域６１、６３Ａ，６４Ａ．．．が半導体装置の外部接続用電極６２、６３、６４．．．．となる。例えば、図４に示すような、トランジスタＱとそのトランジスタＱを制御する４入力端子を有する制御回路とからなる等価回路を有する半導体装置の場合、トランジスタＱは第１の基板６０に形成され、制御回路は第２の基板１００に形成される。この時、制御回路は例えば、バイポーラＩＣで構成されるものとする。図３は外部接続用電極となる第１の基板６０の裏面を示すものであり、この等価回路の半導体装置の外部接続用電極は、例えば、図５に示すように配列することができる。トランジスタＱのＶCC（コレクタ端子）用の外部接続電極６２は上段中央部に、出力用の外部接続用電極６３は下段左に配置される。制御回路の３入力用の外部接続用電極６４、６５、６６及びアース用の外部接続用電極６７は残りの位置に配置される。ここで、６５Ａ．．．６７Ａは分離前の電極領域を示す。 The active element formation region 61 and the external connection electrode regions 63A, 64A. . . Are electrically separated from each other by the slit holes 80 formed from the back side of the first substrate 60, and the individual regions 61, 63A, 64A. . . Are external connection electrodes 62, 63, 64. . . . It becomes. For example, in the case of a semiconductor device having an equivalent circuit composed of a transistor Q and a control circuit having four input terminals for controlling the transistor Q as shown in FIG. 4, the transistor Q is formed on the first substrate 60 and is controlled. The circuit is formed on the second substrate 100. At this time, it is assumed that the control circuit is composed of, for example, a bipolar IC. FIG. 3 shows the back surface of the first substrate 60 serving as an external connection electrode. The external connection electrodes of the semiconductor device of this equivalent circuit can be arranged as shown in FIG. 5, for example. The external connection electrode 62 for Vcc (collector terminal) of the transistor Q is disposed at the upper center portion, and the external connection electrode 63 for output is disposed at the lower left portion. The three-input external connection electrodes 64, 65, and 66 and the ground external connection electrode 67 of the control circuit are arranged at the remaining positions. Here, 65A. . . 67A indicates an electrode region before separation.
さらに、述べると、能動素子形成領域６１の第１の基板６０は半導体装置のＶＣＣ用の外部接続用電極６２、外部接続電極領域６３Ａの第１の基板６０は半導体装置の入力用の外部接続用電極６３、外部接続電極領域６４Ａ．．．の基板６０は半導体装置の入力用の外部接続用電極６４．．．となり、同一の第１の半導体基板６０を用い、且つ、同一平面上に半導体装置の各入出力用の外部接続用電極６２、６３、６４．．．が形成されることになる。 More specifically, the first substrate 60 in the active element formation region 61 is the external connection electrode 62 for VCC of the semiconductor device, and the first substrate 60 in the external connection electrode region 63A is for external connection for input of the semiconductor device. Electrode 63, external connection electrode region 64A. . . The substrate 60 of the semiconductor device has external connection electrodes 64. . . The external connection electrodes 62, 63, 64... For the respective input / output of the semiconductor device on the same plane using the same first semiconductor substrate 60. . . Will be formed.
半導体装置の外部接続用電極領域６４Ａ，６３Ａ．．．には、上記したように、高濃度拡散層８１を形成していおり、外部接続用電極６４．．．．．と各電極を接続する配線抵抗によるロスを緩和している。この高濃度拡散層８１は、電極領域６４Ａ，６３Ａ．．．のエピタキシャル層６６の膜厚が比較的薄い場合、上記したように、エミッタ領域７２を形成する拡散工程で形成される。 External connection electrode regions 64A, 63A. . . As described above, the high concentration diffusion layer 81 is formed, and the external connection electrodes 64. . . . . And the loss due to the wiring resistance connecting each electrode is reduced. The high-concentration diffusion layer 81 includes electrode regions 64A, 63A. . . When the film thickness of the epitaxial layer 66 is relatively thin, the epitaxial layer 66 is formed by the diffusion process for forming the emitter region 72 as described above.
エピタキシャル層６０の膜厚が比較的厚い場合には、エピタキシャル層６０を形成する前に、電極領域６３Ａ，６４Ａ．．．上にＮ＋型の不純物をデポジションし、その後、エピタキシャル層６０を形成し、さらに熱拡散工程を行い第１の基板６０側から高濃度拡散領域８１を成長させておいた状態にしておけば、エミッタ領域７２を形成するときに高濃度拡散領域８１、８１が接触し、電極領域６３Ａ，６４Ａ．．．内に高濃度拡散層８１を形成することができる。 When the epitaxial layer 60 is relatively thick, the electrode regions 63A, 64A. . . If an N + type impurity is deposited thereon, then the epitaxial layer 60 is formed, and further a thermal diffusion process is performed so that the high concentration diffusion region 81 is grown from the first substrate 60 side. When the emitter region 72 is formed, the high concentration diffusion regions 81 and 81 come into contact with each other, and the electrode regions 63A, 64A. . . A high concentration diffusion layer 81 can be formed therein.
各外部接続用電極６２、６３、６４．．．．を電気的に分離するスリット孔８０は、上記のように、第１の半導体基板６０の裏面側から樹脂層７８まで達するように形成され、例えば、イオンビーム、レーザ等を照射する光学的方法、ドライエッチング、ウエットエッチングによる化学的方法、或いはダイシング装置によるダイシングブレードを用いた機械的方法等により形成される。上記のいずれの方法によってもスリット孔８０を形成することはできる。 Each external connection electrode 62, 63, 64. . . . As described above, the slit hole 80 is formed so as to reach the resin layer 78 from the back surface side of the first semiconductor substrate 60. For example, an optical method of irradiating an ion beam, a laser, or the like, It is formed by a chemical method using dry etching or wet etching, or a mechanical method using a dicing blade by a dicing apparatus. The slit hole 80 can be formed by any of the above methods.
ここで重要なことは、スリット孔８０の深さが浅くなると各外部接続用電極６２、６３、６４．．．の電気分離が十分に行なわれず短絡不良となる不具合が生じるため、各外部接続用電極６２、６３、６４．．．．が完全に電気的に分離するように、スリット孔８０の先端部（底部）は樹脂層７８内に約２μ〜６μ程度入るように形成される。スリット孔８０によって各外部接続用電極６２、６３、６４．．．は完全に分離区画されるが、樹脂層７８によって同一平面に支持固定される。また、各外部接続用電極６２、６３、６４．．．．となる第１の基板６０表面には、半田メッキ等のメッキ層が形成され、実装基板上に形成された導電パターンとの半田接続を良好にする。 What is important here is that each of the external connection electrodes 62, 63, 64. . . Of the external connection electrodes 62, 63, 64. . . . Are formed so as to enter the resin layer 78 by about 2 to 6 μm so that they are completely electrically separated. The external connection electrodes 62, 63, 64. . . Are completely separated, but supported and fixed on the same plane by the resin layer 78. Further, each of the external connection electrodes 62, 63, 64. . . . On the surface of the first substrate 60, a plating layer such as solder plating is formed to improve the solder connection with the conductive pattern formed on the mounting substrate.
スリット孔８０内にはエポキシ樹脂等の熱硬化性樹脂が充填され絶縁樹脂層９５が形成される。この樹脂層９５は分離された各外部接続用電極６２、６３、６４．．．の電気的分離を確実に行う。また、この樹脂層９５をスリット孔８０に充填することにより、各外部接続用電極６２、６３、６４．．．間の接着強度が向上し、ストレス等の外部応力に対する悪影響を予防することができる。スリット孔８０の幅は数十μと非常に小さいので含浸性の熱硬化性の樹脂を用いることで容易にスリット孔８０内に充填することができる。 The slit hole 80 is filled with a thermosetting resin such as an epoxy resin to form an insulating resin layer 95. The resin layer 95 is separated from the external connection electrodes 62, 63, 64. . . Ensure electrical isolation. Further, by filling the resin layer 95 into the slit hole 80, the external connection electrodes 62, 63, 64. . . The adhesive strength between them can be improved, and adverse effects on external stresses such as stress can be prevented. Since the width of the slit hole 80 is as small as several tens of microns, the slit hole 80 can be easily filled by using an impregnating thermosetting resin.
スリット孔８０によって電気的に個々に分離された各外部接続用電極６２、６３、６４．．．のエッヂ部分はテーパー部９１が形成されている。このテーパー部９１は、実装基板上に本発明の半導体装置を実装したときに、図６に示すように、各外部接続用電極６２、６３、６４．．．と実装基板上に形成されたパッド（ランド）とを半田接合部分の半田フィレット形状を最適化にし、例えば、熱収縮等による半田接合部分の外部応力に対する強度を向上させるために形成されるものである。 The external connection electrodes 62, 63, 64... Are electrically separated from each other by the slit holes 80. . . A taper portion 91 is formed at the edge portion. When the semiconductor device of the present invention is mounted on the mounting substrate, the taper portion 91 is formed on each of the external connection electrodes 62, 63, 64. . . And the pad (land) formed on the mounting substrate are formed to optimize the solder fillet shape of the solder joint portion, for example, to improve the strength against external stress of the solder joint portion due to heat shrinkage, etc. is there.
テーパー部９１及び絶縁樹脂層９５は以下の様に形成される。図７に示すように、各外部接続用電極６２、６３、６４を分離形成するスリット孔８０を形成する。スリット孔８０を形成した後、基板６０表面上に含浸性の熱硬化性樹脂を塗布しスリット孔８０内に含浸材の絶縁樹脂層９５を充填する。この時、スリット孔８０内に確実に含浸材を充填するために基板表面上にも塗布された含浸材が残存し、熱処理後も薄膜状態で残存する。 The tapered portion 91 and the insulating resin layer 95 are formed as follows. As shown in FIG. 7, a slit hole 80 for separating and forming the external connection electrodes 62, 63, 64 is formed. After the slit hole 80 is formed, an impregnating thermosetting resin is applied on the surface of the substrate 60, and the insulating resin layer 95 of the impregnating material is filled in the slit hole 80. At this time, the impregnated material applied also remains on the substrate surface to reliably fill the slit hole 80 with the impregnated material, and remains in a thin film state even after the heat treatment.
次に、図８に示すように、第１の基板６０表面をバックグライダ等の研磨装置を用いて第１の基板６０表面に残存した含浸材を研磨除去し、その基板６０表面を露出させる。その後、図９に示すように、半導体基板６０にスリット孔８０が形成される領域に、ダイシング装置を用いて台形状のダイシングブレードで基板６０を所定の深さでダイシング処理（基板６０の表面を削る）を行う。このダイシング処理工程でテーパー部９１を有した凹部９２が基板６０に形成される。テーパー部９１の角度はダイシングブレードの形状によって決定され、半田接合部分の大きさ、半田量によって任意に設定することができる。 Next, as shown in FIG. 8, the impregnating material remaining on the surface of the first substrate 60 is polished and removed from the surface of the first substrate 60 using a polishing apparatus such as a back glider to expose the surface of the substrate 60. Thereafter, as shown in FIG. 9, the substrate 60 is diced at a predetermined depth with a trapezoidal dicing blade using a dicing apparatus in a region where the slit hole 80 is formed in the semiconductor substrate 60 (the surface of the substrate 60 is removed). Shave). A concave portion 92 having a tapered portion 91 is formed in the substrate 60 by this dicing process. The angle of the taper portion 91 is determined by the shape of the dicing blade, and can be arbitrarily set depending on the size of the solder joint portion and the amount of solder.
第１の基板６０に凹部９２を形成した後、図１０に示すように、第１の基板６０の表面に半田等の金属のメッキ層９３を形成する。メッキ層９３はスリット孔８０内に充填された樹脂層９５表面以外の基板６０全面に形成されるために凹部９２のテーパー部９１の表面上にも形成される。従って、この実施形態では、メッキ処理工程を挟んで２種類のダイシング工程が行われることになる。 After the recess 92 is formed in the first substrate 60, a metal plating layer 93 such as solder is formed on the surface of the first substrate 60 as shown in FIG. Since the plating layer 93 is formed on the entire surface of the substrate 60 other than the surface of the resin layer 95 filled in the slit hole 80, the plating layer 93 is also formed on the surface of the tapered portion 91 of the recess 92. Therefore, in this embodiment, two types of dicing processes are performed with the plating process interposed therebetween.
上記したように、凹部９２形成後、スリット孔８０を形成することにより、凹部９２のテーパー部９１が残存し、各外部接続用電極６２、６３、６４．．．のエッヂ部分をテーパーすることができる。また、凹部９２を形成した後、メッキ層９３を形成し、スリット孔８０を形成するとテーパー部９１にも同一のメッキ処理工程でメッキ層を形成することができる。 As described above, by forming the slit hole 80 after forming the concave portion 92, the tapered portion 91 of the concave portion 92 remains, and the external connection electrodes 62, 63, 64. . . The edge portion of the taper can be tapered. Further, when the plating layer 93 is formed after forming the recess 92 and the slit hole 80 is formed, the plating layer can be formed on the tapered portion 91 in the same plating process.
第１の半導体基板６０にスリット孔８０を設けて、各外部接続用電極６２、６３、６４を電気的に分離形成した半導体装置は、セラミックス基板、ガラスエポキシ基板、フェノール基板、絶縁処理を施した金属基板等の配線基板上に形成された導電パターンのパッド上に固着実装される。このパッド上には半田クリームが予め印刷形成された半田層が形成されており、半田を溶融させて本発明の半導体装置を搭載すれば実装基板のパッド上に半導体装置を固着実装することができる。 The semiconductor device in which the slit hole 80 is provided in the first semiconductor substrate 60 and the external connection electrodes 62, 63, 64 are electrically separated and formed is subjected to a ceramic substrate, a glass epoxy substrate, a phenol substrate, and an insulation treatment. It is fixedly mounted on a pad of a conductive pattern formed on a wiring substrate such as a metal substrate. A solder layer in which solder cream is pre-printed is formed on the pad, and the semiconductor device can be fixedly mounted on the pad of the mounting substrate by melting the solder and mounting the semiconductor device of the present invention. .
この際、上記したように、各外部接続用電極６２、６３、６４．．．のエッヂ部分にテーパー部９１が形成されていることにより、実装基板の導電パッド（ランド）との半田接合部分の半田フィレットを最適化することができ半田接合部分の接合強度が向上し接続信頼性を向上させる事ができる。この固着実装工程は、図示されないが、実装基板上に実装されるチップコンデンサ、チップ抵抗等の半田実装される他の回路素子の実装工程と同一の工程でできる。 At this time, as described above, the external connection electrodes 62, 63, 64. . . Since the taper portion 91 is formed at the edge portion, the solder fillet of the solder joint portion with the conductive pad (land) of the mounting substrate can be optimized, and the joint strength of the solder joint portion is improved and the connection reliability is improved. Can be improved. Although not shown, this fixed mounting process can be performed in the same process as the mounting process of other circuit elements to be mounted by solder such as chip capacitors and chip resistors mounted on the mounting substrate.
また、本発明の半導体装置を実装基板上に実装した時、各外部接続用電極６２、６３、６４はスリット孔８０の間隔分だけ離間されているために実装基板と固着する半田は隣接配置された外部接続用電極６２、６３、６４を短絡させることはない。実装基板上に半導体装置を実装し、図１１に示すような、熱応力によるストレスが加わった場合、その応力によるストレスはバンプ電極１２１、１３１の接合部分にも影響を与える。しかし、本発明の半導体装置では、上記ストレスが接合部分に加わったとしても、接合自体は接合層１２３、１３３で行われており、金（Ａｕ）からなるバンプ電極１２１、１３１はメッキ直後の組成のままの状態が保たれているために、上記ストレスがバンプ電極１２１、１３１によって吸収され、第１のバリアメタル７９、１１１とバンプ電極との接合面、或いは、電極７５，７６，７７，１０７，１０９Ａとの接合面で生じるクラック等の発生を抑制することができる。 Further, when the semiconductor device of the present invention is mounted on the mounting board, the external connection electrodes 62, 63, 64 are separated by the interval of the slit holes 80, so that the solder to be fixed to the mounting board is disposed adjacently. The external connection electrodes 62, 63, 64 are not short-circuited. When a semiconductor device is mounted on a mounting substrate and stress due to thermal stress is applied as shown in FIG. 11, the stress due to the stress also affects the joint portion of the bump electrodes 121 and 131. However, in the semiconductor device of the present invention, even if the stress is applied to the joint portion, the joint itself is performed by the joint layers 123 and 133, and the bump electrodes 121 and 131 made of gold (Au) have a composition immediately after plating. Therefore, the stress is absorbed by the bump electrodes 121 and 131, and the bonding surfaces of the first barrier metals 79 and 111 and the bump electrodes, or the electrodes 75, 76, 77, and 107. , 109A and the like can be prevented from being generated at the joint surface.
ところで、図１２に示すように、本実施形態の半導体装置で、例えば、従来例で説明した半導体装置とほぼ同じ機能をもつ能動素子能動素子形成領域６１を０．５mm×０．５mmサイズとし、ベース、エミッタ電極となる接続電極領域６３Ａ，６４Ａを０．３mm×０．２mmサイズとし、スリット孔８０の幅を０．１mmとする半導体装置では有効面積率は次のようになる。即ち、素子面積が０．２５mmであり、実装面積となる半導体装置の面積が１．２８mmとなることから、有効面積率は約１９．５３％となる。 By the way, as shown in FIG. 12, in the semiconductor device of this embodiment, for example, the active element active element formation region 61 having substantially the same function as the semiconductor device described in the conventional example is 0.5 mm × 0.5 mm in size, In the semiconductor device in which the connection electrode regions 63A and 64A serving as the base and emitter electrodes are 0.3 mm × 0.2 mm in size and the width of the slit hole 80 is 0.1 mm, the effective area ratio is as follows. That is, the element area is 0.25 mm, and the area of the semiconductor device as the mounting area is 1.28 mm, so that the effective area ratio is about 19.53%.
従来例で説明した０．４０mm×０．４０mmのチップサイズを有する半導体装置の有効面積率は上記したように６．２５％であることから、本発明の半導体装置では有効面積率で約３．１２倍大きくなり、実装基板上に実装する実装面積のデットスペースを小さくすることができ、実装基板の小型化に寄与することができる。 Since the effective area ratio of the semiconductor device having the chip size of 0.40 mm × 0.40 mm described in the conventional example is 6.25% as described above, the effective area ratio of the semiconductor device of the present invention is about 3. It becomes 12 times larger, the dead space of the mounting area to be mounted on the mounting board can be reduced, and it can contribute to the downsizing of the mounting board.
上述したように、第１の能動素子が形成された第１の半導体基板６０と、第２の能動素子が形成された第２の半導体基板１００とを一体化し、第１の能動素子と第２の能動素子とを電気的に接続し、且つ第１、第２の能動素子の外部接続電極は複数に電気的に分離分割された第１の半導体基板６０を用いることにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができる。さらに、トランジスタ等の第１の能動素子とバイポーラＩＣ等の第２の能動素子を複合化した高機能化された半導体装置を提供することができる。 As described above, the first semiconductor element 60 on which the first active element is formed and the second semiconductor substrate 100 on which the second active element is formed are integrated to form the first active element and the second active element. By using the first semiconductor substrate 60 that is electrically connected to the active elements and the external connection electrodes of the first and second active elements are electrically separated and divided into a plurality of parts, a conventional semiconductor device is provided. Thus, the metal lead terminal connected to the external electrode and the protective sealing mold are not required, and the external dimensions of the semiconductor device can be remarkably reduced. Furthermore, a highly functional semiconductor device in which a first active element such as a transistor and a second active element such as a bipolar IC are combined can be provided.
また、上記したように、外部接続用の金属リード端子、及び樹脂封止用モールドが不要であるために、半導体装置の製造コストを著しく低減化することができる。さらに、本発明では、第１、第２の半導体基板６０、１００を用いて半導体装置を提供しているので、第１に、既存の半導体製造装置をそのまま使用することができ、新たに設備導入を行う必要がない。第２に、両基板６０、１００が共にシリコン基板であると熱膨張係数αが等しいため外部加熱或いは自己発熱による熱発生が生じた場合でも上下で同一応力が加わり相殺するために基板６０、１００の歪による悪影響を抑制することができる。 Further, as described above, the metal lead terminal for external connection and the mold for resin sealing are unnecessary, so that the manufacturing cost of the semiconductor device can be significantly reduced. Furthermore, in the present invention, since the semiconductor device is provided by using the first and second semiconductor substrates 60 and 100, first, the existing semiconductor manufacturing apparatus can be used as it is, and new equipment is introduced. There is no need to do. Secondly, if both the substrates 60 and 100 are silicon substrates, the thermal expansion coefficient α is equal, so that even when heat is generated by external heating or self-heating, the same stress is applied in the upper and lower sides to cancel each other. It is possible to suppress the adverse effects due to the distortion.
さらに、各接続電極を接合している接合部分は、バンプ電極１２１、１３１上に形成された接合層で接合され、バンプ電極自体はメッキ直後の組成状態のままであるために、実装基板に実装して熱応力によるストレスを各バンプ電極が吸収し、クラック等による破損を防止することができる。本実施形態では、第１の基板６０の能動素子形成領域６１にトランジスタを形成したが、縦型或いは比較的発熱量の少ない横型のデバイスであればこれに限らず、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスを能動素子形成領域６１に形成することができることは説明するまでもない。また、第２の基板１００上にＭＯＳＩＣ、ＢｉＣＭＯＳ等のデバイスを形成してもよい。 In addition, the bonding portion where each connection electrode is bonded is bonded by the bonding layer formed on the bump electrodes 121 and 131, and the bump electrode itself remains in the composition state immediately after plating, so that it is mounted on the mounting substrate. Thus, each bump electrode absorbs the stress due to thermal stress, and can be prevented from being damaged by cracks or the like. In this embodiment, a transistor is formed in the active element formation region 61 of the first substrate 60. However, the present invention is not limited to this as long as it is a vertical type or a horizontal type device with a relatively small amount of heat generation. For example, a power MOSFET, IGBT, Needless to say, a device such as an HBT can be formed in the active element formation region 61. A device such as MOSIC or BiCMOS may be formed on the second substrate 100.
以上に詳述したように、本発明によれば、半導体基板の所定領域に形成された能動素子の外部接続用電極を基板から分離、若しくは、他の半導体基板から形成されたブロック片とし、そのブロック片と能動素子は配線基板を介し、若しくは、直接的に接合され、ブロック片、及びブロック片と接合される能動素子の電極パッド、若しくは、配線基板上に形成された回路パターン上に形成されるバンプ電極表面にはバリアメタル膜、接合金属が積層形成され、バリアメタル膜上に形成された接合金属で接合することにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができる。さらに、各接続電極を接合している接合部分は、各バンプ電極上にバリアメタルを介して形成された接合層で接合され、バンプ電極自体はメッキ直後の組成状態のままであるために、実装基板に実装して熱応力によるストレスを各バンプ電極が吸収し、クラック等による破損を防止することができる。 As described above in detail, according to the present invention, the external connection electrode of the active element formed in the predetermined region of the semiconductor substrate is separated from the substrate, or the block piece is formed from another semiconductor substrate. The block piece and the active element are directly bonded to each other through the wiring board, and formed on the block piece and the electrode pad of the active element to be bonded to the block piece or the circuit pattern formed on the wiring board. The bump electrode surface is laminated with a barrier metal film and a bonding metal, and is bonded with the bonding metal formed on the barrier metal film, so that a metal lead connected to an external electrode is connected like a conventional semiconductor device. A terminal and a protective sealing mold are unnecessary, and the external dimensions of the semiconductor device can be significantly reduced. In addition, the bonding part where each connection electrode is bonded is bonded with a bonding layer formed on each bump electrode via a barrier metal, and the bump electrode itself remains in the composition state immediately after plating. When mounted on the substrate, each bump electrode absorbs stress due to thermal stress, and breakage due to cracks or the like can be prevented.
また、本発明では、上記したように、外部接続用の金属リード端子、及び樹脂封止用モールドが不要であるために、半導体装置の製造コストを著しく低減化することができる。さらに、本発明では、第１、第２の半導体基板を用いて半導体装置を提供しているので、第１に、既存の半導体製造装置をそのまま使用することができ、新たに設備導入を行う必要がない。第２に、両基板が共にシリコン基板であると熱膨張係数αが等しいため外部加熱或いは自己発熱による熱発生が生じた場合でも上下で同一応力が加わり相殺するために基板の歪による悪影響を抑制することができ信頼性が低下することはない。 Further, in the present invention, as described above, the metal lead terminal for external connection and the resin sealing mold are unnecessary, and therefore the manufacturing cost of the semiconductor device can be significantly reduced. Furthermore, in the present invention, since the semiconductor device is provided by using the first and second semiconductor substrates, first, the existing semiconductor manufacturing apparatus can be used as it is, and it is necessary to newly introduce equipment. There is no. Second, if both substrates are silicon substrates, the thermal expansion coefficient α is equal, so even if heat is generated due to external heating or self-heating, the same stress is applied up and down to offset the adverse effects of substrate distortion. And reliability is not reduced.
６０ 第１の半導体基板
６１ 能動素子形成領域
６２ 外部接続電極
６３ 外部接続電極
６３Ａ 外部接続用電極領域
６４ 外部接続電極
６４Ａ 外部接続用電極領域
６６ エピタキシャル層
６６Ａ コレクタ領域
７１ ベース領域
７２ エミッタ領域
７５ ベース電極
７６ エミッタ電極
７７ 接続電極
７８ 樹脂層
７９ メッキ層
８０ スリット孔
８１ 高濃度拡散領域
１００ 第２の半導体基板
１０１ Ｎ＋埋め込み領域
１０２ エピタキシャル層
１０４ ベース領域
１０５ エミッタ領域
１１１ メッキ層
１１４ メッキ層
１２１ バンプ電極
１３１ バンプ電極
60 First semiconductor substrate 61 Active element formation region 62 External connection electrode 63 External connection electrode 63A External connection electrode region 64 External connection electrode 64A External connection electrode region 66 Epitaxial layer 66A Collector region 71 Base region 72 Emitter region 75 Base electrode 76 Emitter electrode 77 Connection electrode 78 Resin layer 79 Plating layer 80 Slit hole 81 High concentration diffusion region 100 Second semiconductor substrate 101 N + buried region 102 Epitaxial layer 104 Base region 105 Emitter region 111 Plating layer 114 Plating layer 121 Bump electrode 131 Bump electrode
Claims (8)
前記第２の半導体基板は、前記第１の能動素子と前記第２の能動素子とが対向するように積層され、
前記第１の半導体基板は、前記第１の能動素子と絶縁分離され、且つ、前記第１の半導体基板の表面と裏面とを電気的に接続する外部接続電極部を備え、
前記第１の能動素子は、前記第２の能動素子を介して前記外部接続電極部と電気的に接続されていることを特徴とする半導体装置。 A first semiconductor substrate on which a first active element is formed; and a second semiconductor substrate on which a second active element is formed;
The second semiconductor substrate is stacked so that the first active element and the second active element face each other,
The first semiconductor substrate includes an external connection electrode portion that is insulated from the first active element and electrically connects a front surface and a back surface of the first semiconductor substrate,
The semiconductor device, wherein the first active element is electrically connected to the external connection electrode portion through the second active element.
前記第２の能動素子と前記外部接続電極部とは、第２のバンプ電極部を介して接続されていることを特徴とする請求項２に記載の半導体装置。 The first active element and the second active element are connected via a first bump electrode part,
The semiconductor device according to claim 2, wherein the second active element and the external connection electrode part are connected via a second bump electrode part.
前記パターン配線は、前記第１の能動素子上から前記外部接続電極部上まで延在しており、
前記第１の能動素子は、前記パターン配線を介して前記外部接続電極部と接続されていることを特徴とする請求項１ないし請求項５のいずれかに記載の半導体装置。 A pattern wiring is formed on the surface of the second semiconductor substrate so as to be insulated from the second active element,
The pattern wiring extends from the first active element to the external connection electrode portion,
The semiconductor device according to claim 1, wherein the first active element is connected to the external connection electrode portion through the pattern wiring.
前記パターン配線と前記外部電極とは、第５のバンプ電極を介して接続されていることを特徴とする請求項６に記載の半導体装置。 The first active element and the pattern wiring are connected via a fourth bump electrode,
The semiconductor device according to claim 6, wherein the pattern wiring and the external electrode are connected via a fifth bump electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007003382A JP4318723B2 (en) | 2007-01-11 | 2007-01-11 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007003382A JP4318723B2 (en) | 2007-01-11 | 2007-01-11 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3955897A Division JP4026882B2 (en) | 1997-02-24 | 1997-02-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007096356A JP2007096356A (en) | 2007-04-12 |
| JP4318723B2 true JP4318723B2 (en) | 2009-08-26 |
Family
ID=37981579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007003382A Expired - Fee Related JP4318723B2 (en) | 2007-01-11 | 2007-01-11 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4318723B2 (en) |
-
2007
- 2007-01-11 JP JP2007003382A patent/JP4318723B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007096356A (en) | 2007-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111508856B (en) | Electrical package with wire bonds | |
| KR100272686B1 (en) | Semiconductor device and method for manufacturing the same | |
| JP4026882B2 (en) | Semiconductor device | |
| US6075279A (en) | Semiconductor device | |
| JP2009516369A (en) | Chip assembly and method of manufacturing the chip assembly | |
| JPWO2014128796A1 (en) | Semiconductor device | |
| JP3819483B2 (en) | Semiconductor device | |
| JP4318723B2 (en) | Semiconductor device | |
| JP4127872B2 (en) | Semiconductor device | |
| JP2007027654A (en) | Semiconductor device | |
| JP3717597B2 (en) | Semiconductor device | |
| JPH1027767A (en) | Manufacture of semiconductor device | |
| JP2006005366A (en) | Semiconductor device | |
| JP3663036B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH1022336A (en) | Manufacture of semiconductor device | |
| JP3883612B2 (en) | Semiconductor device | |
| JP3609542B2 (en) | Semiconductor device | |
| JP4190518B2 (en) | Semiconductor device | |
| JP2006121071A (en) | Semiconductor device and manufacturing method of same | |
| JP3639390B2 (en) | Semiconductor device | |
| JP3609540B2 (en) | Semiconductor device | |
| JP2006024926A (en) | Semiconductor device | |
| JP3960641B2 (en) | Semiconductor device | |
| JP2006032985A (en) | Semiconductor device and semiconductor module | |
| JP2004356643A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090428 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090526 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120605 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120605 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120605 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130605 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |