JP4316533B2 - 半導体装置の評価方法 - Google Patents
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ITRS(International Technology Roadmap for Semiconductors: http://public.itrs.net) 2安田他2004年(平成16年)春季第51回応用物理学関係連合講演会 講演予稿集 第2分冊 884ページ(講演番号: 30p-C-6) 安田他 2004年(平成16年)秋季第65回応用物理学会学術講演会 講演予稿集 第2分冊 684ページ(講演番号: 2a-C-6) Khaled Z. Ahmed et al. "Extended Abstracts of the 2004 International Conference on Solid State Device and Materials",pp218 C. Hobbs et al."Fermi-level pinning at the polysilicon/metal oxide interface-Part I," IEEE Trans. Electron Devices Vol.51 pp. 971- 977; and "Fermi-level pinning at the polysilicon/metal-oxide interface-Part II, " IEEE Trans. Electron Devices Vol.51 pp.978- 984
まず、図12に示すように、半導体基板2(例えば、シリコン基板)上に酸化シリコンよりも誘電率の高い高誘電体からなるゲート絶縁膜4が設けられ、ゲート絶縁膜4上に多結晶シリコンからなるゲート電極6が設けられ、ゲート電極6の両側の半導体基板2にソース・ドレイン領域8が設けられたMIS型電界効果トランジスタ1のC−V特性を評価する。すると、図2に示したように、反転側において、ゲート電圧Vgの絶対値|Vg|の増加とともに、MIS型電界効果トランジスタの容量Cが一旦増加して最大値を取り、次に微減する特性を示す。
次に、本発明の一実施形態による半導体装置の評価方法を、図面を参照して説明する。本実施形態による半導体装置の評価方法を図1に示す。
多結晶シリコン・ゲート/高誘電体絶縁膜/シリコン基板を有するMIS型電界効果トランジスタのC−V特性の測定結果(実験データ)を図4に示す。このC−V測定では、LCRメータの電圧印加端子を電界効果トランジスタのゲート電極に、また、LCRメータの交流電流測定端子をソース、ドレイン、基板に接続した。図4に示すC−V特性では蓄積側でゲート電圧の絶対値|Vg|が大きくなるとともに容量値が増加しているが、この部分のC−V特性の形状は、多結晶シリコン/シリコン酸化膜/シリコン基板の場合とは異なる”非飽和型”のC−V特性となっている。この部分の議論の詳細に関しては、前記非特許文献2(安田他 2004年(平成16年)春季第51回応用物理学関係連合講演会、講演予稿集、 第2分冊、884ページ(講演番号: 30p-C-6))を参照されたい。
(ステップS2)
次に、本実施形態の核心的な部分である、反転側のC−V特性の測定結果を用いた、絶縁膜と界面の欠陥密度Noxと、多結晶シリコン・ゲート電極のドーパント不純物濃度Npolyとの間に存在する制限条件の抽出方法について述べる。図2に示したように、反転側のC−V特性でdC/dVg=0となる点を見出す。あるいは、それと等価な点であるd(1/C2)/dVg=0となる点を見出す。この評価点における半導体基板表面キャリア密度Nsurfを、フラットバンド電圧からのC−V特性の積分で求める(Nacc=Nsurf)。このとき、dC/dVg=0となる点では半導体基板表面層幅λsubの縮む速度(−dλsub/dNacc)と、多結晶シリコン・ゲート電極表面層幅λpolyの伸びる速度(dλpoly/dNacc)が釣り合っている。すなわち、
dλpoly/dNacc = −dλsub/dNacc (1)
となっている。基板ドーパント不純物濃度Nsubが既知であれば(−dλsub/dNacc)がNaccの関数として定量的に分かっており、その結果として、(1)式から(dλpoly/dNacc)も分かることになる。このようにして実験的に得られた(dλpoly/dNacc)を得るために欠陥電荷密度Noxとnpolyがどのような関係を満たせばよいかは一意に決まる。
次に、図4に示すようなC−V特性の測定結果からゲート電極表面層の幅(もしくはゲート電極表面容量)と基板表面層の幅(もしくは基板表面容量)の微分値を抽出するための原理を図7に示す。容量の2乗の逆数をゲート電圧で微分した量d(1/C2)/dVgを作成すれば、半導体基板表面キャリア密度Naccに対して変化する容量成分の微分値のみを取り出すことができる。すなわち、このような「非飽和型C−V特性」を示すMIS型電界効果トランジスタは絶縁膜の等価酸化膜厚(以下、EOT(equivalent oxide thickness)ともいう)を正確に決めることすら難しいが、たとえ高誘電体絶縁膜のEOTが不明であるとしても、d(1/C2)/dVgを作成するという方法によってゲート電極表面層幅とシリコン基板表面層幅の和の微分値だけを抽出することができる。以上の内容を数式で表現すれば次のようになる。
次に、計算によってゲート電極表面容量と基板表面容量(およびそれらの微分値)を求めるための物理モデルについて説明する。ここでは、n+多結晶シリコン・ゲート電極の表面容量を例にして図9を用いて説明するが、p+多結晶シリコン・ゲート電極の場合も符号が正反対になるだけで同様の説明が成り立つ。
最後に、図6に示す(Nox, Npoly)のそれぞれの組に対して、図4に示すC−V特性のフラットバンド電圧よりも蓄積側の部分で実験値とモデル計算値との比較を行い、誤差が最小となるような(Nox, Npoly)の組を決定する方法を述べる。誤差の評価関数Q(Nox, Npoly)としては
ΔVg=qNaccEOT/εSiO2
という見積もりにより、EOT=1nmの場合でVgが50mV程度の範囲でdC/dVg=0を求めればよい。つまり、容量Cのゲート電圧Vgに対する傾きが正から負に変わる点(Vg)を概ね50mV程度の範囲内で見つけることは、本発明の範疇内である。なお、EOTが1nmと異なる場合は、50mV×(EOT[nm]/1nm)を許容範囲とすればよい。また、このゲート電圧の誤差に対応したdC/dVgもしくはd(1/C2)/dVgもしくはd(λpoly+λsub)/dNaccのゼロ点からのズレは許容され、本発明の趣旨の範囲内とみなすことができる。
2 半導体基板
4 ゲート絶縁膜(高誘電体ゲート絶縁膜)
6 多結晶ゲート電極
8 ソース・ドレイン領域
Claims (8)
- 半導体基板上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、このゲート電極の両側の前記半導体基板に設けられたソース・ドレイン領域とを有するMIS型電界効果トランジスタを備えた半導体装置の評価方法であって、
前記MIS型電界効果トランジスタの容量−電圧特性を測定するステップと、
前記容量−電圧特性の測定結果から、前記ゲート絶縁膜内部および前記ゲート絶縁膜の界面に存在する欠陥電荷面密度と、前記ゲート電極内の固定イオン体積密度との間に存在する制限条件を求めるステップと、
前記制限条件を満たす前記欠陥電荷面密度と前記固定イオン体積密度の組に対して、物理モデルを用いてゲート電極表面容量および基板表面容量に相当する物理量を算出するステップと、
前記容量−電圧特性の測定結果に基づいて前記ゲート電極表面容量と前記基板表面容量の和に相当する物理量を算出するステップと、
前記物理モデルを用いて算出された前記ゲート電極表面容量と前記基板表面容量に相当する物理量の和と、前記容量−電圧特性の測定結果に基づいて算出された前記ゲート電極表面容量と前記基板表面容量の和に相当する物理量との誤差に関する評価関数が最小となる前記欠陥電荷面密度と前記固定イオン体積密度の組を決定するステップと、
を備えたことを特徴とする半導体装置の評価方法。 - 前記ゲート電極表面容量および前記基板表面容量を計算するための物理モデルは、前記ゲート絶縁膜と前記半導体基板との界面における波動関数の量子化と、電荷総量に関する電荷中性条件を考慮したものであることを特徴とする請求項1記載の半導体装置の評価方法。
- 前記容量−電圧特性の測定結果から前記欠陥電荷面密度と、前記固定イオン体積密度との間に存在する制限条件を求めるステップは、フラットバンド電圧よりも反転側の容量−電圧特性を用いることを特徴とする請求項1または2記載の半導体装置の評価方法。
- 前記制限条件を求めるステップは、反転側で容量−電圧特性の微分値がゼロとなる点および容量の2乗の逆数のゲート電圧に対する微分値がゼロとなる点のいずれかの点を用いて、前記欠陥電荷面密度と前記固定イオン体積密度との間に存在する制限条件を求めることを特徴とする請求項3記載の半導体装置の評価方法。
- 前記評価関数が最小となる前記欠陥電荷面密度と前記固定イオン体積密度の組を決定するステップは、評価対象領域として、少なくとも前記ゲート電極が反転する領域を除いたものを用いることを特徴とする請求項1乃至4のいずれかに記載の半導体装置の評価方法。
- 前記容量−電圧特性の測定結果に基づいて前記ゲート電極表面容量と前記基板表面容量に相当する物理量を算出するステップは、前記測定された容量の2乗の逆数のゲート電圧に対する微分およびこの微分に比例した量のいずれかを用いることを特徴とする請求項1乃至5のいずれかに記載の半導体装置の製造方法。
- 前記MIS型電界効果トランジスタの前記ゲート電極はシリコンを含み、前記ゲート絶縁膜は酸化シリコンよりも誘電率の高い高誘電体絶縁膜を含むことを特徴とする請求項1乃至6のいずれかに記載の半導体装置の評価方法。
- 前記ゲート絶縁膜の等価シリコン酸化膜厚が2nm以下であることを特徴とする請求項1乃至7のいずれかに記載半導体装置の評価方法。
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