JP4311505B2

JP4311505B2 - 電荷トラップメモリセルを有する半導体メモリ

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Publication number: JP4311505B2
Application number: JP2004209221A
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Inventors: ヴィラーヨーゼフ; ルードヴィヒクリストフ; デッペヨアヒム
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Filing date: 2004-07-15
Publication date: 2009-08-12
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Description

本発明は、電荷トラップメモリセルを有する半導体メモリに関する。

メモリセルは、半導体ボディまたは半導体層の上部にゲート電極が提供されたメモリトランジスタを有し、このゲート電極は、半導体材料内に形成されるソース領域とドレイン領域との間に設けられる。ゲート電極は、誘電材料によって半導体材料から絶縁される。電荷とラップメモリセル、特に、ＳＯＮＯＳセルまたはＮＲＯＭセルの場合、境界層間のソースおよびドレインにて電荷キャリアを捕獲するために提供される記憶層を備える層シーケンスが、少なくともソース領域とゲート電極との間、およびドレイン領域とゲート電極との間に存在する。境界層の材料は、記憶層の材料よりも高いエネルギーバンドギャップを有し、これにより、境界層間の記憶層に捕獲された電荷キャリアはそこで局所にとどまる。

記憶層の材料として、好ましくは窒化物が考えられ、酸化物は、主に、周囲材料として適切である。メモリセルがシリコンの材料系である場合、この例におけるメモリセルは、エネルギーバンドキャップが約５ｅＶの窒化ケイ素であり、周囲の境界層は、エネルギーバンドギャップが約９ｅＶの酸化ケイ素である。記憶層は、境界層のものよりも小さいエネルギーバンドギャップを有する異なった材料であり得る。エネルギーバンドギャップ間の差は、電荷キャリアを良好に閉じ込めるために、可能な限り大きくなることが意図される。シリコン酸化物と共に、例えば、酸化タンタル、ケイ化ハフニウム、酸化チタン（化学量論組成ＴｉＯ_２の場合）、酸化ジルコニウム（化学量論組成ＺｒＯ_２の場合）、酸化アルミニウム（化学量論的組成Ａｌ_２Ｏ_３）、または本来導電性の（ドーピングされない）シリコン等は、記憶層の材料として用いられ得る。窒化ケイ素は、約７．９の相対誘電率を有する。より高い相対誘電率（例えば、＝１５．．．１８）を有する代替的材料を使用することによって、格納するために提供される層スタックの等価酸化膜厚さ全体（ｏｘｉｄｅ−ｅｑｕｉｖａｌｅｎｔｏｖｅｒａｌｌｔｈｉｃｋｎｅｓｓ）が低減され、従って、有利である。

特許文献１は、電荷トラップメモリセルを有する半導体メモリを記載し、ここで、チャネル領域は、それぞれ、関連するワード線に対して横方向に伸び、ビット線はワード線の上部で、かつ、これによって電気的に絶縁されて配置される。ワード線間の中間空間において、および、ここから電気的に絶縁されて、導通する相互接続が存在し、セクションごとにビット線と接続されている。

それぞれのワード線に沿うメモリトランジスタの連続する番号付けに従って、この相互接続は、ワード線の一方の側で、偶数の番号付けがなされたメモリトランジスタのそれぞれ１つのソース／ドレイン領域を、この番号付けに従う、奇数の番号付けがなされたメモリトランジスタのソース／ドレイン領域と、および、このワード線の対向側で、奇数の番号付けがなされたメモリトランジスタのそれぞれ１つのソース／ドレイン領域を、この番号付けに従う偶数の番号付けがなされたメモリトランジスタのソース／ドレイン領域と導通するように接続する。このワード線は、ビット線間で、電気的バルク抵抗を低減するワード線ストラップとコンタクト接続され得る。

図１は、ＳＴＩ素子間分離１、側方にスペーサ３を有するワード線２、および互いに導通するように接続されるべき領域の位置を示す模式的平面図を示す。ＳＴＩ素子間分離１（ＳＴＩ＝ｓｈａｌｌｏｗｔｒｅｎｃｈｉｓｏｌａｔｉｏｎ）は、互いに特定の間隔を空けて並行に設けられ、好ましくは、半導体材料の酸化物で充填されたる複数の素子間分離トレンチを表す。しかしながら、素子間分離トレンチにおいて異なった誘電体も存在し得る。ＳＴＩ素子間分離は、互いに距離を置いて並行に設けられる。各ワード線２の下に素子間分離トレンチと並行に延びるメモリトランジスタＴのチャネル領域は、ＳＴＩ素子間分離間にそれぞれ存在する。従って、ワード線は、ワード線の長手方向に対して横方向に設けられたチャネル領域上に伸びる。

メモリトランジスタＴのソース／ドレイン領域は、それぞれ、ワード線の側方に隣接して存在する。これらのソース／ドレイン領域は、図１に斜線でそれぞれ示されて識別される領域において、互いに導通するように接続され、関連する素子間分離トレンチの短い部分は、それぞれ、架橋される。

図２は、ワード線上に設けられたビット線４を含む配置の平面図を示す。図１において斜線で示された領域は、導電性材料で覆われ、以後、相互接続と呼ばれ、図２において、それぞれ、同じ小文字で示される。相互接続６は、ビット線４によって相互接続される。ビット線コンタクト５は、図２において隠れた輪郭として点線で示され、かつ、バツ印で識別される。さらに、ビット線コンタクト５は、それぞれ、関連する相互接続６の小文字に対応する大文字によって示される。

図２において、ビット線４が、それぞれ、相互接続６にて電気的にコンタクト接続され、これらの相互接続は、ワード線２間の１つおきの中間空間においてビット線の方向に連続して配置されることが示され得る。相互接続６は、それぞれ、ＳＴＩ素子間分離１を架橋し、かつ、ワード線ウェブ間の関連する中間空間においてそれぞれのソース／ドレイン領域を後続のソース／ドレイン領域に接続する。これらは、互いに電気的に絶縁され、従って、セクションの形態で、誘電材料によって互いに分離される。

半導体メモリは、いわゆるスライスと呼ばれるセクションに細分化される。これは、本明細書中に記載されたメモリアーキテクチャにおいて、通常、３３または３４の連続するビット線を備える。このようにして、通常、３３×２５６または３３×５１２のメモリセルを備えるメモリ領域が形成される。スライスは、互いに電気的に絶縁される必要があり、かつ、その中に存在するメモリセルを共に消去するために提供される。
独国特許出願第１０２５８１９４．０号

本発明の目的は、スライスに分割される、冒頭で述べられたタイプの仮想接地アーキテクチャの電荷トラップメモリセルを有する半導体メモリを明確にすることである。

この目的は、請求項１の特徴を有する半導体メモリにより達成される。改良点は、従属請求項から明らかになる。

半導体メモリをスライスに分割するために、所定の間隔で、周期的に配置されたメモリトランジスタＴの列が２つの連続する関連したビット線間で中断される。そこでは、トランジスタの代わりに、素子間分離領域のみが存在するか、または、存在するトランジスタは、半導体メモリのメモリセルとして用いられない。

第１の実施形態において、トランジスタ構造の代わりに、半導体ボディまたは基板において２つの連続するビット線間に素子間分離が存在する。この素子間分離は、特に、隣接し合うＳＴＩ素子間分離間の領域全体を絶縁する。この場合、この絶縁は、隣接し合うＳＴＩ絶縁と共に、個々のより幅広いＳＴＩ素子間分離を形成する。

さらなる可能性は、関連するビット線の下の相互接続のシーケンスを中断することである。相互接続の変わりに、関連するビット線の下に絶縁領域が存在し、この絶縁領域は好ましくは、相互接続を相互に絶縁するために提供される誘電材料がさらに、その絶縁領域に導入されることにより、形成される。ビット線コンタクトは、関連するビット線の場合、ビット線コンタクトは省略され得る。関連するビット線コンタクトが不在であり、かつ、これにより、ビット線の十分な電気的絶縁が行われる場合、相互接続は、場合によっては、県連するビット線の下に存在し得る。

半導体メモリの分割は、回路技術によっても行われ得る。この場合、メモリセルフィールドの構造は、厳密に周期的であり得、スライス間の境界は、ビット線の駆動に基づいてのみ明らかになる。この場合、これは、一連のメモリトランジスタが、ダミーメモリセルとして（以後、ダミーモードメモリと呼ばれる）両方の関連するビット線間に接続されることによって行われる。

半導体メモリの例は、添付の図１〜図４を参照して以下により詳細に記載される。

本発明による電荷トラップメモリセルを有する半導体メモリは、ソース／ドレイン領域間にチャネル領域、ゲート電極、および、該ゲート電極と該チャネル領域との間に誘電体記憶層シーケンスを各々有するメモリトランジスタ（Ｔ）が形成される半導体ボディまたは基板が存在し、該半導体ボディまたは基板において、該メモリトランジスタ（Ｔ）間で（ソースからドレインへと伸びる）該チャネル領域の長手方向に互いに間隔を空けて配置されるＳＴＩ素子間分離（１）が存在し、該ＳＴＩ素子間分離（１）に沿って配置されるビット線（４）が存在し、該ビット線（４）に対して横方向に延びるロウで、かつ、該ビット線（４）から電気的に絶縁されるように互いに間隔を空けて配置されるワード線（２）が存在し、該ゲート電極は、それぞれ、関連するワード線（２）の一部分によって形成され、チャネル領域のそれぞれの長手方向は、該関連するワード線（２）に対して横方向に伸び、該ビット線（４）は、該半導体ボディまたは基板から離れた該ワード線（２）の上面上に配置され、該ワード線（２）間の中間空間に、セクションで、かつ、該中間空間から電気的に絶縁されて配置される導通する相互接続（６）が存在し、該メモリトランジスタ（Ｔ）の、それぞれのワード線（２）に沿う連続的番号付けに従って、該相互接続（６）は、ａ）該ワード線（２）の一方の側において、偶数の番号が付けられたメモリトランジスタ（Ｔ）のソース／ドレイン領域を、この番号付けに続く、奇数の番号が付けられたメモリトランジスタ（Ｔ）のソース／ドレイン領域とそれぞれ導通するように接続し、ｂ）該ワード線（２）の対向する側において、奇数の番号が付けられたメモリトランジスタ（Ｔ）のソース／ドレイン領域を、該番号付けに続く、偶数の番号が付けられたメモリトランジスタ（Ｔ）のソース／ドレイン領域とそれぞれ導通するように接続し、かつ該ビット線（４）は、それぞれ、相互接続（６）に電気的にコンタクト接続され、該相互接続は、該ビット線（４）の方向に連続して、それぞれ、該ワード線（２）の１つおきの中間空間に設けられる、半導体メモリであって、該半導体メモリを、それぞれ、関連したビット線（４０）に沿って、または、２つの連続する関連したビット線（４１、４２）間で、それぞれ、所定の間隔を空けたスライス（Ａ、Ｂ）に分割するために、ａ）電気的絶縁が、該関連したビット線（４１、４２）間の２つの連続するＳＴＩ素子間分離（１）間に存在するか、あるいは、ｂ）該関連したビット線（４０）の下の該ワード線（２）に沿って存在する相互接続（６）のシーケンスの中断、および／または該関連したビット線（４０）の該相互接続（６）からの電気的絶縁が存在するか、あるいは、ｃ）連続の両側に存在する該メモリトランジスタ（Ｔ）を電気的に絶縁するために、２つの連続する関連したビット線（４１、４２）間に、一連のメモリトランジスタ（Ｔ）が組み入れられるように、該ビット線（４）のスイッチ接続が存在し、これにより上記目的を達成する。

電気的絶縁は、２つの連続するビット線（４１、４２）の下の２つの連続するＳＴＩ素子間分離（１）間で、該適切なＳＴＩ素子間分離、およびこれらの間に存在する領域がより幅広いＳＴＩ素子間分離（７）として共に形成されることによって行われてもよい。

ビット線（４０）の下の前記ワード線（２）に沿って存在する前記相互接続のシーケンス（６）の中断が、該ビット線（４０）の領域における相互接続の代わりに、電気的に絶縁された領域（６０）が存在することによって行われてもよい。

前記相互接続（６）からのビット線（４０）の電気的絶縁は、該相互接続（６）と接触することなく、該ビット線（４０）が形成されることによって接続されてもよい。

２つの連続するビット線（４１、４２）間で、一連のメモリトランジスタがダミーモードメモリセル（８）として提供されるように提供されるように、前記ビット線（４）の接続が提供され、前記ダミーモードメモリセル（８）は、関連するメモリロケーション（９）に隣接するそれぞれ１つのソース／ドレイン領域に隣接する前記チャネル領域の２つの端部に隣接するそれぞれ１つのメモリロケーション（９）を有し、前記ダミーモードメモリセル（８）の前記メモリロケーション（９１，９２）は、前記関連するビット線（４１、４２）によって、前記連続によって絶縁されたスライス（Ａ、Ｂ）の１つを少なくとも各々消去する前に、該ダミーモードメモリセル（８）の該メモリロケーション（９１、９２）がプログラムされ、該メモリロケーションにそれぞれ隣接するソース／ドレイン領域は、相互接続（６）を介して、消去されるべき該スライスにおけるソース／ドレイン領域に導通するように接続されてもよい。

前記ダミーモードメモリセル（８）の前記メモリロケーション（９）は、前記隣接し合うスライス（Ａ、Ｂ）の各消去の後にすでにプログラムされてもよい。

本発明は、スライスに分割される、冒頭で述べられたタイプの仮想接地アーキテクチャの電荷トラップメモリセルを有する半導体メモリを明確にすることができる。

図１は、第１の実施例の場合のＳＴＩ素子間分離およびワード線の模式的配置の部分的平面図を示し、ここで、互いに並行に配置されたＳＴＩ素子間分離１のシーケンスにおいて、より幅広いＳＴＩ素子間分離７が存在する。従って、ここでは、等しい間隔で存在するメモリトランジスタＴの構成が中断される。図２によると、ビット線４は、この構造の上面上で均一な間隔で配置され得る。関連するビット線４１、４２は、その後、メモリトランジスタをスライスＡで（ビット線４１）、および、メモリトランジスタをスライスＢ（ビット線４２）で駆動するために利用される。これらのビット線４１、４２間にはトランジスタは存在しない。より幅広いＳＴＩ素子間分離７は、スライスＡとスライスＢとの間に境界を形成する。

製造中、ＳＴＩ素子間分離間の活性領域がメモリ全体の下に位置する均一な格子上に配置される状態、すなわち、活性領域の連続における周期性が、スライスの境界を越えて一定の状態で保持され、そこで、１回だけ中断する状態を達成するために、それぞれ、より幅広いＳＴＩ素子間分離７に隣接する活性領域が、残りの活性領域よりもいくらか幅広く形成され得る。しかしながら、製造中に場合によっては生じる近接効果が、ＳＴＩ素子間分離のパターニングのために用いられるマスクの構成によって適切に補償される場合、活性領域は、すべて、同一の幅を有し得る。

これは、好ましくは、それ自体公知のマスクにおける補助線によって行われる。マスクは、提供されたＳＴＩ素子間分離の領域において、スライスの境界にて、そこに提供された比較的幅広いＳＴＩ素子間分離に対応して、残りのＳＴＩ領域の上よりも幅広い開口部を有する。後続のリソグラフィにおいて、より幅広いＳＴＩ素子間分離の領域では遮蔽しないが、提供された格子の隣接し合う領域を露光するために、より幅広い開口部の中心に沿って、それぞれ、マスクの幅が狭い部分、いわゆる補助線が提供される。

記載される例示的実施形態は、半導体メモリを、互いに電気的に絶縁されたスライスへの半導体メモリの分割が、活性領域の構成の厳密な周期性が著しく損なわれることなく、比較的少ないコストおよび労力で実行され得る。従って、メモリトランジスタの閾値電圧の分布は、スライスに細分化されないメモリと比較して実質的に同じである。

図３による例示的実施形態の場合、相互接続６は、関連するビット線４０の下で省略される。相互接続の代わりに絶縁領域６０のみが存在する。相互接続を互い電気的に絶縁するために、好ましくは、ワード線２間の中間空間に導入された誘電材料が関連するビット線４０の下にも導入されることによって、絶縁領域６０が形成され得る。このビット線４０は、好ましくは、接地される。関連するビット線４０の端子接点は、好ましくは、省略される。これが電気的に絶縁のために十分である場合、場合によっては、相互接続は、この関連するビット線４０の下に存在し、相互接続上のビット線の端子接続のみが省略され得る。

この例示的実施形態は、トランジスタ構造が提供された活性領域の周期性が中断されないという有利な点を有する。メモリトランジスタの閾値電圧の分布は、この例示的実施形態の場合に最も幅狭い。

図４による例示的実施形態の場合、半導体メモリの構造は、冒頭で記載された構造と比較して変わらない。互いに絶縁されたスライスへの半導体メモリの分割は、接続によってのみ行われる。この例示的実施形態の場合、エッジを除いて、メモリセル配列は周期的である。従って、情報を格納するために用いられない一連のメモリトランジスタは、スライスＡとスライスＢとの間の境界にある２つの関連するビット線４１と４１との間に位置する。これらのメモリトランジスタは、その代わりに、ダミートランジスタまたはダミーモードメモリセル８を形成する。電荷トラップメモリセルの場合、ビット線上に存在する電圧の適切な極性を通じて両方のチャネル端部にビットを格納することが可能である。図４において、メモリロケーション９は、ソース／ドレイン領域に隣接するトランジスタ構造の２つの端部に点線で示される。

プログラミングは、それぞれのワード線の一部分であるゲート電極と、チャネルの半導体材料との間の記憶層におけるチャネルからの熱い電荷キャリアを捕獲することによって行われる。スライスの第１の消去の前、および、それぞれ、さらなる消去動作間に、いわゆる上書き消去（ｏｖｅｒ−ｅｒａｓｅ）を防止するために、消去されるべきスライスに隣接するダミーモードメモリセルのメモリロケーション９に、それぞれ、１つのビットがプログラムされる。ダミーモードメモリセル８のこれらのメモリロケーションは、ここで、それぞれプログラムされ、これらのメモリロケーションにそれぞれ隣接するソース／ドレイン領域は、相互接続６を介して、消去されるべきスライスにおけるソース／ドレイン領域に導通するように接続される。

図４に示される実施例において、スライスＡを消去することが意図された場合、メモリロケーション９１は、消去の前にプログラムされる。なぜなら、これらのメモリロケーションは、スライスＡ内のさらなるソース／ドレイン領域に示される相互接続ｉを介して接続されるソース／ドレイン領域に隣接するからである。従って、メモリロケーション９２は、スライスＢの消去の前にプログラムされる。なぜなら、これらのメモリロケーションは、スライスＢ内のさらなるソース／ドレイン領域に示される相互接続ｆに隣接するからである。このプログラミングの間、隣接するスライスの外側のビット線（消去されるべきスライスに隣接する）、すなわち、スライスＡの消去の場合のビット線４２、および、スライスＢの消去の場合のビット線４１が０ボルト（グラウンド）に接続される。

ダミーモードメモリセル８に書き込まれたビットは、後続の消去動作の間に付随的に消去される。場合によっては生じ得る漏れ電流を最小化し、かつ、スライスＡまたはスライスＢにおけるエッジに配置されたメモリトランジスタを読み出す場合の問題を回避するために、メモリトランジスタダミーモードメモリセル８のメモリロケーションは、消去動作の直後に再プログラムされる。プログラミングは、好ましくは、閾値電圧が大きく上昇し、トランジスタを通る漏れ電流が非常に小さくなるように実行される。

この例示的実施形態の有利な点は、活性領域、相互接続、およびビット線コンタクトの周期性の中断を伴なわない小さい空間需要、ならびに、メモリトランジスタの閾値電圧の分布の非常に幅狭いゆらぎである。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

（要約）
ワード線（２）と並行に存在する相互接続（６）と、ビット線（４）と並行に存在するＳＴＩ素子間分離（１）とを有する仮想接地の電荷トラップメモリアーキテクチャにおいて、スライスに分割するために幅が拡大されたＳＴＩ素子間分離（７）が提供される。これに代わって、ビット線の下に存在する相互接続は省略され得るか、２つの隣接し合うビット線（４１、４２）が、これらの間に存在するメモリトランジスタがダミーモードでのみ動作するように接続され得る。

図１は、ＳＴＩ素子間分離およびワード線の模式的配置を示す。図２は、ワード線、ビット線、および相互接続の、ならびに、第１の例示的実施形態のスライスへの細分化の模式的配置を示す。図３は、ワード線、ビット線、および相互接続の、ならびに、第２の例示的実施形態のスライスへの細分化の模式的配置を示す。図４は、ワード線、ビット線、および相互接続の、ならびに、第３の例示的実施形態のスライスへの細分化の模式的配列を示す。

符号の説明

１ＳＴＩ素子間分離
２ワード線
３スペーサ
４ビット線
５ビット線コンタクト
６相互接続
７より幅広いＳＴＩ素子間分離
８ダミーモードメモリセル
９メモリロケーション
４０特定のビット線
４１特定のビット線
４２特定のビット線
６０絶縁領域
ａ〜ｎ相互接続
Ｅ〜Ｔビット線コンタクト

Claims

電荷トラップメモリセルを有する半導体メモリであって、
ソース／ドレイン領域、前記ソース／ドレイン領域間のチャネル領域、ゲート電極、および、前記ゲート電極と前記チャネル領域との間の誘電体記憶層を各々有する複数のメモリトランジスタ（Ｔ）が形成される半導体ボディまたは基板が存在し、
前記半導体ボディまたは基板において、隣接する前記メモリトランジスタ（Ｔ）間に、前記ソース領域から前記ドレイン領域へと延びる前記チャネル領域の長手方向に沿って、互いに間隔を空けて配置される複数のＳＴＩ素子間分離（１）が存在し、
前記複数のＳＴＩ素子間分離（１）のそれぞれに沿って配置される複数のビット線（４）が存在し、
前記ビット線（４）に対して直交する方向に延び、かつ、前記ビット線（４）から電気的に絶縁されるように、互いに間隔を空けて配置される複数のワード線（２）が存在し、前記ゲート電極は、それぞれ、関連するワード線（２）の一部分によって形成され、
前記チャネル領域のそれぞれの長手方向は、前記関連するワード線（２）に対して直交する方向に延び、
前記ビット線（４）は、前記半導体ボディまたは基板から離れた前記ワード線（２）の上面上に配置され、
隣接する前記ワード線（２）間の中間空間に、相互に分離され、かつ、前記ワード線（２）から電気的に絶縁されて配置される複数の相互接続（６）が存在し、
前記複数のメモリトランジスタ（Ｔ）の配列の、それぞれの前記ワード線（２）に沿う方向での連続的番号付けに従って、前記相互接続（６）は、
ａ）前記ワード線（２）の一方の側において、偶数の番号が付けられた前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の一方を、前記番号付けに続く、奇数の番号が付けられた隣接する前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の対応する側とそれぞれ導通するように接続し、
ｂ）前記ワード線（２）の対向する側において、前記偶数の番号が付けられた前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の他方を、前記番号付けに先行する、奇数の番号が付けられた隣接する前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の対応する側とそれぞれ導通するように接続し、かつ
前記ビット線（４）は、それぞれ、前記相互接続（６）に電気的にコンタクト接続され、それぞれの前記ビット線（４）に接続される前記複数の相互接続（６）は、前記ビット線（４）の方向に沿って、それぞれ、前記ワード線（２）間の１つおきの前記中間空間に設けられる、半導体メモリであって、
前記半導体メモリを、前記複数のビット線（４）の配列ピッチを変えずに、前記複数のビット線（４）の配列方向に所定の間隔を空けた２つのスライス（Ａ、Ｂ）に分割するための電気的絶縁が存在し、
前記電気的絶縁は、前記２つのスライス（Ａ、Ｂ）のそれぞれの端部に配置された隣接する２つの前記ビット線（４１、４２）の下に位置する隣接する２つの前記ＳＴＩ素子間分離（１）が、前記２つのビット線（４１、４２）間の領域も含む幅広いＳＴＩ素子間分離（７）として一体的に形成されることによって行われる半導体メモリ。
電荷トラップメモリセルを有する半導体メモリであって、
ソース／ドレイン領域、前記ソース／ドレイン領域間のチャネル領域、ゲート電極、および、前記ゲート電極と前記チャネル領域との間の誘電体記憶層を各々有する複数のメモリトランジスタ（Ｔ）が形成される半導体ボディまたは基板が存在し、
前記半導体ボディまたは基板において、隣接する前記メモリトランジスタ（Ｔ）間に、前記ソース領域から前記ドレイン領域へと延びる前記チャネル領域の長手方向に沿って、互いに間隔を空けて配置される複数のＳＴＩ素子間分離（１）が存在し、
前記複数のＳＴＩ素子間分離（１）のそれぞれに沿って配置される複数のビット線（４）が存在し、
前記ビット線（４）に対して直交する方向に延び、かつ、前記ビット線（４）から電気的に絶縁されるように、互いに間隔を空けて配置される複数のワード線（２）が存在し、前記ゲート電極は、それぞれ、関連するワード線（２）の一部分によって形成され、
前記チャネル領域のそれぞれの長手方向は、前記関連するワード線（２）に対して直交する方向に延び、
前記ビット線（４）は、前記半導体ボディまたは基板から離れた前記ワード線（２）の上面上に配置され、
隣接する前記ワード線（２）間の中間空間に、相互に分離され、かつ、前記ワード線（２）から電気的に絶縁されて配置される複数の相互接続（６）が存在し、
前記複数のメモリトランジスタ（Ｔ）の配列の、それぞれの前記ワード線（２）に沿う方向での連続的番号付けに従って、前記相互接続（６）は、
ａ）前記ワード線（２）の一方の側において、偶数の番号が付けられた前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の一方を、前記番号付けに続く、奇数の番号が付けられた隣接する前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の対応する側とそれぞれ導通するように接続し、
ｂ）前記ワード線（２）の対向する側において、前記偶数の番号が付けられた前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の他方を、前記番号付けに先行する、奇数の番号が付けられた隣接する前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の対応する側とそれぞれ導通するように接続し、かつ
前記ビット線（４）は、それぞれ、前記相互接続（６）に電気的にコンタクト接続され、それぞれの前記ビット線（４）に接続される前記複数の相互接続（６）は、前記ビット線（４）の方向に沿って、それぞれ、前記ワード線（２）間の１つおきの前記中間空間に設けられる、半導体メモリであって、
前記半導体メモリを、前記複数のビット線（４）の配列ピッチを変えずに、前記複数のビット線（４）の配列方向に所定の間隔を空けた２つのスライス（Ａ、Ｂ）に分割するための電気的絶縁が存在し、
前記電気的絶縁は、前記２つのスライス（Ａ、Ｂ）の間に存在する１つの前記ビット線（４０）に接続されるべき前記複数の相互接続（６）を、電気的に絶縁された領域（６０）に置き換えることによって行われる半導体メモリ。
電荷トラップメモリセルを有する半導体メモリであって、
ソース／ドレイン領域、前記ソース／ドレイン領域間のチャネル領域、ゲート電極、および、前記ゲート電極と前記チャネル領域との間の誘電体記憶層を各々有する複数のメモリトランジスタ（Ｔ）が形成される半導体ボディまたは基板が存在し、
前記半導体ボディまたは基板において、隣接する前記メモリトランジスタ（Ｔ）間に、前記ソース領域から前記ドレイン領域へと延びる前記チャネル領域の長手方向に沿って、互いに間隔を空けて配置される複数のＳＴＩ素子間分離（１）が存在し、
前記複数のＳＴＩ素子間分離（１）のそれぞれに沿って配置される複数のビット線（４）が存在し、
前記ビット線（４）に対して直交する方向に延び、かつ、前記ビット線（４）から電気的に絶縁されるように、互いに間隔を空けて配置される複数のワード線（２）が存在し、前記ゲート電極は、それぞれ、関連するワード線（２）の一部分によって形成され、
前記チャネル領域のそれぞれの長手方向は、前記関連するワード線（２）に対して直交する方向に延び、
前記ビット線（４）は、前記半導体ボディまたは基板から離れた前記ワード線（２）の上面上に配置され、
隣接する前記ワード線（２）間の中間空間に、相互に分離され、かつ、前記ワード線（２）から電気的に絶縁されて配置される複数の相互接続（６）が存在し、
前記複数のメモリトランジスタ（Ｔ）の配列の、それぞれの前記ワード線（２）に沿う方向での連続的番号付けに従って、前記相互接続（６）は、
ａ）前記ワード線（２）の一方の側において、偶数の番号が付けられた前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の一方を、前記番号付けに続く、奇数の番号が付けられた隣接する前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の対応する側とそれぞれ導通するように接続し、
ｂ）前記ワード線（２）の対向する側において、前記偶数の番号が付けられた前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の他方を、前記番号付けに先行する、奇数の番号が付けられた隣接する前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の対応する側とそれぞれ導通するように接続し、かつ
前記ビット線（４）は、それぞれ、前記相互接続（６）に電気的にコンタクト接続され、それぞれの前記ビット線（４）に接続される前記複数の相互接続（６）は、前記ビット線（４）の方向に沿って、それぞれ、前記ワード線（２）間の１つおきの前記中間空間に設けられる、半導体メモリであって、
前記半導体メモリを、前記複数のビット線（４）の配列ピッチを変えずに、前記複数のビット線（４）の配列方向に所定の間隔を空けた２つのスライス（Ａ、Ｂ）に分割するための電気的絶縁が存在し、
前記電気的絶縁は、前記２つのスライス（Ａ、Ｂ）の間に存在する１つの前記ビット線（４０）を、前記ビット線（４０）に接続されるべき前記複数の相互接続（６）と接触させないことによって行われる半導体メモリ。
電荷トラップメモリセルを有する半導体メモリであって、
ソース／ドレイン領域、前記ソース／ドレイン領域間のチャネル領域、ゲート電極、および、前記ゲート電極と前記チャネル領域との間の誘電体記憶層を各々有する複数のメモリトランジスタ（Ｔ）が形成される半導体ボディまたは基板が存在し、
前記半導体ボディまたは基板において、隣接する前記メモリトランジスタ（Ｔ）間に、前記ソース領域から前記ドレイン領域へと延びる前記チャネル領域の長手方向に沿って、互いに間隔を空けて配置される複数のＳＴＩ素子間分離（１）が存在し、
前記複数のＳＴＩ素子間分離（１）のそれぞれに沿って配置される複数のビット線（４）が存在し、
前記ビット線（４）に対して直交する方向に延び、かつ、前記ビット線（４）から電気的に絶縁されるように、互いに間隔を空けて配置される複数のワード線（２）が存在し、前記ゲート電極は、それぞれ、関連するワード線（２）の一部分によって形成され、
前記チャネル領域のそれぞれの長手方向は、前記関連するワード線（２）に対して直交する方向に延び、
前記ビット線（４）は、前記半導体ボディまたは基板から離れた前記ワード線（２）の上面上に配置され、
隣接する前記ワード線（２）間の中間空間に、相互に分離され、かつ、前記ワード線（２）から電気的に絶縁されて配置される複数の相互接続（６）が存在し、
前記複数のメモリトランジスタ（Ｔ）の配列の、それぞれの前記ワード線（２）に沿う方向での連続的番号付けに従って、前記相互接続（６）は、
ａ）前記ワード線（２）の一方の側において、偶数の番号が付けられた前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の一方を、前記番号付けに続く、奇数の番号が付けられた隣接する前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の対応する側とそれぞれ導通するように接続し、
ｂ）前記ワード線（２）の対向する側において、前記偶数の番号が付けられた前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の他方を、前記番号付けに先行する、奇数の番号が付けられた隣接する前記メモリトランジスタ（Ｔ）のソース／ドレイン領域の対応する側とそれぞれ導通するように接続し、かつ
前記ビット線（４）は、それぞれ、前記相互接続（６）に電気的にコンタクト接続され、それぞれの前記ビット線（４）に接続される前記複数の相互接続（６）は、前記ビット線（４）の方向に沿って、それぞれ、前記ワード線（２）間の１つおきの前記中間空間に設けられる、半導体メモリであって、
前記半導体メモリを、前記複数のビット線（４）の配列ピッチを変えずに、前記複数のビット線（４）の配列方向に所定の間隔を空けた２つのスライス（Ａ、Ｂ）に分割するための電気的絶縁が存在し、
前記電気的絶縁は、前記２つのスライス（Ａ、Ｂ）のそれぞれの端部に配置された隣接する２つの前記ビット線（４１、４２）の間に存在する一連の前記メモリトランジスタ（Ｔ）をダミーモードメモリセル（８）に置き換えることによって行われ、
前記ダミーモードメモリセル（８）は、前記ソース／ドレイン領域のそれぞれに隣接する前記チャネル領域の２つの端部に対応してそれぞれ１つのメモリロケーション（９）を有し、
前記２つのスライス（Ａ、Ｂ）の少なくとも一方を消去する前に、消去されるべき前記スライス（Ａ、Ｂ）における前記メモリトランジスタ（Ｔ）の前記ソース／ドレイン領域と前記接続領域（６）を介して導通している前記ダミーモードメモリセル（８）の前記ソース／ドレイン領域に隣接する前記メモリロケーション（９１，９２）を、関連する前記ビット線（４１、４２）によってプログラムする手段を備えている半導体メモリ。
前記プログラムする手段は、前記ダミーモードメモリセル（８）の前記メモリロケーション（９）を、前記スライス（Ａ、Ｂ）の消去の後に再度プログラムする請求項４に記載の半導体メモリ。