JP4295523B2 - Multilayer wiring board - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は多層配線基板に関し、より詳細には半導体集積回路素子を収容する半導体素子収納用パッケージや、半導体集積回路等の電気的な検査をするためのプローブカード等に使用される多層配線基板に関するものである。
【0002】
【従来の技術】
近年、半導体集積回路は半導体素子の高集積化および処理信号数の増加によって、半導体基板上に形成される端子数が増加するとともに端子の狭ピッチ化が進んでいる。これにより、半導体集積回路素子を収容する半導体素子収納用パッケージの接続端子や、半導体集積回路の電気的な検査を行なうプローブカードのプローブも狭ピッチ化が要求されている。
【0003】
この狭ピッチ化の要求に対して、半導体素子収納用パッケージにおいては半導体素子の実装形態がワイヤボンディング接続からフリップチップ接続へ、またプローブカードは、カンチレバー方式のものからニードル状のプローブを細密に格子状に配置したものへと移り変わってきている。
【0004】
また、それら半導体素子収納用パッケージやプローブカードに使われる多層配線基板の構成は、ガラス繊維から成る基材に有機樹脂を含浸硬化させた絶縁層に銅箔をパターン加工した配線導体層を形成して成るプリント配線板から、配線導体層の狭ピッチ化に優れるとともに、配線導体層を細密な格子状に配置することが可能な、基板の上面に薄膜の絶縁層と配線導体層とから成る多層配線部を形成したビルドアップ方式の多層配線基板へと移り変わってきている。
【0005】
かかるビルドアップ方式の多層配線基板は、基板の上面に、エポキシ樹脂やポリイミド樹脂等から成り、カーテンコート法やスピンコート法等によって樹脂の前駆体を塗布し加熱硬化させることによって形成される絶縁層と、銅やアルミニウム等の金属から成り、めっき法や気相成膜法等の薄膜形成技術およびフォトリソグラフィ技術を採用することによって形成される配線導体層とを交互に多層に積層させた構造となっている。
【0006】
〔特許文献1〕
特開平11−163520号公報
〔特許文献2〕
特開平11−38044号公報
【0007】
【発明が解決しようとする課題】
しかしながら、上記のような絶縁層と配線導体層とから成る多層配線部を有する多層配線基板においては、有機樹脂から成る絶縁層の厚みがその有機樹脂の前駆体を塗布する面の凹凸にほぼ均一に追従するため、絶縁層上に形成した配線導体層の凸部によって、その上に形成される絶縁層の表面には段差が発生しやすい。また、絶縁層を多層化していくと、各層での凹凸を反映して、多層配線基板の最上面に形成された絶縁層の表面では複雑な凹凸形状になることもある。
【0008】
このような凹凸形状のある多層配線基板の最上面に形成された配線導体層の上面に半導体基板を実装する場合には、多層配線基板の最上面に形成された絶縁層の表面の凹凸を吸収できるように、例えば、配線導体層上に形成する半導体基板の接続用の半田の高さを半導体基板の表面に対して平行になるように調節したりする必要があり、工程が複雑になるとともに調整する分だけ必要以上の半田高さが必要になるため、結果として多層配線基板の最上面における配線導体層の狭ピッチ化を阻害してしまうという問題点があった。
【0009】
また、プローブカードのようにプローブを接触させたり接続したりする場合には、配線導体層の上面の高さばらつきによってプローブ先端の高さばらつきが大きくなり、半導体基板の端子に対するプローブの接触圧力にばらつきが生じてしまい、接続抵抗が変動しやすいという問題点があった。
【0010】
さらに、配線導体層の上面の高さばらつきがあると、そのために生じるプローブの接触圧力のばらつきにより特定のプローブに圧力が集中してしまい、プローブの寿命が短くなりやすいという問題点があった。
【0011】
本発明は上記のような従来の技術における問題点に鑑みてなされたものであり、その目的は、多層配線基板の最上面に形成された絶縁層の平坦度が高い、配線導体層の狭ピッチ化に対応することができる多層配線基板を提供することにある。
【0012】
【課題を解決するための手段】
本発明の多層配線基板は、絶縁層と配線導体層とを多層に積層するとともに、上下に位置する前記配線導体層同士をその間の前記絶縁層に設けた貫通孔に貫通導体を配して接続して成り、前記絶縁層は、上面に凹部を有し、セラミックスから成る第1の絶縁層と、該第1の絶縁層の上面に積層されるとともに前記凹部の上方に貫通孔を有し、有機樹脂から成る第2の絶縁層と、前記第1の絶縁層の下面に積層された有機樹脂から成る第3の絶縁層とから成り、前記第1の絶縁層の凹部に前記配線導体層の下面が前記第2の絶縁層を貫通して埋入していることを特徴とするものである。
【0013】
また、本発明の多層配線基板は、上記構成において、前記絶縁層に設けられた貫通孔及び凹部全面に形成された拡散防止層を有することが好ましい。
【0014】
本発明の多層配線基板によれば、配線導体層の下面が有機樹脂から成る第2の絶縁層を貫通してセラミックスから成る第1の絶縁層の上面に埋入していることから、配線導体層の一部が絶縁層に埋入しているため、従来のように配線導体層を絶縁層の上面に配設した場合に比べて絶縁層から突出する配線導体層の突出量を小さくすることができるとともに、配線導体層の下面がセラミックスから成る第1の絶縁層に埋入しているため、配線導体層を絶縁層に強固に固定することができるようになる。また、さらにその上面に次の絶縁層をプレス加工法により積層する際には、次の絶縁層は加熱プレス加工時においてもセラミックスから成る第1の絶縁層は有機樹脂から成る第3の絶縁層に比べて硬く、配線導体層が絶縁層に強固に固定されているため、第1の絶縁層の形状にならって第3の絶縁層が下層の絶縁層から突出した配線導体層の突出部を包み込むように変形することによって、その上面では第1の絶縁層の元々の形状通りに加工することができるようになる。これにより、多層配線基板の最上面に形成された絶縁層の表面に対する下層の配線導体層の突出による影響を小さく抑えることができ、その表面を平坦面とすることができる。
【0015】
また、第2の絶縁層および第3の絶縁層を熱可塑性樹脂で形成しておくと、この第2および第3の絶縁層を上下面に有する絶縁層を多層化する際には、加熱プレス加工法によって第2および第3の絶縁層が流動し簡単に多層に接着することができるようになる。これとともに、さらにその上面に次の絶縁層をプレス加工法により積層する際には、次の加熱プレス加工時においても第1の絶縁層は第2および第3の絶縁層に比べて硬く、配線導体層が絶縁層に強固に固定されているため、第1の絶縁層の形状にならって第3の絶縁層が下層の絶縁層から突出した配線導体層の突出部を包み込むように変形することによって、その上面では第1の絶縁層の元々の形状通りに加工することができるようになる。これにより、絶縁層の最上面に形成された絶縁層の表面を平坦面とすることが簡単にかつ安定してできるようになる。
【0016】
これらのことにより、複数の絶縁層と配線導体層とを多層に積層して成る多層配線基板の平坦な最上面に形成された配線導体層と半導体基板の接続部位とを平行に配置することが容易になるため、半導体基板の接続用の半田の高さを調節する必要がなくなる。これにより、多層配線基板の最上面に形成された絶縁層の平坦度が高い、配線導体層の狭ピッチ化に対応することができる多層配線基板となる。
【0017】
また、本発明の多層配線基板をプローブカードとして使用する場合には、複数の絶縁層と配線導体層とを多層に積層して成る多層配線基板の最上面に形成された配線導体層とプローブとの高さばらつきがなくなり、半導体集積回路の検査の際にプローブにかかる荷重が配線導体層の上面の一部に集中することがなくなるものとすることができ、配線導体層の磨耗による多層配線基板の寿命が短くなるという問題もなくすことができる。これにより、プローブとの接触抵抗を長期にわたり安定なものとすることができる、電気的な接続性に優れた多層配線基板となる。
【0018】
【発明の実施の形態】
以下、図面に基づいて本発明の多層配線基板を詳細に説明する。
【0019】
図1は本発明の多層配線基板の実施の形態の一例を示す断面図であり、図2は図1に示す多層配線基板における配線導体層の周辺の状態を示す要部拡大断面図である。これらの図において、1は絶縁層、2は配線導体層、3は絶縁層1の一部としての第1の絶縁層、4は絶縁層1の一部としての第2の絶縁層、5は絶縁層1の一部としての第3の絶縁層、6は貫通孔、7は貫通導体である。
【0020】
絶縁層1は、第1の絶縁層3を中心として、その上面に積層された第2の絶縁層4と、その下面に積層された第3の絶縁層5とから構成されている。絶縁層1は上下の配線導体層2を電気的に絶縁する機能を持ち、その中でも第1の絶縁層3はセラミックスから成り絶縁層1の基礎骨格として働くとともに、第2の絶縁層4および第3の絶縁層5とともに配線導体層2を支える支持部材として機能している。
【0021】
第1の絶縁層3は酸化アルミニウム質焼結体,ムライト質焼結体等の酸化物系セラミックス、あるいは表面に酸化物膜を有する窒化アルミニウム質焼結体,炭化珪素質焼結体等の非酸化物系セラミックス、さらにはガラスセラミックス焼結体等から成る。また、第2の絶縁層4および第3の絶縁層5はポリイミド樹脂,ポリアミドイミド樹脂,シロキサン変性ポリイミド樹脂,シロキサン変性ポリアミドイミド,ビスマレイミドトリアジン樹脂等から成る。
【0022】
絶縁層1は、例えば、第1の絶縁層3として厚みが20〜100μm程度のセラミックス層を準備する。そして、この第1の絶縁層3の両面に第2の絶縁層4および第3の絶縁層5として有機樹脂ワニス材をドクターブレード法等を用いて乾燥厚みで3〜20μm程度に塗布し乾燥させることで絶縁層1が形成される。
【0023】
また、これを他の絶縁層1や配線導体層2上に第3の絶縁層5側を接着面にして加熱プレス装置を用いて加熱加圧し接着することによって、絶縁層1が多層に積層された多層配線基板が形成される。
【0024】
このような構成にしておくと、絶縁層1および配線導体層2を多層に積層して多層配線基板を形成する際のプレス加工時に、第1の絶縁層3が硬いため、その絶縁層1の上に他の絶縁層1が積層される際に絶縁層1の上面側に配置された配線導体層2等によって生じる凸部を、他の絶縁層1の第1の絶縁層3は硬いためそのままの形状を保持するように働くとともに、第3の絶縁層5がその柔らかさにより凸部との接触面で生じる応力を吸収するように変形することとなり、上下の絶縁層1間の第2の絶縁層4および第3の絶縁層5中に配線導体層2を埋設することができるので、その結果、積層された絶縁層1の上面を平坦面とすることが簡単にかつ安定してできるようになる。
【0025】
このような第1の絶縁層3と第2の絶縁層4および第3の絶縁層5との組み合わせとしては、例えば、第1の絶縁層3を酸化アルミニウム質焼結体とし、第2の絶縁層4および第3の絶縁層5をシロキサン変性ポリアミドイミド樹脂とする組み合わせがある。この組み合わせによれば、シロキサン変性ポリアミドイミド樹脂が第1の絶縁層3の酸化アルミニウム質焼結体との接着性も良好であり、かつ耐熱性が高いものであるため、これらにより形成した多層配線基板をプリント基板等に実装する際の耐半田耐熱性等が良好なものとなる。
【0026】
また、第1の絶縁層3を熱膨張係数が9〜15×10−6/℃のガラスセラミックス焼結体とし、第2の絶縁層4および第3の絶縁層5を熱可塑性のポリイミド樹脂としておくのがよい。この組み合わせの場合には、耐熱性が高いものになるとともに、第1の絶縁層3と第2の絶縁層4および第3の絶縁層5との間の熱膨張係数差を小さくできるため絶縁層1の内部応力を低くすることができ、これにより多層配線基板の全体の反りを低減することができるようになる。
【0027】
さらに、各絶縁層1には配線導体層2が配設されるとともに、絶縁層1を挟んで上下に位置する配線導体層2同士を電気的に接続するため、その絶縁層1に設けた貫通孔6に貫通導体7が埋設されている。これら配線導体層2および貫通導体7は、銅,金,アルミニウム,ニッケル,クロム,モリブデン,チタンおよびそれらの合金等の金属材料をスパッタリング法,蒸着法,めっき法等の薄膜形成技術を採用することによって形成することができる。
【0028】
貫通導体7は配線導体層2と別々に形成してもよいが、これらは同時に形成した方が、工程数を少なくできる点で好ましいものとなるとともに、両者の電気的な接続信頼性の点でも良好なものとなる。また、配線導体層2と貫通導体7とを一体的に形成する場合には、それぞれを所望の厚みに調整してめっき膜で形成することができるように、主として電解めっき法を用いて形成しておくのがよい。
【0029】
また、本発明の多層配線基板においては、配線導体層2の下面は、その下部とともに第2の絶縁層4を貫通して第1の絶縁層3の上面に埋入している。このように配線導体層2の下面を第1の絶縁層3の上面に埋入させておくことで、配線導体層2の一部が絶縁層1に埋入しているため、従来の多層配線基板では絶縁層1の上面に大きく突出していた配線導体層2の突出量を低減することができ、この上に積層される絶縁層1の表面を平坦にすることができるようになるとともに、多層配線基板の最上面に形成された絶縁層の表面も平坦面にすることができる。さらに、第1の絶縁層3は硬く、その上面に配線導体層2の下面を強固に固定することができるため、配線導体層2の第1の絶縁層3への接着の信頼性を向上させることができるとともに絶縁層1を多層化する際の熱処理による配線導体層2の位置ズレを抑えることができるため、配線導体層2の位置精度が向上する。
【0030】
さらに、配線導体層2は第2の絶縁層4に完全に埋め込む形で形成しておくのが最適である。これにより、この配線導体層2が形成された絶縁層1の表面と配線導体層2の表面とを完全に平坦にすることができるようになるとともに、この上にさらに絶縁層1を積層して形成した多層配線基板の最上面も完全に平坦にすることができる。
【0031】
配線導体層2および貫通導体7の形成方法は、例えば、まず絶縁層1の表面に配線導体層2用の配線パターン形状の凹部を形成するとともに貫通導体7用の貫通孔6を形成する。
【0032】
配線導体層2用の凹部は、例えば金属膜をマスクとして絶縁層1の上面側を酸素プラズマ処理またはサンドブラスト処理によって第2の絶縁層4および第1の絶縁層3の上面側の一部を除去することにより形成される。また、貫通孔6は、例えばレーザやサンドブラスト処理等を使い、配線導体層2用の凹部の所定位置の第1の絶縁層3および第3の絶縁層5を除去することにより形成される。
【0033】
次に、絶縁層1の上面の全面に、銅層を主体としこの銅層の絶縁層1側に拡散防止層(バリア層)としてのクロム,モリブデン,チタン等を被着させて下地導体層を形成する。次に、全面に配線導体層2および貫通導体7の主導体層の部分を、電解めっき法にて全面が略平坦になるまで形成する。その後、不必要な厚みにまで形成した電解めっき膜を研磨法やケミカルエッチング法等にて所定厚みまで除去することにより、所望の配線パターン形状の配線導体層2および貫通導体7に加工することができる。
【0034】
なお、多層配線基板の最上層となる絶縁層1の表面に形成される配線導体層2の主導体層には、電気的な特性や接続信頼性の観点から、主導体層が銅層から成るものとすることがよく、また、その場合には接続信頼性および耐環境信頼性の観点から主導体層の上にニッケル層や金層を形成するとよい。
【0035】
かくして、本発明の多層配線基板によれば、最上層に位置する、または多層配線基板に形成された凹部の底面となる絶縁層1に埋設されるように形成された配線導体層2に半導体集積回路を実装するとともに、多層配線基板を外部電気回路に電気的に接続することによって半導体装置となる。このとき、本発明の多層配線基板の最上面は平坦面になっているため、接続用半田の高さ調節等の付加処理を行なうことなく狭ピッチな接続端子を持つ半導体集積回路を搭載することができる。
【0036】
また、本発明の多層配線基板によれば、最上層に位置する絶縁層1に埋設されるように形成された配線導体層2と接触させてプローブを配置するとともに、多層配線基板を外部電気回路に電気的および機械的に接続することによって、半導体集積回路等の電気的な検査をするためのプローブカードとなる。このとき、本発明の多層配線基板の最上面は平坦面になっているため、プローブの高さばらつきによる応力の集中が発生することがなく、安定した接触抵抗で測定ができるとともにプローブを長期にわたり使用することができるものとすることができる。
【0037】
なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の例においては絶縁層1と配線導体層2とを多層化した多層配線部のみを形成して多層配線基板としたが、例えばセラミックス基板やガラス基板等を多層配線部の支持基板として用いてもよい。
【0038】
【発明の効果】
以上のように、本発明の多層配線基板によれば、絶縁層は、上面に凹部を有し、セラミックスから成る第1の絶縁層と、第1の絶縁層の上面に積層されるとともに凹部の上方に貫通孔を有し、有機樹脂から成る第2の絶縁層と、第1の絶縁層の下面に積層された有機樹脂から成る第3の絶縁層とから成り、配線導体層の下面が有機樹脂から成る第2の絶縁層を貫通してセラミックスから成る第1の絶縁層の上面に埋入している。これにより、配線導体層の一部が第1の絶縁層に形成された凹部に埋入しているため、従来のように配線導体層をセラミックスから成る絶縁層の上面に配設した場合に比べて絶縁層から突出する配線導体層の突出量を小さくすることができる。また、配線導体層の下面がセラミックスから成る第1の絶縁層に形成された凹部に埋入しているため、配線導体層を絶縁層に強固に固定することができるようになる。また、さらにその上面に次の絶縁層をプレス加工法により積層する際には、次の絶縁層は加熱プレス加工時においてもセラミックスから成る第1の絶縁層は有機樹脂から成る第3の絶縁層に比べて硬く、配線導体層が絶縁層に強固に固定されているため、第1の絶縁層の形状にならって第3の絶縁層が下層の絶縁層から突出した配線導体層の突出部を包み込むように変形することによって、その上面では第1の絶縁層の元々の形状通りに加工することができるようになる。これにより、多層配線基板の最上面に形成された絶縁層の表面に対する下層の配線導体層の突出による影響を小さく抑えることができ、その表面を平坦面とすることができる。
【0040】
これらのことにより、複数の絶縁層と配線導体層とを多層に積層して成る多層配線基板の平坦な最上面に形成された配線導体層と半導体基板の接続部位とを平行に配置することが容易になるため、半導体基板の接続用の半田の高さを調節する必要がなくなる。これにより、多層配線基板の最上面に形成された絶縁層の平坦度が高い、配線導体層の狭ピッチ化に対応することができる多層配線基板となる。
【0041】
また、本発明の多層配線基板をプローブカードとして使用する場合には、複数の絶縁層と配線導体層とを多層に積層して成る多層配線基板の最上面に形成された配線導体層とプローブとの高さばらつきがなくなり、半導体集積回路の検査の際にプローブにかかる荷重が配線導体層の上面の一部に集中することがなくなるものとすることができ、配線導体層の磨耗による多層配線基板の寿命が短くなるという問題もなくすことができる。これにより、プローブとの接触抵抗を長期にわたり安定なものとすることができる、電気的な接続性に優れた多層配線基板となる。
【図面の簡単な説明】
【図1】本発明の多層配線基板の実施の形態の一例を示す断面図である。
【図2】本発明の多層配線基板の実施の形態の一例における配線導体層の周辺の状態を示す要部拡大断面図である。
【符号の説明】
1・・・・絶縁層
2・・・・配線導体層
3・・・・第1の絶縁層
4・・・・第2の絶縁層
5・・・・第3の絶縁層
6・・・・貫通孔
7・・・・貫通導体[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multilayer wiring board, and more particularly, to a multilayer wiring board used for a semiconductor element housing package for housing a semiconductor integrated circuit element, a probe card for electrically inspecting a semiconductor integrated circuit, and the like. Is.
[0002]
[Prior art]
2. Description of the Related Art In recent years, in semiconductor integrated circuits, the number of terminals formed on a semiconductor substrate has increased and the pitch of terminals has been reduced due to higher integration of semiconductor elements and an increase in the number of processing signals. As a result, the pitch of the connection terminals of the package for housing the semiconductor element that houses the semiconductor integrated circuit element and the probe of the probe card that performs electrical inspection of the semiconductor integrated circuit is also required.
[0003]
In response to this demand for narrow pitches, in the package for housing semiconductor devices, the mounting form of the semiconductor devices is changed from wire bonding connection to flip chip connection, and the probe card is a cantilever type, and needle-like probes are finely latticed. It has changed to something arranged in a shape.
[0004]
In addition, the structure of the multilayer wiring board used in the semiconductor element storage package and the probe card is formed by forming a wiring conductor layer obtained by patterning a copper foil on an insulating layer obtained by impregnating and curing an organic resin on a substrate made of glass fiber. Multi-layer consisting of a thin insulating layer and a wiring conductor layer on the top surface of the substrate, which is excellent in narrowing the pitch of the wiring conductor layer and can be arranged in a fine lattice pattern. It is changing to a build-up type multilayer wiring board in which a wiring part is formed.
[0005]
Such a build-up type multilayer wiring board is made of an epoxy resin, a polyimide resin, or the like on the upper surface of the board, and is formed by applying a resin precursor by a curtain coating method, a spin coating method, or the like and then heat-curing the insulating layer. And a structure in which wiring conductor layers made of a metal such as copper or aluminum are alternately laminated in multiple layers by adopting a thin film formation technique such as a plating method or a vapor deposition method and a photolithography technique. It has become.
[0006]
[Patent Document 1]
Japanese Patent Laid-Open No. 11-163520 [Patent Document 2]
Japanese Patent Application Laid-Open No. 11-38044
[Problems to be solved by the invention]
However, in a multilayer wiring board having a multilayer wiring portion composed of an insulating layer and a wiring conductor layer as described above, the thickness of the insulating layer made of an organic resin is substantially uniform on the unevenness of the surface on which the organic resin precursor is applied. Therefore, a step is likely to occur on the surface of the insulating layer formed thereon due to the convex portion of the wiring conductor layer formed on the insulating layer. Further, when the insulating layer is multilayered, the surface of the insulating layer formed on the uppermost surface of the multilayer wiring board may have a complicated uneven shape reflecting the unevenness in each layer.
[0008]
When a semiconductor substrate is mounted on the top surface of a wiring conductor layer formed on the top surface of a multilayer wiring board having such a concavo-convex shape, the surface roughness of the insulating layer formed on the top surface of the multilayer wiring board is absorbed. For example, it is necessary to adjust the height of the solder for connecting the semiconductor substrate formed on the wiring conductor layer so as to be parallel to the surface of the semiconductor substrate. Since the solder height more than necessary is necessary for the adjustment, there is a problem that the narrow pitch of the wiring conductor layer on the uppermost surface of the multilayer wiring board is hindered as a result.
[0009]
Also, when the probe is brought into contact or connected like a probe card, the height variation of the probe tip increases due to the height variation of the upper surface of the wiring conductor layer, and the contact pressure of the probe with respect to the terminal of the semiconductor substrate is increased. There was a problem that the variation occurred and the connection resistance was likely to fluctuate.
[0010]
Furthermore, if the height of the upper surface of the wiring conductor layer varies, there is a problem that the pressure is concentrated on a specific probe due to the variation in the contact pressure of the probe, which tends to shorten the life of the probe.
[0011]
The present invention has been made in view of the above-described problems in the prior art, and the object thereof is to provide a narrow pitch of the wiring conductor layer in which the insulating layer formed on the uppermost surface of the multilayer wiring board has a high flatness. An object of the present invention is to provide a multilayer wiring board that can cope with the manufacturing process.
[0012]
[Means for Solving the Problems]
In the multilayer wiring board of the present invention, the insulating layer and the wiring conductor layer are laminated in multiple layers, and the wiring conductor layers positioned above and below are connected by arranging a through conductor in a through hole provided in the insulating layer therebetween. Ri formed by the insulating layer has a recess on the top surface includes a first insulating layer made of ceramics, the upper into the through hole of Rutotomoni the recess is laminated on the upper surface of the first insulating layer a second insulating layer made of an organic resin and, and a third insulating layer made of the first insulating layer lower surface stacked organic resin, the wiring conductor layer in the recess of the first insulating layer The lower surface of the metal layer is embedded through the second insulating layer.
[0013]
Moreover, the multilayer wiring board of the present invention preferably has a diffusion prevention layer formed on the entire surface of the through hole and the recess provided in the insulating layer in the above configuration.
[0014]
According to the multilayer wiring board of the present invention, the lower surface of the wiring conductor layer penetrates the second insulating layer made of organic resin and is embedded in the upper surface of the first insulating layer made of ceramics. Since part of the layer is embedded in the insulating layer, the amount of protrusion of the wiring conductor layer protruding from the insulating layer can be reduced compared to the case where the wiring conductor layer is disposed on the upper surface of the insulating layer as in the past. In addition, since the lower surface of the wiring conductor layer is embedded in the first insulating layer made of ceramics, the wiring conductor layer can be firmly fixed to the insulating layer. Further, when the next insulating layer is laminated on the upper surface by the press working method, the first insulating layer made of ceramic is the third insulating layer made of organic resin even when the next insulating layer is heated and pressed. Since the wiring conductor layer is firmly fixed to the insulating layer, the third insulating layer protrudes from the lower insulating layer according to the shape of the first insulating layer. By deforming so as to wrap, the upper surface thereof can be processed according to the original shape of the first insulating layer. Thereby, the influence of the protrusion of the lower wiring conductor layer on the surface of the insulating layer formed on the uppermost surface of the multilayer wiring board can be suppressed, and the surface can be made flat.
[0015]
Further, if the second insulating layer and the third insulating layer are formed of a thermoplastic resin, when the insulating layers having the second and third insulating layers on the upper and lower surfaces are multi-layered, a hot press is used. By the processing method, the second and third insulating layers flow and can be easily bonded to the multilayer. At the same time, when the next insulating layer is further laminated on the upper surface by the press working method, the first insulating layer is harder than the second and third insulating layers even during the next hot press working. Since the conductor layer is firmly fixed to the insulating layer, the third insulating layer is deformed so as to wrap around the protruding portion of the wiring conductor layer protruding from the lower insulating layer according to the shape of the first insulating layer. Thus, the upper surface can be processed according to the original shape of the first insulating layer. Thereby, the surface of the insulating layer formed on the uppermost surface of the insulating layer can be easily and stably made flat.
[0016]
As a result, the wiring conductor layer formed on the flat top surface of the multilayer wiring board formed by laminating a plurality of insulating layers and wiring conductor layers in multiple layers and the connection portion of the semiconductor substrate can be arranged in parallel. Since it becomes easy, it becomes unnecessary to adjust the height of the solder for connecting the semiconductor substrate. As a result, the multilayer wiring board can cope with the narrow pitch of the wiring conductor layer with the flatness of the insulating layer formed on the uppermost surface of the multilayer wiring board being high.
[0017]
When the multilayer wiring board of the present invention is used as a probe card, a wiring conductor layer and a probe formed on the uppermost surface of the multilayer wiring board formed by laminating a plurality of insulating layers and wiring conductor layers. Variation in the height of the wiring, and the load applied to the probe during the inspection of the semiconductor integrated circuit can be prevented from being concentrated on a part of the upper surface of the wiring conductor layer. This can eliminate the problem of shortening the service life. Thereby, it becomes a multilayer wiring board excellent in electrical connectivity which can make contact resistance with a probe stable for a long time.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a multilayer wiring board of the present invention will be described in detail with reference to the drawings.
[0019]
FIG. 1 is a cross-sectional view showing an example of an embodiment of a multilayer wiring board according to the present invention, and FIG. 2 is an enlarged cross-sectional view of a main part showing a state around a wiring conductor layer in the multilayer wiring board shown in FIG. In these drawings, 1 is an insulating layer, 2 is a wiring conductor layer, 3 is a first insulating layer as a part of the insulating
[0020]
The insulating
[0021]
The first insulating
[0022]
For the insulating
[0023]
Further, the insulating
[0024]
With such a configuration, since the first insulating
[0025]
As a combination of the first insulating
[0026]
The first insulating
[0027]
Further, each insulating
[0028]
The through
[0029]
In the multilayer wiring board of the present invention, the lower surface of the
[0030]
Furthermore, the
[0031]
As a method for forming the
[0032]
The recess for the
[0033]
Next, an underlying conductor layer is formed by depositing chromium, molybdenum, titanium or the like as a diffusion prevention layer (barrier layer) on the entire upper surface of the insulating
[0034]
The main conductor layer of the
[0035]
Thus, according to the multilayer wiring board of the present invention, the semiconductor integrated circuit is formed in the
[0036]
According to the multilayer wiring board of the present invention, the probe is arranged in contact with the
[0037]
It should be noted that the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the present invention. For example, in the above-described example, only the multilayer wiring portion in which the insulating
[0038]
【The invention's effect】
As described above, according to the multilayer wiring board of the present invention, the insulating layer has the concave portion on the upper surface, and is laminated on the upper surface of the first insulating layer made of ceramic and the first insulating layer and has the concave portion. It has a through hole in the upper part, and consists of a second insulating layer made of organic resin and a third insulating layer made of organic resin laminated on the lower surface of the first insulating layer, and the lower surface of the wiring conductor layer is organic The resin penetrates through the second insulating layer made of resin and is embedded in the upper surface of the first insulating layer made of ceramic . As a result, part of the wiring conductor layer is embedded in the recess formed in the first insulating layer, so that the wiring conductor layer is disposed on the upper surface of the insulating layer made of ceramics as in the prior art. Thus, the protruding amount of the wiring conductor layer protruding from the insulating layer can be reduced . Further , since the lower surface of the wiring conductor layer is embedded in the recess formed in the first insulating layer made of ceramics, the wiring conductor layer can be firmly fixed to the insulating layer. Further, when the next insulating layer is laminated on the upper surface by the press working method, the first insulating layer made of ceramic is the third insulating layer made of organic resin even when the next insulating layer is heated and pressed. Since the wiring conductor layer is firmly fixed to the insulating layer, the third insulating layer protrudes from the lower insulating layer according to the shape of the first insulating layer. By deforming so as to wrap, the upper surface thereof can be processed according to the original shape of the first insulating layer. Thereby, the influence of the protrusion of the lower wiring conductor layer on the surface of the insulating layer formed on the uppermost surface of the multilayer wiring board can be suppressed, and the surface can be made flat.
[0040]
As a result, the wiring conductor layer formed on the flat top surface of the multilayer wiring board formed by laminating a plurality of insulating layers and wiring conductor layers in multiple layers and the connection portion of the semiconductor substrate can be arranged in parallel. Since it becomes easy, it becomes unnecessary to adjust the height of the solder for connecting the semiconductor substrate. As a result, the multilayer wiring board can cope with the narrow pitch of the wiring conductor layer with the flatness of the insulating layer formed on the uppermost surface of the multilayer wiring board being high.
[0041]
When the multilayer wiring board of the present invention is used as a probe card, a wiring conductor layer and a probe formed on the uppermost surface of the multilayer wiring board formed by laminating a plurality of insulating layers and wiring conductor layers. Variation in the height of the wiring, and the load applied to the probe during the inspection of the semiconductor integrated circuit can be prevented from being concentrated on a part of the upper surface of the wiring conductor layer. This can eliminate the problem of shortening the service life. Thereby, it becomes a multilayer wiring board excellent in electrical connectivity which can make contact resistance with a probe stable for a long time.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing an example of an embodiment of a multilayer wiring board according to the present invention.
FIG. 2 is an enlarged cross-sectional view of a main part showing a state around a wiring conductor layer in an example of an embodiment of a multilayer wiring board of the present invention.
[Explanation of symbols]
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Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003040743A JP4295523B2 (en) | 2003-02-19 | 2003-02-19 | Multilayer wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003040743A JP4295523B2 (en) | 2003-02-19 | 2003-02-19 | Multilayer wiring board |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004253512A JP2004253512A (en) | 2004-09-09 |
JP4295523B2 true JP4295523B2 (en) | 2009-07-15 |
Family
ID=33024511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003040743A Expired - Fee Related JP4295523B2 (en) | 2003-02-19 | 2003-02-19 | Multilayer wiring board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4295523B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008071843A (en) * | 2006-09-12 | 2008-03-27 | Ngk Spark Plug Co Ltd | Multilayer ceramic substrate, and manufacturing method thereof |
-
2003
- 2003-02-19 JP JP2003040743A patent/JP4295523B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004253512A (en) | 2004-09-09 |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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