JP4289982B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP4289982B2 JP4289982B2 JP2003390031A JP2003390031A JP4289982B2 JP 4289982 B2 JP4289982 B2 JP 4289982B2 JP 2003390031 A JP2003390031 A JP 2003390031A JP 2003390031 A JP2003390031 A JP 2003390031A JP 4289982 B2 JP4289982 B2 JP 4289982B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- electrodes
- wiring board
- substrate
- sealing resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
Landscapes
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
以下、特許文献1に示す、従来の半導体装置とその製造方法について図面を参照しながら説明する。
図10において、1は配線基板、2は配線基板1の表面に形成された複数の突起電極、3は配線基板1の表面に主面を相対して載置された半導体素子、4は半導体素子3の表面に形成された複数の半導体素子電極、5は半導体素子3の主面(半導体素子電極4を設けた面)、もしくは主面および側面と配線基板1の表面との間に充填された熱硬化性を有する封止樹脂であり、複数の突起電極2の表面が複数の半導体素子電極4とフリップチップ実装され封止樹脂5で接着されることで高密度実装を実現していた。
[実施の形態1]
図1は本発明の実施の形態1における半導体装置を示す断面図である。
第1工程
まず、表面に、半導体素子23の半導体素子電極24の位置に合わせて複数の突起電極22が形成された、熱可塑性を有する配線基板21を準備する。ここでは配線基板21として、例えば100℃前後で軟化する厚み38umのポリイミドフィルムを用いる。また突起電極22は、例えば配線基板21上に電解めっきでCu−Ni−Auの構成で形成する。各層の厚みは、例えばCuを10um、Niを0.2um、Auを1.0umとする。
第2工程
続いて、表面に複数の半導体素子電極24が形成された半導体素子23を準備する。
第3工程
次に、図3(a)に示すように、熱可塑性を有する配線基板21の表面に、配線基板21が軟化する温度より高い温度で硬化する熱硬化性を有する封止樹脂25からなる未硬化の樹脂層26を形成する。ここでは、未硬化の熱硬化性を有する封止樹脂25としては、例えば200℃前後で硬化する液状のエポキシ樹脂をディスペンサーで塗布する。ここで液状のエポキシ樹脂を用いる代わりに、Bステージに硬化されたフィルム状のエポキシ樹脂を貼り付けて未硬化の熱硬化性を有する封止樹脂25からなる樹脂層26を形成しても良い。
第4工程
次に、未硬化の封止樹脂25からなる樹脂層26を形成した配線基板21の表面に、半導体素子23の主面を相対して載置する。半導体素子23上には複数の半導体素子電極24が形成されている。
第5工程
次に、熱可塑性を有する配線基板21が軟化するが樹脂層26を形成する封止樹脂25は硬化しない第1の温度で、配線基板21と樹脂層26とを第1の温度まで加熱し配線基板21を軟化させる。
第6工程
次に、図3(b)に示すように、半導体素子23の裏面から荷重Pを加え未硬化の樹脂層26を貫通して一つ以上の突起電極22の表面と半導体素子電極24とを接触させる。
第7工程
次に、図3(c)に示すように、半導体素子23の裏面から更に荷重Pを加え一つ以上の突起電極22の裏面を軟化した配線基板21の表面から内部に向かって埋没させることで全ての突起電極22の表面を複数の半導体素子電極24と接合する。
第8工程
次に、図3(d)に示すように、第1の温度より高温で封止樹脂25が硬化する第2の温度で、配線基板21と樹脂層26を加熱し封止樹脂25を硬化させる。
第9工程
その後、配線基板21と硬化後の封止樹脂25とを室温まで冷却し封止樹脂25の熱収縮応力で複数の突起電極22と複数の半導体素子電極24との接合を保持する。
以上のように、本実施の形態1における半導体装置の構成によれば、突起電極22の裏面を配線基板21の表面から内部に埋没させることで突起電極22の表面を平坦化することができ、よって突起電極22と半導体素子電極24の接合を確保でき、接合歩留りの低下を防止することができる。
[実施の形態2]
次に、本発明の実施の形態2について図面を参照しながら説明する。
実施の形態2では、配線基板21の表面に形成された複数の突起電極22に代えて、配線基板21の表面に複数の基板電極31が形成され、また半導体素子電極24上にそれぞれ突起電極32が形成され、複数の基板電極31の表面が複数の突起電極32と接合され、かつ一つ以上の基板電極31の裏面が配線基板21の表面から内部に向かって埋没されている。
第2−A工程
半導体素子23の主面に形成された複数の半導体素子電極24上にそれぞれ突起電極32を形成する。ここで、一例として突起電極32はAuめっきバンプを用い、厚みを15umに形成する。
[実施の形態3]
次に本発明の実施の形態3について図面を参照しながら説明する。
実施の形態3では、配線基板21は2層の絶縁層41,42で構成され、配線基板21の最表面の第1絶縁層41は、熱可塑性を有する絶縁層とされ、この熱可塑性を有する絶縁層41の下層の第2絶縁層42は、熱可塑性を有しない絶縁層とされている。ここでは第2絶縁層42として、厚み0.8mm程度のセラミック基板を用い、最表面の第1絶縁層41としては液状のポリイミド樹脂を第2絶縁層42に塗布後硬化して形成する。また熱硬化性を有する封止樹脂25は、熱可塑性を有する第1絶縁層41の軟化温度より高い温度で硬化する特性を有しており、複数の突起電極22の表面が複数の半導体素子電極24と接合され、かつ一つ以上の突起電極22の裏面が配線基板21の第1絶縁層41の表面から内部に向かって埋没されている。
[実施の形態4]
次に本発明の実施の形態4について図面を参照しながら説明する。
実施の形態4では、図8に示すように、実施の形態3における第2絶縁層42に代えて、配線基板21の熱可塑性を有する第1の絶縁層41の下層に、熱可塑性を有しない、厚み0.8mm程度の、半導体素子23と同等の線膨張係数を有する基材としてシリコン基板を用いた第3絶縁層43を設けている。また最表面の第1絶縁層41としては液状のポリイミド樹脂を第3絶縁層43に塗布後硬化して形成する。
[実施の形態5]
次に本発明の実施の形態5について図面を参照しながら説明する。
実施の形態5では、図9に示すように、配線基板21は第1絶縁層41と第3絶縁層43で構成されているが、第1絶縁層41は、配線基板21の表面に形成された複数の突起電極22の部分にのみ形成され、これら突起電極22毎に設けた第1絶縁層41間に、第3絶縁層43が現れる開口部44が形成されている。
22 突起電極
23 半導体素子
24 半導体素子電極
25 封止樹脂
26 未硬化の樹脂層
31 基板電極
32 突起電極
41 第1絶縁層
42 第2絶縁層
43 第3絶縁層
44 開口部
Claims (7)
- 表面に複数の突起電極が形成された配線基板と、
表面に複数の半導体素子電極が形成され、前記配線基板の表面に、前記半導体素子電極が形成された主面を相対して載置された半導体素子と、
前記半導体素子の主面もしくは主面および側面と前記配線基板の表面との間に充填される封止樹脂と
を備え、
前記配線基板が、熱可塑性を有する基板から構成され、
前記封止樹脂として、前記熱可塑性を有する配線基板の軟化温度より高い温度で硬化する熱硬化性を有する樹脂が使用され、
前記複数の突起電極の表面が前記複数の半導体素子電極と接合され、一つ以上の前記突起電極の裏面が前記配線基板の最表面を構成する平面に接しており、かつ一つ以上の前記突起電極の裏面が前記配線基板の最表面を構成する平面から内部に向かって埋没されていること
を特徴とする半導体装置。 - 表面に複数の基板電極が形成された配線基板と、
表面に複数の半導体素子電極が形成され、前記配線基板の表面に、前記半導体素子電極が形成された主面を相対して載置された半導体素子と、
前記半導体素子電極上に形成された複数の突起電極と、
前記半導体素子の主面もしくは主面および側面と前記配線基板の表面との間に充填される封止樹脂と
を備え、
前記配線基板が、熱可塑性を有する配線基板により構成され、
前記封止樹脂として、前記熱可塑性を有する配線基板の軟化温度より高い温度で硬化する熱硬化性を有する封止樹脂が使用され、
前記複数の基板電極の表面が前記複数の突起電極と接合され、一つ以上の前記基板電極の裏面が前記配線基板の最表面を構成する平面に接しており、かつ一つ以上の前記基板電極の裏面が前記配線基板の最表面を構成する平面から内部に向かって埋没されていることを特徴とする半導体装置。 - 前記配線基板は2層以上の絶縁層で構成され、これら絶縁層のうち前記半導体素子の主面が載置される前記配線基板の最表面の絶縁層は、熱可塑性を有する絶縁層とされ、この熱可塑性を有する絶縁層の下層の絶縁層は、熱可塑性を有しない1層あるいは複数層の絶縁層で構成され、
前記封止樹脂として、前記熱可塑性を有する最表面の絶縁層の軟化温度より高い温度で硬化する熱硬化性を有する封止樹脂が使用されること
を特徴とする請求項1または請求項2に記載の半導体装置。 - 前記配線基板は2層以上の絶縁層で構成され、これら絶縁層のうち前記半導体素子の主面が載置される前記配線基板の最表面の絶縁層は、熱可塑性を有する絶縁層とされ、この熱可塑性を有する絶縁層の下層の絶縁層は、前記半導体素子と同等の線膨張係数を備えた1層あるいは複数層の絶縁層で構成され、
前記封止樹脂として、前記熱可塑性を有する最表面の絶縁層の軟化温度より高い温度で硬化する熱硬化性を有する封止樹脂が使用されること
を特徴とする請求項1または請求項2に記載の半導体装置。 - 前記複数の突起電極が配置された領域以外の前記熱可塑性を有する最表面の絶縁層に、一つ以上の開口部が設けられていること
を特徴とする請求項4に記載の半導体装置。 - 表面に複数の突起電極が形成された、熱可塑性を有する配線基板を準備する第1工程と、
表面に複数の半導体素子電極が形成された半導体素子を準備する第2工程と、
前記熱可塑性を有する配線基板の表面に、前記配線基板が軟化する温度より高い温度で硬化する熱硬化性を有する封止樹脂からなる未硬化の樹脂層を形成する第3工程と、
前記未硬化の樹脂層を形成した前記配線基板の表面に、前記半導体素子の複数の半導体素子電極が形成された主面を相対して載置する第4工程と、
前記熱可塑性を有する配線基板が軟化するが前記樹脂層は硬化しない第1の温度で前記配線基板と前記封止樹脂とを加熱し、前記配線基板を軟化させる第5工程と、
前記半導体素子の裏面から荷重を加え前記未硬化の樹脂層を貫通して一つ以上の前記複数の突起電極の表面と前記複数の半導体素子電極とを接触させる第6工程と、
前記半導体素子の裏面から更に荷重を加え、一つ以上の前記突起電極の裏面が前記軟化した配線基板の最表面を構成する平面に接した状態のまま、前記配線基板の最表面を構成する平面に裏面が接した前記突起電極より高さが高い一つ以上の突起電極の裏面を前記軟化した配線基板の表面から内部に向かって埋没させることで全ての前記突起電極の表面を前記複数の半導体素子電極と接合する第7工程と、
前記第1の温度より高温で、前記樹脂層を形成する封止樹脂が硬化する第2の温度で前記配線基板と前記樹脂層を加熱し前記封止樹脂を硬化させる第8工程と、
前記配線基板と前記封止樹脂とを室温まで冷却し前記封止樹脂の熱収縮応力で前記複数の突起電極と前記複数の半導体素子電極との接合を保持する第9工程と
を順に実行することを特徴とする半導体装置の製造方法。 - 前記第1工程において、表面に複数の基板電極を形成した熱可塑性を有する配線基板を準備し、
前記第2工程と第3工程との間で、前記半導体素子電極上に複数の突起電極を形成する工程を実行し、
前記第6工程において、前記半導体素子の裏面から荷重を加え前記未硬化の封止樹脂を貫通して一つ以上の前記複数の突起電極の表面と前記複数の基板電極とを接触させ、
前記第7工程において、前記半導体素子の裏面から更に荷重を加え、一つ以上の前記基板電極の裏面が前記軟化した配線基板の最表面を構成する平面に接した状態のまま、一つ以上の基板電極の裏面を前記軟化した配線基板の表面から内部に向かって埋没させることで全ての前記突起電極の表面を前記複数の基板電極と接合させ、
前記第9工程において、前記配線基板と前記封止樹脂とを室温まで冷却し前記封止樹脂の熱収縮応力で前記複数の突起電極と前記複数の基板電極との接合を保持すること
を特徴とする請求項6に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003390031A JP4289982B2 (ja) | 2003-11-20 | 2003-11-20 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003390031A JP4289982B2 (ja) | 2003-11-20 | 2003-11-20 | 半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005150649A JP2005150649A (ja) | 2005-06-09 |
JP4289982B2 true JP4289982B2 (ja) | 2009-07-01 |
Family
ID=34696538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003390031A Expired - Fee Related JP4289982B2 (ja) | 2003-11-20 | 2003-11-20 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4289982B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4657840B2 (ja) * | 2005-07-14 | 2011-03-23 | 新藤電子工業株式会社 | 半導体装置、およびその製造方法 |
-
2003
- 2003-11-20 JP JP2003390031A patent/JP4289982B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005150649A (ja) | 2005-06-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5147678B2 (ja) | 微細配線パッケージの製造方法 | |
JP2833326B2 (ja) | 電子部品実装接続体およびその製造方法 | |
TWI384630B (zh) | 製造電子部件封裝結構之方法 | |
JP4840373B2 (ja) | 半導体装置およびその製造方法 | |
JP5147677B2 (ja) | 樹脂封止パッケージの製造方法 | |
KR101011882B1 (ko) | 회로 장치 및 회로 장치의 제조 방법 | |
JP5064288B2 (ja) | 半導体装置の製造方法 | |
JP2002261190A (ja) | 半導体装置、その製造方法及び電子機器 | |
TWI525755B (zh) | 半導體裝置之製造方法及電子裝置之製造方法 | |
JP4447143B2 (ja) | 半導体装置及びその製造方法 | |
JP5280032B2 (ja) | 配線基板 | |
JP2008159682A (ja) | 多層プリント配線板およびその製造方法 | |
JP2008078419A (ja) | 接合用基板と基板の接合方法と半導体装置 | |
JP6417142B2 (ja) | 半導体装置及びその製造方法 | |
JP3039355B2 (ja) | フィルム回路の製造方法 | |
JP3269390B2 (ja) | 半導体装置 | |
JP4289982B2 (ja) | 半導体装置とその製造方法 | |
JP5456113B2 (ja) | 樹脂封止パッケージ | |
JP5484532B2 (ja) | 微細配線パッケージ | |
WO2010104001A1 (ja) | 電子装置の製造方法及び電子装置の製造装置 | |
JP2002359350A (ja) | 積層回路モジュールの製造方法 | |
JP4239528B2 (ja) | 半導体装置の製造方法 | |
JP4024458B2 (ja) | 半導体装置の実装方法および半導体装置実装体の製造方法 | |
EP1369919A1 (en) | Flip chip package | |
JP4593444B2 (ja) | 電子部品実装構造体の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061120 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080430 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081111 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081118 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090115 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090331 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |