JP4287489B2 - 制限されたバス・アクセスを伴う時間領域分離を実装する通信装置 - Google Patents

Description

本特許文献は、一般には、無線周波数（ＲＦ）回路を含む通信装置に関し、より詳細には、時間領域分離技術を実装する通信装置のデジタル処理回路内のバス・マスタのバス調停に関する。

ＲＦ受信機や、送信機、トランシーバなど、高性能の無線通信システム装置は一般に、受信または送信されるＲＦ信号で動作するＲＦフロントエンド回路を含む。例えば、フロントエンド回路は、受信されたＲＦ信号をベースバンドにダウンコンバートし、かつ／またはベースバンド信号をＲＦ送信用にアップコンバートし得る。

ＲＦフロントエンド回路は一般に、ノイズや干渉に対して比較的高い感度を有する低ノイズの振幅器とミキサなどのアナログ回路を含む。ＲＦ回路は、移動通信セルラ・ハンドセットなどの一部の応用例では、振幅が数マイクロボルト以下という小さい信号を検出することが必要である。したがって、通信装置の外部、さらには内部のソースからのノイズと干渉を最小限に抑えることがしばしば肝要である。

一般的な無線通信装置は、ＲＦフロントエンド回路に加えて、例えば低レベルのベースバンド信号処理、通信プロトコル・スタックの実装、様々なユーザ・インターフェース機能などを含む、様々なデジタル機能を実施するデジタル処理回路をも含む。デジタル処理回路は、数ある特定ハードウェア・デバイスの中でも特に挙げると、ＤＳＰ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ：デジタル信号プロセッサ）、ＭＣＵ（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ ｕｎｉｔ：マイクロコントローラ・ユニット）、ハードウェア・アクセラレータ、メモリおよび／またはＩ／Ｏインターフェースなど、様々な特定ハードウェアを含む。

残念ながら、一般的な通信装置のデジタル処理回路は、有害なノイズやび干渉の重大な源である。より具体的には、一般的な高性能通信装置内のデジタル処理回路は、比較的小さい立上り時間と立下り時間、あるいは速い遷移または鋭いエッジを伴うデジタル信号を生成する。さらに、それらの信号はしばしば、比較的高い周波数を有する。結果として、そのフーリエ級数または変換は、豊富な高周波成分を有する。高調波すなわち高周波フーリエ級数の成分は、スプリアス放射を引き起こし、このスプリアス放射は、ＲＦフロントエンド回路の性能に干渉することがあり、またそれに悪影響を及ぼすことがある。したがって、多くのシステムでは、ＲＦフロントエンド回路は、デジタル処理回路が実装された集積回路チップとは別個の集積回路チップに実装される。さらに、ＲＦフロントエンド回路とデジタル処理回路はしばしば別個の電気的キャビティ内に置かれる。キャビティの遮蔽が電気結合や磁気結合を分離する助けとなる。

しかし、ＲＦフロントエンド回路とデジタル処理回路を別個のチップに実装することには、部品数、サイズ、総コストの増加、さらには信頼性の減少と製造の失敗の増加に対するより高い可能性など、複数の欠点がある。したがって、干渉に基づく重大な劣化や性能低下なしに、ＲＦフロントエンド回路とデジタル処理回路を単一の集積回路チップに統合できるようにすることが望ましい。

制限されたバス・アクセスを伴う通信装置の様々な実施態様が開示される。ある実施態様では、通信装置は、無線周波数信号で動作する無線周波数回路と、無線周波数回路に結合されたデジタル処理回路とを含む。デジタル処理回路は、共有バスに結合された複数のバス・マスタを含む。第１のバス・マスタや、１つまたは複数の他のバス・マスタによるバス・アクセス要求の間を調停するために、バス・アービタが設けられる。１つまたは複数の他のバス・マスタによるバスへのアクセスが、ＲＦ回路の動作モードの変更を示す信号に応答して制限される。

ある特定の実装では、通信装置が時間領域分離を使用し、無線周波数回路がアクティブである（受信または送信中である）ときにデジタル処理回路がシャットダウン・モードに置かれる。シャットダウン・モードの前にタイム・クリティカルな機能が、ＭＣＵなどの第１のバス・マスタによって実施される必要がある。したがって、タイム・クリティカル機能の実施中、バス競合を防ぐために、他のバス・マスタによる共有バスへのアクセスをバス制限信号に応答して制限させることができ、このバス制限信号は、無線アクティビティ（radio activity）の所定時間前にアサートされ、無線アクティビティの所定時間後にディアサートされる。

大まかに述べると、本発明は、無線周波数信号で動作する無線周波数（ＲＦ）回路を備える通信装置を意図している。デジタル処理回路は、ＲＦ回路とデジタル処理回路に結合される。デジタル処理回路は、バスに結合された第１のバス・マスタと、そのバスに結合された１つまたは複数の他のバス・マスタとを含む。デジタル処理回路は、第１のバス・マスタと１つまたは複数の他のバス・マスタによるバスへのアクセス要求の間を調停するように構成され、１つまたは複数の他のバス・マスタによるバスへのアクセスが、ＲＦ回路の動作モードの変更を示す信号に応答して制限される。

本発明は、無線周波数（ＲＦ）回路とデジタル処理回路とを含む通信装置を動作させる方法をも意図している。この方法は、第１のバス・マスタと１つまたは複数の他のバス・マスタによるバスへのアクセス要求の間を調停することを含む。この方法は、ＲＦ回路の動作モードの変更を示す信号を受信すること、信号に応答して１つまたは複数の他のバス・マスタによるバスへのアクセスを制限することをも含む。

本発明はさらに、無線周波数信号で動作する無線周波数（ＲＦ）トランシーバと、ＲＦトランシーバに結合されたデジタル処理回路とからなる携帯電話を意図している。デジタル処理回路は、バスに結合された第１のバス・マスタと、そのバスに結合された１つまたは複数の他のバス・マスタと、第１のバス・マスタと１つまたは複数の他のバス・マスタによるバスへのアクセス要求の間を調停するように構成されたバス・アービタとを含む。１つまたは複数の他のバス・マスタによるバスへのアクセスが、ＲＦトランシーバの動作モードの変更を示す信号に応答して制限される。

本発明はさらに、無線周波数信号で動作する無線周波数（ＲＦ）フロントエンド回路と、ＲＦフロントエンド回路に結合されたデジタル処理回路とからなる通信デバイスを意図しており、デジタル処理回路が、バスに結合された第１のバス・マスタと、そのバスに結合された１つまたは複数の他のバス・マスタとを含む。デジタル処理回路は、第１のバス・マスタと１つまたは複数の他のバス・マスタによるバスへのアクセス要求の間を調停するように構成されたバス・アービタをも含み、１つまたは複数の他のバス・マスタによるバスへのアクセスが、ＲＦフロントエンド回路の動作モードの変更を示す信号に応答して制限され、ＲＦフロントエンド回路とデジタル処理回路が単一の集積回路チップ上に組み立てられる。

本発明はさらに、無線周波数信号で動作する無線周波数（ＲＦ）回路と、ＲＦ回路に結合されたデジタル処理回路とを備える通信装置を意図している。デジタル処理回路は、バスに結合された第１のバス・マスタと、そのバスに結合された１つまたは複数の他のバス・マスタと、第１のバス・マスタや１つまたは複数の他のバス・マスタによるバスへのアクセス要求の間を調停するように構成されたバス・アービタとを含む。１つまたは複数の他のバス・マスタによるバスへのアクセスは、デジタル処理回路のシャットダウン動作モードの所定時間前にアサートされる信号に応答して制限される。

本発明はさらに、無線周波数信号で動作する無線周波数（ＲＦ）回路と、ＲＦ回路に結合されたデジタル処理回路とからなる通信装置を意図している。デジタル処理回路は、バスに結合された第１のバス・マスタと、そのバスに結合された１つまたは複数の他のバス・マスタと、ＲＦ回路の非アクティブ動作モードの継続時間の少なくとも一部の間、調停ポリシーに従って第１のバス・マスタと１つまたは複数の他のバス・マスタによるバスへのアクセス要求の間を調停するように構成されたバス・アービタとを含む。バス・アービタはさらに、ＲＦ回路のアクティブ動作モードへの変更を示す信号に応答して、１つまたは複数の他のバス・マスタにとって不利な（less favorable）調停ポリシーを実施するように構成される。

本発明はさらに、無線周波数信号で動作する無線周波数（ＲＦ）トランシーバと、ＲＦトランシーバに結合されたデジタル処理回路とからなる携帯電話を意図している。デジタル処理回路は、バスに結合された第１のバス・マスタと、そのバスに結合された１つまたは複数の他のバス・マスタと、第１の動作期間の間に実施される調停ポリシーに従って第１のバス・マスタと１つまたは複数の他のバス・マスタによるバスへのアクセスを許可するように構成されたバス・アービタとを含む。デジタル処理回路のシャットダウン動作モードの所定時間前にアサートされる信号に応答して、１つまたは複数の他のバス・マスタによるバスへのアクセスが、第２の動作期間の間、制限される。

本発明は最後に、無線周波数信号で動作する無線周波数（ＲＦ）回路と、ＲＦ回路に結合されたデジタル処理回路とからなる通信装置を意図している。デジタル処理回路は、バスに結合された第１のバス・マスタと、そのバスに結合された１つまたは複数の他のバス・マスタと、第１の動作期間の間に実施される調停ポリシーに従って第１のバス・マスタと１つまたは複数の他のバス・マスタによるバスへのアクセスを許可するように構成されたバス・アービタとを含む。ＲＦ回路のアクティブ・モードの所定時間前に開始する第２の動作期間の間、１つまたは複数の他のバス・マスタによるアクセスが制限される。

本発明は、様々な修正および代替の形が可能であるが、例示するため特定の実施形態が図面に示されており、また本明細書で詳細に述べられている。しかし、図面やそれの詳細な説明は、本発明を開示された特定の形に限定するものではなく、それとは逆に、本発明は、添付の特許請求の範囲によって定義される本発明の精神と範囲内に含まれるすべての修正物、均等物、代替物を網羅するものであることを理解されたい。

図１は、デジタル処理回路１２０に結合されたＲＦフロントエンド回路１１０を含む通信装置１００の一般化されたブロック図を示している。図示するように、ディスプレイ１２２、キーパッド１２４、マイク１２６、スピーカ１２８を含めて様々なユーザ・インターフェースが、通信装置１００の特定の応用例やその所望の機能に応じてデジタル処理回路１２０に結合される。ＲＦフロントエンド回路１１０に結合されたアンテナ１３０も示されている。

通信装置１００は、例えばモバイル電話ハンドセット、セルラ電話ハンドセット、マシン間（Ｍ２Ｍ：machine-to-machine）通信ネットワーク（自動販売機用の無線通信など）、いわゆる「９１１電話」（９１１緊急応答サービスを呼び出すように構成されたモバイル・ハンドセット）、さらには３Ｇ、衛星通信などの新たな応用例において使用される装置などを含めて、様々な無線通信デバイスを例示するものである。したがって、通信装置１００は、ＲＦ受信機能、ＲＦ送信機能またはその両方（すなわちＲＦトランシーバ機能）を提供する。

通信装置１００は、望むなら、１つまたは複数の特定の通信プロトコルまたは規格を実装するように構成される。例えば、様々な実施形態における通信装置１００は、特に挙げると、モバイル通信用グローバル・システム（ＧＳＭ：Global System for Mobile Communications）規格、パーソナル通信サービス（ＰＣＳ：Personal Communications Service）規格、デジタル・セルラ・システム（ＤＣＳ：Digital Cellular System）規格、汎用パケット無線サービス（ＧＰＲＳ：General Packet Radio Service）規格、および／またはＧＳＭ進化型拡張データ（ＥＤＧＥ：Enhanced Data for GSM Evolution）規格とも称される拡張型汎用パケット無線サービス（Ｅ−ＧＰＲＳ：Enhanced General Packet Radio Service）規格を実装することができる。

したがって、ＲＦフロントエンド回路１１０は、ＲＦ受信能力および／またはＲＦ送信能力を提供するための回路を含む。一実施形態では、フロントエンド回路１１０は、受信されたＲＦ信号をベースバンドにダウンコンバートし、かつ／またはベースバンド信号をＲＦ送信用にアップコンバートする。ＲＦフロントエンド回路１１０は、望むなら、例えば低ＩＦ受信機回路、直接変換受信機回路、直接アップコンバージョン送信機回路および／またはオフセット・フェーズ・ロックド・ループ（ＯＰＬＬ：offset-phase locked loop）送信機回路など、様々なアーキテクチュアや回路構成のいずれかを使用できる。ＲＦフロントエンド回路１１０はさらに、アンテナ１３０で受信されるＲＦ信号を増幅するための低ノイズ増幅器（ＬＮＡ：low noise amplifier）および／またはアンテナ１３０から送信される信号を振幅するための電力増幅器を使用できる。代替の実施形態では、電力増幅器は、ＲＦフロントエンド回路１１０の外部に設けてもよい。

デジタル処理回路１２０は、望むなら、ベースバンド機能を含めて、様々な信号処理機能を提供することができる。例えば、デジタル処理回路１２０は、フィルタリング、デシメーション、変調、復調、符号化、復号、相関および／または信号のスケーリングを実施するように構成できる。さらに、デジタル処理回路１２０は、通信プロトコル・スタックの実装、および／またはユーザ入出力操作やアプリケーションの制御など、他のデジタル処理機能を実施できる。こうした機能を実施するためにデジタル処理回路１２０は様々な特定の回路を含む。その中には、ソフトウェア・プログラマブルＭＣＵおよび／またはＤＳＰだけでなく、メモリ・コントローラ、直接メモリ・アクセス（ＤＭＡ：direct memory access）コントローラ、ハードウェア・アクセラレータ、音声コーダ・デコーダ（ＣＯＤＥＣ）、ＵＡＲＴ（universal asynchronous receiver transmitter：ユニバーサル非同期送受信機）、ユーザ・インターフェース回路などの様々な周辺回路が含まれる。デジタル処理ハードウェア（さらに、含まれる場合にはファームウェア／ソフトウェア）の選択は、所与の所望の実装についての設計仕様や性能仕様に依存し、また実施形態によって異なってもよい。

一実施形態では、ＲＦフロントエンド回路１１０とデジタル処理回路１２０は、同じ集積回路チップ１４０上に組み込まれる。干渉を低減させ、したがって高性能機能を収容するために、通信装置１００は、時間領域分離、すなわちＴＤＩと称される技術を実装する。図２は、時間領域分離に従って通信装置１００内で発生する１組のイベントを示している。大まかに述べると、２つの代替のイベント、すなわちＲＦ受信または送信と、信号処理がこうしたシステム内で発生する。システムは、ＲＦフロントエンド回路１１０とデジタル処理回路１２０の間の干渉を回避しまたは低減させるために、ＲＦ受信または送信アクティビティと信号処理アクティビティを時間順に並べる。

図２に示すように、通信装置１００は、複数のタイムスロット２１０Ａ〜２１０Ｆなどを使用する。ＲＦタイムスロット２１０Ａ、２１０Ｃ、２１０Ｅの間、ＲＦフロントエンド回路１１０は、ＲＦ信号を受信し、受信された信号を処理し、結果を格納する。それに引き続いて、それぞれ信号処理タイムスロット２１０Ｂ、２１０Ｄ、２１０Ｆの間に、デジタル処理回路１２０は、格納された結果に対して信号処理タスクを実施できる。

あるいは、ＲＦタイムスロット２１０Ａ、２１０Ｃ、２１０Ｅの間、ＲＦフロントエンド回路１１０は、ＲＦ信号を送信する。したがって、この動作モードでは、信号処理タイムスロット２１０Ｂ、２１０Ｄの間、デジタル処理回路１２０は、入力データ（音声、データなど）に対して信号処理タスクを実施し、結果を格納する。それに引き続いて、それぞれＲＦタイムスロット２１０Ｃ、２１０Ｅの間に、ＲＦフロントエンド回路１１０は、格納された結果に対してＲＦ操作（例えばアップコンバージョンなど）を実施し、ＲＦ信号を送信する。

使用される特定のプロトコル、アーキテクチュアと回路に応じて、通信装置は、望むなら送信と受信を同時に行うことができることに留意されたい。しかし、より一般には、システムは、ＲＦタイムスロット２１０Ａ、２１０Ｃ、２１０Ｅなどのうちのいずれか１つの間に信号を送信し、または信号を受信する。例えば、ＧＳＭ仕様に準拠した携帯電話などのＧＳＭ準拠のシステムまたは装置は、ＲＦタイムスロット２１０Ａ、２１０Ｃ、２１０Ｅなどのそれぞれの間に、アクティビティの１つまたは複数のバーストでＲＦ信号を送信しまたは受信する。

ＲＦタイムスロットは、望むなら、同じ継続時間を有することも、異なる継続時間を有することもできることにさらに留意されたい。ＲＦタイムスロットは、望むなら、多種多様な回路、システム、プロトコル、仕様に対処するために、それぞれ異なる長さを有してもよい。

同様に信号処理タイムスロットは、望むなら、類似の継続時間を有することも、異なる継続時間を有することもできる。信号処理タイムスロット２１０Ｂ、２１０Ｄ、２１０Ｆなどはそれぞれ、特定の通信プロトコルおよび／または信号処理技術、および使用される特定の回路や技術に応じて、他の複数のタイムスロットまたは時間分割を含む。例えば、信号処理タイムスロットは複数のタイムスロットを含むことができ、タイムスロットのうちの１つまたは複数の間にデジタル処理回路１２０の一部または特定の回路が信号をアクティブに処理する。

時間領域分離を実装するために、デジタル処理回路１２０は、ＲＦタイムスロットが開始すると（すなわち無線がアクティブなとき）、シャットダウン動作モードに置かれる。一実施形態では、シャットダウン動作モードの間、デジタル処理回路１２０内の１つまたは複数のクロック信号がディセーブルされまたは抑制される。より具体的には、例えばスタティック金属酸化膜半導体（ＭＯＳ）回路を使用することによってデジタル処理回路１２０内の１つまたは複数のクロック信号は、その回路内に存在するデータを失うことなくシャットダウンできる。したがって、デジタル処理回路１２０は、ＲＦフロントエンド回路１１０がアクティブな間、その中のデータを保存することができる。ＲＦフロントエンド回路１１０がその受信または送信を完了（例えばＲＦタイムスロットが終了）すると、デジタル処理回路１２０のシャットダウン・モードは、１つまたは複数のクロック信号を再びイネーブルすることによって中断される。次いで、データに対するデジタル処理操作が、継続しまたは開始する。フロントエンド回路１１０がアクティブである（すなわち受信または送信している）間にデジタル処理回路１２０内の１つまたは複数のクロックをディセーブルすることによって、対象となるＲＦ帯のデジタル・ノイズ、したがってスプリアス信号の量が減少し、したがって高性能に対処することができる。

図２は代替のイベントとしてＲＦフロントエンド回路１１０とデジタル処理回路１２０の動作を示しているが、これらの動作は相互排他的である必要はないことに留意されたい。一般に、ＲＦフロントエンド回路１１０とデジタル処理回路１２０の動作間の重複の量を減らしまたは最小限に抑えることが望まれる。しかし、複数の要因に応じて、ＲＦフロントエンド回路１１０のアクティブ動作とデジタル処理回路１２０の信号処理動作は、ある程度重複可能である。

一部の代替実施形態では、デジタル処理回路１２０のシャットダウン・モードが、回路部分を非アクティブに保させ、または他の技術（すなわちクロック信号のディセーブル以外）を使用することによって別の方法で抑制させることによって実施されることにも留意されたい。例えば、デジタル処理回路１２０内の特定の回路から電力を除いてもよい。同様に、フリップ・フロップまたは他の回路を（例えばイネーブル入力によって）ディセーブルできる。さらに、シャットダウン・モードの間、デジタル処理回路１２０を備える回路のうちの必ずしもすべてがディセーブルまたは抑制される必要はない（すなわちデジタル処理回路１２０の回路はシャットダウン・モードの間、部分的に電力が切られ、ディセーブルされまたは抑制され得る）ことに留意されたい。したがって、デジタル処理回路１２０の一部の回路（動的メモリなど）は、シャットダウン・モードの間でもクロック制御できる。

上述したように、デジタル処理回路１２０は、ＭＣＵおよび／またはＤＳＰコアなどの処理ユニットや、様々な周辺デバイスを含む。一実施形態では、この回路の少なくとも一部は、共有バスを介して相互接続される。例えば、図３は、デジタル処理回路１２０内の例示的な回路実装を示している。図示する例では、ＭＣＵ３０２は、ＡＨＢ（Advanced High Performance Bus：拡張型高性能バス）３１０を介してスレーブ・デバイス３０４〜３０６に結合されている。１つまたは複数の追加のバス・マスタ３１２も同様に、ＡＨＢバス３１０に結合される。バス・マスタ３１２は、ＡＨＢバス３１０のマスタになる（すなわち所有権を取得する）ことができる任意の回路を例示するものである。例えば、図５に関連して以下で述べる一実装では、バス・マスタ３１２のうちの１つはＤＭＡコントローラによって実施され、別のバス・マスタ３１２はホスト・インターフェースによって実施される。代替の実施形態では、マスタ３１２はそれぞれ、望むなら、他の特定のタイプの機能ユニットによって実施されることに留意されたい。

同様にスレーブ３０４〜３０６は、バス・マスタによってアクセス可能な様々な特定のリソースを例示するものである。例えば、図５に関連して以下で述べる実施形態では、スレーブ３０４〜３０６は、例えばメモリ・コントローラ、他のスレーブ・メモリ・デバイス（ブートＲＯＭなど）、１つまたは複数のバス・ブリッジ、ホスト・インターフェースによって実施される。他の実施形態では、スレーブ３０４〜３０６は、インターフェース・コントローラ、割込みコントローラ、タイマ、クロックなどを含めて、他の特定のタイプのスレーブ・デバイスによって実施できることに留意されたい。

図３は、ＭＣＵ３０２と他のバス・マスタ３１２からのＡＨＢバス３１０の所有権の要求の間を調停するアービタ３１５をも示している。単一層のＡＨＢバス実装では、アービタ３１５は、一度にバスの単一のマスタ所有権だけを与える。マスタは、アービタ３１５に要求信号をアサートすることによってＡＨＢバス３１０の所有権を要求する。アービタ３１５は、望むなら、ラウンド・ロビンや他の任意の調停手法などの特定の調停ポリシーに基づいて、ＡＨＢバス３１０の特定のマスタ所有権を与える。許可されるとマスタは、その所望のトランザクションを実施する。ＡＨＢバス３１０は、４、８、１６ビートのバーストや、未定義の長さのバーストを含めて、単一の転送とバースト転送の両方をサポートすることに留意されたい。

上述したように、ＴＤＩの結果として、無線がオンの間、シャットダウン・モード中にデジタル処理回路１２０内のデジタル論理の大部分がゲート制御される。これは、ＭＣＵコア３０２を含む。デジタル処理回路１２０がシャットダウン・モードに遷移する前に、シャットダウン・モードに備えてシステムを準備するために、特定の「ハウスキーピング」タスクを実施することが重要である。こうしたハウスキーピング・タスクには、例えばメモリ・バッファ（ＲＦフロントエンド回路１１０にデータを供給し、またはそこからデータを受信するメモリ・バッファなど）を満たしたり、または空にすること、外部メモリへのサイクルの完了と、デジタル処理回路１２０が手際よくまたは周知の状態でシャットダウンされることを可能にするための他のタスクも含まれる。

シャットダウン・モードに備えてシステムを準備するのに必要なタスクは、デジタル処理回路１２０が実際にシャットダウン・モードに遷移する前に（または無線がアクティブになる前に）完了される必要がある。したがって、一実施形態では、シャットダウン動作モードの前に、割込みサービス・ルーチンを呼び出す高優先度の割込みが、ＭＣＵコア３０２に与えられる。それに応じてこのサービス・ルーチンは必要なタスクを実施する。

無線アクティビティに続いて、デジタル処理回路１２０がシャットダウン・モードから通常のモードに遷移した直後に特定のタスクを実施することもまた重要である。したがって、一実施形態では、無線がオフになると、所望のタスクを実施するために別のサービス・ルーチンを呼び出すより高い優先度の割込みが、ＭＣＵコア３０２に与えられる。図４Ａは、これらの割込み処理アクティビティを示している。

割込み処理の間に実施されるタスクは、システムの適切なまたは所望の全体的な性能を保証するために、無線アクティビティの前および／または直後に完了される必要があるという点でタイム・クリティカルなものである。しかし、図４Ａにさらに示すように、割込み処理時間を最小限に抑え、それによってデジタル処理回路１２０内の他の処理アクティビティに使用可能な処理時間のウィンドウを最大にすることもまた重要である。

割込み処理時間を減少させるために、割込みサービス・ルーチンを含む命令の総数を減少させることが有益である。例えば、割込みサービス・ルーチンは、コンパイラを用いるのではなく、アセンブリ・コードで効率的に書かれる。

しかし、割込みサービス・ルーチンを含む命令以外の要因もまた、割込み処理期間の一因となる。例えば、ＭＣＵ３０２や他のマスタ３１２は、ＡＨＢバス３１０へのアクセスを求めて争う。他のマスタ３１２にＡＨＢバス３１０の所有権が与えられる場合、ＭＣＵ３０２によるアクセスは遅延され、したがって実行が行き詰る。この問題は、別のマスタ３１２がバースト・アクセスを実施しており、再調停が行われる前にＭＣＵがバースト全体の完了を待つように求められる場合には、特に重大なものになる。

したがって、図４Ｂに示すように、ある実施形態では、他のマスタ３１２によるＡＨＢバス３１０へのアクセスを制限するために、ＭＣＵ３０２が割込みを処理するときに（または直前に）、無線アクティブ・モードに変化する所定の時間前にバス・アクセス制限信号がアサートされる。バス・アクセス制限信号のアサーションに応答して、アービタ３１５は、他のバス・マスタ３１２によって実施されているいずれのバースト転送をも早く終了させる。さらに、ＭＣＵ３０２以外のマスタによるＡＨＢバス３１２へのさらなるアクセスの要求がアービタ３１５によって付与されることができず、したがって、バス・アクセス制限信号がアサートされている間、ＭＣＵ３０２がＡＨＢバス３１０と関連のスレーブ・リソースへの排他的アクセスを有するままである。

バス・アクセス制限信号は、割込み処理が完了するときに（または直後に）、無線アクティビティ完了の所定時間後にディアサートされる。バス・アクセス制限信号がディアサートされると、アービタ３１５は、アクセス制限を取り除き、その標準の調停シーケンスを継続する。このようにして、他のマスタ３１２がＡＨＢバス３１０へのアクセスが再び許可される。これらの動作の具体的な実装に関するさらなる詳細について以下で述べる。

図５は、図１のデジタル処理回路１２０に一般に合致するデジタル処理回路５００の一実施形態のより詳細なブロック図を示している。図５の構成は、例えば携帯電話および／またはモデムのベースバンド回路の具体化である。一実施形態では、デジタル処理回路５００は、ＧＳＭ通信規格とＧＰＲＳ規格の両方を実装する。

デジタル処理回路５００は、ＤＳＰサブセクション５１０とＭＣＵサブセクション５５０とを含む。図示するように、ＤＳＰサブセクション５１０は、関連するメモリ５１４に結合されたＤＳＰコア５１２を含む。様々な周辺デバイスが、１つまたは複数のバス５１６とバス・ブリッジ５１８を介してＤＳＰコア５１２に結合される。図示する実施形態では、周辺デバイスは、ハードウェア・アクセラレータ５２０、オーディオＣＯＤＥＣ５２２、受信バッファ５２４、送信バッファ５２６を含む。ＤＳＰサブセクション５１０内に設けられた特定の数とタイプの周辺デバイスは、応用例や、所望の機能と性能に応じて変化してもよいことに留意されたい。

ＭＣＵサブセクション５５０は、関連するメモリ５５４に結合されたＭＣＵコア５５２を含む。ＤＭＡコントローラ５５６と外部メモリ・コントローラ５５８を含めて、ＡＨＢバス５６０を介してＭＣＵ５５２に結合された様々な周辺デバイスが示されている。ブリッジ５６２を介してＡＨＢバス５６０に結合された追加の周辺デバイスがさらに示されている。図示する実施形態では、これらの追加の周辺デバイスは、ＵＡＲＴ５６４、リアルタイムクロック５６６、キーパッドＩ／Ｆ５６８、割込みコントローラ５７０を含む。望むなら、所望の機能に応じて様々な代替の周辺デバイスが設けることができることに留意されたい。他の実施形態では、ＡＨＢバス以外の共有バスが使用できることにも留意されたい。

ＤＳＰサブセクション５１０とＭＣＵサブセクション５５０の間の通信に対処するためのホスト・インターフェース５７２がさらに示されている。外部メモリ・コントローラ５５８に結合された外部メモリ５８０が示されている。外部メモリ５８０には、例えばＳＲＡＭ、フラッシュ、ＥＥＰＲＯＭおよび／または他のタイプのメモリが含まれる。例えばキーパッド、ディスプレイ、ＳＩＭカードなどのインターフェース・カードなどを含めて、様々な追加の外部構成要素（図５に図示せず）をデジタル処理回路５００に結合できることに留意されたい。

動作中、ＤＳＰサブセクション５１０は、受信バッファ５２４を介してＲＦフロントエンド１１０から受信されるデータを処理する。同様にＤＳＰサブセクション５１０は、処理されたデータを送信バッファ５２６に提供し、次いでこの処理済データは、デジタル・アナログ変換器（ＤＡＣ）５８２を介してＲＦフロントエンド回路１１０に伝達される。オーディオＣＯＤＥＣ５２２は、外部マイク（図５に図示せず）からオーディオ信号を受信し、またはオーディオ信号をスピーカ（やはり図５に図示せず）に供給する。ＤＳＰ５１２やハードウェア・アクセラレータ５２０は、設けられている場合には、望むなら、例えばフィルタリング、デシメーション、変調、復調、符号化、復号、相関および／または信号スケーリングなど、様々な低レベル信号処理機能を実施できる。

一実施形態では、ＭＣＵサブセクション５５０が、高レベル処理機能を実施するために設けられる。例えば、一実装では、ＭＣＵサブセクション５５０は、上述したように通信プロトコル・スタックとハウスキーピング・タスクをサポートするための機能を提供する。ＭＣＵサブセクション５５０はさらに、ＭＭＩ（man-machine-interface：マン・マシン・インターフェース）などのインターフェースを実装することができ、またシステム内で実行されるアプリケーション用の実行環境を提供することができる。

ＭＣＵサブセクション５５０は、図３、４Ａ、４Ｂに関連して上述した機能を実現するように動作可能である。より具体的には、図示する実施形態では、ＭＣＵコア５５２、ＤＭＡコントローラ５５６、ホスト・インターフェース５７２は、マスタ・デバイスとしてＡＨＢバス５６０内に常駐する。したがって、これらのバス・マスタのいずれもが、ＡＨＢバス５６０の所有権の取得要求を開始する。バス要求は、ラウンド・ロビンなどの調停手法に従ってＡＨＢバス５６０の所有権付与を制御するアービタ５９０に提供される。一実施形態では、ＭＣＵコア５５２がハーバード・アーキテクチュアを有するプロセッサ・コアを実装することに留意されたい。したがって、ＭＣＵコア５５２は、コードとデータについて別個のバス要求論理を備える。

図５に示すように、デジタル処理回路５００は、システム・タイマ５９５をも含む。一実施形態では、システム・タイマ５９５が、上記で論じた時間領域分離機能に関連する様々なシステム・イベントのタイミングを含めて、全体的なシステム・タイミングを制御するために設けられる。したがって、システム・タイマ５９５は、無線がアクティブである時間ウィンドウ（とデジタル処理回路５００がシャットダウン・モードに置かれるとき）を決める。一実施形態では、システム・タイマ５９５は、無線アクティブ・ウィンドウ（またはタイムスロット）へのまたはそこからの変更を示しており、またそれに関してタイミングが合わされている追加の時限イベントまたは信号を生成する。

より具体的には、一実施形態では、アクティブ無線モードへの変更の所定時間前に、システム・タイマ５９５は、アービタ５９０に提供される上記で論じたバス・アクセス制限信号のアサーションを引き起こす。システム・タイマ５９５は、（バス・アクセス制限信号のアサーションと同時にまたはその直後に）ＭＣＵコア５５２に提供される高優先度割込みのアサーションをさらに引き起こす。上記説明によれば、ＭＣＵ５５２は、デジタル処理回路５００のシャットダウン動作モードに備えて準備するためにハウスキーピング・タスクを実施する割込みサービス・ルーチンを実行することによって割込みに応答する。これらのハウスキーピング・タスクには、例えば送信バッファ５２６にデータを満たすこと、受信バッファ５２４内のデータを空にすること、外部メモリに対するサイクルを完了すること、回路が手際よくまたは知られている状態でシャットダウンすることを可能にする他のタスクが含まれる。一実装では、割込みサービス・ルーチンは、割込み命令待ちの実行で終了する。直後にシステム・タイマ５９５は、（例えば１つまたは複数のクロック信号をゲート制御することによって）デジタル処理回路５００にシャットダウン動作モードに入らせるための信号を生成する。さらに、システム・タイマ５９５は、（短い整定時間の後に開始される）無線アクティビティの開始を引き起こす。

無線アクティビティが完了するときに（またはその所定時間後に）、システム・タイマ５９５は、（例えば１つまたは複数のクロック信号を再びイネーブルすることによって）デジタル処理回路５００のシャットダウン動作モードを中断するための信号を生成する。次いで、システム・タイマ５９５は、ＭＣＵコア５５２へのより高い優先度の割込みのアサーションを引き起こす。したがって、このより高い優先度の割込みは、無線アクティビティ後の動作を実施するためのサービス・ルーチンを呼び出す。引き続いてシステム・タイマ５９５は、この割込みサービス・ルーチンの完了とほぼ同時に、所定時間後にバス・アクセス制限信号をディアサートする。

上述したように、バス・アクセス制限信号のアサーションは、ＭＣＵコア５５２以外のマスタによるＡＨＢバス５６０へのアクセスを制限する。例えば、一実施形態では、バス・アクセス制限信号のアサーションに応答して、アービタ５９０は、ＤＭＡコントローラ５５６またはホスト・インターフェース５７２によって実施されている任意のバースト・サイクルを早く停止させる。図６は、ＤＭＡコントローラ５５６によって開始されるバースト・トランザクションの例示的な早期終了を示すタイミング図である。図示するように、バス・アクセス制限信号がアサートされると、アービタ５９０は、ＤＭＡコントローラ５５６への許可信号をディアサートする。図示する例では、バースト転送の第４のビートは完了しないことに留意されたい。ＤＭＡコントローラ５５６は、その後、バス・アクセス制限信号のディアサート後にバスの所有権を再取得するときにこの転送を完了する。

一実施形態では、アービタ５９０はさらに、バス・アクセス制限信号がアサートされる間、ＭＣＵ５５２だけに所有権要求を許可することによってＡＨＢバス５６０へのアクセスを制限する。例えば、図７に示すように、バス・アクセス制限信号がアサートされる間のＭＣＵ５５２によるＡＨＢバス５６０への要求は、ＤＭＡコントローラ５５６による競合した要求が不成功のままである間、繰返し許可される。バス・アクセス制限信号がディアサートされると、ＤＭＡコントローラ５５６またはホスト・インターフェース５７２からの要求は、通常の調停手法に従ってアービタ５９０によって許可される。バス・アクセス制限信号がディアサートされるときに、一部の実装では通常の１サイクルの調停遅延が回避されることに留意されたい。

上記説明によれば、割込みサービス・ルーチンによって実施されるタイム・クリティカルなハウスキーピング・タスクは、ＡＨＢバス５６０へのアクセスを制限することによって比較的短い期間の間に決定論的に開始され、完了される。このようにして、他のタスクに使用可能な処理時間のウィンドウが増加する。

多数の代替実施形態もある。例えば、バス・アクセス制限信号がアサートされる間、特定のバス・マスタによるアクセスを制限するために様々な他の技術が使用される。例えば、代替の一実施形態では、共有バスの所有権付与を制限するためバス・アービタを制御するのではなく、特定のバス・マスタが、バス・アクセス制限信号のアサート時に共有バスの所有権を要求しないように構成できる。

別の代替実施形態では、デジタル処理回路５００は、上記で論じたように、バス・アクセスを制限させるソフトウェア制御のもとで生成される信号に応答して設定されるプログラマブル・レジスタを含む。例えば、構成レジスタは、上述の割込みサービス・ルーチン内のソフトウェア命令の実行に応答してバス・アクセスを選択的に制限するように設定される。割込みコントローラや汎用タイマなど他のデバイスが、バス・アクセス制限信号を生成することにさらに留意されたい。

さらに、上述の諸実施形態では、マイクロコントローラ・ユニットが（例えばバス・アクセス制限信号がアサートされる間、）排他的バス・アクセスが与えられるタイム・クリティカル機能を実施するが、代替のバス・マスタがこうしたタイム・クリティカル機能を実施する（また排他的バス・アクセスが与えられる）他の実施形態が可能である。さらに、上述の諸実施形態ではタイム・クリティカル・タスクが割込みサービス・ルーチンの実行によって実施されるが、他の実施形態も可能である。例えば、１組のタイム・クリティカル・タスクが、バス・マスタ内で実行される非割込み駆動型のソフトウェアまたはバス・マスタ内のハードウェアによって実施される代替の実施形態が可能である。こうした実施形態は、ＲＦフロントエンド回路１１０の動作モードの変更を示す信号に応答して、他のバス・マスタによる共有バスへのアクセスを制限する。

さらに、一部の代替実施形態では、バス３１０（またはバス５６０）は、マルチレイヤ・バスとして実装される。マルチレイヤ・バスは、複数のマスタが別個のスレーブに同時にアクセスすることを可能にする。例えば、図３に示すように、マルチレイヤＡＨＢバス３１０の実装は、ＭＣＵ３０２によるスレーブ３０４へのアクセスと、マスタ３１２によるスレーブ３０５または３０６へのアクセスを同時に行うことを可能にする。層の数により、同時にトランザクションを実施できるマスタの数が決まる。

マルチレイヤＡＨＢバスを使用する一実施形態では、マルチレイヤ・バスへのアクセスが、バス・アクセス制限信号がアサートされるときに、ＭＣＵ３０２（またはＭＣＵ５５２）以外のマスタについて制限される。したがって、バス・アクセス制限信号がアサートされるときに、非ＭＣＵマスタによって実施されているバーストが終了され、マルチレイヤＡＨＢバスの所有権の付与は、バス・アクセス制限信号がアサートされる間、ＭＣＵだけに限定される。

マルチレイヤ・バスを使用する代替の一実施形態では、アービタは、ある層をＭＣＵ（またはタイム・クリティカル機能を実施する別のマスタ）の専用とし、バス・アクセス制限信号がアサートされているときでも、他のマスタが他の層にアクセスすることを可能にする。こうした実施形態ではアービタは、ＭＣＵによって必要なスレーブでトランザクションを実施するマスタのバーストを終了させるように構成できる。マルチレイヤ・バスを使用するさらなる代替実施形態では、それぞれ異なる高優先度マスタに、それぞれ個々の層への排他的アクセスが付与される。例えば、こうした一実施形態ではＤＭＡコントローラ５５６には、（例えばＵＡＲＴ５６４などの周辺デバイスへのまたはそこからのデータをロードしまたはアンロードするために）バスのある層への排他的アクセスが付与され、ＭＣＵ５５２にはバスの別の層への排他的アクセスが付与される。このようにして、高優先度マスタ（ＭＣＵ５５２とＤＭＡコントローラ５５６など）の両方によって実施される動作は、決定論的な時間内で完了される。

最後に、様々な代替実施形態において、バス・アクセス制限信号に応答して特定のマスタ（ＭＣＵ３０２やＭＣＵ５５２など）に排他的アクセスを与えるのではなく、他のやり方でバス・アクセスを制限できることに留意されたい。例えば、バス・アクセス制限信号がアサートされている間、他のマスタが共有バスにアクセスすることを許可し続ける実施形態がある。こうした一実施形態では、調停手法は、通常の調停ポリシーによって実現される相対的公平さと比べてより不利な調停ポリシーが他のバス・マスタに提供されるように、バス・アクセス制限信号がアサートされるときに変更される。同様にアービタは、バス・アクセス制限信号がアサートされる間に他のマスタがバスにアクセスすることを許可するが、ＭＣＵがそのバスへのアクセスを必要とする場合にはそのバーストを中断するように構成できる。このようにして、ＭＣＵは依然として優先されるが、他のマスタは、競合なしに得られる場合に、リソースの取得が許される。

さらに、図５の実施形態はＤＳＰ５１２とＭＣＵ５５２とを含むが、他のデジタル処理回路を使用する実施形態も可能である。例えば、一部の実施形態は、ＭＣＵ５５２の代わりにＤＳＰを使用できる。同様に、ＤＳＰなしで単一のＭＣＵ（またはＣＰＵ）を使用する実施形態が可能である。さらなる実施形態は、ＭＣＵ５５２の代わりに、プログラマブル論理デバイス（ＰＬＤ：programmable logic device）または他のハードウェア回路を使用できる。

諸実施形態についてかなり詳細に上述したが、上記開示が完全に理解されると、当業者には複数の追加の変形形態や修正形態が明らかになろう。特許請求の範囲は、こうしたすべての変形形態および修正形態を包含すると解釈されるものである。

ＲＦフロントエンド回路とデジタル処理回路とを含む通信装置の一般化されたブロック図である。 時間領域分離に従って通信装置内で発生する１組のイベントを示す図である。 共有バスを介して複数のスレーブ装置に結合された複数のバス・マスタを示す図である。 割込み処理アクティビティを示す図である。 バス・アクセス制限信号のアサーションを示す図である。 デジタル処理回路の一実施形態の詳細なブロック図である。 デジタル処理回路の一実施形態におけるバースト・サイクルの早期終了を示すタイミング図である。 デジタル処理回路の一実施形態におけるバス要求処理を示すタイミング図である。

Claims (20)

1. アクティブ動作モードと非アクティブ動作モードを有し、無線周波数信号で動作する無線周波数（ＲＦ）回路と、前記ＲＦ回路に結合されたデジタル処理回路とを備えた通信装置であって、
   そのデジタル処理回路が、
   バスに結合された第１のバス・マスタと、
   前記バスに結合された１つまたは複数の他のバス・マスタと、
   前記ＲＦ回路の非アクティブ動作モードの第１の動作期間の間に調停ポリシーに従って、前記第１のバス・マスタと前記１つまたは複数の他のバス・マスタによる前記バスへのアクセス要求の間を調停するように構成されたバス・アービタとを含み、
   前記１つまたは複数の他のバス・マスタによる前記バスへのアクセスを、前記ＲＦ回路の非アクティブ動作モードの第２の動作期間の間に制限することで、前記第１のバス・マスタによるバスのアクセスの制限をなくす通信装置。
2. 前記１つまたは複数のバス・マスタによる前記バスへのアクセスが、前記ＲＦ回路のアクティブ動作モードへの変更を示す制限バス・アクセス信号に応答して制限される請求項１に記載の通信装置。
3. 前記制限バス・アクセス信号が前記ＲＦ回路の送信動作モードへの変更を示す請求項２に記載の通信装置。
4. 前記制限バス・アクセス信号が前記ＲＦ回路の受信動作モードへの変更を示す請求項２に記載の通信装置。
5. 前記制限バス・アクセス信号が前記ＲＦ回路の前記アクティブ動作モードへの変更の所定時間前にアサートされる請求項２に記載の通信装置。
6. 前記制限バス・アクセス信号が前記デジタル処理回路のシャットダウン動作モードの所定時間前にアサートされる請求項２に記載の通信装置。
7. 前記制限バス・アクセス信号が、タイミング回路によって生成される前記ＲＦ回路の動作モードの変更を示す請求項２に記載の通信装置。
8. 前記制限バス・アクセス信号のアサーションに応答して、前記第１のバス・マスタに前記バスへの排他的アクセスが提供される請求項２に記載の通信装置。
9. 前記バスがマルチレイヤ・バスであり、前記信号のアサーションに応答して前記第１のバス・マスタには前記バスのある層への排他的アクセスが提供され、前記１つまたは複数の他のバス・マスタは前記マルチレイヤ・バスの別の層へのアクセスが許可される請求項２に記載の通信装置。
10. 前記第１のバス・マスタがマイクロコントローラ・ユニットである請求項１に記載の通信装置。
11. 前記１つまたは複数の他のバス・マスタが、前記信号に応答して前記バスの所有権取得要求を抑制するように構成される請求項１に記載の通信装置。
12. 前記１つまたは複数の他のバス・マスタによるアクセスが、前記信号に応答して、前記１つまたは複数の他のバス・マスタにとって不利な調停ポリシーを実施することによって制限される請求項１に記載の通信装置。
13. 無線周波数（ＲＦ）回路とデジタル処理回路とを含む通信装置を動作させる方法であって、
    前記ＲＦ回路の非アクティブ動作モードの第１の動作期間の間に調停ポリシーに従って、第１のバス・マスタと１つまたは複数の他のバス・マスタによるバスへのアクセス要求の間を調停するステップと、
    前記ＲＦ回路の動作モードの変更を示す制限バス・アクセス信号を受信するステップと、
    前記ＲＦ回路の非アクティブ動作モードの第２の動作期間の間に、前記制限バス・アクセス信号に応答して、前記１つまたは複数の他のバス・マスタによる前記バスへのアクセスを制限することで、前記第１のバス・マスタによるバスのアクセスの制限をなくすステップとを含む方法。
14. 前記１つまたは複数のバス・マスタによるアクセスが、前記制限バス・アクセス信号に応答して、前記１つまたは複数のバス・マスタにとって不利な調停ポリシーを実施することによって制限される請求項１３に記載の方法。
15. 前記制限バス・アクセス信号が前記ＲＦ回路のアクティブ動作モードへの変更を示す請求項１３に記載の方法。
16. 前記制限バス・アクセス信号が前記ＲＦ回路の前記アクティブ動作モードへの前記変更の所定時間前にアサートされる請求項１３に記載の方法。
17. アクティブ動作モードと非アクティブ動作モードを有し、無線周波数信号で動作する無線周波数（ＲＦ）トランシーバと、
    前記ＲＦトランシーバに結合されたデジタル処理回路とを備えた携帯電話であって、そのデジタル処理回路が、
    バスに結合された第１バス・マスタと、
    前記バスに結合された１つまたは複数の他のバス・マスタと、
    前記ＲＦトランシーバの非アクティブ動作モードの第１の動作期間の間に調停ポリシーに従って、前記第１のバス・マスタおよび前記１つまたは複数の他のバス・マスタによる前記バスへのアクセス要求の間を調停するように構成されたバス・アービタとを含み、
    前記１つまたは複数の他のバス・マスタによる前記バスへのアクセスを前記ＲＦトランシーバの非アクティブ動作モードの第２の動作期間の間に制限することで、前記第１のバス・マスタによるバスのアクセスの制限をなくす携帯電話。
18. 前記１つまたは複数のバス・マスタによるアクセスが、前記ＲＦトランシーバのアクティブ動作モードへの変更を示す制限バス・アクセス信号に応答して制限される前記信号が前記ＲＦトランシーバのアクティブ動作モードへの変更を示す請求項１７に記載の携帯電話。
19. 前記制限バス・アクセス信号が前記ＲＦトランシーバの前記アクティブ動作モードへの前記変更の所定時間前にアサートされる請求項１８に記載の携帯電話。
20. 前記制限バス・アクセス信号が前記デジタル処理回路のシャットダウン動作モードの所定時間前にアサートされる請求項１７に記載の携帯電話。

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