JP4284983B2 - Self-scanning light emitting element array chip and optical writing head - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、自己走査型発光素子アレイチップおよび光書込みヘッドに関する。
【0002】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ICと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてPNPN構造を持つ3端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願(特許文献1,2,3,4参照)し、光プリンタ用ヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイ(SLED)を作製できること等を示した。
【0003】
さらに本発明者らは、スイッチ素子(発光サイリスタ)アレイをシフト部として、発光部である発光素子(発光サイリスタ)アレイと分離した構造の自己走査型発光素子アレイを提案している(特許文献5参照)。
【0004】
【特許文献1】
特開平1−238962号公報
【特許文献2】
特開平2−14584号公報
【特許文献3】
特開平2−92650号公報
【特許文献4】
特開平2−92651号公報
【特許文献5】
特開平2−263668号公報
【0005】
図1に、シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップの等価回路図を示す。この自己走査型発光素子アレイは、サイリスタT1 ,T2 ,T3 ,…を含むシフト部1と、サイリスタL1 ,L2 ,L3 ,…を含む発光部2とを備えている。シフト部の構成は、ダイオード接続を用いている。すなわち、サイリスタのゲート間は、ダイオードD1 ,D2 ,…で結合されている。VGAは電源であり、電源配線15から負荷抵抗RL を経て各シフト部サイリスタのゲートに接続されている。また、シフト部サイリスタのゲートは、発光部サイリスタのゲートにも接続される。サイリスタT1 のゲートは、スタートパルスφS 端子に接続されている。シフト部サイリスタのカソードは、交互に転送用クロックパルスφ1,φ2配線16,17を経て、クロックパルスφ1,φ2端子に接続されている。抵抗R1,R2は、配線16,17にそれぞれ挿入された電流制限用抵抗である。また、発光部サイリスタのカソードは、書込み信号配線18を経て、書込み信号φI 端子に接続されている。抵抗RI は、配線18に挿入された電流制限用抵抗である。スタートパルスφS 端子、クロックパルスφ1,φ2端子,書込み信号φI 端子は、ドライバ(図示せず)に接続される。
【0006】
このような構造の自己走査型発光素子アレイチップは、シフト部サイリスタのオン状態が転送され、これに対応して発光部サイリスタを順次オンしていく。すなわち、φI 配線1本あたり1個の発光部サイリスタ(発光点)のみ点灯できる自己走査型発光素子アレイチップである。
【0007】
このような自己走査型発光素子アレイチップが複数個配列され、レンズアレイと組合わされて、光書込みヘッドを構成する。このような光書込みヘッドは、例えば光プリンタの感光ドラムの近くに配置される。
【0008】
ドライブ基板をヘッドの外に置く構成の光書込みヘッドの場合、A3サイズ用ヘッドに、128個の発光点を有する図1のチップを60個使うとして、全部で60本(φI )+5本(φ1,φ2,φS ,φGA,基板電位端子)の配線が必要となる。取出し配線の数が増えると、ケーブルが太くなり取り回しが難しくなったり、コネクタが大きくなるため小型化が困難となる。さらに、高い光出力が必要な場合は、チップ1個あたりのφI 配線の数を増やせばよいが、取り出し配線の数がさらに増えてしまう。
【0009】
一方、発明者らは、φI 配線1本あたり複数の発光点が点灯できる自己走査型発光素子アレイチップを用いた光書込みヘッドも提案している。この光書込みヘッドによれば、1チップあたりの発光点数に関わらず、(チップ数+5本)の配線数となる。しかし、1チップあたり1本のφI 配線が必要なため、配線数を減らすことはできなかった。また、複数の発光点が点灯可能とはいえ、例えば1チップ上の128個の発光点が同時に点灯し、各発光点に10mAの電流が流れたとすると、1A以上の電流がφI 配線に流れることとなり、φI 配線が過熱する恐れがある。
【0010】
本発明の目的は、少ない外部配線で動作可能な光書込みヘッドを提供することにある。
【0011】
本発明の他の目的は、このような光書込みヘッドに用いられる、複数点灯可能で、途中でデータの書込みを中断できる構造の自己走査型発光素子アレイチップを提供することにある。
【0012】
本発明のさらに他の目的は、このような光書込みヘッドを用いた光プリンタを提供することにある。
【0013】
本発明のさらに他の目的は、自己走査型発光素子アレイチップおよび光書込みヘッドの駆動方法を提供することにある。
【0014】
【課題を解決するための手段】
本発明の代表的な自己走査型発光素子アレイチップは、複数個の第1の3端子発光サイリスタを1次元に配列し、隣接する第1のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、奇数番目の第1のサイリスタのアノードまたはカソードを第1のクロックパルス配線に接続し、偶数番目の第1のサイリスタのアノードまたはカソードを第2のクロックパルス配線に接続したシフト部と、複数個の第2の3端子発光サイリスタを1次元に配列し、所定数の第2のサイリスタごとにブロック化し、各ブロックの第2のサイリスタのゲートを、間に奇数番目および偶数番目の2個の第1のサイリスタを残して、所定数の第1のサイリスタごとにブロック化された前記シフト部の対応する第1のサイリスタのゲートに、ダイオードを介して接続し、第2の各サイリスタのアノードまたはカソードをアノードまたはカソード負荷抵抗を介して書込み信号配線に接続し、この書込み信号配線をダイオードを介して、リセット信号端子に接続した発光部とを備えている。
【0015】
この自己走査型発光素子アレイチップの駆動方法は、前記第1および第2のクロックパルス配線に、第1および第2のクロックパルスを与えることにより、前記シフト部の第1のサイリスタのオン状態を順次転送するステップと、前記シフト部の第1のサイリスタがオン状態にあるときに、前記発光部の書込み信号配線に電圧を与えることにより、前記オン状態の第1のサイリスタに対応する第2のサイリスタをオン状態にするステップと、前記シフト部の前記2個の第1のサイリスタのうちの奇数番目のサイリスタがオン状態になったときに、前記発光部の書込み信号配線に電圧を与えることにより、前記オン状態の第2のサイリスタを点灯させるステップと、前記リセット信号端子を0ボルトにすることにより、前記発光部の点灯している第2のサイリスタをオフするステップとを含む。
【0016】
本発明の代表的な光書込みヘッドは、上記のN個(Nは2以上の整数)の自己走査型発光素子アレイチップを1グループとして、Mグループ(Mは2以上の整数)を1次元に配列した自己走査型発光素子アレイと、前記N個のチップの第1のクロックパルス配線が順繰りに接続されるN本の第1のクロックパルス共通配線と、前記全てのチップの第2のクロックパルス配線が接続される1本の第2のクロックパルス共通配線と、前記全てのチップの電源配線が接続される1本の電源共通配線と、前記全てのチップのリセット信号端子が接続される1本のリセット信号共通配線と、前記各グループのチップの書込み信号配線がそれぞれ接続されるM本の書込み信号共通配線とを備えている。
【0017】
この光書込みヘッドの駆動方法は、各グループの同一番目のチップの同一番目のブロックの第1のサイリスタをオン状態にするステップと、前記第1のサイリスタがオン状態にあるときに、前記M本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第1のサイリスタに対応する第2のサイリスタをオン状態にするステップと、以上のステップを、全ての同一番目のチップに対して行った後、前記M本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第2のサイリスタを点灯させるステップと、前記リセット信号共通配線を0ボルトにすることにより、前記点灯している第2のサイリスタをオフするステップと、以上のステップを、全ての同一番目のブロックの第1のサイリスタについて繰返すステップとを含む。
【0018】
【発明の実施の形態】
以下、本発明の実施例を、アノードを共通電位とした3端子発光サイリスタを用いた場合について説明するが、カソードを共通電位とした3端子発光サイリスタについても、回路の極性を変更することによって用いることができる。
【0019】
【実施例1】
光書込みヘッドに用いる自己走査型発光素子アレイチップの等価回路図を図2に示す。回路はシフト部1と発光部2とに大別される。図には、チップの先頭部分の回路構成を示し、シフト部1には8個の3端子発光サイリスタを、発光部2には6個の3端子発光サイリスタを示している。
【0020】
シフト部1において、奇数番目のサイリスタのカソードはφ1配線16に、偶数番目のサイリスタのカソードはφ2配線17に接続される。各サイリスタのゲートは、結合ダイオード43を介して右隣のサイリスタのゲートに接続され、また、ゲート負荷抵抗42を介して電源配線15に接続される。さらに、6n+1,6n+2,6n+3,6n+4(nは、0以上の整数)番目のサイリスタのゲートは、結合ダイオード44を介して発光部2のサイリスタ45のゲートに接続されている。一方、6n+5および6n+6番目シフト部サイリスタには、接続すべき対応する発光部サイリスタが無い。このように対応する発光部サイリスタを設けないことによって、後述するように、データの書込みを中断させることができる。
【0021】
発光部2において、サイリスタ45のカソードは、カソード負荷抵抗46を介してφI 配線18に接続される。
【0022】
φ1配線16およびφ2配線17は、φ1抵抗21およびφ2抵抗22を介してφ1端子11およびφ2端子12に接続される。また、第1番目のシフト部サイリスタ41のゲートは、スタート用ダイオード31を介してφ2配線17に接続されている。このようなスタート用ダイオードを設けることによって、図1に示した従来の自己走査型発光素子アレイチップにおいて、スタートパルスφs 端子を省略することができる。
【0023】
さらに、φI 配線18はダイオード30を介してリセット信号φR 端子14に接続されている。発光部サイリスタ45がオンしているときに、リセット信号φR を0Vにすることにより、点灯している全部の発光サイリスタをオフにする。
【0024】
なお図中、10は電源端子、13はφI 端子、20はサイリスタの共通裏面電極に電位(GND)を与える端子を示している。
【0025】
図2のチップ構造の略図を、図3,図4に示す。図4は、図3の点線で囲んだ部分の拡大平面図および拡大断面図を示す。図4(B)は、図4(A)のX−X線断面図である。図中、76はp型GaAs基板、72はn型カソード層、73はp型ゲート層、74はn型ゲート層、75はp型アノード層を示す。また、77はカソード電極、78はゲート電極、79は裏面共通電極を示す。なお、図2と同一の構成要素には、同一の参照番号を付して示している。
【0026】
この構造では、ダイオード43,44は、カソード層72とゲートp層73との間のpn接合を利用している。また、抵抗42,46は、カソード層72を利用している。また、層上に金属のショットキー接触を形成し、ダイオードとして用いてもよい。金属としては、Al,Au,Cr,Ni,W,Pt,Pd,Pb,NiCrなどから選ぶことができる。この場合、その順方向電圧はpn接合のダイオードに比べて小さくなり、約0.8V程度となるため、pn接合ダイオードと組み合わせることで、いろいろな電圧に対して使える。
【0027】
図2の自己走査型発光素子アレイチップの動作を説明する。まず、裏面共通電極端子20を0V、電源端子10を−3.3Vとする。また、φR 端子14も−3.3Vとする。シフト部1の動作は、通常の自己走査型発光素子アレイの動作で、クロックパルスφ1,φ2によってオン状態を転送する。n番目のシフト部サイリスタ41がオン状態にあるとき、そのゲート電圧はほぼ0Vである。結合ダイオード43,44の順方向電圧を1.2V、また、発光部サイリスタのオン条件を
VK <VG −1.2(V)
但し、VK はカソード電圧,VG はゲート電圧
とすると、n番目の発光部サイリスタ45のオン電圧は、−2.4Vとなる。なお、n+1番目の発光部サイリスタのオン電圧は、さらに1.2V下がって−3.6Vとなる。これ以外の発光部サイリスタのオン電圧は、−3.3−1.2=−4.5Vとなる。
【0028】
n番目のシフト部サイリスタ41がオン状態にあり、発光部サイリスタ45がすべてオンしていないとき、φI 配線18の電位は、−2.4Vである。φI 配線18は、ダイオード30を介してリセット端子(−3.3V)に接続されているが、ダイオード30はオフ状態にあるため、φI 配線18はフローティングとなっている。
【0029】
さて、いまφI 端子13を−3.3Vにすると、n番目の発光部サイリスタはオンする。しかし、n+1番目の発光サイリスタは、−3.3Vではオンできない。このため、シフト部サイリスタがオンしているブロック40の発光部サイリスタのみ選択的にオンできる。n番目の発光部サイリスタがオンした後、φI 端子13をハイインピーダンスにすると、ダイオード30がオンして、リセット端子14から電力が供給される。このときの電流IS は、カソード負荷抵抗46の抵抗値をRI とすると、
IS =(3.3−1.2−1.2)/RI =0.9/RI
となる。また、ダイオード30がオンしているので、φI 配線18は、−3.3+1.2=−2.1Vに固定される。
【0030】
一方、n番目のシフト部サイリスタがオンしているときに、φI 端子13をハイインピーダンスにすると、n番目の発光部サイリスタはオンしない。
【0031】
続いて、m番目(mは、m>nの整数)のシフト部サイリスタがオンした状態でφI 端子を−3.3Vとすると、m番目の発光部サイリスタもオンする。一方、先にオンしていたn番目の発光部サイリスタもオン状態を維持する。このように、シフト部サイリスタのオン状態を順に転送しながら、必要に応じてφI 配線に電圧(−3.3V)を印加することで、複数の発光部サイリスタをオン状態にできる。
【0032】
図2では、1ブロックを構成する発光部サイリスタが4個の例で示してある。1〜4番目のサイリスタ45が第1のブロックを構成している。この1ブロック分について、前述したようにして所望の発光部サイリスタをオンさせたのち、シフト部のサイリスタのオン状態を、発光部サイリスタのつながっていない5番目のサイリスタに移しておき、φI 配線を−3.3Vにすることで、オン状態となっていた発光部サイリスタが明るく光る、すなわち点灯する。これにより、感光ドラムを所定時間露光する。
【0033】
点灯時に発光部サイリスタに流れる電流IS は、
IS =(3.3−1.2)/RI =2.1/RI
である。露光時間が終わると、φI 端子13をハイインピーダンスにし、φR 端子14を0Vにすることで(正確には−1.2V以上とすることで)、点灯していたすべての発光部サイリスタをオフできるので、シフト部のサイリスタのオン状態を6番目,7番目のサイリスタに移し、同様に第2のブロック以降の書込みを行う。
【0034】
この自己走査型発光素子アレイチップを使った光書込みヘッドの回路例を図5に示す。ここでは、4個のチップを一組とし、2組分について示した。図5(A)は、1個のチップにおける端子(ボンディングパッド)の配列を示し、図5(B)は8個のチップ配列を示す。図5(A)において、60は発光点列を示し、その他の参照番号は、図2の構成要素の参照番号と同じである。図5(B)の丸数字▲1▼〜▲8▼はチップ番号を示す。
【0035】
すべてのチップの電源端子10は、電源配線110に、すべてのチップのφ2端子12はφ2配線112に、すべてのチップの裏面共通電極端子20は共通配線120に、すべてのチップのφR 端子14はリセットライン114にそれぞれ接続される。4m+k(mは0または1,k=1,2,3,4)番目のチップのφ1端子11は、φ1配線111−1〜111−4のうち、111−kに接続される。また、4m+k番目のチップのφI 端子は、2本のφI 配線113−1,113−2のうち、φI 配線113−(m+1)に接続される。
【0036】
さて、図5の回路の駆動波形を図6,図7に示す。図6は、駆動波形の前半部分を、図7は、駆動波形の後半部分を示す。図中、φ1−1,φ1−2,φ1−3,φ1−4波形およびφ2波形において、Lレベルの時に示してある丸数字および数字は、チップ番号およびオンしているシフト部サイリスタの番号である。例えば、左上の▲1▼▲5▼1は、チップ▲1▼,▲5▼の1番目のシフト部サイリスタがオン状態にあることを示す。また、φI −1,φI −2波形については、Hレベルをハイインピーダンス、Lレベルを−3.3Vとしている。
【0037】
まず、φ2波形がHレベルの状態で、φ1−1波形がLレベルとなることで、チップ▲1▼,▲5▼の1番目のシフト部サイリスタがオンする。この後、φI −1,φI −2波形がチップ▲1▼,▲5▼の1番目の発光部サイリスタにデータを書込む。すなわち、このシフト部のオンしているサイリスタに対応する発光部サイリスタを発光させたいならばφI −1,φI −2波形をLレベルにして、発光部サイリスタをオン状態にし、発光させたくないならばφI −1,φI −2波形をハイインピーダンスにして、発光部サイリスタをオフ状態にする。チップ▲1▼,▲5▼の1〜4番目の発光部サイリスタのデータ書込みが終わると、5番目のシフト部サイリスタをオンさせ、続いてチップ▲2▼,▲6▼の1〜4番目の発光部サイリスタの書込みを行う。この間、φ2波形がLレベルとなるたびにチップ▲1▼,▲5▼の6番目のシフト部サイリスタもオンするが、チップ▲1▼,▲5▼では、φ1−1波形がLレベルのままなので、シフト部の転送は先に進まない。すなわち、チップ▲1▼,▲5▼では、データ書込みは中断される。
【0038】
以下同様に、チップ▲3▼,▲7▼の1〜4番目の発光部サイリスタの書込み、チップ▲4▼,▲8▼の1〜4番目の発光部サイリスタの書込みを行う。その後、露光時間の間、φI −1,φI −2波形がLレベルとなり、オン状態の発光部サイリスタを点灯する。露光時間が終わると、φI −1,φI −2波形をハイインピーダンスにし、φR 波形を一度0Vにし、点灯している全発光部サイリスタをオフさせる。その後、次のブロック(7〜10番目の発光サイリスタ)について、同様の処理を行う。
【0039】
本実施例では、4個の発光部サイリスタ,6個のシフト部サイリスタを1ブロックとする構成で、4チップ2ブロック構成の書込みヘッドについて説明した。しかし、発光部サイリスタの数は、どのように選んでもよい。しかし、1ブロック内のサイリスタの数が増加すると、同時に発光できる発光サイリスタの数が増加し、チッ過熱の可能性があるため、むやみと増やすことはできない。
【0040】
また、1ブロック内のチップ数もどのように選んでもよいが、あまりチップ数が増えると書込みに時間がかかり、点灯できる時間が少なくなってしまう。また、1ブロック内のチップ数Nとブロック数Mとの積NMが全チップ数となるが、配線数はN+M+4(φ2,リセット,電源,裏面共通電極)となるため、MとNが近い数に選んでおけば配線数を減らすことができる。たとえば、60個のチップを使う場合、N=6,M=10に選べば、6+10+4=20本の配線で済む。
【0041】
なお、シフト部は、2相クロックパルスφ1,φ2によってコントロールされるダイオード結合方式について記述したが、3相以上のクロックパルスを用いてもよく、抵抗結合など、ダイオード結合以外の方式を用いてもよい。また、発光部に接続されていないサイリスタの数は2個以上であれば、何個でもよい。また、ヘッドを構成するとき、φ2ラインは共通とすることが、構成上有利であるが、複数のラインに分けてもよい。φI ラインとφR 端子は、チップ内でダイオードを介して接続されているが、このダイオードは外付けにしてφR 端子を省略してもよく、また、単にφI ラインを、3電圧レベル、すなわち発光、書込み(例えば−3.3V)、保持(例えば−2.1V)、消灯(例えば0V)としてもよい。
【0042】
【実施例2】
実施例1では、電源電圧が−3.3Vの場合を示した。電源電圧が−5.0Vの場合の自己走査型発光素子アレイチップの等価回路図を図8に示す。図2のチップでは1個だった発光部の結合ダイオード44が3個となっている。これにより、n番目のシフト部サイリスタがオンしている場合のn番目の発光部サイリスタのオン電圧は、−4.8Vとなる。一方、n+1番目の発光部サイリスタのオン電圧は−6.0Vとなる。
【0043】
その他の構造は、図2のチップと同じであり、同一の構成要素には、同一の参照番号を付して示している。動作は、実施例1と同じであるので、再度の説明は行わない。
【0044】
【実施例3】
実施例1では、データ書込み時にφI 端子13がHレベル(ハイインピーダンス)のとき、φI 配線18の電圧は、−2.1Vであり、露光時にφI 端子13がLレベルのときは−3.3Vとなる。各発光部サイリスタを流れる電流は、それぞれ0.9/RI および2.1/RI となり、2倍ほどの差しかない。このため、露光時間に対して書込み時間が十分小さいように駆動しないと、書込み時に、チップ▲1▼,▲5▼の方が先に点灯し、以降他のチップの書込んでいる間も発光する。このため、チップ毎に露光量の差がでるという問題がある。そこで、本実施例では、図2の発光部サイリスタをデータラッチ用に用い、別に発光部サイリスタを設ける構造とした。
【0045】
図9に、このような構造の自己走査型発光素子アレイチップの等価回路図を示す。データラッチ部3は、図2の発光部と同じ構成であり、47はサイリスタ、48はカソード負荷抵抗を示している。発光部2の各サイリスタ45は、カソード負荷抵抗46を経て、発光信号配線26に接続されている。25は、発光信号端子を示す。この端子には、発光部サイリスタ45を点灯させるための発光信号φE が供給される。その他の構造は、図2と同じであり、図2と同一の構成要素には、同一の参照番号を付して示している。
【0046】
図10は、チップの平面図である。シフト部1,データラッチ部3,発光部2を点線で囲んで示している。この構造では、発光部サイリスタ45とラッチ部サイリスタ47は同じゲート層でつながった構造であるが、電気的に接続されていれば、別の島であってもよい。
【0047】
ラッチ部3のサイリスタ47はできるだけ光が漏れないように発光領域をカソード電極で覆う。カソード負荷抵抗48の値は、サイリスタ47の保持電流を流せる抵抗値よりも小さく選ばれる。また、発光部2のカソード負荷抵抗46の値は、必要な発光量から決められる。
【0048】
この自己走査型発光素子アレイチップを使った光書込みヘッドの回路図を図11(A),(B)に示す。図11の回路の駆動波形を図12,13に示す。
【0049】
図5(A),(B)の回路図と異なる点は、チップは発光信号端子25を有し、各チップの発光信号端子は、1本の発光信号配線125に接続されていることである。
【0050】
図12,図13の駆動波形が、図6,図7の駆動波形と異なる点は、発光信号波形φE が付加されていることである。
【0051】
このような構造の自己走査型発光素子アレイチップでは、書込み時間にデータをラッチ部にラッチ、すなわちサイリスタ47をオンまたはオフ状態にし、露光時間に発光信号波形φE をLレベルにして、オン状態のラッチ部サイリスタ47に対応する発光部サイリスタ45を点灯させる。
【0052】
例えば、「1200dpi発光点で、8発光点を1ブロックとし、32ブロックを含むチップ(8×32=256発光点)」を4個で1ブロックとする構成の場合、A4横サイズを60枚/分で印刷する場合、1ラインの露光に与えられる時間は102μsである。これを32ブロックで分けるので、1ブロックあたり3.2μsとなる。この間に、8シフトビット×4チップ×50ns(転送速度)=1.92μsとなり、残りの1.28μsが点灯に充てられる。さて、1発光点の出力を50μWとすると、露光エネルギー密度は0.14J/m2 となる。レンズの透過率を4%とすると、5.6mJ/m2 となり、標準的な光電変換ドラムを感光させるのに十分なエネルギーである。
【0053】
なお、本実施例では発光部サイリスタ45およびラッチ部サイリスタ47のゲートは、ダイオード30がオフのときフローティングとなり電位が定まらないが、動作上問題ないためゲートを抵抗でプルダウンしていない。更に高速動作が必要な場合にはサイリスタ45,47のゲートを適当なプルダウン抵抗を介して電源配線15に接続してもよい。
【0054】
【実施例4】
実施例3では、4チップ分の書込みが完了してから発光信号波形φE をLレベルとしている(露光時間)ため、点灯できる時間が短かった。例えば前述の例では、1ラインに与えられた時間3.2μsのうち1.92μsまでもがデータの書込みにかかっており、点灯している時間がわずか1.28μsであった。さらに高速の印刷を可能とするには、データ書込み中も発光することが可能なことが望ましい。そこで、図14に示すように、発光信号配線125を、φ1配線111−1〜111〜4に対応させて4本とした。125−1〜125−4は、4本の発光信号配線を示す。このことにより、自分自身に書込まれている時間以外は点灯可能となった。
【0055】
図15,図16は、駆動波形を示す。例えば、チップ▲1▼,▲5▼のラッチ部にデータを書込んだ後、発光信号波形φE −1をLレベルにすることにより、オン状態にあるラッチ部サイリスタに対応する発光部サイリスタを点灯する。
【0056】
リセット信号φR は、各チップが露光のための連続点灯が終わり、新たにデータを書込み始める前に一度Hレベルに上げ、ラッチ部のデータを消去している。この波形を使うことにより、点灯できない時間は1.92μsから、1/4の0.48μsとなり、点灯可能な時間は2倍になった。
【0057】
【実施例5】
実施例4で示した構成では、ラッチ部のサイリスタに書込んでいる間はオンできない。そこで、書込み時間を短くするために、図17に示すように、書込み信号配線を2重化して18−1,18−2とし、これら書込み信号配線のそれぞれをダイオード30を介してリセット信号端子14に接続した。13−1,13−2は、データ書込み端子を示す。図からわかるように、ラッチ部サイリスタ47のカソードは、2個ずつ順繰りにデータ書込み配線18−1,18−2に接続され、ゲートは2個毎に対応するシフト部の1個のサイリスタ41のゲートに接続されている。
【0058】
この自己走査型発光素子アレイチップを使った光書込みヘッドの回路図を図18(A),(B)に示す。図18の回路の駆動波形を図19,20に示す。
【0059】
図18に示すように、各チップには2本の書込み信号配線が接続されており、図19および図20に示すように、ラッチ部サイリスタは、2個同時にオン状態にすることができる。
【0060】
このような構成により、書込み速度は2倍になる。3重化以上についても可能である。
【0061】
【実施例6】
次に、以上に説明した光書込みヘッドを用いた光プリンタについて説明する。図21は、このような光プリンタヘッド140を備える光プリンタの構成を示す。円筒形の感光ドラム142の表面に、アモルファスSi等の光導電性を持つ材料(感光体)が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器144で一様に帯電させる。そして、光プリンタヘッド140で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器148で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器150でカセット152中から送られてきた用紙154上に、トナーを転写する。用紙は、定着器146にて熱等を加えられ定着され、スタッカ158に送られる。一方、転写の終了したドラムは、消去ランプ160で帯電が全面にわたって中和され、清掃器62で残ったトナーが除去される。
【0062】
【発明の効果】
本発明によれば、少ない外部配線で動作可能な光書込みヘッドを実現できる。また、本発明の光書込みヘッドによれば、同時点灯数が増えるので、高速印字が可能となる。
【図面の簡単な説明】
【図1】シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップの等価回路図である。
【図2】光書込みヘッドに用いる自己走査型発光素子アレイチップの等価回路図である。
【図3】図2のチップ構造の平面図である。
【図4】図2のチップ構造の部分拡大平面図およびその断面図である。
【図5】図2の自己走査型発光素子アレイチップを使った光書込みヘッドの回路例である。
【図6】図5の回路の駆動波形を示す図である。
【図7】図5の回路の駆動波形を示す図である。
【図8】電源電圧が−5.0Vの場合の自己走査型発光素子アレイチップの等価回路図である。
【図9】他の構造の自己走査型発光素子アレイチップの等価回路図である。
【図10】図9のチップ構造の平面図である。
【図11】図9の自己走査型発光素子アレイチップを使った光書込みヘッドの回路図である。
【図12】図11の回路の駆動波形を示す図である。
【図13】図11の回路の駆動波形を示す図である。
【図14】発光信号配線を4本とした構造の光書込みヘッドを示す図である。
【図15】図14の回路の駆動波形を示す図である。
【図16】図14の回路の駆動波形を示す図である。
【図17】データ書込み配線を2重化した光書込みヘッドの回路図である。
【図18】他の構造の自己走査型発光素子アレイチップの等価回路図である。
【図19】図18のチップ構造の平面図である。
【図20】図18の自己走査型発光素子アレイチップを使った光書込みヘッドの回路図である。
【図21】本発明の光書込みヘッドを用いた光プリンタの構造を示す図である。
【符号の説明】
1 シフト部
2 発光部
10 電源端子
11 φ1端子
12 φ2端子
13 φI 端子
14 φR 端子
15 電源配線
16 φ1配線
17 φ2配線
18 φI 配線
20 裏面共通電極端子
21,22 抵抗
31 スタート用ダイオード
41 シフト部サイリスタ
42 ゲート負荷抵抗
43,44 結合ダイオード
45 発光部サイリスタ
72 n型カソード層
73 p型ゲート層
74 n型ゲート層
75 p型アノード層
76 p型GaAs基板
77 カソード電極
78 ゲート電極
79 裏面共通電極
110 電源配線
111 φ1配線
112 φ2配線
113 φI 配線
114 φR 配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a self-scanning light emitting element array chip and an optical writing head.
[0002]
[Prior art]
A light emitting element array in which a large number of light emitting elements are integrated on the same substrate is used as an optical writing head such as an optical printer head in combination with a driving IC. The inventors have paid attention to a three-terminal light-emitting thyristor having a PNPN structure as a constituent element of the light-emitting element array, and have already filed a patent application (see
[0003]
Furthermore, the present inventors have proposed a self-scanning light-emitting element array having a structure separated from a light-emitting element (light-emitting thyristor) array, which is a light-emitting part, using a switch element (light-emitting thyristor) array as a shift part (Patent Document 5). reference).
[0004]
[Patent Document 1]
JP-A-1-238996
[Patent Document 2]
Japanese Patent Laid-Open No. 2-14584
[Patent Document 3]
Japanese Patent Laid-Open No. 2-92650
[Patent Document 4]
JP-A-2-92651
[Patent Document 5]
JP-A-2-263668
[0005]
FIG. 1 shows an equivalent circuit diagram of a diode-coupled self-scanning light emitting element array chip in which the shift unit and the light emitting unit are separated. This self-scanning light-emitting element array includes a thyristor T1 , T2 , TThree ,... And a thyristor L1 , L2 , LThree ,... Are included. The configuration of the shift unit uses a diode connection. That is, between the gates of the thyristors, the diode D1 , D2 , ... are combined. VGAIs a power supply, and the load resistance R from the
[0006]
In the self-scanning light emitting element array chip having such a structure, the ON state of the shift unit thyristor is transferred, and the light emitting unit thyristor is sequentially turned ON in response to this. That is, φI This is a self-scanning light emitting element array chip that can light only one light emitting section thyristor (light emitting point) per wiring.
[0007]
A plurality of such self-scanning light emitting element array chips are arranged and combined with a lens array to constitute an optical writing head. Such an optical writing head is disposed, for example, near the photosensitive drum of an optical printer.
[0008]
In the case of the optical writing head configured to place the drive substrate outside the head, assuming that 60 chips of FIG. 1 having 128 light emitting points are used for the A3 size head, a total of 60 (φI ) + 5 (φ1, φ2, φS, ΦGA, Substrate potential terminal) is required. If the number of lead-out wires increases, the cable becomes thicker and difficult to handle, and the connector becomes larger, making it difficult to reduce the size. Furthermore, when high light output is required, φ per chipI Although the number of wirings may be increased, the number of extraction wirings is further increased.
[0009]
On the other hand, the inventorsI An optical writing head using a self-scanning light emitting element array chip capable of lighting a plurality of light emitting points per wiring is also proposed. According to this optical writing head, the number of wirings is (number of chips + 5) regardless of the number of light emitting points per chip. However, one φ per chipI Since wiring is necessary, the number of wirings could not be reduced. In addition, although a plurality of light emitting points can be turned on, for example, if 128 light emitting points on one chip are turned on simultaneously and a current of 10 mA flows to each light emitting point, a current of 1 A or more is φI It will flow to the wiring and φI Wiring may overheat.
[0010]
An object of the present invention is to provide an optical writing head that can operate with a small number of external wirings.
[0011]
Another object of the present invention is to provide a self-scanning light-emitting element array chip that is used in such an optical writing head and has a structure in which a plurality of lights can be turned on and data writing can be interrupted.
[0012]
Still another object of the present invention is to provide an optical printer using such an optical writing head.
[0013]
Still another object of the present invention is to provide a self-scanning light-emitting element array chip and an optical writing head driving method.
[0014]
[Means for Solving the Problems]
In a typical self-scanning light-emitting element array chip of the present invention, a plurality of first three-terminal light-emitting thyristors are arranged one-dimensionally, the gates of adjacent first thyristors are connected to each other by a diode, and each gate is connected to each other. Connected to the power supply wiring through the gate load resistor, the anode of the odd first thyristorOrThe cathode is connected to the first clock pulse wiring, and the even-numbered first thyristor anodeOrA shift unit in which the cathode is connected to the second clock pulse wiring and a plurality of second three-terminal light-emitting thyristors are arranged one-dimensionally, and are divided into blocks for each predetermined number of second thyristors. The gates of the thyristors are set to the gates of the corresponding first thyristors of the shift unit, which are blocked for each predetermined number of first thyristors, leaving two odd and even first thyristors in between. Connected through a diode, the anode of each second thyristorOrCathode to anodeOrA light emitting section connected to a write signal wiring via a cathode load resistor, and connecting the write signal wiring to a reset signal terminal via a diode.
[0015]
In this self-scanning light-emitting element array chip driving method, the first and second clock pulses are applied to the first and second clock pulse wirings to change the ON state of the first thyristor of the shift unit. Sequentially transferring and when the first thyristor of the shift unit is in an on state,Write signal wiringBy applying a voltage to the second thyristor corresponding to the first thyristor in the on state, and an odd-numbered thyristor of the two first thyristors in the shift unit When the on-state is turned on, a voltage is applied to the write signal wiring of the light-emitting unit to turn on the second thyristor in the on-state, and the reset signal terminal is set to 0 volts so that the light emission Turning off the second thyristor that is lit.
[0016]
A typical optical writing head of the present invention has the above-described N (N is an integer of 2 or more) self-scanning light emitting element array chips as one group, and M group (M is an integer of 2 or more) in one dimension. An array of self-scanning light emitting element arrays, N first clock pulse common lines to which the first clock pulse lines of the N chips are sequentially connected, and second clock pulses of all the chips One second clock pulse common wiring to which wiring is connected, one power common wiring to which the power wiring of all the chips is connected, and one reset signal terminal of all the chips are connected Reset signal common wires and M write signal common wires to which the write signal wires of the chips of each group are connected.
[0017]
The method of driving the optical writing head includes the steps of turning on the first thyristor of the same block of the same chip of each group and the M thyristors when the first thyristor is on. By applying a voltage to the write signal common line, the step of turning on the second thyristor corresponding to the first thyristor in the on state and the above steps are performed for all the same chips. After that, the step of turning on the second thyristor in the on state by applying a voltage to the M write signal common wires and turning on the reset signal common wire to 0 volts make the lights on. A step of turning off the second thyristor, and a step of repeating the above steps for the first thyristors of all the same blocks. Including the.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the embodiment of the present invention will be described in the case of using a three-terminal light-emitting thyristor with the anode as a common potential, but the three-terminal light-emitting thyristor with the cathode as a common potential is also used by changing the polarity of the circuit. be able to.
[0019]
[Example 1]
An equivalent circuit diagram of a self-scanning light-emitting element array chip used in the optical writing head is shown in FIG. The circuit is roughly divided into a
[0020]
In the
[0021]
In the
[0022]
The
[0023]
Furthermore, φI The
[0024]
In the figure, 10 is a power supply terminal, 13 is φI
[0025]
A schematic diagram of the chip structure of FIG. 2 is shown in FIGS. FIG. 4 shows an enlarged plan view and an enlarged sectional view of a portion surrounded by a dotted line in FIG. FIG. 4B is a cross-sectional view taken along line XX in FIG. In the figure, 76 is a p-type GaAs substrate, 72 is an n-type cathode layer, 73 is a p-type gate layer, 74 is an n-type gate layer, and 75 is a p-type anode layer.
[0026]
In this structure, the
[0027]
The operation of the self-scanning light emitting element array chip of FIG. 2 will be described. First, the back surface
VK <VG -1.2 (V)
However, VK Is the cathode voltage, VG Is the gate voltage
Then, the ON voltage of the nth light emitting
[0028]
When the nth
[0029]
Now, φI When the terminal 13 is set to −3.3V, the nth light emitting unit thyristor is turned on. However, the (n + 1) th light-emitting thyristor cannot be turned on at −3.3V. Therefore, only the light emitting unit thyristor of the
IS = (3.3-1.2-1.2) / RI = 0.9 / RI
It becomes. Since the
[0030]
On the other hand, when the nth shift unit thyristor is on, φI When the terminal 13 is set to high impedance, the nth light emitting unit thyristor is not turned on.
[0031]
Subsequently, in a state where the m-th shift unit thyristor (m is an integer of m> n) is turned on, φI If the terminal is -3.3V, the mth light emitting unit thyristor is also turned on. On the other hand, the n-th light emitting unit thyristor that was previously turned on also maintains the on state. In this way, while sequentially transferring the ON state of the shift unit thyristor, φI A plurality of light emitting unit thyristors can be turned on by applying a voltage (−3.3 V) to the wiring.
[0032]
In FIG. 2, four light emitting unit thyristors constituting one block are shown as an example. The first to
[0033]
Current I flowing in the light-emitting unit thyristor when litS Is
IS = (3.3-1.2) / RI = 2.1 / RI
It is. When the exposure time is over, φI Terminal 13 is set to high impedance and φR By setting the terminal 14 to 0V (more precisely, -1.2V or more), all the light emitting unit thyristors that have been lit can be turned off, so that the on state of the thyristor in the shift unit is sixth and seventh. In the same manner, the second and subsequent blocks are written.
[0034]
FIG. 5 shows a circuit example of an optical writing head using this self-scanning light emitting element array chip. Here, four chips are set as one set, and two sets are shown. FIG. 5A shows an arrangement of terminals (bonding pads) in one chip, and FIG. 5B shows an arrangement of eight chips. In FIG. 5A,
[0035]
The
[0036]
FIG. 6 and FIG. 7 show driving waveforms of the circuit of FIG. 6 shows the first half of the drive waveform, and FIG. 7 shows the second half of the drive waveform. In the figure, in the φ1-1, φ1-2, φ1-3, φ1-4 and φ2 waveforms, the round numbers and numbers shown at the L level are the chip number and the number of the shift unit thyristor which is turned on. is there. For example, (1) (5) 1 in the upper left indicates that the first shift unit thyristor of the chips (1) and (5) is in the ON state. ΦI -1, φI For the -2 waveform, the H level is high impedance and the L level is -3.3V.
[0037]
First, when the φ2 waveform is at the H level and the φ1-1 waveform is at the L level, the first shift unit thyristors of the chips (1) and (5) are turned on. After this, φI -1, φI -2 waveform writes data to the first light emitting unit thyristor of the chip (1), (5). That is, if it is desired to emit the light emitting unit thyristor corresponding to the thyristor in which the shift unit is turned on, φI -1, φI -2 If the waveform is set to L level, the light emitting unit thyristor is turned on, and it is not desired to emit light, φI -1, φI -2 The waveform is set to high impedance and the light emitting unit thyristor is turned off. When data writing of the first to fourth light emitting unit thyristors of the chips (1) and (5) is completed, the fifth shift unit thyristor is turned on, and then the first to fourth of the chips (2) and (6) are turned on. Write to the light emitting thyristor. During this time, every time the φ2 waveform becomes L level, the sixth shift unit thyristor of the chips (1) and (5) is also turned on, but in the chips (1) and (5), the φ1-1 waveform remains at the L level. Therefore, the transfer of the shift part does not proceed. That is, the data writing is interrupted in the chips (1) and (5).
[0038]
Similarly, the writing of the first to fourth light emitting unit thyristors of the chips (3) and (7) and the writing of the first to fourth light emitting unit thyristors of the chips (4) and (8) are performed. Then, during the exposure time, φI -1, φI -2 waveform becomes L level, and the light emitting unit thyristor in the on state is turned on. When the exposure time is over, φI -1, φI -2 Set the waveform to high impedance,R The waveform is once set to 0 V, and all the light emitting unit thyristors that are lit are turned off. Thereafter, the same processing is performed for the next block (7th to 10th light emitting thyristors).
[0039]
In the present embodiment, the write head having a 4-chip 2-block configuration in which four light emitting unit thyristors and six shift unit thyristors are configured as one block has been described. However, the number of light emitting unit thyristors may be selected in any way. However, if the number of thyristors in one block increases, the number of light-emitting thyristors that can emit light simultaneously increases, and there is a possibility of overheating.
[0040]
Also, the number of chips in one block may be selected in any way. However, if the number of chips is increased too much, it takes time for writing, and the time for lighting is reduced. Further, the product NM of the number of chips N and the number of blocks M in one block is the total number of chips, but the number of wirings is N + M + 4 (φ2, reset, power supply, back surface common electrode). If selected, the number of wires can be reduced. For example, when 60 chips are used, if N = 6 and M = 10 are selected, 6 + 10 + 4 = 20 wirings are sufficient.
[0041]
Although the shift unit has been described with respect to the diode coupling method controlled by the two-phase clock pulses φ1 and φ2, a clock pulse of three or more phases may be used, or a method other than diode coupling such as resistance coupling may be used. Good. Further, the number of thyristors not connected to the light emitting unit may be any number as long as it is two or more. Further, when the head is configured, it is advantageous in terms of the configuration that the φ2 line is common, but it may be divided into a plurality of lines. φI Line and φR The terminal is connected via a diode in the chip.R Terminals may be omitted, or simply φI The line may be at three voltage levels: light emission, writing (eg -3.3V), holding (eg -2.1V) and extinguishing (eg 0V).
[0042]
[Example 2]
In the first embodiment, the power supply voltage is −3.3V. FIG. 8 shows an equivalent circuit diagram of the self-scanning light emitting element array chip when the power supply voltage is −5.0V. The number of
[0043]
Other structures are the same as those of the chip of FIG. 2, and the same components are denoted by the same reference numerals. Since the operation is the same as that of the first embodiment, the description is not repeated.
[0044]
[Example 3]
In the first embodiment, when data is written, φI When terminal 13 is at H level (high impedance), φI The voltage of the
[0045]
FIG. 9 shows an equivalent circuit diagram of the self-scanning light emitting element array chip having such a structure. The data latch
[0046]
FIG. 10 is a plan view of the chip. The
[0047]
The
[0048]
11A and 11B are circuit diagrams of an optical writing head using the self-scanning light emitting element array chip. The drive waveforms of the circuit of FIG. 11 are shown in FIGS.
[0049]
The difference from the circuit diagrams of FIGS. 5A and 5B is that the chip has a light
[0050]
The driving waveforms in FIGS. 12 and 13 differ from the driving waveforms in FIGS. 6 and 7 in that the emission signal waveform φE Is added.
[0051]
In the self-scanning light-emitting element array chip having such a structure, data is latched in the latch unit at the write time, that is, the
[0052]
For example, in the case of “1200 dpi light emission points, 8 light emission points as one block, and a chip including 32 blocks (8 × 32 = 256 light emission points)” with 4 blocks as 1 block, the A4 horizontal size is 60 sheets / When printing in minutes, the time given for one line exposure is 102 μs. Since this is divided into 32 blocks, it becomes 3.2 μs per block. During this time, 8 shift bits × 4 chips × 50 ns (transfer rate) = 1.92 μs, and the remaining 1.28 μs is used for lighting. Now, assuming that the output of one light emitting point is 50 μW, the exposure energy density is 0.14 J / m.2 It becomes. When the transmittance of the lens is 4%, 5.6 mJ / m2 Thus, the energy is sufficient to expose a standard photoelectric conversion drum.
[0053]
In this embodiment, the gates of the light emitting
[0054]
[Example 4]
In Example 3, the light emission signal waveform φ is obtained after writing for four chips is completed.E Since L is at the L level (exposure time), the lighting time is short. For example, in the above-described example, data writing is performed up to 1.92 μs out of the time 3.2 μs given to one line, and the lighting time is only 1.28 μs. In order to enable higher-speed printing, it is desirable that light can be emitted during data writing. Therefore, as shown in FIG. 14, the number of light
[0055]
15 and 16 show drive waveforms. For example, after writing data to the latch portions of the chips (1) and (5), the light emission signal waveform φE By setting −1 to L level, the light emitting unit thyristor corresponding to the latch unit thyristor in the on state is turned on.
[0056]
Reset signal φR In each chip, the continuous lighting for exposure ends, and before data is newly written, it is raised to H level once to erase the data in the latch portion. By using this waveform, the time during which lighting was not possible was changed from 1.92 μs to ¼, 0.48 μs, and the time during which lighting was possible was doubled.
[0057]
[Example 5]
In the configuration shown in the fourth embodiment, it cannot be turned on while writing to the thyristor of the latch unit. Therefore, in order to shorten the writing time, as shown in FIG.Write signal wiringAre doubled to 18-1, 18-2, and theseWrite signal wiringEach of these was connected to the
[0058]
18A and 18B are circuit diagrams of an optical writing head using the self-scanning light emitting element array chip. Drive waveforms of the circuit of FIG. 18 are shown in FIGS.
[0059]
As shown in FIG. 18, each chip has twoWrite signal wiringAs shown in FIGS. 19 and 20, two latch unit thyristors can be turned on simultaneously.
[0060]
With such a configuration, the writing speed is doubled. It is also possible for triple or more.
[0061]
[Example 6]
Next, an optical printer using the optical writing head described above will be described. FIG. 21 shows a configuration of an optical printer including such an
[0062]
【The invention's effect】
According to the present invention, it is possible to realize an optical writing head that can operate with a small number of external wirings. Further, according to the optical writing head of the present invention, the number of simultaneous lighting increases, so that high-speed printing is possible.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram of a diode-coupled self-scanning light emitting element array chip in which a shift unit and a light emitting unit are separated.
FIG. 2 is an equivalent circuit diagram of a self-scanning light emitting element array chip used for an optical writing head.
FIG. 3 is a plan view of the chip structure of FIG. 2;
4 is a partially enlarged plan view of the chip structure of FIG. 2 and a cross-sectional view thereof.
FIG. 5 is a circuit example of an optical writing head using the self-scanning light emitting element array chip of FIG.
6 is a diagram showing drive waveforms of the circuit of FIG.
7 is a diagram showing drive waveforms of the circuit of FIG.
FIG. 8 is an equivalent circuit diagram of the self-scanning light-emitting element array chip when the power supply voltage is −5.0V.
FIG. 9 is an equivalent circuit diagram of a self-scanning light emitting element array chip having another structure.
10 is a plan view of the chip structure of FIG. 9. FIG.
11 is a circuit diagram of an optical writing head using the self-scanning light emitting element array chip of FIG. 9. FIG.
12 is a diagram showing drive waveforms of the circuit of FIG.
13 is a diagram showing drive waveforms of the circuit of FIG.
FIG. 14 is a diagram showing an optical writing head having a structure with four light emitting signal lines.
15 is a diagram showing drive waveforms of the circuit of FIG.
16 is a diagram showing drive waveforms of the circuit of FIG.
FIG. 17 is a circuit diagram of an optical write head in which data write wirings are doubled.
FIG. 18 is an equivalent circuit diagram of a self-scanning light-emitting element array chip having another structure.
19 is a plan view of the chip structure of FIG. 18. FIG.
20 is a circuit diagram of an optical writing head using the self-scanning light emitting element array chip of FIG.
FIG. 21 is a diagram showing the structure of an optical printer using the optical writing head of the present invention.
[Explanation of symbols]
1 Shift section
2 Light emitting part
10 Power supply terminal
11 φ1 terminal
12 φ2 terminal
13 φI Terminal
14 φR Terminal
15 Power supply wiring
16 φ1 wiring
17 φ2 wiring
18 φI wiring
20 Back side common electrode terminal
21,22 resistance
31 Start diode
41 Thyristor for shift section
42 Gate load resistance
43,44 Coupling diode
45 Light emitting unit thyristor
72 n-type cathode layer
73 p-type gate layer
74 n-type gate layer
75 p-type anode layer
76 p-type GaAs substrate
77 Cathode electrode
78 Gate electrode
79 Back side common electrode
110 Power supply wiring
111 φ1 wiring
112 φ2 wiring
113 φI wiring
114 φR wiring
Claims (16)
複数個の第2の3端子発光サイリスタを1次元に配列し、所定数の第2のサイリスタごとにブロック化し、各ブロックの第2のサイリスタのゲートを、間に奇数番目および偶数番目の2個の第1のサイリスタを残して、所定数の第1のサイリスタごとにブロック化された前記シフト部の対応する第1のサイリスタのゲートに、ダイオードを介して接続し、第2の各サイリスタのアノードまたはカソードをアノードまたはカソード負荷抵抗を介して書込み信号配線に接続し、この書込み信号配線をダイオードを介して、リセット信号端子に接続した発光部と、
を備える自己走査型発光素子アレイチップ。A plurality of first three-terminal light-emitting thyristors are arranged in a one-dimensional manner, the gates of adjacent first thyristors are connected to each other by a diode, each gate is connected to a power supply line through a gate load resistor, A shift unit in which the anode or cathode of the first thyristor is connected to the first clock pulse wiring, and the anode or cathode of the even-numbered first thyristor is connected to the second clock pulse wiring;
A plurality of second three-terminal light-emitting thyristors are arranged in a one-dimensional manner, are divided into blocks for each predetermined number of second thyristors, and two odd-numbered and even-numbered gates are provided between the second thyristors of each block. The first thyristors are connected to the gates of the corresponding first thyristors of the shift unit, which are blocked for each predetermined number of first thyristors, via diodes, and the anodes of the second thyristors. or cathode through the anode or cathode load resistor connected to the write signal line, via a diode the write signal line, a light emitting unit connected to the reset signal terminal,
A self-scanning light emitting element array chip comprising:
複数個の第2の3端子発光サイリスタを1次元に配列し、所定数の第2のサイリスタごとにブロック化し、各ブロックの第2のサイリスタのゲートを、間に奇数番目および偶数番目の2個の第1のサイリスタを残して、所定数の第1のサイリスタごとにブロック化された前記シフト部の対応する第1のサイリスタのゲートに、ダイオードを介して接続し、第2の各サイリスタのアノードまたはカソードをアノードまたはカソード負荷抵抗を介して書込み信号配線に接続し、この書込み信号配線をダイオードを介して、リセット信号端子に接続したラッチ部と、
複数個の第3の3端子発光サイリスタを1次元に配列し、第3の各サイリスタのゲートを、前記ラッチ部の対応する第2のサイリスタのゲートに接続し、第3の各サイリスタのアノードまたはカソードを、アノードまたはカソード負荷抵抗を介して、発光信号配線に接続した発光部と、
を備える自己走査型発光素子アレイチップ。A plurality of first three-terminal light-emitting thyristors are arranged in a one-dimensional manner, the gates of adjacent first thyristors are connected to each other by a diode, each gate is connected to a power supply line through a gate load resistor, A shift unit in which the anode or cathode of the first thyristor is connected to the first clock pulse wiring, and the anode or cathode of the even-numbered first thyristor is connected to the second clock pulse wiring;
A plurality of second three-terminal light-emitting thyristors are arranged in a one-dimensional manner, are divided into blocks for each predetermined number of second thyristors, and two odd-numbered and even-numbered gates are provided between the second thyristors of each block. The first thyristors are connected to the gates of the corresponding first thyristors of the shift unit, which are blocked for each predetermined number of first thyristors, via diodes, and the anodes of the second thyristors. or cathode through the anode or cathode load resistor connected to the write signal line, via a diode the write signal line, a latch portion which is connected to the reset signal terminal,
Arranging a plurality of third three-terminal light-emitting thyristor in one dimension, the gate of the third each thyristor is connected to the gate of a corresponding second thyristor of the latch portion, the anode of the third individual thyristors or A light-emitting portion having a cathode connected to a light-emitting signal wiring via an anode or a cathode load resistor; and
A self-scanning light emitting element array chip comprising:
複数個の第2の3端子発光サイリスタを1次元に配列し、所定数の第2のサイリスタごとにブロック化し、各ブロックのK個(Kは2以上の整数)の第2のサイリスタの各ゲートを、間に奇数番目および偶数番目の2個の第1のサイリスタを残して、所定数の第1のサイリスタごとにブロック化された前記シフト部の対応する1個の第1のサイリスタのゲートに、ダイオードを介して接続し、前記各ブロックの第2のサイリスタのアノードまたはカソードをアノードまたはカソード負荷抵抗を介してK本の書込み信号配線に順繰りに接続し、各書込み信号配線をダイオードをそれぞれ介して、1個のリセット信号端子に接続したラッチ部と、
複数個の第3の3端子発光サイリスタを1次元に配列し、第3の各サイリスタのゲートを、前記ラッチ部の対応する第2のサイリスタのゲートに接続し、第3の各サイリスタのアノードまたはカソードを、アノードまたはカソード負荷抵抗を介して、発光信号配線に接続した発光部と、
を備える自己走査型発光素子アレイチップ。A plurality of first three-terminal light-emitting thyristors are arranged in a one-dimensional manner, the gates of adjacent first thyristors are connected to each other by a diode, each gate is connected to a power supply line through a gate load resistor, A shift unit in which the anode or cathode of the first thyristor is connected to the first clock pulse wiring, and the anode or cathode of the even-numbered first thyristor is connected to the second clock pulse wiring;
A plurality of second three-terminal light-emitting thyristors are arranged in a one-dimensional manner, are divided into blocks for each predetermined number of second thyristors, and each gate of K blocks (K is an integer of 2 or more) of each block. To the gates of one corresponding first thyristor of the shift section, which is blocked for each predetermined number of first thyristors, leaving two odd and even first thyristors in between. Are connected via diodes, and the anode or cathode of the second thyristor of each block is sequentially connected to K write signal wires via the anode or cathode load resistor, and each write signal wire is connected via a diode. A latch connected to one reset signal terminal,
Arranging a plurality of third three-terminal light-emitting thyristor in one dimension, the gate of the third each thyristor is connected to the gate of a corresponding second thyristor of the latch portion, the anode of the third individual thyristors or A light-emitting portion having a cathode connected to a light-emitting signal wiring via an anode or a cathode load resistor; and
A self-scanning light emitting element array chip comprising:
前記第1および第2のクロックパルス配線に、第1および第2のクロックパルスを与えることにより、前記シフト部の第1のサイリスタのオン状態を順次転送するステップと、
前記シフト部の第1のサイリスタがオン状態にあるときに、前記発光部の書込み信号配線に電圧を与えることにより、前記オン状態の第1のサイリスタに対応する第2のサイリスタをオン状態にするステップと、
前記シフト部の前記2個の第1のサイリスタのうちの奇数番目のサイリスタがオン状態になったときに、前記発光部の書込み信号配線に電圧を与えることにより、前記オン状態の第2のサイリスタを点灯させるステップと、
前記リセット信号端子を0ボルトにすることにより、前記発光部の点灯している第2のサイリスタをオフするステップと、
を含む駆動方法。A method of driving the self-scanning light-emitting element array chip according to claim 1,
Sequentially transferring the ON state of the first thyristor of the shift unit by applying first and second clock pulses to the first and second clock pulse wirings;
When the first thyristor of the shift unit is in the on state, the second thyristor corresponding to the first thyristor in the on state is turned on by applying a voltage to the write signal wiring of the light emitting unit. Steps,
When an odd-numbered thyristor of the two first thyristors of the shift unit is turned on, a voltage is applied to the write signal wiring of the light emitting unit, thereby the second thyristor in the on state. Step to light up,
Turning off the second thyristor in which the light emitting unit is lit by setting the reset signal terminal to 0 volts;
A driving method including:
前記第1および第2のクロックパルス配線に、第1および第2のクロックパルスを与えることにより、前記シフト部の第1のサイリスタのオン状態を順次転送するステップと、
前記シフト部の第1のサイリスタがオン状態にあるときに、前記ラッチ部の書込み信号配線に電圧を与えることにより、前記オン状態の第1のサイリスタに対応する第2のサイリスタをオン状態にするステップと、
前記シフト部の前記2個の第1のサイリスタのうちの奇数番目のサイリスタがオン状態になったときに、前記発光部の発光信号配線に電圧を与えることにより、前記オン状態の第2のサイリスタに対応する第3のサイリスタを点灯させるステップと、
前記リセット信号端子を0ボルトにすることにより、前記ラッチ部のオンしている第2のサイリスタをオフするステップと、
を含む駆動方法。A method of driving the self-scanning light-emitting element array chip according to claim 2,
Sequentially transferring the ON state of the first thyristor of the shift unit by applying first and second clock pulses to the first and second clock pulse wirings;
When the first thyristor of the shift unit is in the on state, a voltage is applied to the write signal wiring of the latch unit to turn on the second thyristor corresponding to the first thyristor in the on state. Steps,
When the odd-numbered thyristor of the two first thyristors of the shift unit is turned on, a voltage is applied to the light emission signal wiring of the light emitting unit, thereby the second thyristor in the on state. Lighting a third thyristor corresponding to
Turning off the second thyristor in which the latch unit is turned on by setting the reset signal terminal to 0 volts;
A driving method including:
前記第1および第2のクロックパルス配線に、第1および第2のクロックパルスを与えることにより、前記シフト部の第1のサイリスタのオン状態を順次転送するステップと、
前記シフト部の第1のサイリスタがオン状態にあるときに、前記ラッチ部のK本の書込み信号配線に電圧を与えることにより、前記オン状態の第1のサイリスタに対応するK個の第2のサイリスタをオン状態にするステップと、
前記シフト部の前記2個の第1のサイリスタのうちの奇数番目のサイリスタがオン状態になったときに、前記発光部の発光信号配線に電圧を与えることにより、前記オン状態の第2のサイリスタに対応する第3のサイリスタを点灯させるステップと、
前記リセット信号端子を0ボルトにすることにより、前記ラッチ部のオンしている第2のサイリスタをオフするステップと、
を含む駆動方法。A method of driving the self-scanning light-emitting element array chip according to claim 3,
Sequentially transferring the ON state of the first thyristor of the shift unit by applying first and second clock pulses to the first and second clock pulse wirings;
When the first thyristor of the shift unit is in the on state, a voltage is applied to the K write signal wirings of the latch unit, whereby K second thyristors corresponding to the first thyristor in the on state are provided. Turning on the thyristor;
When the odd-numbered thyristor of the two first thyristors of the shift unit is turned on, a voltage is applied to the light emission signal wiring of the light emitting unit, thereby the second thyristor in the on state. Lighting a third thyristor corresponding to
Turning off the second thyristor in which the latch unit is turned on by setting the reset signal terminal to 0 volts;
A driving method including:
前記N個のチップの第1のクロックパルス配線が順繰りに接続されるN本の第1のクロックパルス共通配線と、
前記全てのチップの第2のクロックパルス配線が接続される1本以上N本以下の第2のクロックパルス共通配線と、
前記全てのチップの電源配線が接続される1本の電源共通配線と、
前記全てのチップのリセット信号端子が接続される1本のリセット信号共通配線と、
前記各グループのチップの書込み信号配線がそれぞれ接続されるM本の書込み信号共通配線と、
を備える光書込みヘッド。A self-scanning light-emitting element in which M groups (M is an integer of 2 or more) are arranged one-dimensionally with the N (N is an integer of 2 or more) self-scanning light-emitting element array chips according to claim 1 as one group. An array,
N first clock pulse common lines to which the first clock pulse lines of the N chips are sequentially connected;
1 to N second clock pulse common wires to which the second clock pulse wires of all the chips are connected;
One power common wiring to which the power wirings of all the chips are connected;
One reset signal common wiring to which the reset signal terminals of all the chips are connected;
M write signal common lines to which the write signal lines of the chips of each group are respectively connected;
An optical writing head comprising:
前記N個のチップの第1のクロックパルス配線が順繰りに接続されるN本の第1のクロックパルス共通配線と、
前記全てのチップの第2のクロックパルス配線が接続される1本以上N本以下の第2のクロックパルス共通配線と、
前記全てのチップの電源配線が接続される1本の電源共通配線と、
前記全てのチップのリセット信号端子が接続される1本のリセット信号共通配線と、
前記各グループのチップの書込み信号配線がそれぞれ接続されるM本の書込み信号共通配線と、
前記全てのチップの発光信号配線が接続された1本の発光信号共通配線と、
を備える光書込みヘッド。A self-scanning light-emitting element in which N groups (N is an integer of 2 or more) according to claim 2 are arranged as one group and M groups (M is an integer of 2 or more) are arranged one-dimensionally. An array,
N first clock pulse common lines to which the first clock pulse lines of the N chips are sequentially connected;
1 to N second clock pulse common wires to which the second clock pulse wires of all the chips are connected;
One power common wiring to which the power wirings of all the chips are connected;
One reset signal common wiring to which the reset signal terminals of all the chips are connected;
Wherein the write-inclusive signal common wirings M book written inclusive signal lines of each group of chips are connected,
One light emission signal common line to which the light emission signal lines of all the chips are connected;
An optical writing head comprising:
前記N個のチップの第1のクロックパルス配線が順繰りに接続されるN本の第1のクロックパルス共通配線と、
前記全てのチップの第2のクロックパルス配線が接続される1本以上N本以下の第2のクロックパルス共通配線と、
前記全てのチップの電源配線が接続される1本の電源共通配線と、
前記全てのチップのリセット信号端子が接続される1本のリセット信号共通配線と、
前記各グループのチップの書込み信号配線がそれぞれ接続されるM本の書込み信号共通配線と、
各グループのN個のチップが順繰りに接続されるN本の発光信号共通配線と、を備える光書込みヘッド。A self-scanning light-emitting element in which N groups (N is an integer of 2 or more) according to claim 2 are arranged as one group and M groups (M is an integer of 2 or more) are arranged one-dimensionally. An array,
N first clock pulse common lines to which the first clock pulse lines of the N chips are sequentially connected;
1 to N second clock pulse common wires to which the second clock pulse wires of all the chips are connected;
One power common wiring to which the power wirings of all the chips are connected;
One reset signal common wiring to which the reset signal terminals of all the chips are connected;
Wherein the write-inclusive signal common wirings M book written inclusive signal lines of each group of chips are connected,
An optical writing head comprising: N light emission signal common lines to which N chips of each group are connected in sequence.
前記N個のチップの第1のクロックパルス配線が順繰りに接続されるN本の第1のクロックパルス共通配線と、
前記全てのチップの第2のクロックパルス配線が接続される1本以上N本以下の第2のクロックパルス共通配線と、
前記全てのチップの電源配線が接続される1本の電源共通配線と、
前記全てのチップのリセット信号端子が接続される1本のリセット信号共通配線と、
前記各グループのチップの書込み信号配線がそれぞれ接続されるK×M本の書込み信号共通配線と、
各グループのN個のチップが順繰りに接続されるN本の発光信号共通配線と、を備える光書込みヘッド。4. A self-scanning light-emitting element in which N (N is an integer of 2 or more) self-scanning light-emitting element array chips according to claim 3 are grouped into one group, and M groups (M is an integer of 2 or more) are arranged one-dimensionally. An array,
N first clock pulse common lines to which the first clock pulse lines of the N chips are sequentially connected;
1 to N second clock pulse common wires to which the second clock pulse wires of all the chips are connected;
One power common wiring to which the power wirings of all the chips are connected;
One reset signal common wiring to which the reset signal terminals of all the chips are connected;
Wherein the write-inclusive signal common wire of K × M book written inclusive signal lines of each group of chips are connected,
An optical writing head comprising: N light emission signal common lines to which N chips of each group are connected in sequence.
各グループの同一番目のチップの同一番目のブロックの第1のサイリスタをオン状態にするステップと、
前記第1のサイリスタがオン状態にあるときに、前記M本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第1のサイリスタに対応する第2のサイリスタをオン状態にするステップと、
以上のステップを、全ての同一番目のチップに対して行った後、前記M本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第2のサイリスタを点灯させるステップと、
前記リセット信号共通配線を0ボルトにすることにより、前記オンしている第2のサイリスタをオフするステップと、
以上のステップを、全ての同一番目のブロックの第1のサイリスタについて繰返すステップと、
を含む駆動方法。A method for driving an optical writing head according to claim 8, comprising:
Turning on the first thyristor of the same block of the same chip of each group;
Turning on the second thyristor corresponding to the first thyristor in the on state by applying a voltage to the M write signal common lines when the first thyristor is in the on state; ,
After performing the above steps for all the same chips, applying a voltage to the M write signal common wires to turn on the second thyristor in the on state;
Turning off the second thyristor that is turned on by setting the reset signal common wiring to 0 volts;
Repeating the above steps for the first thyristors of all the same blocks;
A driving method including:
各グループの同一番目のチップの同一番目のブロックの第1のサイリスタを、オン状態にするステップと、
前記第1のサイリスタがオン状態にあるときに、前記M本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第1のサイリスタに対応する第2のサイリスタをオン状態にするステップと、
以上のステップを、全ての同一番目のチップに対して行った後、前記発光信号共通配線に電圧を与えることによって、前記オン状態の第2のサイリスタに対応する第3のサイリスタを点灯させるステップと、
前記リセット信号共通配線を0ボルトにすることにより、前記オンしている第2のサイリスタをオフするステップと、
以上のステップを、全ての同一番目のブロックの第1のサイリスタについて繰返すステップと、
を含む駆動方法。A method for driving an optical writing head according to claim 9, comprising:
Turning on the first thyristor of the same block of the same chip of each group;
Turning on the second thyristor corresponding to the first thyristor in the on state by applying a voltage to the M write signal common lines when the first thyristor is in the on state; ,
After performing the above steps for all the same chips, applying a voltage to the light emission signal common wiring turns on the third thyristor corresponding to the on-state second thyristor; ,
Turning off the second thyristor that is turned on by setting the reset signal common wiring to 0 volts;
Repeating the above steps for the first thyristors of all the same blocks;
A driving method including:
各グループの同一番目のチップの同一番目のブロックの第1のサイリスタを、オン状態にするステップと、
前記第1のサイリスタがオン状態にあるときに、前記M本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第1のサイリスタに対応する第2のサイリスタをオン状態にするステップと、
対応する前記発光信号共通配線に電圧を与えることによって、前記オン状態の第2のサイリスタに対応する第3のサイリスタを点灯させるステップと、
前記リセット信号共通配線を0ボルトにすることにより、前記オンしている第2のサイリスタをオフするステップと、
以上のステップを、全ての同一番目のチップに対して行うステップと、
を含む駆動方法。A method for driving an optical writing head according to claim 10, comprising:
Turning on the first thyristor of the same block of the same chip of each group;
Turning on the second thyristor corresponding to the first thyristor in the on state by applying a voltage to the M write signal common lines when the first thyristor is in the on state; ,
Lighting a third thyristor corresponding to the on-state second thyristor by applying a voltage to the corresponding light emission signal common wiring;
Turning off the second thyristor that is turned on by setting the reset signal common wiring to 0 volts;
Performing the above steps for all the same chips;
A driving method including:
各グループの同一番目のチップの同一番目のブロックの第1のサイリスタを、オン状態にするステップと、
前記第1のサイリスタがオン状態にあるときに、前記K×M本の書込み信号共通配線に電圧を与えることによって、前記オン状態の第1のサイリスタに対応する第2のサイリスタをオン状態にするステップと、
対応する前記発光信号共通配線に電圧を与えることによって、前記オン状態の第2のサイリスタに対応する第3のサイリスタを点灯させるステップと、
前記リセット信号共通配線を0ボルトにすることにより、前記オンしている第2のサイリスタをオフするステップと、
以上のステップを、全ての同一番目のチップに対して行うステップと、
を含む駆動方法。A method for driving an optical writing head according to claim 11, comprising:
Turning on the first thyristor of the same block of the same chip of each group;
When the first thyristor is in the on state, a voltage is applied to the K × M write signal common lines to turn on the second thyristor corresponding to the first thyristor in the on state. Steps,
Lighting a third thyristor corresponding to the on-state second thyristor by applying a voltage to the corresponding light emission signal common wiring;
Turning off the second thyristor that is turned on by setting the reset signal common wiring to 0 volts;
Performing the above steps for all the same chips;
A driving method including:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002350701A JP4284983B2 (en) | 2002-12-03 | 2002-12-03 | Self-scanning light emitting element array chip and optical writing head |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002350701A JP4284983B2 (en) | 2002-12-03 | 2002-12-03 | Self-scanning light emitting element array chip and optical writing head |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004181741A JP2004181741A (en) | 2004-07-02 |
JP4284983B2 true JP4284983B2 (en) | 2009-06-24 |
Family
ID=32752837
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002350701A Expired - Fee Related JP4284983B2 (en) | 2002-12-03 | 2002-12-03 | Self-scanning light emitting element array chip and optical writing head |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4284983B2 (en) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4929794B2 (en) * | 2006-03-31 | 2012-05-09 | 富士ゼロックス株式会社 | Optical writing head |
JP4371138B2 (en) | 2006-11-13 | 2009-11-25 | セイコーエプソン株式会社 | Optical head, control method thereof, and image forming apparatus. |
JP4803238B2 (en) * | 2008-11-10 | 2011-10-26 | 富士ゼロックス株式会社 | Light emitting element head and image forming apparatus |
JP4614017B1 (en) | 2009-07-22 | 2011-01-19 | 富士ゼロックス株式会社 | Light emitting device, print head, and image forming apparatus |
JP5333075B2 (en) * | 2009-09-04 | 2013-11-06 | 富士ゼロックス株式会社 | Light-emitting device, self-scanning light-emitting element array driving method, print head, and image forming apparatus |
JP5402456B2 (en) | 2009-09-18 | 2014-01-29 | 富士ゼロックス株式会社 | Light emitting device, print head, and image forming apparatus |
JP4683157B1 (en) | 2010-03-23 | 2011-05-11 | 富士ゼロックス株式会社 | Light emitting device, driving method of light emitting device, print head, and image forming apparatus |
JP5445269B2 (en) | 2010-03-29 | 2014-03-19 | 富士ゼロックス株式会社 | Light emitting device, driving method of light emitting device, print head, and image forming apparatus |
US8692859B2 (en) | 2010-05-10 | 2014-04-08 | Fuji Xerox Co., Ltd. | Light-emitting device, light-emitting array unit, print head, image forming apparatus and light-emission control method |
JP5316589B2 (en) * | 2011-06-06 | 2013-10-16 | 富士ゼロックス株式会社 | Light emitting device, print head, and image forming apparatus |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2577089B2 (en) * | 1988-11-10 | 1997-01-29 | 日本板硝子株式会社 | Light emitting device and driving method thereof |
JP4411723B2 (en) * | 2000-02-14 | 2010-02-10 | 富士ゼロックス株式会社 | Self-scanning light emitting device array |
-
2002
- 2002-12-03 JP JP2002350701A patent/JP4284983B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004181741A (en) | 2004-07-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
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RD03 | Notification of appointment of power of attorney |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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