JP4283601B2 - 時刻情報取得装置、それを備えた電波修正時計及び電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、時刻情報取得装置、それを備えた電波修正時計及び電子機器に関する。
【０００２】
【従来の技術】
現在、標準時刻信号を含む標準電波、例えば、長波標準電波（ＪＪＹ）、を受信し検波して標準時刻を取得する時刻情報取得装置、取得した標準時刻に基づいて表示時刻を修正する電波修正時計等が知られている。この長波標準電波（ＪＪＹ）を受信検波することにより、図１０に示すような毎秒の開始に同期した１秒周期の矩形波信号が得られる。この矩形波信号は、３つの異なるパルス幅を有しており、その３つの異なるパルス幅、８００ｍ秒、５００ｍ秒及び２００ｍ秒により２進値信号“０”及び“１”とポジションマーカ信号“Ｐ”をそれぞれ表わし、日本標準時に基づく時刻情報（分、時、通算日、年、曜日など）を、毎分１周期６０秒の繰返しで送信している。ポジションマーカー信号“Ｐ０”乃至“Ｐ５”は、２進値信号“１”及び“０”の組合せにより表される、分、時、通算日、年、曜日等の時刻情報を分離する役割を持ち、それぞれ、毎分５９秒、９秒、１９秒、２９秒、３９秒、４９秒の開始と同期している。さらに、パルス幅２００ｍ秒の矩形波信号がマーカー信号“Ｍ”として、分の区切りを表わすためにゼロ秒（正分）の開始と同期して置かれている。この結果、１秒間隔で２つ連続したパルス幅２００ｍ秒の矩形波信号を用いて、後方のパルス幅２００秒の矩形波信号がマーカー信号“Ｍ”として毎分のゼロ秒（正分）の開始を表わす。
【０００３】
従って、標準電波から時刻コード情報をデコード（復号）するため、受信された標準電波の矩形波信号と秒信号の同期、矩形波信号のパルス幅の測定、その測定値に基づく２進値信号“１”及び“０”とポジションマーカ信号“Ｐ”の判定及びゼロ秒のマーカー信号“Ｍ”の検出が必要である。このための回路、すなわち、デコード（復号）回路が必要となる。
【０００４】
従来のデコード回路としては、特許文献１及び特許文献２に示されるものがある。特許文献１に示される従来のデコード回路は、電波修正時計において電波修正時計のマイクロプロセッサ（ＣＰＵ）からなる制御回路とは別途に設けられている。
【０００５】
一方、特許文献２に示されるものは、時計全体を制御するマイクロプロセッサ（ＣＰＵ）からなる制御回路自身でもって検波された矩形波信号を上記の通りデコードする構成が開示されている。
【０００６】
【特許文献１】
特開２００２−１８１９６３号公報（段落［０００９］及び図２中の制御回路２とデコード回路８）
【特許文献２】
特開２００２−２８６８７４号公報（段落［００１６］及び図１中の制御回路３中の時刻データ検出部３ｊ）
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載されたデコード回路では、このデコード回路で受信された矩形波信号を時刻コード情報にするため、上記のように矩形波信号と秒信号との同期、パルス幅測定及びその測定値に基づく２進値信号“１”及び“０”とポジションマーカ信号“Ｐ”及び“Ｍ”の判定とが必要であり、デコード回路自身により矩形波パルス幅の測定と秒信号同期をとらなければならず、デコード回路自体が複雑となってしまうという問題点がある。
【０００８】
一方、特許文献２に記載された構成では、電波修正時計全体を制御するマイクロプロセッサ（ＣＰＵ）からなる制御回路自身が、受信された矩形波信号の秒信号への同期と時刻コード情報へのデコードを実行せねばならず、受信回路の動作開始等の時計全体の制御、及び計時操作、表示操作、時刻修正やアラーム設定等を並列的に行なう制御回路への負担が大きくなり、処理能力の高い高価なマイクロプロセッサ（ＣＰＵ）が必要になるという問題点がある。
【０００９】
本発明は、上記した従来の問題点を解決するため、制御回路のマイクロプロセッサ（ＣＰＵ）の負担を大きくすること無く、受信された矩形波信号から時刻コード情報を簡潔な構成でもって効率的にデコード（復号）できる時刻情報取得装置、それを備えた電波修正時計及び電子機器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に記載の本発明によれば、標準時刻電波を受信して検波して受信信号を出力する受信回路と、当該受信回路からの前記受信信号のパルス幅をデコードして時刻コード情報を出力するデコード回路と、当該デコード回路から出力された時刻コード情報を制御のために取得する制御回路とを含み、前記制御回路が、前記受信回路からの前記受信信号の入力を受けると共に、前記受信信号をデコードするための、前記受信信号に基づいて得られた秒同期信号を発生して前記デコード回路に供給する手段を有し、前記デコード回路が、前記秒同期信号を使用して前記受信信号のパルス幅をデコードした前記時刻コード情報を前記制御回路に出力する手段を有することを特徴とする時刻情報取得装置が提供される。
【００１１】
この請求項１の時刻情報取得装置によれば、制御回路は受信信号の秒パルス信号に基づいて秒同期信号を発生する。これは制御回路自身がクロック信号をもっているからこれを適当に分周して、受信信号の秒パルス信号と同期した秒同期信号を発生する。制御回路が受信回路からの受信信号を受けると共に秒同期信号を発生して、受信回路からの受信信号のパルス幅をデコードして時刻コード情報を出力するデコード回路に供給する。デコード回路は制御回路からの秒同期信号を使用して受信信号のパルス幅をデコードした時刻コード情報を制御回路へ出力する。このように、本発明によれば制御回路とデコード回路が協力して受信信号から時刻コード情報を取得する構成のため、デコード回路を簡単な構成とすることができ、且つ、制御回路も処理能力の高いマイクロプロセッサ（ＣＰＵ）でなくともよい。
【００１２】
請求項２に記載の本発明によれば、前記デコード回路が、ロジック回路により構成されている請求項１に記載の時刻情報取得装置が提供される。
【００１３】
この請求項２の時刻情報取得装置によれば、制御回路から受信信号のパルス幅をデコードするに必要なデコード用信号（クロック信号等）が供給されるため、デコード回路を比較的単純なロジック回路だけで構成することができる。
【００１４】
請求項３に記載の本発明によれば、前記デコード回路がさらにデータ保持手段を有して前記秒同期信号を使用して前記受信信号のパルス幅データを前記データ保持手段に保持した後に前記制御回路からのシフトクロックに応じて前記パルス幅データを前記制御回路へ出力することを特徴とする請求項１又は２に記載の時刻情報取得装置が提供される。
【００１５】
この請求項３の時刻情報取得装置によれば、デコード回路は制御回路が発生した秒同期信号を使用して受信信号のパルス幅データ（１つのパルス幅について２ビットのデータ）を順次にシフトレジスタ等のデータ保持手段に保持することができる。そして、デコード回路は制御回路からのシフトクロックに応じてデータ保持手段に保持されたパルス幅データを高速に制御回路へ出力することができる。
【００１６】
請求項４に記載の本発明によれば、前記データ保持手段の保持容量が前記受信信号の６０パルス分のパルス幅データであり、前記シフトクロックが６０Ｈｚ以上の周波数である請求項３に記載の時刻情報取得装置が提供される。
【００１７】
この請求項４の時刻情報取得装置によれば、１サイクルが１分間６０パルスの標準時刻コード情報をデータ保持手段が保持することができ且つこの１サイクルの標準時刻コード情報を６０Ｈｚ以上（１秒以内）の高速で制御回路に送ることができる。
【００１８】
請求項５に記載の本発明によれば、前記デコード用信号がさらに受信信号のパルス幅を計測するためのクロックを含み、当該計測のためのクロック周波数と上記シフトクロック周波数が同一周波数であることを特徴とする請求項３又は４に記載の時刻情報取得装置が提供される。
【００１９】
この請求項５に記載された時刻情報取得装置によれば、デコード用信号としてさらに制御回路が自らのクロック信号に基づいて受信信号のパルス幅を計測するための計測用のクロックを発生し、デコード回路がこの計測用のクロックを使用して受信信号のパルス幅をデコードしさらに計測用のクロックと同じ周波数のシフトクロック信号でもって制御回路へ時刻コード情報を送る。従って、デコード回路は受信信号のパルス幅（８００ｍ秒又は５００ｍ秒又は２００ｍ秒）を計測して２進値の“０”又は“１”又はポジションマーカー“Ｐ”又は“Ｍ”にデコードするための計測用クロックを発生する必要がなく簡単な構成で済む。さらに、計測用クロックとシフトクロックを同一周波数にすれば、制御回路が自らのクロック信号を分周して発生する際に１度で済み簡単である。
【００２０】
請求項６に記載の本発明によれば、請求項１乃至５のいずれかに記載された時刻情報取得装置と、時刻を計時する計時手段と、当該計時手段の時刻に基づいて駆動される駆動部とを含み、前記時刻情報取得装置の前記制御回路は前記駆動部を制御すると共に取得した前記時刻コード情報に基づき前記計時手段の時刻を修正することを特徴とする電波修正時計が提供される。
【００２１】
この請求項６の電波修正時計において、計時手段の時刻に基づいて駆動される駆動部とは、アナログ式時計の場合のモーターで駆動される時針、分針、秒針等の指針、デジタル式時計の場合の液晶又はＬＥＤ表示装置、又は時計のからくり機構などがある。この電波修正時計によれば、デコード回路及びマイクロプロセッサ（ＣＰＵ）からなる制御回路に比較的構造が簡単なものが使用でき、製造コストを下げることができる。
【００２２】
請求項７に記載の本発明によれば、請求項１乃至５のいずれかに記載された時刻情報取得装置と、時刻を計時する計時手段と、当該計時手段の時刻に基づいて駆動される駆動部とを含み、前記時刻情報取得装置の前記制御回路は前記駆動部を制御すると共に取得した前記時刻コード情報に基づき前記計時手段の時刻を修正することを特徴とする電子機器が提供される。
【００２３】
この請求項７の電子機器において、計時手段の時刻に基づいて駆動される駆動部とは、家電製品やパーソナルコンピュータなどの情報処理装置やファクシミリなどの通信装置などの内部時計、その他の時限装置（扉の施錠等）の駆動部などがある。この電子機器によれば、デコード回路及びマイクロプロセッサ（ＣＰＵ）からなる制御回路に比較的構造が簡単なものが使用でき、製造コストを下げることができる。
【００２４】
【発明の実施の形態】
以下、添付図面を参照して、本発明の好適な実施の形態について詳細に説明する。図１を参照すると、本発明の１つの実施の形態による時刻情報取得装置を含む電波修正時計１のブロック図が示されている。
【００２５】
電波修正時計１は、標準時刻情報を含む標準電波を受信して検波するアンテナを含む受信回路２と、制御回路３と、本実施の形態のデコード回路４と、時刻を表示するためのアナログ指針又は液晶ディスプレイを有する時刻表示部５とを含む。受信回路２は、従来と同じ回路構成を有し定期的又は電波修正時計のリセット時等に標準電波を受信検波して図１０に示す矩形波パルス列からなる受信信号（図２の最上段に一部が示される）を受信信号線２１上に出力して、デコード回路４と制御回路３とに供給する。この受信信号（図２の最上段）は、標準電波を受信検波した信号で日本標準電波の場合、図１０に示すように正秒に同期して電波は立ち上るが、検波した後の受信信号（図２の最上段に示す）は立ち下がる場合を示し、これは１Ｈｚ（１秒周期）の信号で、そのパルス幅（矩形波の底幅）が、２００ｍ秒、５００ｍ秒、８００ｍ秒の３種類があり、それぞれポジションマーカー“Ｐ”又は“Ｍ”、２進値“１”、“０”を意味する。
【００２６】
制御回路３は１つのマイクロプロセッサ（ＣＰＵ、図示しない）を主要部品として含み電波修正時計１全体の制御を行なう。制御回路３は、電源電池１０からの電力を標準電波の受信時にのみ電源制御線１１を介して受信回路２とデコード回路４に供給することで電力の節約を行なう。制御回路３はまた水晶発振子３０を含み、水晶発振子３０からの発振周波数を適当に分周して所定の周波数の駆動クロック信号（図２の上から３段目に示される）を発生する。制御回路３はこの駆動クロック信号により現在時刻を発生する計時部３１を有する。計時部３の現在時刻は表示部５の指針又はディスプレイにより表示される。
【００２７】
表示部５は、具体的には、液晶に代表されるデジタル表示や針式のアナログ表示である。特に、針式の場合、通常、秒針用、時分針用など複数個のステップモータを持ち、これらのモータ駆動パルスのタイミング、パルス幅もすべて制御回路３内部のソフトウェアによって作られている。また、ここに図示していないが、目ざまし時計の場合、アラーム時刻のセットやそのアラーム時刻を保持して現在時刻との一致でアラーム信号を出力したり、カラクリ時計では、所定の時刻毎に、メロデイ演奏信号を出力したり、人形や飾りを動かす信号を出力したりという事も、この制御回路３内のソフトウェアの機能として動作している。制御回路３はまたデコード回路４から標準時刻コード情報を含むデコード出力を取得する時刻情報取得部３２と、この取得した標準時刻コード情報に基づいて計時部３１の現在時刻を修正する時刻修正部３３を有する。
【００２８】
本実施の形態の制御回路３はさらに、受信回路２から受信信号（図２の最上段）を入力して標準時刻コードの毎秒開始に同期した秒同期信号（図２の上から２段目）を発生する秒同期信号生成部３４を有する。この秒同期信号生成部３４は、制御回路３の駆動クロック信号（図２の上から３段目）により駆動されて、受信信号（図２の最上段）の矩形波パルスの立ち下り端（毎秒開始時）と同期して立ち下がる１秒周期の秒同期信号（図２の上から２段目）を発生する。この秒同期信号は駆動クロック信号により駆動されるために実際は矩形波パルスの立下り端から若干送れて立ち下がるが、駆動クロック信号の周波数が十分高いので矩形波パルスと実質的に同期していると言える。この秒同期信号は制御回路３から秒同期信号線３５を介してデコード回路４に供給され。この秒同期信号はデコード回路４においてパルス幅を計測するため及び計測されたパルス幅データを保持するために使用される。
【００２９】
制御回路３は、さらに駆動クロック信号（図２の上から３段目）及びシフトクロック信号（図６の上から３段目）を発生する。駆動クロック信号とシフトクロック信号はそれぞれ駆動クロック信号線３６とシフトクロック信号線３７を介して制御回路３からデコード回路４に供給される。駆動クロック信号はデコード回路４においてパルス幅計測用クロックとして使用され、シフトクロック信号は読み出し（出力）クロック信号として使用される。これら駆動クロック信号とシフトクロック信号と秒同期信号が、デコード回路４において受信信号（図２の最上段）からパルス幅データ（図２の最下段）をデコードするために使用されるデコード用信号である。なお、シフトクロック信号として駆動クロック信号を分周しても、また、そのまま用いても良い。制御回路３はまた、リセット制御線３８を有し、制御回路３からデコード回路４をリセットすることができるようになっている。
【００３０】
デコード回路４は、パルス幅判定回路４１と、データ保持回路４２と、セレクタ回路４３とを含み、制御回路３からデコード用信号としての秒同期信号（図２の上から２段目）と駆動クロック信号（図２の上から３段目）とシフトクロック信号（図６の上から３段目）を受けて、受信回路２からの受信信号（図２の最上段）の矩形波のパルス幅データ（図２の最下段、図６の最上段、２ビット・データ）を含む時刻コード情報をデコード出力（図６の最下段）としてデコード出力線４４を介して制御回路３へ出力する。
【００３１】
図３を参照すると、本発明の１つの実施の形態によるデコーダ回路４のパルス幅判別回路４１が示されている。パルス幅判別回路４１には、受信回路２から標準電波を受信検波した後の矩形波パルス列の受信信号（図２の最上段）と、制御回路３から秒同期信号（図２の上から２段目）と駆動クロック信号（図２の上から３段目）が供給されている。パルス幅判別回路４１は、受信信号が“Ｌ”である時間だけ駆動クロック信号のパルス数を数えるカウンタ４０１を備えていて、秒同期信号によりリセットされるようになっている。すなわち、図３のパルス幅判別回路４１の受信信号（図２の最上段）の矩形波のパルス幅（矩形波の底幅）を計測する方法は、カウンタ４０１により秒同期信号（図２の上から２段目）の立下りから受信信号（図２の最上段）の立上りまでの時間を駆動クロック信号（図２の３段目）のカウント数で計測するものである。このため、駆動クロック信号がＡＮＤ回路４０５を介してカウンタ４０１に入力している。カウンタ４０１の入力に接続したこのＡＮＤ回路４０５の別の入力にはＤフリップフロップ回路４０６の出力が入力していて、受信信号がＮＯＴ回路４０７を経てこのＤフリップフロップ回路４０６のクロック信号として入力している。カウンタ４０１のリセット端子には別のＤフリップフロップ４０８の出力が入力している。この別のＤフリップフロップ４０８の出力はＤフリップフロップ４０６のリセット端子にも入力している。この別のＤフリップフロップ４０８には秒同期信号がクロック入力として入力していて、駆動クロック信号がリセット信号として入力している。
【００３２】
受信信号の矩形波のパルス幅は普通、受信信号にはゆらぎがあるために変動する。このため、各々のパルス幅２００ｍ秒、５００ｍ秒、８００ｍ秒に対して上限（Ｈ）と下限（Ｌ）とを設けて、上限（Ｈ）と下限（Ｌ）の間にカウント数が入ればそのパルス幅であると判定する。この場合、カウント数を必ずどれかのパルス幅の上下限値の間に入れていずれのパルス幅と認定してもよいし、又は、判別不可能な範囲も決めて、その範囲にカウント値がある場合は判別不可能というエラー判定を含めるようにしてもよい。このために、図３のパルス幅判別回路４１は、カウンタ４０１のカウント数と比較するための比較データ４０２と比較回路４０３と比較回路からの出力を、“０”、“１”、“Ｐ”、“エラー”のいずれかにデコードするデコーダ４０４を有する。デコーダ４０４の出力は、“０”、“１”、“Ｐ”、“エラー”のいずれかを示す２ビットである。このデコーダ出力は、秒同期信号がクロック入力として入力されているさらに他のＤフリップフロップ回路４０９、４１０をそれぞれ経由した後に２ビットのパルス幅データ（図２の最下段）として出力される。すなわち、図２の最上段の受信信号の矩形波パルスのパルス幅（底幅）が１秒後に、図２の最下段に２ビット値のパルス幅データとして出力される様子を示している。このようにＤフリップフロップ回路４０９、４１０は、パルス幅判別回路４１により判別された受信信号の直前の矩形波の２ビット値のパルス幅データを保持し、秒同期信号によって毎秒更新される。駆動クロック信号の周波数は、受信信号の矩形波のパルス幅をカウンタ４０１によりカウントして比較回路４０３で判別するために適した値に設定される。通常は、駆動クロック信号の周波数は、１００〜１ｋＨｚが適当である。
【００３３】
図４を参照すると、本発明の別の実施の形態によるパルス幅判別回路４１が示されている。このパルス幅判別回路４１には、図３と同様に受信回路２から標準電波を受信検波した後の矩形波パルス列の受信信号（図２の最上段）と、制御回路３から秒同期信号（図２の上から２段目）と駆動クロック信号（図２の上から３段目）が供給されている。図４のパルス判別回路４１は、秒同期信号による１秒周期の間に受信信号がＬｏｗレベルである時間を駆動クロック信号のパルス数でカウントする。図４のパルス幅判別回路４１では、カウンタ４０１の入力にはＡＮＤ回路４０５を介して駆動クロック信号と受信信号とが入力している。受信信号はＮＯＴ回路４０７を経由してＡＮＤ回路４０５へ入力する。カウンタ４０１のリセット入力にはＤフリップフロップ４０８の出力が入力している。Ｄフリップフロップ４０８のクロック入力には秒同期信号が入力していて、リセット入力には駆動クロック信号が入力している。カウンタ４０１の出力は図３と同様の回路に接続される。
【００３４】
次に、図５を参照すると、本発明の１つの実施の形態によるデコード回路４のデータ保持回路４２とセレクタ回路４３が示されている。データ保持回路４２は、上述のパルス幅判別回路４１から毎秒出力されるパルス幅データを秒同期信号に応答して保持する。セレクタ回路４３は、制御回路３からのシフトクロック信号及びシフト制御信号に応答してデータ保持回路４２に保持されているパルス幅データをデコード出力４４として制御回路３へ出力する。このために図５のデータ保持回路４２は２ビットのパルス幅データを保持するシフトレジスタ構成を有する。すなわち、データ保持回路４２は、それぞれ同じ数の複数、例えば６０個、のＤフリップフロップが直列に接続した構成５０１、５０２を上下２段に備えている。パルス幅データの１つのビットデータは上段のＤフリップフロップ列５０１に入力されており、パルス幅データの他のビットデータは下段のＤフリップフロップ列５０２に入力されている。秒同期信号が、各段のＤフリップフロップ列５０１、５０２のそれぞれのＤフリップフロップのクロック入力にＯＲ回路５０３とＡＮＤ回路５０４を介して入力している。ＡＮＤ回路５０４の別の入力にはシフト制御信号が入力している。ＯＲ回路５０３の別の入力には別のＡＮＤ回路５０５の出力が入力している。この別のＡＮＤ回路５０５にはシフトクロック信号が入力されている。この別のＡＮＤ回路５０５にはシフト制御信号もＮＯＴ回路５０６を介して入力している。これらＯＲ回路５０３、ＡＮＤ回路５０４、５０５、ＮＯＴ回路５０６はデータ保持回路４２の一部であると同時にセレクタ回路４３も構成している。
【００３５】
図６を参照して、図５のデータ保持回路４２とセレクタ回路４３の動作を説明する。例えば、図５のデータ保持回路４２の上下段のＤフリップフロップ列５０１、５０２にはそれぞれ６０個のＤフリップフロップが直列に接続されている。この結果、データ保持回路４２は上下段のＤフリップフロップ列５０１、５０２に１分間分の６０個に相当する受信信号の矩形波パルス幅データを保持することができる。今、図６に示すように、制御回路３からのシフト制御信号（図６中、上から２段目）が“Ｈ”であるとすると、秒同期信号をクロック信号としてパルス幅判別回路４１から受信信号の矩形波パルス幅を表わす２ビットのパルス幅データがデータ保持回路４２の上下段のＤフリップフロップ列５０１、５０２に順次に入力される。このようにして、秒同期信号により１分間分の受信信号のパルス幅データが上下段のＤフリップフロップ列５０１、５０２に順次保持される（図６中、最上段、数字は各秒のパルス幅データを示す）。次に、シフト制御信号が“Ｌ”になり秒同期信号による上下段のＤフリップフロップ列５０１、５０２にパルス幅データの入力が阻止され、そして、制御回路３からシフトクロック信号（図６中、上から３段目）により上下段のＤフリップフロップ列５０１、５０２からなるシフトレジスタが駆動されると、受信信号のパルス幅データを表わすデコード出力がデコード出力線４４上に順次に出力される（図６中、最下段、数字は各秒のパルス幅データを示す）。制御回路３からのシフトクロック信号は、上下段のＤフリップフロップ列５０１、５０２に含まれる１分間分の６０個のパルス幅データをデコード出力線４４上に出力するまで、セレクタ回路４３に入力される。デコード出力線４４上のデコード出力は制御回路３に入力され、時刻情報取得部３２により標準時刻コード情報が取り出されて、時刻修正部３３により計時部３１の現在時刻を修正するために使用される。
【００３６】
もし、シフトクロック信号周波数を６０Ｈｚ以上に選択した場合、１秒以内にそれぞれ上下段のＤフリップフロップ列５０１、５０２から１分間分のパルス幅データを読み出して、制御回路３に送ることかできる。すると、次ぎの６１秒目の間に直前の１分間分のパルス幅データを全て制御回路３へ送ることができる。
【００３７】
なお、シフトクロック周波数を駆動クロック周波数と同じにすることもできる。このようにすれば、シフトクロック発生回路を別に制御回路３に設ける必要がない上に、駆動クロック周波数と同じ速度でパルス幅データを読み出して制御回路３へ送ることができる。このようにすると駆動クロックに同期して、デコード出力が常に更新されて制御回路３に送られるが、その更新のタイミングを観測する事で、現在のデコード出力の判別は可能である。
【００３８】
なお、図５のそれぞれ上下段のＤフリップフロップ列５０１、５０２を６０段のシフトレジスタとして受信信号の１分間分のパルス幅データを保持する代わりに、これ以下の段数のシフトレジスタを用いることもできる。例えば、上下段のＤフリップフロップ列５０１、５０２としてそれぞれ１０個のＤフリップフロップを持つ１０段のシフトレジスタを使用すれば、制御回路３はデータ保持回路４２の上下段のＤフリップフロップ列５０１、５０２のデータがオーバフローする前、例えば、１０秒間隔でシフトクロック信号とシフト制御信号を動作させて、１０秒分のデータを読み出して制御回路３に送るようにする。このようにすれば、６０段のシフトレジスタを使用する必要はない。なお、以上の動作において、必要に応じて動作開始時に、制御回路３はリセット制御線３８によりシフトレジスタ内容等をリセット制御することで、データ保持回路４２中にあるデータを初期化することができる。
【００３９】
次に図７を参照すると、本発明の別の実施の形態によるデコード回路４のデータ保持回路４２とセレクタ回路４３が示されている。このデータ保持回路４２は２ビットのパルス幅データを秒同期信号に応答して保持するラッチ構成を有する。セレクタ回路４３はラッチ構成に保持された２ビットのパルス幅データをシフトクロック信号に応答して順次に選択して出力する構成を有する。すなわち、データ保持回路４２は、１対のＤフリップ・フロップ６０１を複数組、例えば、６０組、を縦に並べた列を有する。なお、簡潔さのために１対のＤフリップ・フロップ６０１の内の１方のみを図示して他方を省略している。２ビットパルス幅データの１ビットデータは１対のＤフリップフロップ６０１の一方に入力していて、２ビットパルス幅データの他のビットデータは１対のＤフリップフロップ６０１の図示しない他方に入力している。１対のＤフリップフロップ対６０１のクロック入力には各対にそれぞれ対応したＡＮＤ回路６０４を介して秒同期信号が入力している（１対のＤフリップフロップ６０１の他方は図示しない）。各ＡＮＤ回路６０４の別の入力端子はそれぞれデコーダ６０５に接続されている。このデコーダ６０５には、秒同期信号がＮＯＴ回路６０７とカウンタ６０６を介して入力していて、２ビットパルス幅データを順次Ｄフリップフロップ対６０１の上から下に保持するために、対応するＡＮＤ回路６０４を可能化する信号を順次出力する。
【００４０】
１対のＤフリップフロップ６０１の出力はそれぞれセレクタ回路４３に入力している（１対のＤフリップフロップ６０１の他方は図示しない）。セレクタ回路４３の出力は２ビットのデコード出力４４に接続されている。セレクタ回路４３はデコーダ６０２に接続されていて、各々のＤフリップフロップ対６０１からの出力をデコーダ６０２で選択して出力する。デコーダ６０２はシフトクロック信号が入力するカウンタ６０３の出力に接続されていて、シフトクロック信号に応答してセレクタ回路４３がＤフリップフロップ対６０１の列の上から下へＤフリップフロップ対６０１の出力を順次に１つづつ選択してデコード出力４４へ出力する信号を送る。
【００４１】
図８を参照して、図７のデータ保持回路４２とセレクタ回路４３の動作を説明する。例えば、図７のデータ保持回路４２のＤフリップフロップ対６０１にはＤフリップフロップが６０個が存在するとする。この結果、データ保持回路４２は１分間分に相当する受信信号の６０個の矩形波パルス幅データを保持することができる。図７及び図８に示すデータ保持回路４２とセレクタ回路４３及びその動作は、図５及び図６のシフト制御信号を必要としない点で異なる。しかし、その他の点は同じである。すなわち、秒同期信号をクロック信号としてパルス幅判別回路４１から受信信号の矩形波パルス幅を表わす２ビットのパルス幅データがデータ保持回路４２のＤフリップフロップ対６０１の上から下へ順次に入力される。このようにして、秒同期信号により１分間分の受信信号の６０個のパルス幅データがＤフリップフロップ対６０１に順次に上から下へ保持される。次に、６１秒目に、制御回路３からシフトクロック信号（図８中、上から２段目）が送られてＤフリップフロップ対６０１に保持された受信信号のパルス幅データを表わすデコード出力が上から下へ順次に出力される（図８中、最下段、数字は各秒のパルス幅データを示す）。制御回路３からのシフトクロック信号は、Ｄフリップフロップ対６０１に含まれる１分間分の６０個のパルス幅データをデコード出力線４４上に出力するまで、セレクタ回路４３に入力される。
【００４２】
もし、シフトクロック信号周波数を６０Ｈｚ以上に選択した場合、１秒以内にＤフリップフロップ対６０１から１分間分のパルス幅データを読み出して、制御回路３に送ることかできる。すなわち、次ぎの６１秒目の間に直前の１分間分のパルス幅データを全て制御回路３へ送ることができる。なお、図７のＤフリップフロップ対６０１を６０個のラッチとして受信信号の１分間分のパルス幅データを保持する代わりに、これ以下の数のラッチを使用することもできる。例えば、Ｄフリップフロップ対６０１を１０個とすれば、制御回路３はデータ保持回路４２のＤフリップフロップ対６０１のデータがオーバフローする前、すなわち、１０秒間隔でシフトクロック信号を動作させて、１０秒分のデータを読み出して制御回路３に送るようにする。このようにすれば、６０個のＤフリップフロップ対は必要ない。なお、以上の動作において、必要に応じて動作開始時に、制御回路３はリセット制御線３８によりラッチ内容等をリセット制御することで、データ保持回路４２中にあるデータを初期化することができる。
【００４３】
図９は、本発明の別の実施の形態による時刻情報取得装置を含む電波修正時計のブロック図を示す。図１の実施の形態と同じ構成には同じ参照番号を付して説明を省略する。図９の実施の形態では、デコード回路４がパルス幅判別回路４１のみを有する。制御回路３は、パルス幅判別回路４１からの２ビットのパルス幅データを毎秒、１回、デコード出力４４として読み込む。制御回路３は毎秒１回、２ビットのパルス幅データを読み込む必要があるが、パルス幅データの読み込みは１秒間の内の何時でも良いのでマイクロプロセッサから構成される制御回路３の大きな負担とはならない。しかも、この実施の形態によればデコード回路４の構成要素が図１の実施の形態と比較的して少なくなり従って製造コストも低減できる。
【００４４】
【発明の効果】
以上説明したように、本発明の時刻情報取得装置はその動作において、その制御回路の負荷としては、電源制御信号は動作の開始、停止時のみであり、秒同期信号は、１Ｈｚと変化が少なく、駆動クロック信号は、周波数としては、通常１０Ｈｚ以上が必要であるが、動作状態によらず一定の周波数で良いので、一般に制御回路を構成するマイクロプロセッサ（ＣＰＵ）からのハード的な出力が使え、ソフトの負荷無しでよく、シフトクロック信号は、動作のタイミングに自由度があるので、制御回路を構成するマイクロプロセッサ（ＣＰＵ）の動作に余裕が有る時、例えばモーターパルスなどの非出力時など、他に比べて優先度を低くして行える。
【００４５】
よって、本発明の時刻情報取得装置によれば、制御回路が同時に処理すべき負荷が低減されるので、制御回路に用いられるマイクロプロセッサ（ＣＰＵ）に求められる機能、性能が低くなり、処理速度の遅い、安価なマイクロプロセッサ（ＣＰＵ）で実現する事が可能である。具体的には、動作クロックの低いマイクロプロセッサ（ＣＰＵ）で済んだり、ツインクロック機能を持ったマイクロプロセッサ（ＣＰＵ）でも、低速のみで処理が可能であったりするのでコストや部品点数などの点で有効である。
【００４６】
また、本発明のデコード゛回路は、独立の回路でも可能であるが、より安価にする為に、電波受信回路、或いは、制御回路を構成するマイクロプロセッサ（ＣＰＵ）と一体化する事も可能である。
【００４７】
さらに、駆動クロックとシフトクロックを別々の信号とせずに共通にする事が可能であり、この場合、別にシフトクロックを発生する必要がなく構成が簡単となる。
【００４８】
さらに、図９に示す実施の形態の様に、デコード回路を、パルス幅判別回路のみで構成するとデコード回路の構成要素が低減されるので、安価に作れる可能性がある。
【００４９】
このように本発明の時刻情報取得装置、その装置を備えた電波修正時計及び電子機器によると、標準電波を受信検波した受信信号のパルス幅データを２進値“１”、“０”、及びポジションマーカ“Ｐ”にデコード（復号）するためのデコード回路をロジック回路として、デコード回路が使用するために必要なデコード用信号を制御回路が生成するようにしたので、デコード回路の簡略が図れ、制御回路に過度の負荷を強いることを回避可能となる。また、装置を制御する制御回路が同時に動作する負荷を低減できるので、同じ機能、性能のままでより安価なマイクロプロセッサ（ＣＰＵ）で装置の制御回路を構成可能となり、時刻情報取得装置、電波修正時計及び電子機器として、安価に出来るという効果を有する。
【図面の簡単な説明】
【図１】本発明の１つの実施の形態による時刻情報取得装置を含む電波修正時計のブロック図。
【図２】本発明の１つの実施の形態による標準電波を受信検波して得られる矩形波パルスの受信信号と制御回路が発生する秒同期信号と駆動クロック信号と受信信号をデコードして得られる標準時刻コードを表わすパルス幅データ列とのタイミングチャート。
【図３】本発明の１つの実施の形態によるデコード回路のパルス幅判別回路の回路図。
【図４】本発明の別の実施の形態によるデコード回路のパルス幅判別回路の回路図。
【図５】本発明の１つの実施の形態によるデコード回路のデータ保持回路とセレクタ回路の回路図。
【図６】本発明の１つの実施の形態による受信信号をデコードして得られる標準時刻コードを表わすパルス幅データ列とシフト制御信号とシフトクロック信号とデコード出力のタイミングチャート。
【図７】本発明の別の実施の形態によるデコード回路のデータ保持回路とセレクタ回路の回路図。
【図８】本発明の別の実施の形態による受信信号をデコードして得られる標準時刻コードを表わすパルス幅データ列とシフトクロック信号とデコード出力のタイミングチャート。
【図９】本発明の別の実施の形態による時刻情報取得装置を含む電波修正時計のブロック図。
【図１０】標準電波に含まれる標準時刻コード情報を表わす矩形波パルス列のタイムコード図。
【符号の説明】
１ 電波修正時計
２ 受信回路
３ 制御回路
４ デコード回路
５ 時刻表示部
１０ 電源電池
１１ 電源制御線
２１ 受信信号線
３０ 水晶発振子
３１ 計時部
３２ 時刻情報取得部
３３ 時刻修正部
３４ 秒同期信号生成部
３５ 秒同期信号線
３６ 駆動クロック信号線
３７ シフトクロック信号線
３８ リセット制御線
４１ パルス幅判別回路
４２ データ保持回路
４３ セレクタ回路
【発明の属する技術分野】
本発明は、時刻情報取得装置、それを備えた電波修正時計及び電子機器に関する。
【０００２】
【従来の技術】
現在、標準時刻信号を含む標準電波、例えば、長波標準電波（ＪＪＹ）、を受信し検波して標準時刻を取得する時刻情報取得装置、取得した標準時刻に基づいて表示時刻を修正する電波修正時計等が知られている。この長波標準電波（ＪＪＹ）を受信検波することにより、図１０に示すような毎秒の開始に同期した１秒周期の矩形波信号が得られる。この矩形波信号は、３つの異なるパルス幅を有しており、その３つの異なるパルス幅、８００ｍ秒、５００ｍ秒及び２００ｍ秒により２進値信号“０”及び“１”とポジションマーカ信号“Ｐ”をそれぞれ表わし、日本標準時に基づく時刻情報（分、時、通算日、年、曜日など）を、毎分１周期６０秒の繰返しで送信している。ポジションマーカー信号“Ｐ０”乃至“Ｐ５”は、２進値信号“１”及び“０”の組合せにより表される、分、時、通算日、年、曜日等の時刻情報を分離する役割を持ち、それぞれ、毎分５９秒、９秒、１９秒、２９秒、３９秒、４９秒の開始と同期している。さらに、パルス幅２００ｍ秒の矩形波信号がマーカー信号“Ｍ”として、分の区切りを表わすためにゼロ秒（正分）の開始と同期して置かれている。この結果、１秒間隔で２つ連続したパルス幅２００ｍ秒の矩形波信号を用いて、後方のパルス幅２００秒の矩形波信号がマーカー信号“Ｍ”として毎分のゼロ秒（正分）の開始を表わす。
【０００３】
従って、標準電波から時刻コード情報をデコード（復号）するため、受信された標準電波の矩形波信号と秒信号の同期、矩形波信号のパルス幅の測定、その測定値に基づく２進値信号“１”及び“０”とポジションマーカ信号“Ｐ”の判定及びゼロ秒のマーカー信号“Ｍ”の検出が必要である。このための回路、すなわち、デコード（復号）回路が必要となる。
【０００４】
従来のデコード回路としては、特許文献１及び特許文献２に示されるものがある。特許文献１に示される従来のデコード回路は、電波修正時計において電波修正時計のマイクロプロセッサ（ＣＰＵ）からなる制御回路とは別途に設けられている。
【０００５】
一方、特許文献２に示されるものは、時計全体を制御するマイクロプロセッサ（ＣＰＵ）からなる制御回路自身でもって検波された矩形波信号を上記の通りデコードする構成が開示されている。
【０００６】
【特許文献１】
特開２００２−１８１９６３号公報（段落［０００９］及び図２中の制御回路２とデコード回路８）
【特許文献２】
特開２００２−２８６８７４号公報（段落［００１６］及び図１中の制御回路３中の時刻データ検出部３ｊ）
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載されたデコード回路では、このデコード回路で受信された矩形波信号を時刻コード情報にするため、上記のように矩形波信号と秒信号との同期、パルス幅測定及びその測定値に基づく２進値信号“１”及び“０”とポジションマーカ信号“Ｐ”及び“Ｍ”の判定とが必要であり、デコード回路自身により矩形波パルス幅の測定と秒信号同期をとらなければならず、デコード回路自体が複雑となってしまうという問題点がある。
【０００８】
一方、特許文献２に記載された構成では、電波修正時計全体を制御するマイクロプロセッサ（ＣＰＵ）からなる制御回路自身が、受信された矩形波信号の秒信号への同期と時刻コード情報へのデコードを実行せねばならず、受信回路の動作開始等の時計全体の制御、及び計時操作、表示操作、時刻修正やアラーム設定等を並列的に行なう制御回路への負担が大きくなり、処理能力の高い高価なマイクロプロセッサ（ＣＰＵ）が必要になるという問題点がある。
【０００９】
本発明は、上記した従来の問題点を解決するため、制御回路のマイクロプロセッサ（ＣＰＵ）の負担を大きくすること無く、受信された矩形波信号から時刻コード情報を簡潔な構成でもって効率的にデコード（復号）できる時刻情報取得装置、それを備えた電波修正時計及び電子機器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に記載の本発明によれば、標準時刻電波を受信して検波して受信信号を出力する受信回路と、当該受信回路からの前記受信信号のパルス幅をデコードして時刻コード情報を出力するデコード回路と、当該デコード回路から出力された時刻コード情報を制御のために取得する制御回路とを含み、前記制御回路が、前記受信回路からの前記受信信号の入力を受けると共に、前記受信信号をデコードするための、前記受信信号に基づいて得られた秒同期信号を発生して前記デコード回路に供給する手段を有し、前記デコード回路が、前記秒同期信号を使用して前記受信信号のパルス幅をデコードした前記時刻コード情報を前記制御回路に出力する手段を有することを特徴とする時刻情報取得装置が提供される。
【００１１】
この請求項１の時刻情報取得装置によれば、制御回路は受信信号の秒パルス信号に基づいて秒同期信号を発生する。これは制御回路自身がクロック信号をもっているからこれを適当に分周して、受信信号の秒パルス信号と同期した秒同期信号を発生する。制御回路が受信回路からの受信信号を受けると共に秒同期信号を発生して、受信回路からの受信信号のパルス幅をデコードして時刻コード情報を出力するデコード回路に供給する。デコード回路は制御回路からの秒同期信号を使用して受信信号のパルス幅をデコードした時刻コード情報を制御回路へ出力する。このように、本発明によれば制御回路とデコード回路が協力して受信信号から時刻コード情報を取得する構成のため、デコード回路を簡単な構成とすることができ、且つ、制御回路も処理能力の高いマイクロプロセッサ（ＣＰＵ）でなくともよい。
【００１２】
請求項２に記載の本発明によれば、前記デコード回路が、ロジック回路により構成されている請求項１に記載の時刻情報取得装置が提供される。
【００１３】
この請求項２の時刻情報取得装置によれば、制御回路から受信信号のパルス幅をデコードするに必要なデコード用信号（クロック信号等）が供給されるため、デコード回路を比較的単純なロジック回路だけで構成することができる。
【００１４】
請求項３に記載の本発明によれば、前記デコード回路がさらにデータ保持手段を有して前記秒同期信号を使用して前記受信信号のパルス幅データを前記データ保持手段に保持した後に前記制御回路からのシフトクロックに応じて前記パルス幅データを前記制御回路へ出力することを特徴とする請求項１又は２に記載の時刻情報取得装置が提供される。
【００１５】
この請求項３の時刻情報取得装置によれば、デコード回路は制御回路が発生した秒同期信号を使用して受信信号のパルス幅データ（１つのパルス幅について２ビットのデータ）を順次にシフトレジスタ等のデータ保持手段に保持することができる。そして、デコード回路は制御回路からのシフトクロックに応じてデータ保持手段に保持されたパルス幅データを高速に制御回路へ出力することができる。
【００１６】
請求項４に記載の本発明によれば、前記データ保持手段の保持容量が前記受信信号の６０パルス分のパルス幅データであり、前記シフトクロックが６０Ｈｚ以上の周波数である請求項３に記載の時刻情報取得装置が提供される。
【００１７】
この請求項４の時刻情報取得装置によれば、１サイクルが１分間６０パルスの標準時刻コード情報をデータ保持手段が保持することができ且つこの１サイクルの標準時刻コード情報を６０Ｈｚ以上（１秒以内）の高速で制御回路に送ることができる。
【００１８】
請求項５に記載の本発明によれば、前記デコード用信号がさらに受信信号のパルス幅を計測するためのクロックを含み、当該計測のためのクロック周波数と上記シフトクロック周波数が同一周波数であることを特徴とする請求項３又は４に記載の時刻情報取得装置が提供される。
【００１９】
この請求項５に記載された時刻情報取得装置によれば、デコード用信号としてさらに制御回路が自らのクロック信号に基づいて受信信号のパルス幅を計測するための計測用のクロックを発生し、デコード回路がこの計測用のクロックを使用して受信信号のパルス幅をデコードしさらに計測用のクロックと同じ周波数のシフトクロック信号でもって制御回路へ時刻コード情報を送る。従って、デコード回路は受信信号のパルス幅（８００ｍ秒又は５００ｍ秒又は２００ｍ秒）を計測して２進値の“０”又は“１”又はポジションマーカー“Ｐ”又は“Ｍ”にデコードするための計測用クロックを発生する必要がなく簡単な構成で済む。さらに、計測用クロックとシフトクロックを同一周波数にすれば、制御回路が自らのクロック信号を分周して発生する際に１度で済み簡単である。
【００２０】
請求項６に記載の本発明によれば、請求項１乃至５のいずれかに記載された時刻情報取得装置と、時刻を計時する計時手段と、当該計時手段の時刻に基づいて駆動される駆動部とを含み、前記時刻情報取得装置の前記制御回路は前記駆動部を制御すると共に取得した前記時刻コード情報に基づき前記計時手段の時刻を修正することを特徴とする電波修正時計が提供される。
【００２１】
この請求項６の電波修正時計において、計時手段の時刻に基づいて駆動される駆動部とは、アナログ式時計の場合のモーターで駆動される時針、分針、秒針等の指針、デジタル式時計の場合の液晶又はＬＥＤ表示装置、又は時計のからくり機構などがある。この電波修正時計によれば、デコード回路及びマイクロプロセッサ（ＣＰＵ）からなる制御回路に比較的構造が簡単なものが使用でき、製造コストを下げることができる。
【００２２】
請求項７に記載の本発明によれば、請求項１乃至５のいずれかに記載された時刻情報取得装置と、時刻を計時する計時手段と、当該計時手段の時刻に基づいて駆動される駆動部とを含み、前記時刻情報取得装置の前記制御回路は前記駆動部を制御すると共に取得した前記時刻コード情報に基づき前記計時手段の時刻を修正することを特徴とする電子機器が提供される。
【００２３】
この請求項７の電子機器において、計時手段の時刻に基づいて駆動される駆動部とは、家電製品やパーソナルコンピュータなどの情報処理装置やファクシミリなどの通信装置などの内部時計、その他の時限装置（扉の施錠等）の駆動部などがある。この電子機器によれば、デコード回路及びマイクロプロセッサ（ＣＰＵ）からなる制御回路に比較的構造が簡単なものが使用でき、製造コストを下げることができる。
【００２４】
【発明の実施の形態】
以下、添付図面を参照して、本発明の好適な実施の形態について詳細に説明する。図１を参照すると、本発明の１つの実施の形態による時刻情報取得装置を含む電波修正時計１のブロック図が示されている。
【００２５】
電波修正時計１は、標準時刻情報を含む標準電波を受信して検波するアンテナを含む受信回路２と、制御回路３と、本実施の形態のデコード回路４と、時刻を表示するためのアナログ指針又は液晶ディスプレイを有する時刻表示部５とを含む。受信回路２は、従来と同じ回路構成を有し定期的又は電波修正時計のリセット時等に標準電波を受信検波して図１０に示す矩形波パルス列からなる受信信号（図２の最上段に一部が示される）を受信信号線２１上に出力して、デコード回路４と制御回路３とに供給する。この受信信号（図２の最上段）は、標準電波を受信検波した信号で日本標準電波の場合、図１０に示すように正秒に同期して電波は立ち上るが、検波した後の受信信号（図２の最上段に示す）は立ち下がる場合を示し、これは１Ｈｚ（１秒周期）の信号で、そのパルス幅（矩形波の底幅）が、２００ｍ秒、５００ｍ秒、８００ｍ秒の３種類があり、それぞれポジションマーカー“Ｐ”又は“Ｍ”、２進値“１”、“０”を意味する。
【００２６】
制御回路３は１つのマイクロプロセッサ（ＣＰＵ、図示しない）を主要部品として含み電波修正時計１全体の制御を行なう。制御回路３は、電源電池１０からの電力を標準電波の受信時にのみ電源制御線１１を介して受信回路２とデコード回路４に供給することで電力の節約を行なう。制御回路３はまた水晶発振子３０を含み、水晶発振子３０からの発振周波数を適当に分周して所定の周波数の駆動クロック信号（図２の上から３段目に示される）を発生する。制御回路３はこの駆動クロック信号により現在時刻を発生する計時部３１を有する。計時部３の現在時刻は表示部５の指針又はディスプレイにより表示される。
【００２７】
表示部５は、具体的には、液晶に代表されるデジタル表示や針式のアナログ表示である。特に、針式の場合、通常、秒針用、時分針用など複数個のステップモータを持ち、これらのモータ駆動パルスのタイミング、パルス幅もすべて制御回路３内部のソフトウェアによって作られている。また、ここに図示していないが、目ざまし時計の場合、アラーム時刻のセットやそのアラーム時刻を保持して現在時刻との一致でアラーム信号を出力したり、カラクリ時計では、所定の時刻毎に、メロデイ演奏信号を出力したり、人形や飾りを動かす信号を出力したりという事も、この制御回路３内のソフトウェアの機能として動作している。制御回路３はまたデコード回路４から標準時刻コード情報を含むデコード出力を取得する時刻情報取得部３２と、この取得した標準時刻コード情報に基づいて計時部３１の現在時刻を修正する時刻修正部３３を有する。
【００２８】
本実施の形態の制御回路３はさらに、受信回路２から受信信号（図２の最上段）を入力して標準時刻コードの毎秒開始に同期した秒同期信号（図２の上から２段目）を発生する秒同期信号生成部３４を有する。この秒同期信号生成部３４は、制御回路３の駆動クロック信号（図２の上から３段目）により駆動されて、受信信号（図２の最上段）の矩形波パルスの立ち下り端（毎秒開始時）と同期して立ち下がる１秒周期の秒同期信号（図２の上から２段目）を発生する。この秒同期信号は駆動クロック信号により駆動されるために実際は矩形波パルスの立下り端から若干送れて立ち下がるが、駆動クロック信号の周波数が十分高いので矩形波パルスと実質的に同期していると言える。この秒同期信号は制御回路３から秒同期信号線３５を介してデコード回路４に供給され。この秒同期信号はデコード回路４においてパルス幅を計測するため及び計測されたパルス幅データを保持するために使用される。
【００２９】
制御回路３は、さらに駆動クロック信号（図２の上から３段目）及びシフトクロック信号（図６の上から３段目）を発生する。駆動クロック信号とシフトクロック信号はそれぞれ駆動クロック信号線３６とシフトクロック信号線３７を介して制御回路３からデコード回路４に供給される。駆動クロック信号はデコード回路４においてパルス幅計測用クロックとして使用され、シフトクロック信号は読み出し（出力）クロック信号として使用される。これら駆動クロック信号とシフトクロック信号と秒同期信号が、デコード回路４において受信信号（図２の最上段）からパルス幅データ（図２の最下段）をデコードするために使用されるデコード用信号である。なお、シフトクロック信号として駆動クロック信号を分周しても、また、そのまま用いても良い。制御回路３はまた、リセット制御線３８を有し、制御回路３からデコード回路４をリセットすることができるようになっている。
【００３０】
デコード回路４は、パルス幅判定回路４１と、データ保持回路４２と、セレクタ回路４３とを含み、制御回路３からデコード用信号としての秒同期信号（図２の上から２段目）と駆動クロック信号（図２の上から３段目）とシフトクロック信号（図６の上から３段目）を受けて、受信回路２からの受信信号（図２の最上段）の矩形波のパルス幅データ（図２の最下段、図６の最上段、２ビット・データ）を含む時刻コード情報をデコード出力（図６の最下段）としてデコード出力線４４を介して制御回路３へ出力する。
【００３１】
図３を参照すると、本発明の１つの実施の形態によるデコーダ回路４のパルス幅判別回路４１が示されている。パルス幅判別回路４１には、受信回路２から標準電波を受信検波した後の矩形波パルス列の受信信号（図２の最上段）と、制御回路３から秒同期信号（図２の上から２段目）と駆動クロック信号（図２の上から３段目）が供給されている。パルス幅判別回路４１は、受信信号が“Ｌ”である時間だけ駆動クロック信号のパルス数を数えるカウンタ４０１を備えていて、秒同期信号によりリセットされるようになっている。すなわち、図３のパルス幅判別回路４１の受信信号（図２の最上段）の矩形波のパルス幅（矩形波の底幅）を計測する方法は、カウンタ４０１により秒同期信号（図２の上から２段目）の立下りから受信信号（図２の最上段）の立上りまでの時間を駆動クロック信号（図２の３段目）のカウント数で計測するものである。このため、駆動クロック信号がＡＮＤ回路４０５を介してカウンタ４０１に入力している。カウンタ４０１の入力に接続したこのＡＮＤ回路４０５の別の入力にはＤフリップフロップ回路４０６の出力が入力していて、受信信号がＮＯＴ回路４０７を経てこのＤフリップフロップ回路４０６のクロック信号として入力している。カウンタ４０１のリセット端子には別のＤフリップフロップ４０８の出力が入力している。この別のＤフリップフロップ４０８の出力はＤフリップフロップ４０６のリセット端子にも入力している。この別のＤフリップフロップ４０８には秒同期信号がクロック入力として入力していて、駆動クロック信号がリセット信号として入力している。
【００３２】
受信信号の矩形波のパルス幅は普通、受信信号にはゆらぎがあるために変動する。このため、各々のパルス幅２００ｍ秒、５００ｍ秒、８００ｍ秒に対して上限（Ｈ）と下限（Ｌ）とを設けて、上限（Ｈ）と下限（Ｌ）の間にカウント数が入ればそのパルス幅であると判定する。この場合、カウント数を必ずどれかのパルス幅の上下限値の間に入れていずれのパルス幅と認定してもよいし、又は、判別不可能な範囲も決めて、その範囲にカウント値がある場合は判別不可能というエラー判定を含めるようにしてもよい。このために、図３のパルス幅判別回路４１は、カウンタ４０１のカウント数と比較するための比較データ４０２と比較回路４０３と比較回路からの出力を、“０”、“１”、“Ｐ”、“エラー”のいずれかにデコードするデコーダ４０４を有する。デコーダ４０４の出力は、“０”、“１”、“Ｐ”、“エラー”のいずれかを示す２ビットである。このデコーダ出力は、秒同期信号がクロック入力として入力されているさらに他のＤフリップフロップ回路４０９、４１０をそれぞれ経由した後に２ビットのパルス幅データ（図２の最下段）として出力される。すなわち、図２の最上段の受信信号の矩形波パルスのパルス幅（底幅）が１秒後に、図２の最下段に２ビット値のパルス幅データとして出力される様子を示している。このようにＤフリップフロップ回路４０９、４１０は、パルス幅判別回路４１により判別された受信信号の直前の矩形波の２ビット値のパルス幅データを保持し、秒同期信号によって毎秒更新される。駆動クロック信号の周波数は、受信信号の矩形波のパルス幅をカウンタ４０１によりカウントして比較回路４０３で判別するために適した値に設定される。通常は、駆動クロック信号の周波数は、１００〜１ｋＨｚが適当である。
【００３３】
図４を参照すると、本発明の別の実施の形態によるパルス幅判別回路４１が示されている。このパルス幅判別回路４１には、図３と同様に受信回路２から標準電波を受信検波した後の矩形波パルス列の受信信号（図２の最上段）と、制御回路３から秒同期信号（図２の上から２段目）と駆動クロック信号（図２の上から３段目）が供給されている。図４のパルス判別回路４１は、秒同期信号による１秒周期の間に受信信号がＬｏｗレベルである時間を駆動クロック信号のパルス数でカウントする。図４のパルス幅判別回路４１では、カウンタ４０１の入力にはＡＮＤ回路４０５を介して駆動クロック信号と受信信号とが入力している。受信信号はＮＯＴ回路４０７を経由してＡＮＤ回路４０５へ入力する。カウンタ４０１のリセット入力にはＤフリップフロップ４０８の出力が入力している。Ｄフリップフロップ４０８のクロック入力には秒同期信号が入力していて、リセット入力には駆動クロック信号が入力している。カウンタ４０１の出力は図３と同様の回路に接続される。
【００３４】
次に、図５を参照すると、本発明の１つの実施の形態によるデコード回路４のデータ保持回路４２とセレクタ回路４３が示されている。データ保持回路４２は、上述のパルス幅判別回路４１から毎秒出力されるパルス幅データを秒同期信号に応答して保持する。セレクタ回路４３は、制御回路３からのシフトクロック信号及びシフト制御信号に応答してデータ保持回路４２に保持されているパルス幅データをデコード出力４４として制御回路３へ出力する。このために図５のデータ保持回路４２は２ビットのパルス幅データを保持するシフトレジスタ構成を有する。すなわち、データ保持回路４２は、それぞれ同じ数の複数、例えば６０個、のＤフリップフロップが直列に接続した構成５０１、５０２を上下２段に備えている。パルス幅データの１つのビットデータは上段のＤフリップフロップ列５０１に入力されており、パルス幅データの他のビットデータは下段のＤフリップフロップ列５０２に入力されている。秒同期信号が、各段のＤフリップフロップ列５０１、５０２のそれぞれのＤフリップフロップのクロック入力にＯＲ回路５０３とＡＮＤ回路５０４を介して入力している。ＡＮＤ回路５０４の別の入力にはシフト制御信号が入力している。ＯＲ回路５０３の別の入力には別のＡＮＤ回路５０５の出力が入力している。この別のＡＮＤ回路５０５にはシフトクロック信号が入力されている。この別のＡＮＤ回路５０５にはシフト制御信号もＮＯＴ回路５０６を介して入力している。これらＯＲ回路５０３、ＡＮＤ回路５０４、５０５、ＮＯＴ回路５０６はデータ保持回路４２の一部であると同時にセレクタ回路４３も構成している。
【００３５】
図６を参照して、図５のデータ保持回路４２とセレクタ回路４３の動作を説明する。例えば、図５のデータ保持回路４２の上下段のＤフリップフロップ列５０１、５０２にはそれぞれ６０個のＤフリップフロップが直列に接続されている。この結果、データ保持回路４２は上下段のＤフリップフロップ列５０１、５０２に１分間分の６０個に相当する受信信号の矩形波パルス幅データを保持することができる。今、図６に示すように、制御回路３からのシフト制御信号（図６中、上から２段目）が“Ｈ”であるとすると、秒同期信号をクロック信号としてパルス幅判別回路４１から受信信号の矩形波パルス幅を表わす２ビットのパルス幅データがデータ保持回路４２の上下段のＤフリップフロップ列５０１、５０２に順次に入力される。このようにして、秒同期信号により１分間分の受信信号のパルス幅データが上下段のＤフリップフロップ列５０１、５０２に順次保持される（図６中、最上段、数字は各秒のパルス幅データを示す）。次に、シフト制御信号が“Ｌ”になり秒同期信号による上下段のＤフリップフロップ列５０１、５０２にパルス幅データの入力が阻止され、そして、制御回路３からシフトクロック信号（図６中、上から３段目）により上下段のＤフリップフロップ列５０１、５０２からなるシフトレジスタが駆動されると、受信信号のパルス幅データを表わすデコード出力がデコード出力線４４上に順次に出力される（図６中、最下段、数字は各秒のパルス幅データを示す）。制御回路３からのシフトクロック信号は、上下段のＤフリップフロップ列５０１、５０２に含まれる１分間分の６０個のパルス幅データをデコード出力線４４上に出力するまで、セレクタ回路４３に入力される。デコード出力線４４上のデコード出力は制御回路３に入力され、時刻情報取得部３２により標準時刻コード情報が取り出されて、時刻修正部３３により計時部３１の現在時刻を修正するために使用される。
【００３６】
もし、シフトクロック信号周波数を６０Ｈｚ以上に選択した場合、１秒以内にそれぞれ上下段のＤフリップフロップ列５０１、５０２から１分間分のパルス幅データを読み出して、制御回路３に送ることかできる。すると、次ぎの６１秒目の間に直前の１分間分のパルス幅データを全て制御回路３へ送ることができる。
【００３７】
なお、シフトクロック周波数を駆動クロック周波数と同じにすることもできる。このようにすれば、シフトクロック発生回路を別に制御回路３に設ける必要がない上に、駆動クロック周波数と同じ速度でパルス幅データを読み出して制御回路３へ送ることができる。このようにすると駆動クロックに同期して、デコード出力が常に更新されて制御回路３に送られるが、その更新のタイミングを観測する事で、現在のデコード出力の判別は可能である。
【００３８】
なお、図５のそれぞれ上下段のＤフリップフロップ列５０１、５０２を６０段のシフトレジスタとして受信信号の１分間分のパルス幅データを保持する代わりに、これ以下の段数のシフトレジスタを用いることもできる。例えば、上下段のＤフリップフロップ列５０１、５０２としてそれぞれ１０個のＤフリップフロップを持つ１０段のシフトレジスタを使用すれば、制御回路３はデータ保持回路４２の上下段のＤフリップフロップ列５０１、５０２のデータがオーバフローする前、例えば、１０秒間隔でシフトクロック信号とシフト制御信号を動作させて、１０秒分のデータを読み出して制御回路３に送るようにする。このようにすれば、６０段のシフトレジスタを使用する必要はない。なお、以上の動作において、必要に応じて動作開始時に、制御回路３はリセット制御線３８によりシフトレジスタ内容等をリセット制御することで、データ保持回路４２中にあるデータを初期化することができる。
【００３９】
次に図７を参照すると、本発明の別の実施の形態によるデコード回路４のデータ保持回路４２とセレクタ回路４３が示されている。このデータ保持回路４２は２ビットのパルス幅データを秒同期信号に応答して保持するラッチ構成を有する。セレクタ回路４３はラッチ構成に保持された２ビットのパルス幅データをシフトクロック信号に応答して順次に選択して出力する構成を有する。すなわち、データ保持回路４２は、１対のＤフリップ・フロップ６０１を複数組、例えば、６０組、を縦に並べた列を有する。なお、簡潔さのために１対のＤフリップ・フロップ６０１の内の１方のみを図示して他方を省略している。２ビットパルス幅データの１ビットデータは１対のＤフリップフロップ６０１の一方に入力していて、２ビットパルス幅データの他のビットデータは１対のＤフリップフロップ６０１の図示しない他方に入力している。１対のＤフリップフロップ対６０１のクロック入力には各対にそれぞれ対応したＡＮＤ回路６０４を介して秒同期信号が入力している（１対のＤフリップフロップ６０１の他方は図示しない）。各ＡＮＤ回路６０４の別の入力端子はそれぞれデコーダ６０５に接続されている。このデコーダ６０５には、秒同期信号がＮＯＴ回路６０７とカウンタ６０６を介して入力していて、２ビットパルス幅データを順次Ｄフリップフロップ対６０１の上から下に保持するために、対応するＡＮＤ回路６０４を可能化する信号を順次出力する。
【００４０】
１対のＤフリップフロップ６０１の出力はそれぞれセレクタ回路４３に入力している（１対のＤフリップフロップ６０１の他方は図示しない）。セレクタ回路４３の出力は２ビットのデコード出力４４に接続されている。セレクタ回路４３はデコーダ６０２に接続されていて、各々のＤフリップフロップ対６０１からの出力をデコーダ６０２で選択して出力する。デコーダ６０２はシフトクロック信号が入力するカウンタ６０３の出力に接続されていて、シフトクロック信号に応答してセレクタ回路４３がＤフリップフロップ対６０１の列の上から下へＤフリップフロップ対６０１の出力を順次に１つづつ選択してデコード出力４４へ出力する信号を送る。
【００４１】
図８を参照して、図７のデータ保持回路４２とセレクタ回路４３の動作を説明する。例えば、図７のデータ保持回路４２のＤフリップフロップ対６０１にはＤフリップフロップが６０個が存在するとする。この結果、データ保持回路４２は１分間分に相当する受信信号の６０個の矩形波パルス幅データを保持することができる。図７及び図８に示すデータ保持回路４２とセレクタ回路４３及びその動作は、図５及び図６のシフト制御信号を必要としない点で異なる。しかし、その他の点は同じである。すなわち、秒同期信号をクロック信号としてパルス幅判別回路４１から受信信号の矩形波パルス幅を表わす２ビットのパルス幅データがデータ保持回路４２のＤフリップフロップ対６０１の上から下へ順次に入力される。このようにして、秒同期信号により１分間分の受信信号の６０個のパルス幅データがＤフリップフロップ対６０１に順次に上から下へ保持される。次に、６１秒目に、制御回路３からシフトクロック信号（図８中、上から２段目）が送られてＤフリップフロップ対６０１に保持された受信信号のパルス幅データを表わすデコード出力が上から下へ順次に出力される（図８中、最下段、数字は各秒のパルス幅データを示す）。制御回路３からのシフトクロック信号は、Ｄフリップフロップ対６０１に含まれる１分間分の６０個のパルス幅データをデコード出力線４４上に出力するまで、セレクタ回路４３に入力される。
【００４２】
もし、シフトクロック信号周波数を６０Ｈｚ以上に選択した場合、１秒以内にＤフリップフロップ対６０１から１分間分のパルス幅データを読み出して、制御回路３に送ることかできる。すなわち、次ぎの６１秒目の間に直前の１分間分のパルス幅データを全て制御回路３へ送ることができる。なお、図７のＤフリップフロップ対６０１を６０個のラッチとして受信信号の１分間分のパルス幅データを保持する代わりに、これ以下の数のラッチを使用することもできる。例えば、Ｄフリップフロップ対６０１を１０個とすれば、制御回路３はデータ保持回路４２のＤフリップフロップ対６０１のデータがオーバフローする前、すなわち、１０秒間隔でシフトクロック信号を動作させて、１０秒分のデータを読み出して制御回路３に送るようにする。このようにすれば、６０個のＤフリップフロップ対は必要ない。なお、以上の動作において、必要に応じて動作開始時に、制御回路３はリセット制御線３８によりラッチ内容等をリセット制御することで、データ保持回路４２中にあるデータを初期化することができる。
【００４３】
図９は、本発明の別の実施の形態による時刻情報取得装置を含む電波修正時計のブロック図を示す。図１の実施の形態と同じ構成には同じ参照番号を付して説明を省略する。図９の実施の形態では、デコード回路４がパルス幅判別回路４１のみを有する。制御回路３は、パルス幅判別回路４１からの２ビットのパルス幅データを毎秒、１回、デコード出力４４として読み込む。制御回路３は毎秒１回、２ビットのパルス幅データを読み込む必要があるが、パルス幅データの読み込みは１秒間の内の何時でも良いのでマイクロプロセッサから構成される制御回路３の大きな負担とはならない。しかも、この実施の形態によればデコード回路４の構成要素が図１の実施の形態と比較的して少なくなり従って製造コストも低減できる。
【００４４】
【発明の効果】
以上説明したように、本発明の時刻情報取得装置はその動作において、その制御回路の負荷としては、電源制御信号は動作の開始、停止時のみであり、秒同期信号は、１Ｈｚと変化が少なく、駆動クロック信号は、周波数としては、通常１０Ｈｚ以上が必要であるが、動作状態によらず一定の周波数で良いので、一般に制御回路を構成するマイクロプロセッサ（ＣＰＵ）からのハード的な出力が使え、ソフトの負荷無しでよく、シフトクロック信号は、動作のタイミングに自由度があるので、制御回路を構成するマイクロプロセッサ（ＣＰＵ）の動作に余裕が有る時、例えばモーターパルスなどの非出力時など、他に比べて優先度を低くして行える。
【００４５】
よって、本発明の時刻情報取得装置によれば、制御回路が同時に処理すべき負荷が低減されるので、制御回路に用いられるマイクロプロセッサ（ＣＰＵ）に求められる機能、性能が低くなり、処理速度の遅い、安価なマイクロプロセッサ（ＣＰＵ）で実現する事が可能である。具体的には、動作クロックの低いマイクロプロセッサ（ＣＰＵ）で済んだり、ツインクロック機能を持ったマイクロプロセッサ（ＣＰＵ）でも、低速のみで処理が可能であったりするのでコストや部品点数などの点で有効である。
【００４６】
また、本発明のデコード゛回路は、独立の回路でも可能であるが、より安価にする為に、電波受信回路、或いは、制御回路を構成するマイクロプロセッサ（ＣＰＵ）と一体化する事も可能である。
【００４７】
さらに、駆動クロックとシフトクロックを別々の信号とせずに共通にする事が可能であり、この場合、別にシフトクロックを発生する必要がなく構成が簡単となる。
【００４８】
さらに、図９に示す実施の形態の様に、デコード回路を、パルス幅判別回路のみで構成するとデコード回路の構成要素が低減されるので、安価に作れる可能性がある。
【００４９】
このように本発明の時刻情報取得装置、その装置を備えた電波修正時計及び電子機器によると、標準電波を受信検波した受信信号のパルス幅データを２進値“１”、“０”、及びポジションマーカ“Ｐ”にデコード（復号）するためのデコード回路をロジック回路として、デコード回路が使用するために必要なデコード用信号を制御回路が生成するようにしたので、デコード回路の簡略が図れ、制御回路に過度の負荷を強いることを回避可能となる。また、装置を制御する制御回路が同時に動作する負荷を低減できるので、同じ機能、性能のままでより安価なマイクロプロセッサ（ＣＰＵ）で装置の制御回路を構成可能となり、時刻情報取得装置、電波修正時計及び電子機器として、安価に出来るという効果を有する。
【図面の簡単な説明】
【図１】本発明の１つの実施の形態による時刻情報取得装置を含む電波修正時計のブロック図。
【図２】本発明の１つの実施の形態による標準電波を受信検波して得られる矩形波パルスの受信信号と制御回路が発生する秒同期信号と駆動クロック信号と受信信号をデコードして得られる標準時刻コードを表わすパルス幅データ列とのタイミングチャート。
【図３】本発明の１つの実施の形態によるデコード回路のパルス幅判別回路の回路図。
【図４】本発明の別の実施の形態によるデコード回路のパルス幅判別回路の回路図。
【図５】本発明の１つの実施の形態によるデコード回路のデータ保持回路とセレクタ回路の回路図。
【図６】本発明の１つの実施の形態による受信信号をデコードして得られる標準時刻コードを表わすパルス幅データ列とシフト制御信号とシフトクロック信号とデコード出力のタイミングチャート。
【図７】本発明の別の実施の形態によるデコード回路のデータ保持回路とセレクタ回路の回路図。
【図８】本発明の別の実施の形態による受信信号をデコードして得られる標準時刻コードを表わすパルス幅データ列とシフトクロック信号とデコード出力のタイミングチャート。
【図９】本発明の別の実施の形態による時刻情報取得装置を含む電波修正時計のブロック図。
【図１０】標準電波に含まれる標準時刻コード情報を表わす矩形波パルス列のタイムコード図。
【符号の説明】
１ 電波修正時計
２ 受信回路
３ 制御回路
４ デコード回路
５ 時刻表示部
１０ 電源電池
１１ 電源制御線
２１ 受信信号線
３０ 水晶発振子
３１ 計時部
３２ 時刻情報取得部
３３ 時刻修正部
３４ 秒同期信号生成部
３５ 秒同期信号線
３６ 駆動クロック信号線
３７ シフトクロック信号線
３８ リセット制御線
４１ パルス幅判別回路
４２ データ保持回路
４３ セレクタ回路
Claims (7)
- 標準時刻電波を受信して検波して受信信号を出力する受信回路と、当該受信回路からの前記受信信号のパルス幅をデコードして時刻コード情報を出力するデコード回路と、当該デコード回路から出力された時刻コード情報を制御のために取得する制御回路とを含み、
前記制御回路が、前記受信回路からの前記受信信号の入力を受けると共に、前記受信信号をデコードするための、前記受信信号に基づいて得られた秒同期信号を発生して前記デコード回路に供給する手段を有し、前記デコード回路が、前記秒同期信号を使用して前記受信信号のパルス幅をデコードして前記時刻コード情報を前記制御回路に出力する手段を有する
ことを特徴とする時刻情報取得装置。 - 前記デコード回路が、ロジック回路により構成されている請求項１に記載の時刻情報取得装置。
- 前記デコード回路がさらにデータ保持手段を有して前記秒同期信号を使用して前記受信信号のパルス幅データを前記データ保持手段に保持した後に前記制御回路からのシフトクロックに応じて前記パルス幅データを前記制御回路へ出力することを特徴とする請求項１又は２に記載の時刻情報取得装置。
- 前記データ保持手段の保持容量が前記受信信号の６０パルス分のパルス幅データであり、前記シフトクロックが６０Ｈｚ以上の周波数である請求項３に記載の時刻情報取得装置。
- 前記デコード用信号がさらに受信信号のパルス幅を計測するためのクロックを含み、当該計測のためのクロック周波数と上記シフトクロック周波数が同一周波数であることを特徴とする請求項３又は４に記載の時刻情報取得装置。
- 請求項１乃至５のいずれかに記載された時刻情報取得装置と、時刻を計時する計時手段と、当該計時手段の時刻に基づいて駆動される駆動部とを含み、前記時刻情報取得装置の前記制御回路は前記駆動部を制御すると共に取得した前記時刻コード情報に基づき前記計時手段の時刻を修正することを特徴とする電波修正時計。
- 請求項１乃至５のいずれかに記載された時刻情報取得装置と、時刻を計時する計時手段と、当該計時手段の時刻に基づいて駆動される駆動部とを含み、前記時刻情報取得装置の前記制御回路は前記駆動部を制御すると共に取得した前記時刻コード情報に基づき前記計時手段の時刻を修正することを特徴とする電子機器。
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