JP4277781B2 - 光ディスクドライブ装置のアドレス情報検出回路 - Google Patents

Description

本発明は、ＤＶＤ＋ＲＷ（Digital Versatile Disc + ReWritable）方式の光ディスクに対して、データ記録を行う光ディスクドライブ装置のアドレス情報検出回路に関する。

光ディスク、光磁気ディスク又は磁気ディスクなどの情報記録媒体においては、画像情報の記録情報の記録時における位置検索などに必要なアドレス情報と、同期信号又はウォブリング信号のような情報記録媒体の回転制御に用いられる回転制御情報などで構成されるプリ情報とが、あらかじめ記録されている。このプリ情報に基づく記録情報が追記可能な記録媒体として、コンパクトディスク（ＣＤ：Compact Disk）と同程度の記録容量を備えた光ディスクであるＣＤ−Ｒ（CD - Recordable）が知られている。

このＣＤ−Ｒでは、製造時のプリフォーマットの段階であらかじめ記録情報を記録する情報トラック（グルーブトラック又はランドトラック）を、記録すべきプリ情報をあらかじめＦＭ変調（Frequency Modulation）した信号に対する周波数で波型にウォブリングさせることによって、プリ情報を記録している。また、従来のＣＤ−Ｒに記録情報を記録する際には、ウォブリングされているトラックのウォブリング周波数を検出し、検出されたウォブリング周波数に基づいてＣＤ−Ｒを回転制御するための基準クロックを抽出する。さらに、抽出された基準クロックに基づいてＣＤ−Ｒを回転させるスピンドルモータの回転制御を行うための駆動信号を生成するとともに、ＣＤ−Ｒの回転に同期したタイミング情報を含む記録用クロック信号を生成している。

また、ＣＤ−Ｒでは、記録情報の記録時に必要なＣＤ−Ｒ上のアドレスを示すアドレス情報については、記録情報の記録時に上記のプリ情報を再生し、再生したプリ情報に基づいて記録すべき位置を検出して、検出された位置に記録情報を記録している。

一方、近年、従来のＣＤなどよりも記録密度を飛躍的に向上させたＤＶＤ（Digital Versatile Disk）のような高密度記録媒体が実用化されている。ＤＶＤに代表される種々の高密度記録媒体のうち、追記可能な記録媒体であるＤＶＤ−Ｒ（DVD-Recordable）やＤＶＤ＋ＲＷ（DVD+Rewritable）においては、情報トラック（例えば、グルーブトラック）を基準クロックに基づいた周波数でウォブリングさせている。

特に、ＤＶＤ＋ＲＷ方式の光ディスクにおいては、ＡＤＩＰ（Address in Pre-groove）と呼ばれるアドレス情報が、記録メディア上にあらかじめプリフォーマットされていることがある。このＤＶＤ＋ＲＷにデータを記録する場合には、プリフォーマットされたＡＤＩＰを再生してアドレス情報を把握し、そのアドレス情報を利用して適切なアドレス位置からデータが書き込まれる。なお、このＡＤＩＰのアドレス情報は、ＣＤ−Ｒ／ＲＷ方式の光ディスクにおけるＡＴＩＰ（Absolute Time in Pre-groove）と呼ばれるアドレス情報と同様の機能を果たしている。

しかし、ＡＤＩＰの変調方式及び物理フォーマットは、ＡＴＩＰのものとは全く異なる。したがって、ＡＴＩＰの変調方式やその変調方式に応じた回路を、そのままＡＤＩＰの再生処理において利用するというわけにはいかない。特に昨今、ＤＶＤ＋ＲＷ方式におけるＡＤＩＰのアドレス情報を、迅速、かつ正確に再生する仕組みの構築が要望されている。

例えば、下記の特許文献１には、上述したＡＤＩＰのアドレス情報に関し、信頼性の高い再生回路を提供するための技術が開示されている。この特許文献１に開示されている技術によれば、ビットパターンの検出とウォブルをカウントするＷＢＬカウンタによって行うＡＤＩＰにおけるビット同期と、ワード同期パターンの検出とワードカウンタによって行うＡＤＩＰのワード同期とがそれぞれ独立して行われ、所定の時間間隔で連続してビット同期パターンが検出された場合には、所定のタイミングのみを窓とする窓検出が行われる。以下、特許文献１に開示されている光ディスクドライブのアドレス情報検出回路について説明する。

図１５には、特許文献１に記載されている情報記録再生装置６０が図示されている。なお、後述のように、本発明においても、図１５に示す情報記録再生装置６０の使用が可能である。

図１５に示す情報記録装置６０において、半導体レーザなどの光源６１から出射された光は、光学系６６におけるカップリングレンズ６２、ビームスプリッタ６３、１／４波長板６４及び対物レンズ６５によってＤＶＤ＋ＲＷ６７上の記録面に集光される。ＤＶＤ＋ＲＷ６７上の記録面での反射光は、再び光学系６６に戻り、ビームスプリッタ６３を通過して、集光レンズ６８で受光素子６９上に集光され、電気信号に変換される。

受光素子６９の出力は、通常、Ｉ／Ｖアンプ７０で電流から電圧に変換されて各種演算が行われるが、電流のまま演算を行う場合もある。また、通常は、受光素子６９及びＩ／Ｖアンプ７０は複数に分割されており、メディア面と光スポット焦点との距離を表すフォーカスエラー信号や、ＤＶＤ＋ＲＷ６７上の記録面上にあるトラックと光スポットとの位置を示すトラックエラー信号、ＤＶＤ＋ＲＷディスク６７の記録面上に記録されている情報を検出するＲＦ信号などの演算が行われる。図１５では、フォーカスエラー信号及びトラックエラー信号は、サーボ回路７１において演算され、位置データから機構系７２を駆動して光スポットを目標位置に移動する。また、ＤＶＤ＋ＲＷディスク６７の記録面上の情報は再生回路７３においてＲＦ信号に演算され、後段の信号処理（図示せず）へ送られる。

なお、位相変調信号は、再生信号から得ることが可能である。この位相変調信号は、受光素子６９の分割形状によって検出方法が異なり、最も簡単な検出方法としては、トラックに沿った受光素子分割線左右の差分から得られる、トラックエラー信号の１つであるプッシュプル信号から検出する方法が存在する。この場合には、例えば、サーボ回路７１から出力されたプッシュプル信号に基づいて復調回路７５が動作を行うことが可能となる。また、この復調回路７５は、サーボ回路７１を介して入力されるウォブリング信号WBLINが復調されて得られたデータの出力を行う。

一方、図１６には、ＤＶＤ＋ＲＷディスク６７の構造例が図示されている。図１６に示すＤＶＤ＋ＲＷディスク６７は、色素膜５を備えた色素型ＤＶＤ＋ＲＷディスクである。ＤＶＤ＋ＲＷディスク６７の表面上には、情報トラックとしてのグルーブトラック２と、グルーブトラック２に再生光又は記録光としてのレーザビームの光ビームＢを誘導するための隣接トラックをなすランドトラック３とが形成されている。

さらに、ＤＶＤ＋ＲＷディスク６７は、記録された情報を再生する際に光ビームＢを反射するための金蒸着面６と、グルーブトラック２、ランドトラック３及び色素膜５を保護するための保護膜７とを備えている。

このような構成において、ＤＶＤ＋ＲＷディスク６７にプリ情報及び回転制御情報以外の画像情報などを記録する際には、情報記録再生装置６０は、グルーブトラック２のウォブリングを検出することによって、回転制御情報を取得してＤＶＤ＋ＲＷディスク６７を所定の回転速度で回転制御するとともに、プリ情報を取得する。情報記録再生装置６０は、このようにして取得したプリ情報に基づいて、記録光としての光ビームＢの最適出力などを設定するとともに、情報を記録すべきＤＶＤ＋ＲＷディスク６７上の位置に係るアドレス情報などを取得し、取得したアドレス情報に基づいて、対応する記録位置に情報を記録する。

また、情報記録再生装置６０は、情報記録時には、光ビームＢの中心がグルーブトラック２の中心と一致するように光ビームＢを照射して、グルーブトラック２上に記録情報に対応する記録情報ビットを形成することにより、記録情報を形成する。このとき、光スポットＳＰの大きさは、その一部がグルーブトラック２だけではなくランドトラック３にも照射されるように設定される。

情報記録再生装置６０は、ランドトラック３及びグルーブトラック２に照射した光スポットＳＰの反射光を用いて、グルーブトラック２からウォブリング信号を検出するとともに、回転制御用のクロック信号を取得する。

また、図１７〜図２０を参照しながら、ＤＶＤ＋ＲＷディスク６７で利用されるＡＤＩＰのフォーマットや変調ルールについて説明する。図１７に示すように、ＡＤＩＰでは、規格によって、８ウォブルのＡＤＩＰユニットと８５ウォブルのモノトーン・ウォブル（８５モノトーン・ウォブル）との合計９３ウォブルを「１・ＡＤＩＰビット」と表すように定められている。

また、図１８（１）〜（３）に示すように、８ウォブルのＡＤＩＰユニットにおいては、３つのパターンのＡＤＩＰビットが存在する。すなわち、ＡＤＩＰユニットには、ＡＤＩＰワードの切れ目を示す『ＡＤＩＰワードシンク』（図１８（１）参照）、ＡＤＩＰ＝０を示す『ＡＤＩＰゼロビット』（図１８（２）参照）、ＡＤＩＰ＝１を示す『ＡＤＩＰワンビット』（図１８（３）参照）の３パターンが存在する。また、図１９に示すように、ＡＤＩＰワードは、これらのＡＤＩＰビットの合計５２ビットにより表わされる。また、図２０に示すように、そのうちビット０〜ビット２３が、アドレス情報である。
特開２００３−８５７４９号公報（図１、図４） 特開２００１−１７６０６９号公報（図６）

上述のように、ＡＤＩＰのアドレス情報の再生処理は、ＡＴＩＰのアドレス情報の再生処理を行うための従来の回路をそのまま利用することはできず、ＡＤＩＰのアドレス情報用の新たな再生処理に係る技術が求められている。しかも、ＡＤＩＰのアドレス情報は、記録情報のアドレス位置を示す重要な情報であり、迅速、かつ正確に再生される必要がある。

本発明は、上記課題に鑑み、従来の技術とは異なる技術を用いて、ＤＶＤ＋ＲＷ方式において採用されているＡＤＩＰのアドレス情報を迅速、かつ正確に再生することが可能な、信頼性の高い光ディスクドライブ装置のアドレス情報検出回路を提供することを目的とする。

上記目的を達成するため、本発明によれば、アドレス情報及び同期を取るためのビットパターンを所定の規則に従って位相変調した位相変調信号に基づき光ディスクにグルーブを蛇行させて形成した前記光ディスクにデータの記録及び再生を行う光ディスクドライブ装置のアドレス情報検出回路において、
前記光ディスクから抽出された前記データ記録用トラックのウォブリング成分を位相復調する位相復調回路と、
前記位相復調回路における位相復調結果から、前記ビットパターンを検出するビットパターン検出回路と、
前記ビットパターン検出回路によって所定の期間に検出された前記ビットパターンの数をカウントするカウンタと、
前記位相復調回路内で前記ウォブリング成分に係る位相反転部の検出のために、周波数選択フィルタを通過させた前記ウォブリング成分の振幅を閾値と比較する比較器と、
前記カウンタによるカウント結果に基づいて、前記比較器の閾値を制御する制御回路とを、
有する光ディスクドライブ装置のアドレス情報検出回路が提供される。
また、上記目的を達成するため、本発明によれば、アドレス情報及び同期を取るためのビットパターンを所定の規則に従って位相変調した位相変調信号に基づき光ディスクにグルーブを蛇行させて形成した前記光ディスクにデータの記録及び再生を行う光ディスクドライブ装置のアドレス情報検出回路において、
前記光ディスクから抽出された前記データ記録用トラックのウォブリング成分を位相復調する位相復調回路と、
前記位相復調回路における位相復調結果から、前記ビットパターンを検出するビットパターン検出回路と、
前記ビットパターン検出回路によって所定の期間に検出された前記ビットパターンの数をカウントするカウンタと、
前記位相復調回路内で前記ウォブリング成分に係る位相反転部の検出のために、前記ウォブリング成分の瞬時位相と前記ウォブリング成分が位相同期された結果得られる位相同期ループの瞬時位相との差信号の振幅を閾値と比較する比較器と、
前記カウンタによるカウント結果に基づいて、前記比較器の閾値を制御する制御回路とを、
有する光ディスクドライブ装置のアドレス情報検出回路が提供される。

さらに、上記の発明に加えて、前記位相復調回路内で前記ウォブリング成分に係る信号の位相反転部の検出結果をラッチするフリップフロップに対して、前記比較器から供給される信号入力と、前記フリップフロップが前記信号入力をラッチするタイミングの基準として用いられるクロック信号との位相関係が制御可能となるよう構成されており、
前記カウンタによるカウント結果に基づいて前記位相関係を制御する第２の制御回路を有する光ディスクドライブ装置のアドレス情報検出回路が提供される。

本発明に係る光ディスクドライブ装置におけるアドレス情報検出回路は、上記の構成を有しており、ＤＶＤ＋ＲＷ方式において採用されているＡＤＩＰのアドレス情報を迅速、かつ正確に再生することが可能であるという効果を有している。また、本発明に係る光ディスクドライブ装置におけるアドレス情報検出回路は、特に、入力の再生ウォブリング信号WBLINに係る値を２値化する際に用いる閾値や、２値化した信号をサンプリングするためのクロック信号の位相を常時最適化できるようにする機能を簡便な回路で実現し、再生状態の悪いディスクの再生時においても、ＡＤＩＰのアドレス情報を安定して取得できるようにするという効果を有している。

以下、図面を参照しながら、本発明の第１〜第３の実施の形態について説明する。なお、本発明では、ＤＶＤ＋ＲＷからウォブリング信号（再生ウォブリング信号）WBLINを読み出す機構は、図１５に図示された情報記録再生装置を利用することが可能である。本発明は、例えば、図１５に示す復調回路７５内に配置可能な、再生ウォブリング信号WBLINからアドレス情報を取得するためのアドレス情報検出回路に新規な特徴を有している。

＜第１の実施の形態＞
まず、本発明の第１の実施の形態について説明する。図４は、本発明の第１の実施の形態における、位相変調された再生ウォブリング信号WBLINからアドレス情報を再生するためのアドレス情報検出回路の一例を示す図であり、図１は、本発明の第１の実施の形態における、位相変調されたウォブリング信号WBLINからＡＤＩＰ信号を復調するＰＭ（Phase Modulation：位相変調）復調回路の一例を示す図である。なお、図１に示すＰＭ復調回路１２は、図４に示すアドレス情報検出回路１０のＰＭ復調回路１２に対応するものである。

まず、ＤＶＤ＋ＲＷから読み出された再生ウォブリング信号WBLINは、アドレス情報検出回路１０のＰＭ復調回路１２に供給される。図１のＰＭ復調回路１２において、供給された再生ウォブリング信号WBLINは、コンデンサ３０２の第１端子に印加される。一方、コンデンサ３０２の第２端子は、インダクタ３０４の第１端子及びインダクタ３０６の第１端子に接続されている。また、インダクタ３０４の第２端子は、ＧＮＤに接続されている。また、インダクタ３０６の第２端子は、抵抗３０８の第１端子に接続されており、抵抗３０８の第２端子は、コンデンサ３１０の第１端子に接続されており、コンデンサ３１０の第２端子は、ＧＮＤに接続されている。この構成によって、コンデンサ３０２の第１端子に印加された再生ウォブリング信号WBLINに応じて、抵抗３０８の第２端子からアナログ信号SIGAが出力される。

一方、抵抗３０８の第２端子は、コンパレータ３１２の非反転入力、コンパレータ３１４の非反転入力、コンパレータ３１６の反転入力のそれぞれに接続されている。コンパレータ３１２の反転入力は、ＧＮＤに接続されており、コンパレータ３１２からは、アナログ信号SIGAが正の値を示す２値のデジタル信号CMPOUT1が出力される。このデジタル信号CMPOUT1は、ＰＬＬ（Phase Locked Loop：位相同期）回路３１８の入力端子に接続される。

また、コンパレータ３１４の反転入力には、第１Ｄ／Ａコンバータ（第１ＤＡＣ）３２４の出力THD1が接続されており、コンパレータ３１６の非反転入力には、第２Ｄ／Ａコンバータ（第２ＤＡＣ）３２６の出力THD2が接続される。なお、第１Ｄ／Ａコンバータ３２４及び第２Ｄ／Ａコンバータ３２６には、それぞれ制御回路（図４に示す制御回路１０２）からのデータが供給されており、第１Ｄ／Ａコンバータ３２４及び第２Ｄ／Ａコンバータ３２６のそれぞれからは、供給されるデータに応じた出力THD1、THD2が出力される。その結果、コンパレータ３１４、３１６のそれぞれからは、アナログ信号SIGAと閾値THD1、THD2のそれぞれとの比較結果が、２値のデジタル信号CMPOUT2、CMPOUT3として出力される。

また、ＰＬＬ回路３１８の出力は、移相回路３２０の入力に接続されている。なお、移相回路３２０の移相量は、制御回路１０２からのデータに応じて変化する。移相回路３２０の出力信号PLLCKは、ＳＲ Ｆ／Ｆ（セット・リセット・フリップフロップ）３２２のクロック端子に接続される。一方、ＳＲ Ｆ／Ｆ３２２のＲ入力にはコンパレータ３１４の出力信号CMPOUT2が、ＳＲ Ｆ／Ｆ３２２のＳ入力にはコンパレータ３１６の出力信号CMPOUT3がそれぞれ接続されており、ＳＲ Ｆ／Ｆ３２２からは、出力信号PMOUTが出力される。なお、コンデンサ３０２、３１０、インダクタ３０４、３０６並びに抵抗３０８の値は、低周波及び高周波ノイズを最小にするとともに、コンデンサ３１０、インダクタ３０６並びに抵抗３０８の値は、ウォブル周波数よりわずかに低い固有周波数を有するように選択されることが望ましい。

ここで、図２を参照しながら、図１の各部の信号を模式的に示す。図２には、図１のＰＭ復調回路１２における各部の信号WBLIN、SIGA、CMPOUT1、CMPOUT3、CMPOUT2、PLLCK、PMOUTが、模式的に示されている。図２に示す再生ウォブリング信号WBLINに対して、アナログ信号SIGAの波形は、図２に示すようになる。なお、厳密には遅延（ディレイ）が生じるが、ここでは簡単化のためにディレイが無いものとしている。また、コンパレータ３１２は、アナログ信号SIGAをＧＮＤレベルと比較するので、その出力信号CMPOUT1は、アナログ信号SIGAの正値を示す２値化データとなる。また、コンパレータ３１６は、アナログ信号SIGAを第２Ｄ／Ａコンバータ３２６の出力レベルTHD2と比較するので、その出力信号CMPOUT3は、アナログ信号SIGAが閾値THD2以下の場合を示す２値化データとなる。また、コンパレータ３１４は、アナログ信号SIGAを第１Ｄ／Ａコンバータ３２４の出力レベルTHD1と比較するので、その出力信号CMPOUT2は、アナログ信号SIGAが閾値THD1以上の場合を示す２値化データとなる。

また、移相回路３２０の出力信号PLLCKは、ＰＬＬ回路３１８から供給されるクロックの位相が、制御回路１０２からのデータにより制御されて、図２に示すような信号CMPOUT3、CMPOUT2に対して適当な位相の信号となる。また、ＳＲ Ｆ／Ｆ３２２は、入力されるクロック信号PLLCKの立ち上がり時に、Ｓ入力（信号CMPOUT3）が“１”ならば、出力データ“１”を出力して内部に“１”を保持し、Ｒ入力（信号CMPOUT2）が“１”ならば、出力データ“０”を出力して内部に“０”を保持する。その結果、出力信号PMOUTは、再生ウォブリング信号WBLINの位相反転期間で“１”、他では“０”の信号となる。

続いて、図４を参照しながら、図１のＰＭ復調回路１２におけるＰＭ復調結果から、ＡＤＩＰのフォーマットに従ってＡＤＩＰ信号を再生するアドレス情報検出回路１０に関して説明する。図４に示すＰＭ復調回路１２からは、上述のように、信号PMOUT、PLLCKが出力される。信号PLLCKは、アドレス情報検出回路１０のクロック信号として、各部に供給される（不図示）。一方、信号PMOUTは、シフトレジスタ１０４及び第２カウンタ１１８に入力される。

シフトレジスタ１０４は、信号PMOUTをクロック信号PLLCKによって順次取り込み、例えば、シフトしながら直近の１０クロック分を保持する。その１０クロック分のデータは、パラレルデータとしてワードシンク検出回路１０６、ゼロビット検出回路１０８、ワンビット検出回路１１０のそれぞれに供給される。

ワードシンク検出回路１０６では、“0111100000”のパターン照合が行われる。これは、図１８の（１）に示すＡＤＩＰワードシンクに対応している。そして、ワードシンク検出回路１０６は、パターンが一致した場合には“１”を、その他の場合には“０”を出力する。ワードシンク検出回路１０６からの出力は、同期保護回路１１２に供給される。

また、ゼロビット検出回路１０８では、“0100000110”のパターン照合が行われる。これは、図１８の（２）に示すＡＤＩＰゼロビットに対応している。そして、パターンが一致した場合には“１”を、その他の場合には“０”を出力する。ゼロビット検出回路１０８からの出力は、同期保護回路１１２及び第１カウンタ１１６に供給される。

また、ワンビット検出回路１１０では、“0100011000”のパターン照合が行われる。これは、図１８の（３）に示すＡＤＩＰワンビットに対応している。そして、パターンが一致した場合には“１”を、その他の場合には“０”を出力する。ワンビット検出回路１１０からの出力は、同期保護回路１１２及び第１カウンタ１１６に供給される。

同期保護回路１１２は、ワードシンク検出回路１０６、ゼロビット検出回路１０８、ワンビット検出回路１１０の各回路からの入力に基づいて、ＡＤＩＰビット同期検出・保護、ＡＤＩＰワード同期検出・保護を行ってＡＤＩＰワードを形成し、そのＡＤＩＰワードをＡＤＩＰワード同期タイミング信号と共に、後段のエラー訂正回路１１４に出力する。

なお、図１７〜図２０を用いて説明したように、１・ＡＤＩＰビットは９３ウォブルにより構成されている。したがって、再生状態が良好であれば、ワードシンク検出回路１０６、ゼロビット検出回路１０８、ワンビット検出回路１１０のいずれかから入力される信号が、９３クロックごとに“１”となる。一方、再生状態が良好ではない場合には、本来あるべき位置の“１”が消失したり、本来存在しないはずの位置で“１”が出現したりすることがある。同期保護回路１１２では、内部に９３クロック（１・ＡＤＩＰビット）をカウントするカウンタ（不図示）を内蔵して、周知の方法でビット同期保護が行われる。具体的には、例えば、３回連続して、９３クロックおきに“１”が供給された場合に慣性動作状態に入り、慣性位置以外の場所の“１”の入力を無視し、慣性位置で“１”が入力されない場合でも、その位置に“１”が入力されたものとして、ダミーのＡＤＩＰビット信号を出力する方法が挙げられる。

また、図１７〜図２０を用いて説明したように、１ＡＤＩＰワードは５２・ＡＤＩＰビットからなり、その先頭にはワードシンクが配置されている。したがって、再生状態が良好であれば、ワードシンク検出回路１０６から入力される信号が、９３×５２クロックごとに“１”となる。一方、再生状態が良好ではない場合には、本来あるべき位置の“１”が消失したり、本来存在しないはずの位置で“１”が出現したりすることがある。同期保護回路１１２では、内部に５２・ＡＤＩＰビットをカウントするカウンタ（不図示）を内蔵して、周知の方法でワードビット同期保護が行われる。具体的には、例えば、３回連続して、９３×５２クロックおきに“１”が供給された場合に慣性動作状態に入り、慣性位置以外の場所の“１”の入力を無視し、慣性位置で“１”が入力されない場合でも、その位置に“１”が入力されたものとして、ダミーのＡＤＩＰワード同期タイミング信号を出力する方法が挙げられる。

なお、エラー訂正回路１１４は、例えば、上記の特許文献２に開示されているような、従来のエラー訂正回路を使用すればよい。

次に、本発明の特徴であるゼロビット検出回路１０８及びワンビット検出回路１１０からの出力をカウントする第１カウンタ１１６と、ＰＭ復調回路１２からの出力をカウントする第２カウンタ１１８とを用いた閾値やタイミング制御に関して説明する。

図４に示す第１カウンタ１１６は、ゼロビット検出回路１０８からの出力が“１”又はワンビット検出回路からの出力が“１”の場合にカウントアップを行うカウンタである。また、第１カウンタ１１６のカウント値は、制御回路１０２からのリセット信号resetによってクリアされる。

一方、第２カウンタ１１８は、ＰＭ復調回路１２からの出力信号PMOUTが“１”の場合にカウントアップを行うカウンタである。第２カウンタに関しても、制御回路１０２からのリセット信号resetによって、そのカウント値がクリアされる。

次に、図４の各部の信号や、第１カウンタ１１６及び第２カウンタ１１８のカウンタ値について、図３を参照しながら説明する。図３には、図４のアドレス情報検出回路１０におけるＰＭ復調回路１２から出力されるクロック信号PLLCK、制御回路１０２から出力されるリセット信号reset、ＰＭ復調回路１２からの出力信号PMOUT、ワンビット検出回路１１０からの出力信号、第１カウンタ１１６及び第２カウンタ１１８のカウンタ値が、模式的に示されている。第１カウンタ１１６は、リセット信号resetでクリアされ、ワンビット検出回路１１０の出力が“１”の場合にカウントアップを行う。また、第２カウンタ１１８は、リセット信号resetでクリアされ、ＰＭ復調回路１２からの出力信号PMOUTが“１”の場合にカウントアップを行う。

制御回路１０２は、図１に示すＰＭ復調回路１２の第１Ｄ／Ａコンバータ３２４に対して、所定の初期値を設定する。また、その初期値に−１を乗じた値を第２Ｄ／Ａコンバータ３２６に対して設定する。その結果、第１Ｄ／Ａコンバータ３２４及び第２Ｄ／Ａコンバータ３２６の出力は、それぞれ閾値THD1及び閾値THD2のようになる。制御回路１０２は、その後、第１カウンタ１１６及び第２カウンタ１１８に対してリセット信号resetを出力し、更にその後、適当なタイミング（例えば、９３００クロック後）で第１カウンタ１１６の値と第２カウンタ１１８の値を取り込んで、これらを保存する。

次に、制御回路１０２は、所定の初期値に対して所定の値を加えた値をＰＭ復調回路１２の第１Ｄ／Ａコンバータ３２４に対して設定する。また、その値に−１を乗じた値を第２Ｄ／Ａコンバータ３２６に対して設定する。制御回路１０２は、その後、第１カウンタ１１６及び第２カウンタ１１８に対してリセット信号resetを出力し、更にその後、適当なタイミング（例えば、９３００クロック後）で第１カウンタ１１６の値及び第２カウンタ１１８の値を取り込んで、これらを保存する。

上述の操作を複数回繰り返すことによって、制御回路１０２は、閾値THD1の値及び閾値THD2の値と、第１カウンタ１１６のカウント値及び第２カウンタ１１８のカウント値との対応関係を測定する。図５及び図６に、この測定結果の一例を示す。閾値THD1がＡ〜Ｇの場合における第１カウンタ１１６のカウント値及び第２カウンタ１１８のカウント値は、例えば、
THD1 第１カウンタ１１６ 第２カウンタ１１８
Ａ ０ ５８０
Ｂ １ ４５０
Ｃ ９３ ４００
Ｄ ９５ ３４０
Ｅ ９４ ３１０
Ｆ ５０ ２６０
Ｇ ５ １４０
となる。

制御回路１０２は測定結果を調べ、第１カウンタ１１６のカウント値は、閾値THD1がＣ〜Ｅの場合がその前後の場合に比べて大きな値であるとともに、第２カウンタ１１８のカウント値は、閾値THD1がＣ〜ＥにおいてＥの場合が最も小さく、その場合でも３００以上あることを把握し、その結果、Ｅの値を閾値THD1として選択する。これは、９３００クロックの間には、１００ＡＤＩＰビットが含まれており、再生状態が良好な場合には、閾値THD1、THD2の値が理想的な値であれば、第１カウンタの値は９８、第２カウンタの値は３０２となると考えられることを根拠としている。なお、ここでは、Ｅの値を閾値THD1として選択しているが、これに限定されるものではなく、その他の値（例えば、Ｄの値）を閾値THD1として選択してもよい。

また、図２からも分かるように、アナログ信号SIGAと閾値THD1及び閾値THD2との関係から、閾値THD1及び閾値THD2の絶対値が大きすぎる場合は、再生ウォブリング信号WBLINの位相反転部を検出できず、信号CMPOUT3や信号CMPOUT2の“１”が出力されない。このような場合には、ＳＲ Ｆ／Ｆ３２２のセット及びリセットが行われず、ＳＲ Ｆ／Ｆ３２２から出力されるPMOUT信号も“０”となってしまい、アドレス情報の取得が正しく行われない。また、閾値THD1及び閾値THD2の絶対値が小さすぎる場合は、位相反転部以外でも閾値THD1や閾値THD2を超えてしまい、信号CMPOUT3や信号CMPOUT2の“１”が位相反転部以外で出力されて、ＳＲ Ｆ／Ｆ３２２のセット及びリセットが行われてしまう。その結果、信号PMOUTは不正規の場所に“１”が立って、“0100000110”又は“0100011000”のパターンが不正規の位置に現れてしまい、ビット同期を乱す原因となってしまう。以上のことから、閾値THD1及び閾値THD2の値は適正に設定される必要がある。

次に、制御回路１０２は、図１に示すＰＭ復調回路１２の移相回路３２０に対して、所定の初期値を設定する。移相回路３２０は、その初期値に応じた値だけ、ＰＬＬ回路３１８の出力クロックを遅延させて、クロック信号PLLCKとして出力する。制御回路１０２は、その後、第１カウンタ１１６に対してリセット信号resetを出力し、更にその後、適当なタイミング（例えば、９３００クロック後）で第１カウンタ１１６の値を取り込んで、これを保存する。次に、制御回路１０２は、所定の初期値に対して所定の値を加えた値を移相回路３２０に対して設定する。制御回路１０２は、その後、第１カウンタ１１６に対してリセット信号resetを出力し、更にその後、適当なタイミング（例えば、９３００クロック後）で第１カウンタ１１６の値を取り込んで、これを保存する。

上述の操作を複数回繰り返すことによって、制御回路１０２は、移相量と、第１カウンタ１１６のカウント値との対応関係を測定する。図７に、この測定結果の一例を示す。移相量がＪ〜Ｐの場合における第１カウンタ１１６のカウント値は、例えば、
移相量 第１カウンタ１１６
Ｊ ４５
Ｋ ７１
Ｌ ９５
Ｍ ９５
Ｎ ９４
Ｏ ７５
Ｐ ３５
となる。

制御回路１０２は測定結果を調べ、第１カウンタ１１６のカウント値は、移相量がＬ〜Ｎの場合がその他の場合に比べて大きな値であるとともに、移相量がＬ〜Ｎの各場合のカウンタ値が同一又は１しか違わないことから、Ｌ〜Ｎの中心値であるＭの値を移相量として選択する。なお、ここでは、Ｍの値を移相量として選択しているが、これに限定されるものではなく、その他の値（例えば、Ｎの値）を移相量として選択してもよい。

なお、図１及び図２に示すように、信号PMOUTはＳＲ Ｆ／Ｆ３２２の出力であり、ＳＲ Ｆ／Ｆ３２２は、クロック信号PLLCKの立ち上がりを利用して、コンパレータ３１４及びコンパレータ３１６のそれぞれから出力される信号CMPOUT2、CMPOUT3のセット又はリセットを行う。したがって、信号CMPOUT2、信号CMPOUT3に対するクロック信号PLLCKの立ち上がりのタイミングは、適正に設定される必要がある。

また、制御回路１０２は、いったん閾値THD1及び閾値THD2の値を決定した後も、閾値THD1及び閾値THD2の絶対値を小刻みに増加又は減少させて、その結果、ゼロビット検出回路１０８やワンビット検出回路１１０のそれぞれからの出力信号に係るカウント値が、以前に比べて増加するか減少するかの測定を行う。その結果、カウント値が増加するようであれば、そのときの閾値THD1及び閾値THD2を新たな閾値として更新して用いることが望ましい。なお、制御回路１０２は、上述の処理を実行するプログラムが内蔵されたマイクロコンピュータなどによって実現可能である。

また、本発明の第１の実施の形態では、第１カウンタ１１６の値と共に第２カウンタ１１８の値を用いて、閾値THD1及び閾値THD2や移相回路３２０の移相量の決定を行うように構成されているが、例えば、第２カウンタ１１８のカウント値を用いずに、第１カウンタ１１６のカウント値のみを用いて、閾値THD1及び閾値THD2や移相回路３２０の移相量の決定を行うようにしてもよい。この場合には、閾値THD1は、第１カウンタ１１６の値が最大となる閾値（図５の例ではＤの値）を用いることが望ましい。

また、本発明の第１の実施の形態では、移相回路３２０を独立の回路としているが、ＰＬＬ回路３１８内の位相比較器（不図示）のオフセット量を調整して、ＰＬＬ回路３１８から出力されるクロックの位相を調整するようにしてもよい。この場合には、制御回路１０２から、移相回路３２０の制御量の代わりに、ＰＬＬ回路３１８内の位相比較器のオフセット量がＰＬＬ回路３１８に対して供給されるようにする。

以上、説明したように、本発明の第１の実施の形態によれば、入力の再生ウォブリング信号WBLINに係る値を２値化する際に用いる閾値や、２値化した信号をサンプリングするためのクロック信号の位相を常時最適化できるようにする機能を、簡便な回路で実現することが可能であり、再生状態の悪いディスクの再生時においても、ＡＤＩＰのアドレス情報を安定して取得することが可能となる。

＜第２の実施の形態＞
次に、本発明の第２の実施の形態について説明する。図８は、本発明の第２の実施の形態における同期保護回路内の状態保持回路の動作を示す遷移図であり、図９は、本発明の第２の実施の形態におけるＰＭ復調回路から出力されるクロック信号PLLCK、ゼロビット検出回路又はワンビット検出回路からの出力信号、同期保護回路内の状態保持回路の慣性カウンタ、制御回路から出力されるリセット信号reset、ＰＭ復調回路からの出力信号PMOUT、慣性カウンタのカウント値に基づいて作成された窓期間を模式的に示す図である。

本発明の第２の実施の形態では、図４に示す同期保護回路１１２が、慣性状態又はサーチ状態を示すＡＤＩＰビット同期保護用の状態保持回路（不図示）と、慣性状態において動作する慣性カウンタ（不図示）を有しており、ＡＤＩＰビット同期が慣性状態にある場合には、第１カウンタ１１６のカウントアップに係る処理を、慣性カウンタのカウント値を用いて作成した窓期間にのみ限定して行うように構成されている。

図８には、図４に示す同期保護回路１１２内のＡＤＩＰビット同期保護用の状態保持回路が保持する遷移状態が模式的に図示されている。状態保持回路は、初期状態ではサーチ状態を保持している。このサーチ状態では、例えば、同期保護回路１１２に対して、ゼロビット検出回路１０８からの出力“１”又はワンビット検出回路１１０からの出力“１”が、９３クロックおきに連続して３回入力された場合に、状態保持回路は慣性状態に遷移して、この慣性状態を新たに保持する。この慣性状態では、後述する窓期間内にゼロビット検出回路１０８からの出力“１”又はワンビット検出回路１１０からの出力“１”が共に入力されない現象が３回連続した場合に、状態保持回路はサーチ状態に遷移して、このサーチ状態を新たに保持する。

以下、状態保持回路が慣性状態にある場合の動作について説明する。状態保持回路が慣性状態にある場合には、図９に示すような慣性カウンタを動作させる。慣性カウンタは、クロック信号PLLCKごとにカウントアップを行うとともに、ゼロビット検出回路１０８からの出力“１”又はワンビット検出回路１１０からの出力“１”が同期保護回路１１２に供給された時点で、カウント値が０にクリアされるカウンタである。また、慣性カウンタのカウント値が９２までカウントアップした時点で、ゼロビット検出回路１０８からの出力“１”又はワンビット検出回路１１０からの出力“１”が共に入力されない場合には、次のクロック信号PLLCKで、そのカウント値が０となる。このような慣性カウンタのカウント値をデコードして、カウント値が９１、９２、０の間は“１”となり、その他の期間は“０”となる窓期間が生成される。なお、ここでは、慣性カウンタのカウント値が９１、９２、０の間を窓期間としているが、例えば、９０、９１、９２、０、１の間や９２の間のみを窓期間として設定してもよい。

状態保持回路が慣性状態にある場合には、図４に示す第１カウンタ１１６は、ゼロビット検出回路１０８からの出力“１”又はワンビット検出回路１１０からの出力“１”のうち、上記の窓期間に“１”となるもののみをカウントする。なお、これ以外の各部の動作については、上述の第１の実施の形態と同一である。

慣性状態にある場合には、窓期間以外の期間でゼロビット検出回路１０８又はワンビット検出回路１１０から供給される出力“１”は、ノイズが原因である確率が高く、無視すべきものであると考えられる。したがって、第１カウンタ１１６が、ノイズが原因となって発生する出力“１”を除外してカウントアップを行えるようにすることで、第１カウンタ１１６のカウント値がより信頼できるものとなる。その結果、第１Ｄ／Ａコンバータ３２４から第１カウンタ１１６に供給される閾値THD1、第２Ｄ／Ａコンバータ３２６から第２カウンタ１１８に供給される閾値THD2、ＰＬＬ回路３１８の出力クロックの移相量を最適な値とすることが可能となる。

以上、説明したように、本発明の第２の実施の形態によれば、上述の第１の実施の形態に加えて、窓期間を設定して、ゼロビット検出回路１０８やワンビット検出回路１１０から出力される信号をカウントするタイミングを定めることにより、ノイズが原因となって発生する出力に係るカウントを除外することが可能となり、ＡＤＩＰのアドレス情報の取得に係る信頼性をより向上させることが可能となる。

＜第３の実施の形態＞
次に、本発明の第３の実施の形態について説明する。なお、本発明の第３の実施の形態では、図４に示すアドレス情報検出回路１０のＰＭ復調回路１２が、後述の図１０に示すＰＭ復調回路１２によって構成されており、このＰＭ復調回路１２及び制御回路１０２を除く各部の動作は、上述の第１の実施の形態と同様である。

図１０は、本発明の第３の実施の形態における位相変調されたウォブリング信号WBLINからＡＤＩＰ信号を復調するＰＭ復調回路の一例を示す図である。まず、ＤＶＤ＋ＲＷから読み出された再生ウォブリング信号WBLINは、アドレス情報検出回路１０のＰＭ復調回路１２に供給される。再生ウォブリング信号WBLINは、Ａ／Ｄ変換器（不図示）によってデジタル化された後、図１０に示すＰＭ復調回路１２に供給される。なお、再生ウォブリング信号WBLINのデジタル化に使用されるサンプリング周波数は、後述する信号PLLCKに比較して、充分に高い周波数を有している。

図１０のＰＭ復調回路１２において、デジタル化された再生ウォブリング信号WBLINは、デジタル信号処理用のＢＰＦ（Band Pass Filter：バンドパスフィルタ）４０２の入力端子に印加される。なお、ＢＰＦ４０２は、供給される再生ウォブリング信号WBLINの周波数を通過域の周波数とし、通過域の周波数よりも低い周波数成分及び通過域の周波数よりも高い周波数成分を減衰域とするデジタルフィルタであり、このＢＰＦ４０２によって、再生ウォブリング信号WBLINに含まれる不要な雑音成分が除去される。

一方、ＢＰＦ４０２の出力端子は、遅延回路（ＤＥＬＡＹ）４０４の入力端子及びヒルベルトフィルタ（ＨＩＬＢＥＲＴ）４０６の入力端子に接続されている。なお、ＨＩＬＢＥＲＴ４０６は、入力信号の位相を９０度遅らせて出力するデジタルフィルタであり、ＤＥＬＡＹ４０４は、入力信号に対して、ＨＩＬＢＥＲＴ４０６の群遅延特性を考慮して、ＨＩＬＢＥＲＴ４０６の群遅延時間分だけ入力信号を遅延させて出力するデジタル遅延回路である。

ＤＥＬＡＹ４０４の出力端子及びＨＩＬＢＥＲＴ４０６の出力端子は、除算器（ＤＩＶ）４０８の第１入力端子及び第２入力端子のそれぞれに接続されている。なお、ＤＩＶ４０８は、ＤＥＬＡＹ４０４の出力信号I(t)とＨＩＬＢＥＲＴ４０６の出力信号Q(t)との除算Q(t)／I(t)を算出して出力する除算器である。

ＤＩＶ４０８の出力端子は、逆正接演算器（ＡＲＣＴＡＮ）４１０の入力端子に接続されており、ＡＲＣＴＡＮ４１０の出力端子は、位相比較器４１２の第１入力端子に接続されている。なお、ＡＲＣＴＡＮ４１０は、ＤＩＶ４０８から供給される除算結果Q(t)／I(t)に対して、arctan[Q(t)／I(t)]の逆正接演算を行って、その演算結果を出力する演算回路である。

また、位相比較器４１２の出力端子は、デジタル信号用のループフィルタ４１４の入力端子及び絶対値化回路４１６の入力端子に接続されており、信号D(t)が出力される。また、ループフィルタ４１４の出力端子は、デジタル信号用の電圧制御発振器（ＶＣＯ：Voltage control oscillator）４１８の入力端子に接続されている。

さらに、ＶＣＯ４１８の出力端子は、２値化回路４２０の入力端子に接続されているとともに、上述の位相比較器４１２の第２入力端子に接続されている。また、絶対値化回路４１６の出力端子は、比較器４２２の第１入力端子に接続されており、信号ABS(t)が出力される。また、比較器４２２の第２入力端子は、制御回路１０２に接続され、制御回路１０２から第１制御データTHD3が供給される。この比較器４２２の出力端子は、Ｄ Ｆ／Ｆ（Ｄフリップフロップ）４２４の入力端子に接続されており、信号CMPOUT4が出力される。

また、制御回路１０２からの第２制御データOFFSETは、２値化回路４２０のオフセット入力端子に接続されているとともに、２値化回路４２０の出力端子は、Ｄ Ｆ／Ｆ４２４のクロック入力端子に接続されており、クロック信号PLLCKを供給する。また、Ｄ Ｆ／Ｆ４２４の出力端子は、復調データPMOUTを出力する。

上述のように構成された図１０に示すＰＭ復調回路１２では、ＤＥＬＡＹ４０４、ＨＩＬＢＥＲＴ４０６、ＤＩＶ４０８、ＡＲＣＴＡＮ４１０の回路によって、供給された再生ウォブリング信号WBLINの瞬時位相が計算される。また、位相比較器４１２、ループフィルタ４１４、ＶＣＯ４１８によって、ＰＬＬ回路が形成され、その結果、ＶＣＯ４１８からは瞬時位相が出力される。ＶＣＯ４１８から出力される瞬時位相は、２値化回路４２０で２値化され、クロック信号PLLCKとして出力される。なお、２値化回路４２０は、ＶＣＯ４１８から供給される瞬時位相入力０〜３６０度のうち、０〜１８０度の場合に“１”、１８０〜３６０度の場合に“０”を出力する。また、２値化回路４２０のオフセット入力端子にオフセット量（第２制御データ）OFFSETが供給された場合、２値化回路４２０は、瞬時位相入力にOFFSETを加えた値（この値が３６０度を超える場合は、３６０度を差し引いた値）が、０〜１８０度の場合に“１”、１８０〜３６０度の場合に“０”を出力する。

また、絶対値化回路４１６は、ＡＲＣＴＡＮ４１０から出力される瞬時位相から、ＶＣＯ４１８から出力される瞬時位相を、位相比較器４１２で差し引いた結果の信号出力を絶対値化する演算器である。比較器４２２は、絶対値化回路４１６から第１入力端子に供給される入力ABS(t)と、第２入力端子に供給される第１制御データTHD3とを比較して、ABS(t)≧THD3の場合に“１”を、それ以外の場合に“０”を出力する。

次に、図１０の各部の信号について、図１１を参照しながら説明する。図１１には、図１０の各部の信号I(t)、Q(t)、D(t)、ABS(t)、CMPOUT4、PLLCKが、模式的に示されている。なお、図１１では、アナログ信号によって表現されているが、実際には、サンプリング及び量子化されたデジタル信号である。

ＤＥＬＡＹ４０４は、ＰＭ復調回路１２に供給される再生ウォブリング信号WBLINを遅延させた信号I(t)を出力する。一方、ＨＩＬＢＥＲＴ４０６は、この信号I(t)に対して、９０度位相を遅らせた信号Q(t)を出力する。すなわち、信号I(t)＝Ａ×ｃｏｓ（ω×ｔ）の場合には、信号Q(t)＝Ａ×ｓｉｎ（ω×ｔ）となる。なお、ここで、Ａは、信号I(t)及びQ(t)の振幅、ωは角周波数である。また、ｔ＝ｎ×Ｔ（Ｔは、サンプリング周期）である。

したがって、ＤＩＶ４０８で除算演算を行うことで、
Q(t)／I(t)＝Ａ×ｓｉｎ（ω×ｔ）／Ａ×ｃｏｓ（ω×ｔ）＝ｔａｎ（ω×ｔ）
が算出される。さらに、ＡＲＣＴＡＮ４１０で逆正接演算を行うことで、
ＡＲＣＴＡＮ｛ｔａｎ（ω×ｔ）｝＝ω×ｔ
となり、瞬時位相が算出される。再生ウォブリング信号WBLINは、大部分が同一位相であり、一部の反転位相の部分に、ＡＤＩＰのアドレス情報が変調されている。

したがって、ＡＲＣＴＡＮ４１０から出力される瞬時位相は、大部分の時間が同一位相の信号の瞬時位相であり、後段の位相比較器４１２、ループフィルタ４１４、ＶＣＯ４１８によって構成されるＰＬＬ回路は、この位相にロックする。すなわち、ＰＬＬ回路内の位相比較器４１２から出力される信号D(t)は、大部分の時間（同一位相の信号となる時間）は０となる。一方、位相反転の部分では図１１に示されるように、信号D(t)は非０の値となる。この非０の信号D(t)は、そのままでは扱いにくいので、絶対値化回路４１６でその絶対値を取って、信号ABS（t）として出力される。信号ABS（t）は、比較器４２２において閾値THD3と比較されて、２値化信号CMPOUT4として出力される。また、信号CMPOUT4は、クロック信号PLLCKの立ち上がりで、Ｄ Ｆ／Ｆ４２４に取り込まれて、Ｄ Ｆ／Ｆ４２４から信号PMOUTが出力される。

次に、制御回路１０２によって設定される第１制御データTHD3及び第２制御データOFFSETについて説明する。上述の第１の実施の形態と同様、制御回路１０２は、第１カウンタ１１６のカウント値及び第２カウンタ１１８のカウント値を用いて、第１制御データTHD3及び第２制御データOFFSETの設定を行う。

制御回路１０２は、第１制御データTHD3として、所定の初期値を設定する。これは、図１０の比較器４２２の第２入力端子に入力される。なお、この第１制御データTHD3は、閾値THD3として図１１に図示されている。制御回路１０２は、その後、第１カウンタ１１６及び第２カウンタ１１８に対してリセット信号resetを出力し、更にその後、適当なタイミング（例えば、９３００クロック後）で第１カウンタ１１６の値及び第２カウンタ１１８の値を取り込んで、これらを保存する。

次に、制御回路１０２は、所定の初期値に対して所定の値を加えた値を新たな閾値THD3として設定する。制御回路１０２は、その後、第１カウンタ１１６及び第２カウンタ１１８に対してリセット信号resetを出力し、更にその後、適当なタイミング（例えば、９３００クロック後）で第１カウンタ１１６の値及び第２カウンタ１１８の値を取り込んで、これらを保存する。

上述の操作を複数回繰り返すことによって、制御回路１０２は、閾値THD3の値と、第１カウンタ１１６のカウント値及び第２カウンタ１１８のカウント値との対応関係を測定する。図１２及び図１３に、この測定結果の一例を示す。閾値THD3がＡ〜Ｆの場合における第１カウンタ１１６のカウント値及び第２カウンタ１１８のカウント値は、例えば、
THD1 第１カウンタ１１６ 第２カウンタ１１８
Ａ １５ ５８０
Ｂ ４５ ５００
Ｃ ９８ ３８０
Ｄ ９７ ３７０
Ｅ ９２ ３６０
Ｆ ４５ ２１０
となる。

制御回路１０２は測定結果を調べ、第１カウンタ１１６のカウント値は、閾値THD3がＣ〜Ｅの場合がその前後の場合に比べて大きな値であるとともに、第２カウンタ１１８のカウント値は、閾値THD3がＣ〜ＥにおいてＥの場合が最も小さく、その場合でも３００以上あることを把握し、その結果、Ｅの値を閾値THD3として選択する。これは、上述の第１の実施の形態における閾値THD1の選択と同様に、９３００クロックの間には、１００ＡＤＩＰビットが含まれており、再生状態が良好な場合には、閾値THD3の値が理想的な値であれば、第１カウンタの値は９８、第２カウンタの値は３０２となると考えられることを根拠としている。なお、ここでは、Ｅの値を閾値THD3として選択しているが、これに限定されるものではなく、その他の値（例えば、Ｄの値）を閾値THD3として選択してもよい。

また、図１１からも分かるように、閾値THD3の絶対値が大きすぎる場合は、再生ウォブリング信号WBLINの位相反転部を検出できず、信号CMPOUT4の“１”が出力されない。このような場合には、Ｄ Ｆ／Ｆ４２４に対して、信号CMPOUT4の“１”が入力されず、Ｄ Ｆ／Ｆ４２４から出力されるPMOUT信号も“０”となってしまい、アドレス情報の取得が正しく行われない。また、閾値THD3の絶対値が小さすぎる場合は、位相反転部以外でも閾値THD3を超えてしまい、信号CMPOUT4の“１”が位相反転部以外で出力されて、Ｄ Ｆ／Ｆ４２４への“１”入力が行われてしまう。その結果、信号PMOUTは不正規の場所に“１”が立って、“0100000110”又は“0100011000”のパターンが不正規の位置に現れてしまい、ビット同期を乱す原因となってしまう。以上のことから、閾値THD3の値は適正に設定される必要がある。

次に、制御回路１０２は、第２制御データOFFSETとして、所定の初期値を設定する。これは、図１０の２値化回路４２０のオフセット入力端子に入力される。上述のように、２値化回路４２０は、ＶＣＯ４１８から出力される瞬時位相と、オフセット入力である第２制御データOFFSETとの和の値に対して、２値化処理を行う。したがって、ＶＣＯ４１８から出力される瞬時位相に対して、２値化回路４２０の出力であるクロック信号PLLCKの位相は、第２制御データOFFSETに応じて変化される。

制御回路１０２は、その後、第１カウンタ１１６に対してリセット信号resetを出力し、更にその後、適当なタイミング（例えば、９３００クロック後）で第１カウンタ１１６の値を取り込んで、これを保存する。次に、制御回路１０２は、所定の初期値に対して所定の値を加えた値を第２制御データOFFSETとして設定する。制御回路１０２は、その後、第１カウンタ１１６に対してリセット信号resetを出力し、更にその後、適当なタイミング（例えば、９３００クロック後）で第１カウンタ１１６の値を取り込んで、これを保存する。

上述の操作を複数回繰り返すことによって、制御回路１０２は、第２制御データOFFSETの値と、第１カウンタ１１６のカウント値との対応関係を測定する。図１４に、この測定結果の一例を示す。第２制御データOFFSETの値がＪ〜Ｏの場合における第１カウンタ１１６のカウント値は、例えば、
OFFSET 第１カウンタ１１６
Ｊ ５０
Ｋ ７５
Ｌ ９７
Ｍ ９５
Ｎ ７８
Ｏ ５５
となる。

制御回路１０２は測定結果を調べ、第１カウンタ１１６のカウント値は、オフセット量がＬの場合がその他の場合に比べて大きな値なので、Ｌの値を第２制御データOFFSETとして選択する。図１０のＤ Ｆ／Ｆ４２４は、比較器４２２からの出力信号CMPOUT4を、クロック信号PLLCKの立ち上がりで取り込む。このとき、図１１に示すように、クロック信号PLLCKが、信号CMPOUT4に対して適当なタイミングで立ち上がれば、信号CMPOUT4を安定してとらえて、信号PMOUTとして出力することが可能となる。したがって、２値化回路４２０のオフセット入力は、適正に補正される必要がある。

また、制御回路１０２は、いったん閾値THD3の値を決定した後も、閾値THD3の値を小刻みに増加又は減少させて、ゼロビット検出回路１０８やワンビット検出回路１１０のそれぞれからの出力信号に係るカウント値が、以前に比べて増加するか減少するかの測定を行う。その結果、カウント値が増加するようであれば、そのときの閾値THD3を新たな閾値として更新して用いることが望ましい。なお、制御回路１０２は、上述の処理を実行するプログラムが内蔵されたマイクロコンピュータなどによって実現可能である。

また、本発明の第３の実施の形態では、第１カウンタ１１６の値と共に第２カウンタ１１８の値を用いて、閾値THD3や２値化回路４２０のオフセット量の決定を行うように構成されているが、例えば、第２カウンタ１１８のカウント値を用いずに、第１カウンタ１１６のカウント値のみを用いて、閾値THD3や２値化回路４２０のオフセット量の決定を行うようにしてもよい。この場合には、閾値THD3は、第１カウンタ１１６の値が最大となる閾値（図１２の例ではＣの値）を用いることが望ましい。

以上、説明したように、本発明の第３の実施の形態によれば、入力の再生ウォブリング信号WBLINに係る値を２値化する際に用いる閾値や、２値化した信号をサンプリングするためのクロック信号の位相を常時最適化できるようにする機能を、簡便な回路で実現することが可能であり、再生状態の悪いディスクの再生時においても、ＡＤＩＰのアドレス情報を安定して取得することが可能となる。

本発明に係る光ディスクドライブ装置におけるアドレス情報検出回路は、上記の構成を有しており、ＤＶＤ＋ＲＷ方式において採用されているＡＤＩＰのアドレス情報を迅速、かつ正確に再生することが可能であるという効果を有しており、ＤＶＤ＋ＲＷ方式の光ディスクに対して、データ記録を行う光ディスクドライブ装置のアドレス情報検出回路における技術に適用可能である。

本発明の第１の実施の形態における、位相変調されたウォブリング信号WBLINからＡＤＩＰ信号を復調するＰＭ復調回路の一例を示す図である。 本発明の第１の実施の形態におけるＰＭ復調回路内の各部の信号WBLIN、SIGA、CMPOUT1、CMPOUT3、CMPOUT2、PLLCK、PMOUTを模式的に示す図である。 本発明の第１の実施の形態におけるＰＭ復調回路から出力されるクロック信号PLLCK、制御回路から出力されるリセット信号reset、ＰＭ復調回路からの出力信号PMOUT、ワンビット検出回路からの出力信号、第１カウンタ及び第２カウンタのカウンタ値を模式的に示す図である。 本発明の第１の実施の形態における、位相変調された再生ウォブリング信号WBLINからアドレス情報を再生するためのアドレス情報検出回路の一例を示す図である。 本発明の第１の実施の形態に係る閾値THD1がＡ〜Ｇの場合における第１カウンタのカウント値の一例を示す図である。 本発明の第１の実施の形態に係る閾値THD1がＡ〜Ｇの場合における第２カウンタのカウント値の一例を示す図である。 本発明の第１の実施の形態に係る移相量がＪ〜Ｐの場合における第１カウンタのカウント値の一例を示す図である。 本発明の第２の実施の形態における同期保護回路内の状態保持回路によって保持される状態の遷移図である。 本発明の第２の実施の形態におけるＰＭ復調回路から出力されるクロック信号PLLCK、ゼロビット検出回路又はワンビット検出回路からの出力信号、同期保護回路内の状態保持回路の慣性カウンタ、制御回路から出力されるリセット信号reset、ＰＭ復調回路からの出力信号PMOUT、慣性カウンタのカウント値に基づいて作成された窓期間を模式的に示す図である。 本発明の第３の実施の形態における位相変調されたウォブリング信号WBLINからＡＤＩＰ信号を復調するＰＭ復調回路の一例を示す図である。 本発明の第３の実施の形態におけるＰＭ復調回路内の各部の信号I(t)、Q(t)、D(t)、ABS(t)、CMPOUT4、PLLCKを模式的に示す図である。 本発明の第３の実施の形態に係る閾値THD3がＡ〜Ｆの場合における第１カウンタのカウント値の一例を示す図である。 本発明の第３の実施の形態に係る閾値THD3がＡ〜Ｆの場合における第２カウンタのカウント値の一例を示す図である。 本発明の第３の実施の形態に係る信号OFFSETがＪ〜Ｏの場合における第１カウンタのカウント値の一例を示す図である。 従来の技術及び本発明に共通する情報記録再生装置の構成例を示すブロック図である。 従来の技術におけるＤＶＤ＋ＲＷの構造例を模式的に示す斜視図である。 従来の技術における１・ＡＤＩＰビットとウォブルとの関係を示す図である。 従来の技術におけるＡＤＩＰの変調のルールを示す図であり、（１）は、ＡＤＩＰワードシンクを示す図、（２）はＡＤＩＰゼロビットを示す図、（３）は、ＡＤＩＰワンビットを示す図である。 従来の技術におけるＡＤＩＰワードの第１構成例を示す図である。 従来の技術におけるＡＤＩＰワードの第２構成例を示す図である。

符号の説明

２ グルーブトラック
３ ランドトラック
５ 色素膜
６ 金蒸着面
７ 保護膜
１０ アドレス情報検出回路
１２ ＰＭ復調回路
６０ 情報記録再生装置
６１ 光源
６２ カップリングレンズ
６３ ビームスプリッタ
６４ １／４波長板
６５ 対物レンズ
６６ 光学系
６７ ＤＶＤ＋ＲＷ
６８ 集光レンズ
６９ 受光素子
７０ Ｉ／Ｖアンプ
７１ サーボ回路
７２ 機構系
７３ 再生回路
７５ 復調回路
１０２ 制御回路
１０４ シフトレジスタ
１０６ ワードシンク検出回路
１０８ ゼロビット検出回路
１１０ ワンビット検出回路
１１２ 同期保護回路
１１４ エラー訂正回路
１１６ 第１カウンタ
１１８ 第２カウンタ
３０２、３１０ コンデンサ
３０４、３０６ インダクタ
３０８ 抵抗
３１２、３１４、３１６ コンパレータ
３１８ ＰＬＬ回路
３２０ 移相回路
３２２ ＳＲ Ｆ／Ｆ（セット・リセット・フリップフロップ）
３２４ 第１ＤＡＣ（Ｄ／Ａコンバータ）
３２６ 第２ＤＡＣ（Ｄ／Ａコンバータ）
４０２ ＢＰＦ（バンドパスフィルタ）
４０４ ＤＥＬＡＹ（遅延回路）
４０６ ＨＩＬＢＥＲＴ（ヒルベルトフィルタ）
４０８ ＤＩＶ（除算器）
４１０ ＡＲＣＴＡＮ（逆正接演算器）
４１２ 位相比較器
４１４ ループフィルタ
４１６ 絶対値化回路
４１８ ＶＣＯ（電圧制御発振器）
４２０ ２値化回路
４２２ 比較器
４２４ Ｄ Ｆ／Ｆ（Ｄフリップフロップ）

Claims (3)

1. アドレス情報及び同期を取るためのビットパターンを所定の規則に従って位相変調した位相変調信号に基づき光ディスクにグルーブを蛇行させて形成した前記光ディスクにデータの記録及び再生を行う光ディスクドライブ装置のアドレス情報検出回路において、
   前記光ディスクから抽出された前記データ記録用トラックのウォブリング成分を位相復調する位相復調回路と、
   前記位相復調回路における位相復調結果から、前記ビットパターンを検出するビットパターン検出回路と、
   前記ビットパターン検出回路によって所定の期間に検出された前記ビットパターンの数をカウントするカウンタと、
   前記位相復調回路内で前記ウォブリング成分に係る位相反転部の検出のために、周波数選択フィルタを通過させた前記ウォブリング成分の振幅を閾値と比較する比較器と、
   前記カウンタによるカウント結果に基づいて、前記比較器の閾値を制御する制御回路とを、
   有する光ディスクドライブ装置のアドレス情報検出回路。
2. アドレス情報及び同期を取るためのビットパターンを所定の規則に従って位相変調した位相変調信号に基づき光ディスクにグルーブを蛇行させて形成した前記光ディスクにデータの記録及び再生を行う光ディスクドライブ装置のアドレス情報検出回路において、
   前記光ディスクから抽出された前記データ記録用トラックのウォブリング成分を位相復調する位相復調回路と、
   前記位相復調回路における位相復調結果から、前記ビットパターンを検出するビットパターン検出回路と、
   前記ビットパターン検出回路によって所定の期間に検出された前記ビットパターンの数をカウントするカウンタと、
   前記位相復調回路内で前記ウォブリング成分に係る位相反転部の検出のために、前記ウォブリング成分の瞬時位相と前記ウォブリング成分が位相同期された結果得られる位相同期ループの瞬時位相との差信号の振幅を閾値と比較する比較器と、
   前記カウンタによるカウント結果に基づいて、前記比較器の閾値を制御する制御回路とを、
   有する光ディスクドライブ装置のアドレス情報検出回路。
3. 前記位相復調回路内で前記ウォブリング成分に係る信号の位相反転部の検出結果をラッチするフリップフロップに対して、前記比較器から供給される信号入力と、前記フリップフロップが前記信号入力をラッチするタイミングの基準として用いられるクロック信号との位相関係を、前記カウンタによるカウント結果に基づいて制御する位相関係制御回路を有する請求項１又は２に記載の光ディスクドライブ装置のアドレス情報検出回路。

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