JP4273352B2 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP4273352B2
JP4273352B2 JP2006249334A JP2006249334A JP4273352B2 JP 4273352 B2 JP4273352 B2 JP 4273352B2 JP 2006249334 A JP2006249334 A JP 2006249334A JP 2006249334 A JP2006249334 A JP 2006249334A JP 4273352 B2 JP4273352 B2 JP 4273352B2
Authority
JP
Japan
Prior art keywords
hole
conductive member
semiconductor device
electrode
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006249334A
Other languages
Japanese (ja)
Other versions
JP2007019536A (en
Inventor
伸晃 橋元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2006249334A priority Critical patent/JP4273352B2/en
Publication of JP2007019536A publication Critical patent/JP2007019536A/en
Application granted granted Critical
Publication of JP4273352B2 publication Critical patent/JP4273352B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Wire Bonding (AREA)

Description

本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。   The present invention relates to a semiconductor device, a manufacturing method thereof, a circuit board, and an electronic device.

近年の電子機器の小型化に伴い、高密度実装に適した半導体装置のパッケージが要求されている。これに応えるために、ＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Scale/Size Package）のような表面実装型パッケージが開発されている。表面実装型パッケージでは、半導体チップに接続される配線パターンの形成された基板が使用されることがある。また、基板には貫通穴が形成され、この貫通穴を介して、配線パターンとは反対側の面から突出するように、外部電極が形成されることがあった。   With the recent miniaturization of electronic equipment, a package of a semiconductor device suitable for high-density mounting is required. In order to meet this demand, surface mount packages such as BGA (Ball Grid Array) and CSP (Chip Scale / Size Package) have been developed. In a surface mount package, a substrate on which a wiring pattern connected to a semiconductor chip is formed may be used. In addition, a through hole is formed in the substrate, and an external electrode may be formed through the through hole so as to protrude from the surface opposite to the wiring pattern.

このような構成のパッケージが適用された半導体装置によれば、回路基板に実装されてから、回路基板と半導体装置との熱膨張率の差により、外部電極に応力が加えられると、この外部電極にクラックが入ることがあった。
特開平９−１９９６３２号公報 特開平９−２６６２３１号公報 特開平９−５１０１８号公報 According to the semiconductor device to which the package having such a configuration is applied, when the external electrode is stressed due to a difference in thermal expansion coefficient between the circuit board and the semiconductor device after being mounted on the circuit board, the external electrode Cracks sometimes occurred.
JP-A-9-199632 JP-A-9-266231 JP-A-9-51018

本発明は、この問題点を解決するものであり、その目的は、外部電極のクラックを防止できる半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。   The present invention solves this problem, and an object of the present invention is to provide a semiconductor device capable of preventing cracks in an external electrode, a manufacturing method thereof, a circuit board, and an electronic apparatus.

（１）本発明に係る半導体装置は、貫通穴が形成された基板と、
電極を有する半導体素子と、
前記基板の一方の面側において前記貫通穴上を含む前記一方の面の任意の領域に接着部材を介して貼り付けられるとともに、前記接着部材に貼り付けられた面の反対側の面で前記半導体素子の電極に電気的に接続される導電部材と、
前記貫通穴を介して前記導電部材と接続されるとともに、前記基板の他方の面よりも外側まで設けられた外部電極と、
を有し、
前記貫通穴内において、前記貫通穴を形成する内壁面と前記外部電極との間に、前記接着部材の一部が介在する。本発明によれば、貫通穴内から外部電極が形成され、外部電極と貫通穴との間には、接着部材の一部が介在する。したがって、接着部材が応力緩和部材となるので、回路基板との熱膨張率の差によって生じた応力（熱ストレス）や回路基板に外部から加えられる機械的ストレスを吸収することができる。こうして、外部電極にクラックが生じることを防止することができる。なお、本発明では、接着部材は、基板と導電部材との間から貫通穴の内壁面に至るまで連続性を保っていてもよいし、非連続的に貫通穴内に存在してもよい。
（２）この半導体装置において、前記貫通穴内において、前記接着部材の一部が引き込まれて介在してもよい。
（３）本発明に係る半導体装置は、貫通穴が形成された基板と、
電極を有する半導体素子と、
前記基板の一方の面側において前記貫通穴上を含む前記一方の面の任意の領域に直接形成されて前記半導体素子の電極に電気的に接続される導電部材と、
前記貫通穴を介して、前記導電部材と接続されるとともに、前記基板の他方の面よりも外側まで設けられた外部電極と、
を有し、
前記基板は、前記外部電極よりも弾力性の高い材料で形成され、
前記貫通穴の内壁面には、前記基板を構成する前記材料によって凸部が形成される。本発明によれば、貫通穴の内壁面に凸部が形成されていることで、平坦な内壁面よりも変形しやすくなっており、回路基板との熱膨張率の差によって生じた応力（熱ストレス）や回路基板に外部から加えられる機械的ストレスを吸収することができる。こうして、外部電極にクラックが生じることを防止することができる。
（４）この半導体装置において、
前記外部電極は、前記貫通穴の内側に位置する基端部の径ｄと、前記貫通穴から突出する突出部の径φとが、φ≦ｄの関係を有してもよい。これによれば、外部電極は、貫通穴によって径が絞られないようになり、くびれが形成されない。したがって、回路基板との熱膨張率の差によって生じた応力（熱ストレス）や回路基板に外部から加えられる機械的ストレスが集中しないので、外部電極にクラックが生じることを防止することができる。
（５）本発明に係る半導体装置は、貫通穴が形成された基板と、
電極を有する半導体素子と、
前記基板の一方の面側において前記貫通穴上を含む前記一方の面の任意の領域に接着部材を介して貼り付けられるとともに、前記接着部材に貼り付けられた面の反対側の面で前記半導体素子の電極に電気的に接続される導電部材と、
前記貫通穴を介して前記導電部材と接続されるとともに、前記基板の他方の面よりも外側まで設けられた外部電極と、
を有し、
前記外部電極は、前記貫通穴の内側に位置する基端部の径ｄと、前記貫通穴から突出する突出部の径φとが、φ≦ｄの関係を有する。本発明によれば、貫通穴内から外部電極が形成される。ここで、外部電極の基端部の径ｄと突出部の径φとは、φ≦ｄの関係を有する。すなわち、外部電極は、貫通穴によって径が絞られないようになり、くびれが形成されない。したがって、回路基板との熱膨張率の差によって生じた応力（熱ストレス）や回路基板に外部から加えられる機械的ストレスが集中しないので、外部電極にクラックが生じることを防止することができる。
（６）前記基板は、絶縁基板であってもよい。
（７）前記基板は、プリント基板であってもよい。
（８）前記外部電極は、ハンダで形成されてもよい。
（９）この半導体装置において、
前記基板の外形は、半導体素子の外形よりも大きくてもよい。
（１０）この半導体装置において、
前記半導体素子の前記電極は、導電性粒子が接着剤に分散されてなる異方性導電材料を介して前記導電部材に電気的に接続されてもよい。
（１１）この半導体装置において、
前記半導体素子の前記電極は、ワイヤを介して前記導電部材に電気的に接続されてもよい。
（１２）本発明に係る回路基板には、上記半導体装置が実装される。
（１３）本発明に係る電子機器は、上記回路基板を有する。
（１４）本発明に係る半導体装置の製造方法は、接着部材が一方の面に設けられた基板を用意する工程と、
前記基板を、前記接着部材が設けられた面側からその反対側面に向かって型抜きを行うことにより、貫通穴を形成するとともに、前記貫通穴内に前記接着部材の一部を引き込む工程と、
前記接着部材を介して、前記基板における前記貫通穴上を含む前記一方の面の任意の領域に導電部材を貼り付ける工程と、
前記貫通穴及び該貫通穴内に引き込まれた前記一部の接着部材の内側を介して、前記導電部材に外部電極の形成材料を設けて、前記導電部材の形成面の反対側の面から突出する外部電極を形成する工程と、
前記導電部材に、半導体素子の電極を電気的に接続する工程と、
を含む。本発明によれば、基板の型抜きを行って貫通穴を形成するときに、同時に貫通穴内に接着部材の一部を引き込むことができる。続いて、貫通穴を介して外部電極を形成すると、この外部電極と貫通穴との間に接着部材の一部が介在するようになる。こうして得られた半導体装置によれば、接着部材が応力緩和部材となるので、回路基板との熱膨張率の差によって生じた応力（熱ストレス）や回路基板に外部から加えられる機械的ストレスを吸収して、外部電極にクラックが生じることを防止することができる。
（１５）本発明に係る半導体装置の製造方法は、内壁面に凸部を有する貫通穴が形成されるとともに、前記貫通穴上を含む領域に導電部材が直接形成され、外部電極よりも弾力性の高い材料からなる基板を用意する工程と、
前記貫通穴を介して、前記導電部材に外部電極の形成材料を設けて、前記導電部材の形成面の反対側の面から突出する外部電極を形成する工程と、
前記導電部材に、半導体素子の電極を電気的に接続する工程と、
を含む。本発明によれば、貫通穴の内壁面に凸部が形成されていることで、平坦な内壁面よりも変形しやすくなっており、回路基板との熱膨張率の差によって生じた応力（熱ストレス）や回路基板に外部から加えられる機械的ストレスを吸収することができる。こうして、外部電極にクラックが生じることを防止することができる。
（１６）この製造方法において、
前記導電部材を形成する前に、前記基板を型抜きする工程を含み、前記型抜きする工程で、前記基板の一部を前記貫通穴に引き込んで前記凸部を形成してもよい。これによれば、型抜きをする工程で凸部を簡単に形成することができる。
（１７）この製造方法において、
レーザを使用して前記貫通穴を形成してもよい。レーザを使用すると、凸部が必然的に生じる。
（１８）この製造方法において、
ウエットエッチングによって前記貫通穴を形成してもよい。ウエットエッチングを適用すると、凸部が必然的に生じる。
（１９）この製造方法において、
前記外部電極は、前記貫通穴の内側に位置する基端部の径ｄと、前記貫通穴から突出する突出部の径φとが、φ≦ｄの関係を有してもよい。これによれば、外部電極は、貫通穴によって径が絞られないようになり、くびれが形成されない。したがって、回路基板との熱膨張率の差によって生じた応力（熱ストレス）や回路基板に外部から加えられる機械的ストレスが集中しないので、外部電極にクラックが生じることを防止することができる。
（２０）本発明に係る半導体装置の製造方法は、貫通穴が形成されるとともに前記貫通穴上を含む領域に導電部材が形成された基板を用意する工程と、
前記貫通穴を介して、前記導電部材に外部電極の形成材料を設けて、前記導電部材とは反対側の面から突出する外部電極を形成する工程と、
前記導電部材に、半導体素子の電極を電気的に接続する工程と、
を含み、
前記外部電極は、前記貫通穴の内側に位置する基端部の径ｄと、前記貫通穴から突出する突出部の径φとが、φ≦ｄの関係を有する。本発明によって製造された半導体装置によれば、外部電極の基端部の径ｄと突出部の径φとがφ≦ｄの関係を有する。すなわち、外部電極は、貫通穴によって径が絞られないようになり、くびれが形成されない。したがって、回路基板との熱膨張率の差によって生じた応力（熱ストレス）や回路基板に外部から加えられる機械的ストレスが集中しないので、外部電極にクラックが生じることを防止することができる。
（２１）前記基板は、絶縁フィルム又はプリント基板であってもよい。
（２２）前記外部電極の形成材料は、ハンダであってもよい。
（２３）この半導体装置の製造方法において、
前記導電部材に前記半導体素子の前記電極を電気的に接続する工程の後に、前記基板を、半導体素子の外側で打ち抜く工程を含んでもよい。
（２４）この製造方法において、
前記導電部材に前記半導体素子の前記電極を電気的に接続する工程で、導電性粒子が接着剤に分散されてなる異方性導電材料を介して、前記電極を前記導電部材に電気的に接続してもよい。
（２５）この製造方法において、
前記導電部材に前記半導体素子の前記電極を電気的に接続する工程で、ワイヤを介して前記導電部材に前記電極を電気的に接続してもよい。 (1) A semiconductor device according to the present invention includes a substrate on which a through hole is formed;
A semiconductor element having an electrode;
The semiconductor is attached to an arbitrary region of the one surface including the top of the through hole on one surface side of the substrate via an adhesive member, and the surface opposite to the surface attached to the adhesive member A conductive member electrically connected to the electrode of the element;
An external electrode connected to the conductive member through the through hole and provided outside the other surface of the substrate;
Have
In the through hole, a part of the adhesive member is interposed between the inner wall surface forming the through hole and the external electrode. According to the present invention, the external electrode is formed from the inside of the through hole, and a part of the adhesive member is interposed between the external electrode and the through hole. Therefore, since the adhesive member serves as a stress relaxation member, it is possible to absorb stress (thermal stress) generated due to a difference in thermal expansion coefficient from the circuit board and mechanical stress applied to the circuit board from the outside. Thus, it is possible to prevent the external electrode from cracking. In the present invention, the adhesive member may maintain continuity from the space between the substrate and the conductive member to the inner wall surface of the through hole, or may exist discontinuously in the through hole.
(2) In this semiconductor device, a part of the adhesive member may be drawn and interposed in the through hole.
(3) A semiconductor device according to the present invention includes a substrate on which a through hole is formed;
A semiconductor element having an electrode;
A conductive member that is directly formed in an arbitrary region of the one surface including the top of the through hole on one surface side of the substrate and is electrically connected to the electrode of the semiconductor element;
An external electrode connected to the conductive member via the through hole and provided to the outside of the other surface of the substrate;
Have
The substrate is formed of a material having higher elasticity than the external electrode,
On the inner wall surface of the through hole, a convex portion is formed by the material constituting the substrate. According to the present invention, since the convex portion is formed on the inner wall surface of the through-hole, it is easier to be deformed than the flat inner wall surface, and the stress (heat Stress) and mechanical stress applied to the circuit board from the outside can be absorbed. Thus, it is possible to prevent the external electrode from cracking.
(4) In this semiconductor device,
In the external electrode, the diameter d of the base end located inside the through hole and the diameter φ of the protruding portion protruding from the through hole may have a relationship of φ ≦ d. According to this, the diameter of the external electrode is not restricted by the through hole, and the constriction is not formed. Therefore, stress (thermal stress) caused by the difference in thermal expansion coefficient from the circuit board and mechanical stress applied from the outside to the circuit board are not concentrated, so that the external electrode can be prevented from cracking.
(5) A semiconductor device according to the present invention includes a substrate on which a through hole is formed;
A semiconductor element having an electrode;
The semiconductor is attached to an arbitrary region of the one surface including the top of the through hole on one surface side of the substrate via an adhesive member, and the surface opposite to the surface attached to the adhesive member A conductive member electrically connected to the electrode of the element;
An external electrode connected to the conductive member through the through hole and provided outside the other surface of the substrate;
Have
In the external electrode, the diameter d of the base end located inside the through hole and the diameter φ of the protruding portion protruding from the through hole have a relationship of φ ≦ d. According to the present invention, the external electrode is formed from within the through hole. Here, the diameter d of the base end portion of the external electrode and the diameter φ of the protruding portion have a relationship of φ ≦ d. That is, the diameter of the external electrode is not reduced by the through hole, and no constriction is formed. Therefore, stress (thermal stress) caused by the difference in thermal expansion coefficient from the circuit board and mechanical stress applied from the outside to the circuit board are not concentrated, so that the external electrode can be prevented from cracking.
(6) The substrate may be an insulating substrate.
(7) The board may be a printed board.
(8) The external electrode may be formed of solder.
(9) In this semiconductor device,
The outer shape of the substrate may be larger than the outer shape of the semiconductor element.
(10) In this semiconductor device,
The electrode of the semiconductor element may be electrically connected to the conductive member via an anisotropic conductive material in which conductive particles are dispersed in an adhesive.
(11) In this semiconductor device,
The electrode of the semiconductor element may be electrically connected to the conductive member through a wire.
(12) The semiconductor device is mounted on the circuit board according to the present invention.
(13) An electronic device according to the present invention includes the circuit board.
(14) A method of manufacturing a semiconductor device according to the present invention includes a step of preparing a substrate having an adhesive member provided on one surface;
Forming the through hole by performing die cutting from the surface side on which the adhesive member is provided to the opposite side surface thereof, and drawing a part of the adhesive member into the through hole; and
A step of attaching a conductive member to any region of the one surface including the top of the through hole in the substrate via the adhesive member;
A material for forming an external electrode is provided on the conductive member via the inside of the through hole and the part of the adhesive member drawn into the through hole, and protrudes from the surface opposite to the surface on which the conductive member is formed. Forming an external electrode;
Electrically connecting an electrode of a semiconductor element to the conductive member;
including. According to the present invention, when the substrate is punched to form the through hole, a part of the adhesive member can be simultaneously drawn into the through hole. Subsequently, when the external electrode is formed through the through hole, a part of the adhesive member is interposed between the external electrode and the through hole. According to the semiconductor device thus obtained, since the adhesive member becomes a stress relaxation member, it absorbs stress (thermal stress) caused by the difference in thermal expansion coefficient from the circuit board and mechanical stress applied to the circuit board from the outside. And it can prevent that a crack arises in an external electrode.
(15) In the method of manufacturing a semiconductor device according to the present invention, a through hole having a convex portion is formed on an inner wall surface, and a conductive member is directly formed in a region including the top of the through hole, and is more elastic than an external electrode. Preparing a substrate made of a high material,
Providing a forming material of an external electrode on the conductive member through the through-hole, and forming an external electrode protruding from a surface opposite to the forming surface of the conductive member;
Electrically connecting an electrode of a semiconductor element to the conductive member;
including. According to the present invention, since the convex portion is formed on the inner wall surface of the through-hole, it is easier to be deformed than the flat inner wall surface, and the stress (heat Stress) and mechanical stress applied to the circuit board from the outside can be absorbed. Thus, it is possible to prevent the external electrode from cracking.
(16) In this manufacturing method,
Before forming the conductive member, it may include a step of punching out the substrate, and in the step of punching out, a part of the substrate may be drawn into the through hole to form the convex portion. According to this, a convex part can be easily formed in the process of die cutting.
(17) In this manufacturing method,
The through hole may be formed using a laser. When a laser is used, convex portions are inevitably generated.
(18) In this manufacturing method,
The through hole may be formed by wet etching. When wet etching is applied, convex portions are inevitably generated.
(19) In this manufacturing method,
In the external electrode, the diameter d of the base end located inside the through hole and the diameter φ of the protruding portion protruding from the through hole may have a relationship of φ ≦ d. According to this, the diameter of the external electrode is not restricted by the through hole, and the constriction is not formed. Therefore, stress (thermal stress) caused by the difference in thermal expansion coefficient from the circuit board and mechanical stress applied from the outside to the circuit board are not concentrated, so that the external electrode can be prevented from cracking.
(20) A method of manufacturing a semiconductor device according to the present invention includes a step of preparing a substrate in which a through hole is formed and a conductive member is formed in a region including the top of the through hole,
Providing a forming material of an external electrode on the conductive member through the through hole, and forming an external electrode protruding from a surface opposite to the conductive member;
Electrically connecting an electrode of a semiconductor element to the conductive member;
Including
In the external electrode, the diameter d of the base end located inside the through hole and the diameter φ of the protruding portion protruding from the through hole have a relationship of φ ≦ d. According to the semiconductor device manufactured by the present invention, the diameter d of the base end portion of the external electrode and the diameter φ of the protruding portion have a relationship of φ ≦ d. That is, the diameter of the external electrode is not reduced by the through hole, and no constriction is formed. Therefore, stress (thermal stress) generated due to the difference in thermal expansion coefficient with the circuit board and mechanical stress applied from the outside to the circuit board are not concentrated, so that it is possible to prevent the external electrode from cracking.
(21) The substrate may be an insulating film or a printed circuit board.
(22) The material for forming the external electrode may be solder.
(23) In this method of manufacturing a semiconductor device,
A step of punching the substrate outside the semiconductor element may be included after the step of electrically connecting the electrode of the semiconductor element to the conductive member.
(24) In this manufacturing method,
In the step of electrically connecting the electrode of the semiconductor element to the conductive member, the electrode is electrically connected to the conductive member through an anisotropic conductive material in which conductive particles are dispersed in an adhesive. May be.
(25) In this manufacturing method,
In the step of electrically connecting the electrode of the semiconductor element to the conductive member, the electrode may be electrically connected to the conductive member via a wire.

以下、本発明の好適な実施の形態について図面を参照して説明する。   Preferred embodiments of the present invention will be described below with reference to the drawings.

（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置を示す図である。この半導体装置１０は、半導体素子の一例である半導体チップ１２及び基板の一例である絶縁フィルム１４を含み、ＣＳＰ型のパッケージが適用されたものである。絶縁フィルム１４には、外部電極１６が形成されており、半導体チップ１２は、複数の電極１３を有する。図１において、電極１３は、半導体チップ１２の対向する二辺にのみ形成されているが、周知のように四辺に形成されてもよい。 (First embodiment)
FIG. 1 is a diagram illustrating the semiconductor device according to the first embodiment. The semiconductor device 10 includes a semiconductor chip 12 that is an example of a semiconductor element and an insulating film 14 that is an example of a substrate, to which a CSP type package is applied. External electrodes 16 are formed on the insulating film 14, and the semiconductor chip 12 has a plurality of electrodes 13. In FIG. 1, the electrodes 13 are formed only on two opposite sides of the semiconductor chip 12, but may be formed on four sides as is well known.

絶縁フィルム１４はポリイミド樹脂等からなり、複数の貫通穴１４ａを有する。ポリイミド樹脂からなる基板として、
熱膨張係数：１２ｐｐｍ／℃
弾性率 ：９００ｋｇ／ｍｍ2
程度のものや、
熱膨張係数：２０ｐｐｍ／℃
弾性率 ：３０２ｋｇ／ｍｍ2
程度のものを使用することができる。また、絶縁フィルム１４の一方の面に、導電部材の一例である配線パターン１８が貼り付けられている。詳しくは、配線パターン１８は、接着剤１７を介して、絶縁フィルム１４に貼り付けられている。接着部材の一例である接着剤１７として、
熱膨張係数（５０〜１５０℃）：７０〜１６５ｐｐｍ／℃
弾性率（１５０℃） ：０．１〜０．９×１０8Ｐａ
破断伸び ：１３〜２９％
程度のものを使用することができ、例えば、
熱膨張係数（５０〜１５０℃）：７０ｐｐｍ／℃
弾性率（１５０℃） ：０．１×１０8Ｐａ
破断伸び ：２１％
程度のものを使用することができる。 The insulating film 14 is made of polyimide resin or the like and has a plurality of through holes 14a. As a substrate made of polyimide resin,
Thermal expansion coefficient: 12 ppm / ° C
Elastic modulus: 900 kg / mm 2
About
Thermal expansion coefficient: 20 ppm / ° C
Elastic modulus: 302 kg / mm 2
Something of a degree can be used. A wiring pattern 18, which is an example of a conductive member, is attached to one surface of the insulating film 14. Specifically, the wiring pattern 18 is affixed to the insulating film 14 via the adhesive 17. As an adhesive 17 that is an example of an adhesive member,
Thermal expansion coefficient (50 to 150 ° C.): 70 to 165 ppm / ° C.
Elastic modulus (150 ° C.): 0.1 to 0.9 × 10 8 Pa
Elongation at break: 13-29%
Can be used, for example,
Thermal expansion coefficient (50 to 150 ° C.): 70 ppm / ° C.
Elastic modulus (150 ° C.): 0.1 × 10 8 Pa
Elongation at break: 21%
Something of a degree can be used.

接着剤１７の一部は、貫通穴１４ａ内に引き込まれている。なお、接着剤１７の代わりに、粘着テープ等を使用してもよい。また、配線パターン１８は、貫通穴１４ａ上を通るように形成されており、図１に示されないが、貫通穴１４ａ上を含む部分は、他の部分よりも幅の広いランドとなっている。   A part of the adhesive 17 is drawn into the through hole 14a. Note that an adhesive tape or the like may be used instead of the adhesive 17. Further, the wiring pattern 18 is formed so as to pass over the through hole 14a and is not shown in FIG. 1, but the portion including the top of the through hole 14a is a land that is wider than the other portions.

さらに、絶縁フィルム１４には、貫通穴１４ａを介して、配線パターン１８に（図においては下に）外部電極１６が形成されている。外部電極１６は、貫通穴１４ａ内に位置して配線パターン１６と接合される基端部１６ａと、配線パターン１８とは反対側に絶縁フィルム１４から突出する突出部１６ｂと、を含む。なお、外部電極１６は、ハンダ、銅又はニッケルなどからなる。   Furthermore, external electrodes 16 are formed in the wiring pattern 18 (downward in the figure) through the through holes 14a in the insulating film 14. The external electrode 16 includes a base end portion 16 a that is located in the through hole 14 a and is joined to the wiring pattern 16, and a protruding portion 16 b that protrudes from the insulating film 14 on the side opposite to the wiring pattern 18. The external electrode 16 is made of solder, copper, nickel, or the like.

本実施の形態では、図１に拡大して示すように、外部電極１６の基端部１６ａと、貫通穴１４ａとの間に、接着剤１７の一部が介在している。この接着剤１７の一部によって、外部電極１６に加えられた応力（熱ストレスや機械的ストレス）が緩和されるようになっている。ここで、応力は加熱されたときに生じることが多いので、接着剤１７は、少なくとも加熱されたときに、応力緩和機能を果たせる程度に柔軟性又は弾力性を有することが必要である。   In the present embodiment, as shown in an enlarged view in FIG. 1, a part of the adhesive 17 is interposed between the base end portion 16a of the external electrode 16 and the through hole 14a. A part of the adhesive 17 relieves stress (thermal stress or mechanical stress) applied to the external electrode 16. Here, since stress often occurs when heated, the adhesive 17 needs to be flexible or elastic enough to perform a stress relaxation function at least when heated.

各々の配線パターン１８には、凸部１８ａが形成されている。各凸部１８ａは、半導体チップ１２の各電極１３に対応して形成されている。したがって、電極１３が、半導体チップ１２の外周に沿って四辺に並んでいる場合には、凸部１８ａも四辺に並ぶように形成される。電極１３は、凸部１８ａに電気的に接続され、配線パターン１８を介して外部電極１６と導通するようになっている。また、凸部１８ａが形成されることで、絶縁フィルム１４と半導体チップ１２との間、あるいは、配線パターン１８と半導体チップ１２との間には広い間隔をあけることができる。   Each wiring pattern 18 has a convex portion 18a. Each convex portion 18 a is formed corresponding to each electrode 13 of the semiconductor chip 12. Therefore, when the electrodes 13 are arranged on four sides along the outer periphery of the semiconductor chip 12, the convex portions 18a are also formed to be arranged on the four sides. The electrode 13 is electrically connected to the convex portion 18 a and is electrically connected to the external electrode 16 through the wiring pattern 18. Further, by forming the convex portion 18 a, a wide space can be provided between the insulating film 14 and the semiconductor chip 12 or between the wiring pattern 18 and the semiconductor chip 12.

電極１３と凸部１８ａとの電気的な接続は、異方性導電材料の一例である異方性導電膜２０によって図られる。異方性導電膜２０は、樹脂中の金属微粒子などの導電粒子を分散させてシート状にしたものである。電極１３と凸部１８ａとの間で異方性導電膜２０が押しつぶされると、導電粒子も押しつぶされて、両者間を電気的に導通させるようになる。また、異方性導電膜２０を使用すると、導電粒子が押しつぶされる方向にのみ電気的に導通し、それ以外の方向には導通しない。したがって、複数の電極１３の上に、シート状の異方性導電膜２０を貼り付けても、隣り同士の電極１３間では電気的に導通しない。   Electrical connection between the electrode 13 and the convex portion 18a is achieved by an anisotropic conductive film 20 which is an example of an anisotropic conductive material. The anisotropic conductive film 20 is a sheet formed by dispersing conductive particles such as metal fine particles in a resin. When the anisotropic conductive film 20 is crushed between the electrode 13 and the convex portion 18a, the conductive particles are also crushed to electrically connect the two. Moreover, when the anisotropic conductive film 20 is used, it conducts electrically only in the direction in which the conductive particles are crushed, and does not conduct in other directions. Therefore, even if the sheet-like anisotropic conductive film 20 is pasted on the plurality of electrodes 13, electrical conduction is not established between the adjacent electrodes 13.

上述の例では、凸部１８ａを配線パターン１８側に形成したが、半導体チップ１２の電極１３上にバンプを形成してもよく、その場合には、配線パターン１８側に凸部１８ａの形成は不要である。   In the above example, the convex portion 18a is formed on the wiring pattern 18 side. However, a bump may be formed on the electrode 13 of the semiconductor chip 12, and in this case, the convex portion 18a is formed on the wiring pattern 18 side. It is unnecessary.

本実施の形態では、異方性導電膜２０は、電極１３と凸部１８ａとの間及びその付近にのみ形成されているが、電極１３と凸部１８ａとの間にのみ形成してもよいし、後述する樹脂２２が注入される領域を含め、半導体チップ１２の全面に形成されてもよい。   In the present embodiment, the anisotropic conductive film 20 is formed only between and in the vicinity of the electrode 13 and the convex portion 18a, but may be formed only between the electrode 13 and the convex portion 18a. However, it may be formed on the entire surface of the semiconductor chip 12 including a region where a resin 22 described later is injected.

そして、絶縁フィルム１４と半導体チップ１２との間に形成される隙間には、ゲル注入穴２４から樹脂２２が注入されている。なお、半導体チップ１２の全面に異方性導電膜２０を形成する場合には、注入穴２４が不要であり、かつ、樹脂２２の注入工程も不要である。   A resin 22 is injected from the gel injection hole 24 into the gap formed between the insulating film 14 and the semiconductor chip 12. Note that when the anisotropic conductive film 20 is formed on the entire surface of the semiconductor chip 12, the injection hole 24 is unnecessary and the injection process of the resin 22 is also unnecessary.

ここで、樹脂２２として、ヤング率が低く応力緩和の働きを果たせる材質を用いれば、上述した接着剤１７による応力緩和機能に加えて、さらに応力緩和を図ることができる。例えば、ポリイミド樹脂、シリコーン樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂等を用いることで、樹脂２２が応力緩和機能を果たす。   Here, if a material having a low Young's modulus and capable of performing stress relaxation is used as the resin 22, in addition to the above-described stress relaxation function by the adhesive 17, stress relaxation can be further achieved. For example, by using a polyimide resin, a silicone resin, a silicone-modified polyimide resin, an epoxy resin, a silicone-modified epoxy resin, an acrylic resin, or the like, the resin 22 performs a stress relaxation function.

次に、本実施の形態に係る半導体装置１０の製造方法について、主要な工程を説明する。   Next, main steps of the method for manufacturing the semiconductor device 10 according to the present embodiment will be described.

まず、一方の面に接着剤１７が設けられた絶縁フィルム１４を用意し、絶縁フィルム１４に貫通穴１４ａを形成する。その工程を図２（Ａ）及び図２（Ｂ）に示す。すなわち、図２（Ａ）に示すように、まず、接着剤１７が設けられた面側に打ち抜き治具１及び受け治具２を配置する。同図においては、接着剤１７を有する面を上にして絶縁フィルム１４が位置し、その上に打ち抜き治具１が位置している。なお、絶縁フィルム１４は、図示しない台の上に載せられている。そして、図２（Ｂ）に示すように、打ち抜き治具１にて絶縁フィルム１４を貫通させて、貫通穴１４ａを形成する。ここで、打ち抜き治具１は、受け治具２にガイドされて接着剤１７を引き込みながら絶縁フィルム１４を貫通する。したがって、接着剤１７の一部は、貫通穴１４ａの内部に引き込まれた状態となる。また、貫通穴１４ａ内に引き込まれた接着剤１７は、打ち抜き治具１を引き抜いても元にもどらず、貫通穴１４ａ内に残る。なお、接着剤１７を貫通穴１４ａ内に引き込むには、打ち抜き治具１と受け治具２との間に、１０〜５０μｍ程度の隙間（クリアランス）が存在することが好ましい。   First, an insulating film 14 provided with an adhesive 17 on one surface is prepared, and a through hole 14 a is formed in the insulating film 14. The process is shown in FIGS. 2 (A) and 2 (B). That is, as shown in FIG. 2A, first, the punching jig 1 and the receiving jig 2 are arranged on the surface side where the adhesive 17 is provided. In the figure, the insulating film 14 is positioned with the surface having the adhesive 17 facing upward, and the punching jig 1 is positioned thereon. The insulating film 14 is placed on a table (not shown). Then, as shown in FIG. 2 (B), the punching jig 1 penetrates the insulating film 14 to form a through hole 14a. Here, the punching jig 1 is guided by the receiving jig 2 and penetrates the insulating film 14 while drawing the adhesive 17. Accordingly, a part of the adhesive 17 is drawn into the through hole 14a. In addition, the adhesive 17 drawn into the through hole 14a does not return to the original position even when the punching jig 1 is pulled out, and remains in the through hole 14a. In order to draw the adhesive 17 into the through hole 14 a, it is preferable that a gap (clearance) of about 10 to 50 μm exists between the punching jig 1 and the receiving jig 2.

また、好ましくは、貫通穴１４ａの形成と同時に、絶縁フィルム１４にゲル注入穴２４も形成する。   Preferably, the gel injection hole 24 is also formed in the insulating film 14 simultaneously with the formation of the through hole 14a.

そして、絶縁フィルム１４に銅箔などの導電箔を貼り付けて、エッチングにより配線パターン１８を形成する。凸部１８ａの形成領域をマスクして、それ以外の部分を薄肉にするようにエッチングし、マスクを除去すれば、凸部１８ａを形成することができる。   Then, a conductive foil such as a copper foil is attached to the insulating film 14, and the wiring pattern 18 is formed by etching. If the formation region of the convex portion 18a is masked and the other portions are etched so as to be thin, and the mask is removed, the convex portion 18a can be formed.

続いて、絶縁フィルム１４には、凸部１８ａの上から異方性導電膜２０を貼り付ける。詳しくは、複数の凸部１８ａが、対向する二辺に沿って並ぶ場合は平行する２つの直線状に異方性導電膜２０を貼り付け、凸部１８ａが四辺に並ぶ場合は、これに対応して矩形を描くように異方性導電膜２０を貼り付ける。   Subsequently, the anisotropic conductive film 20 is attached to the insulating film 14 from above the convex portions 18a. Specifically, when the plurality of convex portions 18a are arranged along two opposite sides, the anisotropic conductive film 20 is pasted in two parallel straight lines, and when the convex portions 18a are arranged on four sides, this corresponds to this. Then, the anisotropic conductive film 20 is attached so as to draw a rectangle.

こうして、上記絶縁フィルム１４を、凸部１８ａと電極１３とを対応させて、半導体チップ１２上に押しつけて、凸部１８ａと電極１３とで異方性導電膜２０を押しつぶす。こうして、凸部１８ａと電極１３との電気的接続を図ることができる。   In this way, the insulating film 14 is pressed onto the semiconductor chip 12 with the projections 18 a and the electrodes 13 corresponding to each other, and the anisotropic conductive film 20 is crushed by the projections 18 a and the electrodes 13. Thus, the electrical connection between the convex portion 18a and the electrode 13 can be achieved.

次に、ゲル注入穴２４から、樹脂を注入して、絶縁フィルム１４と半導体チップ１２との間に、樹脂２２を形成する。   Next, resin is injected from the gel injection hole 24 to form the resin 22 between the insulating film 14 and the semiconductor chip 12.

そして、貫通穴１４ａを介して配線パターン１８上にハンダを設け、ボール状の外部電極１６を形成する。具体的には、例えば、ハンダペーストを用いたハンダ印刷や、ハンダボールを配線パターン１８上に載せることによって、外部電極１６を形成する。   Then, solder is provided on the wiring pattern 18 through the through hole 14a, and the ball-shaped external electrode 16 is formed. Specifically, for example, the external electrode 16 is formed by solder printing using a solder paste or placing a solder ball on the wiring pattern 18.

これらの工程によって、半導体装置１０を得ることができる。なお、本実施の形態では、異方性導電膜２０を用いたが、その代わりに異方性導電接着剤を用いても良い。異方性導電接着剤は、シート状をなしていない点を除き異方性導電膜２０と同様の構成のものである。   Through these steps, the semiconductor device 10 can be obtained. Although the anisotropic conductive film 20 is used in this embodiment, an anisotropic conductive adhesive may be used instead. The anisotropic conductive adhesive has the same configuration as that of the anisotropic conductive film 20 except that it does not have a sheet shape.

本実施の形態によれば、絶縁フィルム１４に形成された貫通穴１４ａと外部電極１６との間に、接着剤１７が介在するので、外部電極１６に加えられた応力（熱ストレスや機械的ストレス）を吸収することができる。このような構成を得るには、上述したように、絶縁フィルム１４に予め接着剤１７を設けておき、この接着剤１７の側から、貫通穴１４ａの打ち抜き工程を行えばよい。こうすることで、貫通穴１４ａの打ち抜き工程と同時に、接着剤１７の一部を貫通穴１４ａ内に引き込むことができる。   According to the present embodiment, since the adhesive 17 is interposed between the through hole 14a formed in the insulating film 14 and the external electrode 16, the stress applied to the external electrode 16 (thermal stress or mechanical stress) ) Can be absorbed. In order to obtain such a configuration, as described above, the insulating film 14 may be provided with the adhesive 17 in advance, and the through hole 14a may be punched from the adhesive 17 side. By doing so, a part of the adhesive 17 can be drawn into the through hole 14a simultaneously with the punching process of the through hole 14a.

次に、図３は、本実施の形態の変形例を示す図である。この変形例では、絶縁フィルム１４の貫通穴１４ａ内に接着剤１７が入り込んでおらず、外部電極２６の形状に特徴を有する。接着剤１７が貫通穴１４ａ内に入り込んでいなくてもよいので、接着剤１７を有しないプリント基板を、絶縁フィルム１４の代わりに用いることもできる。   Next, FIG. 3 is a diagram showing a modification of the present embodiment. In this modified example, the adhesive 17 does not enter the through hole 14 a of the insulating film 14, and the shape of the external electrode 26 is characteristic. Since the adhesive 17 does not have to enter the through hole 14 a, a printed board without the adhesive 17 can be used instead of the insulating film 14.

すなわち、外部電極２６の基端部２６ａの径ｄと、突出部２６ｂの径φとが、
φ≦ｄ
の関係を有する。言い換えると、貫通穴１４ａの開口端部に位置する基端部２６ａが、貫通穴１４ａの外側で絶縁フィルム１４から突出する突出部２６ｂとほぼ等しいか、あるいは、基端部２６ａが突出部２６ｂよりも大きくなっている。特に、両者がほぼ等しいことが好ましい。こうすることで、突出部２６ｂから基端部２６ａにかけて、絞られた形状が形成されないようになっている。 That is, the diameter d of the base end portion 26a of the external electrode 26 and the diameter φ of the protruding portion 26b are:
φ ≦ d
Have the relationship. In other words, the base end portion 26a positioned at the opening end of the through hole 14a is substantially equal to the protrusion 26b protruding from the insulating film 14 outside the through hole 14a, or the base end 26a is more than the protrusion 26b. Is also getting bigger. In particular, it is preferable that both are substantially equal. By doing so, a narrowed shape is not formed from the protruding portion 26b to the base end portion 26a.

この構成によれば、外部電極２６に絞られる形状がないので、外部電極２６に加えられる応力が集中しない。そして、応力を分散させてクラックを防止することができる。なお、貫通穴１４ａ内に接着剤１７が入り込んでいる構造をとれば、さらに応力緩和性能は向上する。   According to this configuration, since there is no shape narrowed down to the external electrode 26, the stress applied to the external electrode 26 is not concentrated. And a stress can be disperse | distributed and a crack can be prevented. In addition, if it takes the structure where the adhesive agent 17 has penetrated into the through-hole 14a, stress relaxation performance will improve further.

また、その製造方法は、上述した実施の形態と同様である。ただし、貫通穴１４ａ内に接着剤１７を入り込ませる工程が必ずしも必要ではないため、貫通穴１４ａを打ち抜く方向が限定されない。また、配線パターン１８を絶縁フィルム１４上にスパッタリングによって形成するなど、この変形例では、接着剤１７を省略してもよい。ただし、この変形例では、貫通穴１４ａと外部電極２６との間に、接着剤１７が介在することを妨げるものではない。   Moreover, the manufacturing method is the same as that of embodiment mentioned above. However, since the step of inserting the adhesive 17 into the through hole 14a is not necessarily required, the direction in which the through hole 14a is punched is not limited. Further, in this modification example, the adhesive 17 may be omitted, for example, the wiring pattern 18 is formed on the insulating film 14 by sputtering. However, this modification does not prevent the adhesive 17 from being interposed between the through hole 14a and the external electrode 26.

（第２の実施の形態）
図４は、第２の実施の形態に係る半導体装置を示す図である。この半導体装置１１０は、半導体素子１１２と、基板の一例である絶縁フィルム１４（第１の実施の形態と同じ構成）と、複数の外部電極１６（第１の実施の形態と同じ構成）とを含む。半導体素子１１２の複数の電極（図示せず）にはバンプ１１３が設けられている。バンプ１１３は、金ボールバンプ、金メッキバンプであることが多いが、ハンダボールであってもよい。絶縁フィルム１４は、半導体素子１１２よりも大きい形状をなしている。 (Second Embodiment)
FIG. 4 is a diagram illustrating a semiconductor device according to the second embodiment. The semiconductor device 110 includes a semiconductor element 112, an insulating film 14 (same configuration as that of the first embodiment) as an example of a substrate, and a plurality of external electrodes 16 (same configuration as that of the first embodiment). Including. Bumps 113 are provided on a plurality of electrodes (not shown) of the semiconductor element 112. The bump 113 is often a gold ball bump or a gold plating bump, but may be a solder ball. The insulating film 14 has a shape larger than that of the semiconductor element 112.

絶縁フィルム１４の一方の面に、導電部材１１８が貼り付けられている。導電部材１１８は、図１に示す配線パターン１８から凸部１８ａを省略した構成をなし、接着剤１７によって絶縁フィルム１４に貼り付けられている。   A conductive member 118 is attached to one surface of the insulating film 14. The conductive member 118 has a configuration in which the convex portion 18 a is omitted from the wiring pattern 18 shown in FIG. 1, and is attached to the insulating film 14 with the adhesive 17.

バンプ１１３と導電部材１１８との電気的な接続は、絶縁フィルム１１８における導電部材１１８が形成された面の全体に設けられた異方性導電材料１２０によって図られる。異方性導電材料１２０自体は、図１に示す異方性導電膜２０と同じものを使用することができる。こうすることで、半導体素子１１２と絶縁フィルム１４との間に異方性導電材料１２０が介在して、半導体素子１１２における電極が形成された面と、絶縁フィルム１４における導電部材１１８が形成された面と、が覆われて保護される。その他の構成は、第１の実施の形態と同じである。   The electrical connection between the bump 113 and the conductive member 118 is achieved by the anisotropic conductive material 120 provided on the entire surface of the insulating film 118 where the conductive member 118 is formed. As the anisotropic conductive material 120 itself, the same material as the anisotropic conductive film 20 shown in FIG. 1 can be used. In this way, the anisotropic conductive material 120 is interposed between the semiconductor element 112 and the insulating film 14, and the surface on which the electrode in the semiconductor element 112 is formed and the conductive member 118 in the insulating film 14 are formed. The surface is covered and protected. Other configurations are the same as those of the first embodiment.

本実施の形態に係る半導体装置１１０の製造方法については、異方性導電材料１２０を絶縁フィルム１４の全面に設ける点を除き、第１の実施の形態で説明した方法を適用することができる。半導体装置１１０を製造するときには、基板に半導体素子１１２を搭載してから、この基板を絶縁フィルム１４の形状で打ち抜いてもよい。また、本実施の形態でも、外部電極１６の形状について図３に示す形態を適用することができる。   As the method for manufacturing the semiconductor device 110 according to the present embodiment, the method described in the first embodiment can be applied except that the anisotropic conductive material 120 is provided on the entire surface of the insulating film 14. When manufacturing the semiconductor device 110, the semiconductor element 112 may be mounted on the substrate, and then the substrate may be punched out in the shape of the insulating film 14. Also in this embodiment, the form shown in FIG. 3 can be applied to the shape of the external electrode 16.

（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る半導体装置を示す図である。同図に示す半導体装置３０では、配線パターン３８と半導体チップ３２の電極３３とが、ワイヤ４０によって接続されている。配線パターン３８は、接着剤３７を介して基板３４に貼り付けられることで形成されている。基板３４は、第１の実施の形態と同様に絶縁フィルムの場合や、もしくは、プリント基板の場合がある。 (Third embodiment)
FIG. 5 is a diagram showing a semiconductor device according to the third embodiment of the present invention. In the semiconductor device 30 shown in the figure, the wiring pattern 38 and the electrode 33 of the semiconductor chip 32 are connected by a wire 40. The wiring pattern 38 is formed by being attached to the substrate 34 via an adhesive 37. As in the first embodiment, the substrate 34 may be an insulating film or a printed circuit board.

また、基板３４の配線パターン３８の形成面には、応力緩和層４２が設けられている。応力緩和層４２は、第１の実施の形態の樹脂２２として選択可能な材料から形成されている。この応力緩和層４２に接着剤４６を介して、半導体チップ３２の電極３３を有する面とは反対側の面が接着されている。   Further, a stress relaxation layer 42 is provided on the surface of the substrate 34 where the wiring pattern 38 is formed. The stress relaxation layer 42 is formed of a material that can be selected as the resin 22 of the first embodiment. A surface of the semiconductor chip 32 opposite to the surface having the electrodes 33 is bonded to the stress relaxation layer 42 with an adhesive 46.

基板３４には、貫通穴３４ａが形成されている。この貫通穴３４ａを介して、配線パターン３８に外部電極３６が形成されている。詳しくは、基板３４における配線パターン３８とは反対側の面に突出するように、配線パターン３８上に外部電極３６が形成されている。そして、半導体チップ３２の外周及び基板３４の配線パターン３８を有する面が、樹脂４４にて封止されている。   A through hole 34 a is formed in the substrate 34. An external electrode 36 is formed on the wiring pattern 38 through the through hole 34a. Specifically, the external electrode 36 is formed on the wiring pattern 38 so as to protrude from the surface of the substrate 34 opposite to the wiring pattern 38. The outer periphery of the semiconductor chip 32 and the surface having the wiring pattern 38 of the substrate 34 are sealed with a resin 44.

外部電極３６は、図１に示す構成、もしくは図３に示す外部電極２６と同様の構成をなし、同様の効果を達成できるようになっている。あるいは、図１に示す実施の形態と同様に、貫通穴３４ａと外部電極３６との間に接着剤３７が介在するように構成してもよい。   The external electrode 36 has the configuration shown in FIG. 1 or the same configuration as the external electrode 26 shown in FIG. 3, and can achieve the same effect. Or you may comprise so that the adhesive agent 37 may interpose between the through-hole 34a and the external electrode 36 similarly to embodiment shown in FIG.

本実施の形態は、第１の実施の形態と比べて、半導体チップ３２の電極３３と配線パターン３８との接続にワイヤ４０を使用した点と、半導体チップ３２等が樹脂４４によって封止されている点で相違するが、応力緩和に関する機能は第１の実施の形態と同様である。   In the present embodiment, the wire 40 is used for the connection between the electrode 33 of the semiconductor chip 32 and the wiring pattern 38, and the semiconductor chip 32 and the like are sealed with a resin 44, as compared with the first embodiment. However, the function related to stress relaxation is the same as that of the first embodiment.

（第４の実施の形態）
図６は、本発明の第４の実施の形態に係る半導体装置を示す図である。同図に示す半導体装置１３０は、貫通穴３４ａと外部電極１３６との間に接着剤３７が介在する点で図５に示す半導体装置３０と異なる。 (Fourth embodiment)
FIG. 6 is a diagram showing a semiconductor device according to the fourth embodiment of the present invention. The semiconductor device 130 shown in the figure is different from the semiconductor device 30 shown in FIG. 5 in that an adhesive 37 is interposed between the through hole 34 a and the external electrode 136.

（第５の実施の形態）
図７は、本発明の第５の実施の形態に係る半導体装置を示す図である。同図に示す半導体装置２１０は、導電部材１１８が、接着部材なしで基板２１４に直接形成されている点で、図４に示す半導体装置１１０と異なる。図７において、図４に示す半導体装置１１０と同じ構成には同じ符号を付してある。なお、本実施の形態では、半導体素子１１２がフェースダウン実装されているが、図６に示すフェースアップ実装を適用してもよい。 (Fifth embodiment)
FIG. 7 is a diagram showing a semiconductor device according to the fifth embodiment of the present invention. The semiconductor device 210 shown in the figure is different from the semiconductor device 110 shown in FIG. 4 in that the conductive member 118 is directly formed on the substrate 214 without an adhesive member. 7, the same components as those of the semiconductor device 110 shown in FIG. In the present embodiment, the semiconductor element 112 is mounted face-down, but the face-up mounting shown in FIG. 6 may be applied.

基板２１４は、外部電極１６よりも弾力性の高い材料で形成されている。また、基板２１４の貫通穴２１４ａの内壁面には、凸部２２０が形成されている。凸部２２０の形成方法を図８（Ａ）及び図８（Ｂ）に示す。   The substrate 214 is made of a material having higher elasticity than the external electrode 16. Further, a convex portion 220 is formed on the inner wall surface of the through hole 214 a of the substrate 214. A method for forming the convex portion 220 is shown in FIGS. 8 (A) and 8 (B).

基板２１４は、接着剤が設けられていない点で図２に示す絶縁フィルム１４と異なる。図８（Ａ）に示すように受け治具２に載せられた基板２１４を、打ち抜き治具１によって、図８（Ｂ）に示すように打ち抜いて貫通穴２１４ａを形成する。こうすることで、基板２１４を構成する材料が貫通穴２１４ａの内部に突出して凸部２２０が形成される。例えば、基板２１４の一方の面において貫通穴２１４ａの端部を形成する部分の一部が、貫通穴２１４ａ内に引き込まれて凸部２２０が形成されてもよいし、基板２１４の厚みの中間部分において、貫通穴２１４ａの内壁面に凸部２２０が形成されてもよい。また、凸部２２０は、貫通穴２１４ａの周端部の全体が貫通穴２１４ａの内側に突出してリング状をなしてもよいし、貫通穴２１４ａの周端部の一部のみが貫通穴２１４ａの内側に突出して構成されても良い。凸部２２０が形成されていることで、図４に示すように、接着剤１７が貫通穴１４ａ内に介在する構成と同じ効果を達成することができる。すなわち、貫通穴２１４ａの内壁面が平坦な場合よりも、凸部２２０が変形しやすいので、外部電極１６に加えられる応力を緩和することができる。   The substrate 214 is different from the insulating film 14 shown in FIG. 2 in that no adhesive is provided. The substrate 214 placed on the receiving jig 2 as shown in FIG. 8A is punched out as shown in FIG. 8B by the punching jig 1 to form a through hole 214a. By doing so, the material constituting the substrate 214 protrudes into the through hole 214a, and the convex portion 220 is formed. For example, a part of the portion forming the end portion of the through hole 214a on one surface of the substrate 214 may be drawn into the through hole 214a to form the convex portion 220, or an intermediate portion of the thickness of the substrate 214 In this case, the convex portion 220 may be formed on the inner wall surface of the through hole 214a. In addition, the convex portion 220 may form a ring shape with the entire peripheral end portion of the through hole 214a protruding inside the through hole 214a, or only a part of the peripheral end portion of the through hole 214a is a part of the through hole 214a. It may be configured to protrude inward. By forming the convex part 220, as shown in FIG. 4, the same effect as the structure which the adhesive agent 17 interposes in the through-hole 14a can be achieved. That is, since the convex portion 220 is more easily deformed than when the inner wall surface of the through hole 214a is flat, the stress applied to the external electrode 16 can be relaxed.

こうして、貫通穴２１４ａが形成されてから、基板２１４に導電部材１１８を形成して２層基板を構成する。例えば、基板２１４が熱可塑性である場合にはこれを加熱して軟化させ、導電箔を密着させることで接着剤なしで貼り付け、これをエッチングして導電部材２１８を形成することができる。あるいは、スパッタリングを適用してもよい。   Thus, after the through hole 214a is formed, the conductive member 118 is formed on the substrate 214 to form a two-layer substrate. For example, in the case where the substrate 214 is thermoplastic, the conductive member 218 can be formed by heating and softening the substrate 214, attaching the conductive foil in close contact with each other without an adhesive, and etching the substrate. Alternatively, sputtering may be applied.

あるいは、図９に示すように、導電部材３１０が形成された基板３００に、レーザ３２０を使用して貫通穴３３０を形成してもよい。この場合にも、貫通穴３３０には、凸部３３２が形成される。レーザ３２０として、ＣＯ2レーザを使用すれば凸部３３２が形成されやすいが、エキシマレーザを使用してもよい。 Alternatively, as shown in FIG. 9, a through hole 330 may be formed in a substrate 300 on which a conductive member 310 is formed using a laser 320. Also in this case, the protrusion 332 is formed in the through hole 330. If a CO 2 laser is used as the laser 320, the convex portion 332 is easily formed, but an excimer laser may be used.

または、図１０に示すように、導電部材４１０が形成された基板４００に、貫通穴に対応した開口４２２を有するレジスト４２０を形成し、ウエットエッチングを施すことで、貫通穴４３０を形成してもよい。この場合にも、貫通穴４３０の内壁面には、凹凸があるので、凸部４３２が形成される。   Alternatively, as illustrated in FIG. 10, the through hole 430 may be formed by forming a resist 420 having an opening 422 corresponding to the through hole on the substrate 400 on which the conductive member 410 is formed, and performing wet etching. Good. Also in this case, since the inner wall surface of the through hole 430 has irregularities, the convex portion 432 is formed.

なお、上述した実施の形態は、ＣＳＰ型のパッケージを適用した半導体装置であるが、本発明は、多ピン化を図るために半導体チップよりも広い基板が使用されるＢＧＡ型のパッケージに適用することもできる。   Although the above-described embodiment is a semiconductor device to which a CSP type package is applied, the present invention is applied to a BGA type package in which a substrate wider than a semiconductor chip is used in order to increase the number of pins. You can also.

図１１には、上述した実施の形態に係る方法によって製造された半導体装置１１００を実装した回路基板１０００が示されている。回路基板１０００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には、例えば銅からなる配線パターンが所望の回路となるように形成されるとともに、この回路基板１０００にハンダボールが設けられている。そして、配線パターンのハンダボールと半導体装置１１００の外部電極とを機械的に接続することでそれらの電気的導通が図られる。   FIG. 11 shows a circuit board 1000 on which the semiconductor device 1100 manufactured by the method according to the above-described embodiment is mounted. As the circuit board 1000, an organic substrate such as a glass epoxy substrate is generally used. On the circuit board 1000, a wiring pattern made of, for example, copper is formed so as to form a desired circuit, and solder balls are provided on the circuit board 1000. Then, the solder balls of the wiring pattern and the external electrodes of the semiconductor device 1100 are mechanically connected to achieve electrical conduction therebetween.

この場合、半導体装置１１００には外部との熱膨張差や機械的ストレスにより生じる歪みを吸収する構造が設けられているため、本半導体装置１１００を回路基板１０００に実装しても接続時及びそれ以降の信頼性を向上できる。   In this case, since the semiconductor device 1100 is provided with a structure that absorbs a distortion caused by a difference in thermal expansion from the outside or mechanical stress, even when the semiconductor device 1100 is mounted on the circuit board 1000, it is connected and thereafter. Can improve the reliability.

なお、実装面積もベアチップにて実装した面積にまで小さくすることができる。このため、この回路基板１０００を電子機器に用いれば電子機器自体の小型化が図れる。また、同一面積内においてはより実装スペースを確保することができ、高機能化を図ることも可能である。   Note that the mounting area can be reduced to the area mounted by the bare chip. For this reason, if this circuit board 1000 is used for an electronic device, the electronic device itself can be reduced in size. Further, it is possible to secure a mounting space within the same area, and it is possible to achieve high functionality.

そして、この回路基板１０００を備える電子機器として、図１２には、ノート型パーソナルコンピュータ１２００が示されている。   As an electronic apparatus including the circuit board 1000, a notebook personal computer 1200 is shown in FIG.

なお、能動部品か受動部品かを問わず、種々の面実装用の電子部品に本発明を応用することもできる。電子部品として、例えば、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。   Note that the present invention can also be applied to various electronic components for surface mounting regardless of whether they are active components or passive components. Examples of the electronic component include a resistor, a capacitor, a coil, an oscillator, a filter, a temperature sensor, a thermistor, a varistor, a volume, or a fuse.

図１は、第１の実施の形態に係る半導体装置を示す断面図である。FIG. 1 is a cross-sectional view showing the semiconductor device according to the first embodiment. 図２（Ａ）及び図２（Ｂ）は、第１の実施の形態に係る半導体装置の製造方法を示す図である。2A and 2B are views showing a method for manufacturing the semiconductor device according to the first embodiment. 図３は、第１の実施の形態の変形例に係る半導体装置を示す図である。FIG. 3 is a diagram illustrating a semiconductor device according to a modification of the first embodiment. 図４は、第２の実施の形態に係る半導体装置を示す断面図である。FIG. 4 is a cross-sectional view showing a semiconductor device according to the second embodiment. 図５は、第３の実施の形態に係る半導体装置を示す図である。FIG. 5 illustrates a semiconductor device according to the third embodiment. 図６は、第４の実施の形態に係る半導体装置を示す図である。FIG. 6 shows a semiconductor device according to the fourth embodiment. 図７は、第５の実施の形態に係る半導体装置を示す断面図である。FIG. 7 is a cross-sectional view showing a semiconductor device according to the fifth embodiment. 図８（Ａ）及び図８（Ｂ）は、第５の実施の形態に係る半導体装置の製造方法を示す図である。8A and 8B are views showing a method for manufacturing a semiconductor device according to the fifth embodiment. 図９は、第５の実施の形態に係る半導体装置の製造方法を示す図である。FIG. 9 illustrates a method for manufacturing a semiconductor device according to the fifth embodiment. 図１０は、第５の実施の形態に係る半導体装置の製造方法を示す図である。FIG. 10 is a diagram illustrating the method of manufacturing the semiconductor device according to the fifth embodiment. 図１１は、本実施の形態に係る半導体装置が実装された回路基板を示す図である。FIG. 11 is a diagram showing a circuit board on which the semiconductor device according to the present embodiment is mounted. 図１２は、本実施の形態に係る半導体装置が実装された回路基板を備える電子機器を示す図である。FIG. 12 is a diagram illustrating an electronic device including a circuit board on which the semiconductor device according to this embodiment is mounted.

符号の説明Explanation of symbols

１０ 半導体装置、１２ 半導体チップ、１３ 電極、１４ 絶縁フィルム（基板）、１４ａ 貫通穴、１６ 外部電極、１６ａ 基端部、１６ｂ 突出部、１７ 接着剤（接着部材）、１８ 配線パターン（導電部材）   DESCRIPTION OF SYMBOLS 10 Semiconductor device, 12 Semiconductor chip, 13 Electrode, 14 Insulating film (board | substrate), 14a Through hole, 16 External electrode, 16a Base end part, 16b Protruding part, 17 Adhesive (adhesive member), 18 Wiring pattern (conductive member)

Claims (4)

第１の貫通穴と、第２の貫通穴と、前記第１の貫通穴の上を含む領域に形成された導電部材と、を有する基板を用意する工程と、Preparing a substrate having a first through hole, a second through hole, and a conductive member formed in a region including the top of the first through hole;
前記導電部材に、半導体素子の電極を電気的に接続する工程と、  Electrically connecting an electrode of a semiconductor element to the conductive member;
前記導電部材に、前記半導体素子の前記電極を電気的に接続する工程の後、前記半導体素子と前記基板との間に、前記第２の貫通穴から樹脂を注入し、前記樹脂を前記第１の貫通穴の上の前記導電部材の上に設ける工程と、  After electrically connecting the electrode of the semiconductor element to the conductive member, a resin is injected from the second through hole between the semiconductor element and the substrate, and the resin is injected into the first member. Providing on the conductive member above the through hole of
前記第１の貫通穴を介して前記導電部材と接続し、前記導電部材の形成面の反対側の面から突出する外部電極を形成する工程と、  Connecting to the conductive member via the first through-hole, and forming an external electrode protruding from a surface opposite to the formation surface of the conductive member;
を有し、  Have
前記外部電極を形成する工程では、前記第１の貫通穴の内側に位置する基端部の径ｄと、前記貫通穴から突出する突出部の径φとが、φ≦ｄの関係を有するように前記外部端子を形成し、  In the step of forming the external electrode, the diameter d of the base end located inside the first through hole and the diameter φ of the protruding portion protruding from the through hole have a relationship of φ ≦ d. Forming the external terminal on
前記導電部材に前記半導体素子の前記電極を電気的に接続する工程では、導電粒子が接着剤に分散されてなる異方性導電材料を介して、前記電極と前記導電部材とを電気的に接続し、前記導電部材に前記半導体素子の前記電極を電気的に接続した後、前記異方性導電材料は前記電極と前記導電部材の間及びその付近にのみ形成される半導体装置の製造方法。  In the step of electrically connecting the electrode of the semiconductor element to the conductive member, the electrode and the conductive member are electrically connected via an anisotropic conductive material in which conductive particles are dispersed in an adhesive. Then, after electrically connecting the electrode of the semiconductor element to the conductive member, the anisotropic conductive material is formed only between and near the electrode and the conductive member. 請求項１記載の半導体装置の製造方法において、In the manufacturing method of the semiconductor device according to claim 1,
前記第１の貫通穴と前記第２の貫通穴は同時に形成されたものである半導体装置の製造方法。  The method of manufacturing a semiconductor device, wherein the first through hole and the second through hole are formed simultaneously. 請求項１または請求項２のいずれかに記載の半導体装置の製造方法において、In the manufacturing method of the semiconductor device in any one of Claim 1 or Claim 2,
前記導電部材は凸部を有し、  The conductive member has a convex portion,
前記導電部材に前記半導体素子の前記電極を電気的に接続する工程は、  Electrically connecting the electrode of the semiconductor element to the conductive member,
前記凸部の上に前記異方性導電材料を設ける工程と、  Providing the anisotropic conductive material on the convex portion;
前記凸部と前記電極とで前記異方性導電材料を押しつぶすように、前記基板を前記半導体チップに押し付ける工程と、  Pressing the substrate against the semiconductor chip so as to crush the anisotropic conductive material with the convex portion and the electrode;
を有する半導体装置の製造方法。A method for manufacturing a semiconductor device comprising: 請求項３記載の半導体装置の製造方法において、  In the manufacturing method of the semiconductor device according to claim 3,
前記凸部は、前記導電部材の前記凸部の形成領域をマスクし、前記導電部材の前記凸部の形成領域以外の部分をエッチングすることで形成される半導体装置の製造方法。  The said convex part is a manufacturing method of the semiconductor device formed by masking the formation area of the said convex part of the said conductive member, and etching parts other than the formation area of the said convex part of the said conductive member.
JP2006249334A 1998-03-27 2006-09-14 Manufacturing method of semiconductor device Expired - Fee Related JP4273352B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006249334A JP4273352B2 (en) 1998-03-27 2006-09-14 Manufacturing method of semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10058098 1998-03-27
JP2006249334A JP4273352B2 (en) 1998-03-27 2006-09-14 Manufacturing method of semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP04111999A Division JP3876953B2 (en) 1998-03-27 1999-02-19 Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus

Publications (2)

Publication Number Publication Date
JP2007019536A JP2007019536A (en) 2007-01-25
JP4273352B2 true JP4273352B2 (en) 2009-06-03

Family

ID=37756348

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006249334A Expired - Fee Related JP4273352B2 (en) 1998-03-27 2006-09-14 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP4273352B2 (en)

Also Published As

Publication number Publication date
JP2007019536A (en) 2007-01-25

Similar Documents

Publication Publication Date Title
JP3876953B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP3994262B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP3633559B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP2009010436A (en) Electronic component and semiconductor device, and manufacturing method thereof
JP2004134606A (en) Wiring board and its producing method, semiconductor device, circuit board and electronic apparatus
JP2001298115A (en) Semiconductor device, manufacturing method for the same, circuit board as well as electronic equipment
JP3565090B2 (en) Method for manufacturing semiconductor device
WO2000019515A1 (en) Semiconductor device and manufacturing method thereof, circuit board and electronic equipment
KR19990062915A (en) Semiconductor device and manufacturing method thereof, circuit board and electronic device
JP4273352B2 (en) Manufacturing method of semiconductor device
JP4328978B2 (en) Manufacturing method of semiconductor device
JP2001007252A (en) Semiconductor device and its manufacture
JPH08236898A (en) Stress relaxing connecting medium, stress relaxing mounting body and stress relaxing component
JP4822019B2 (en) WIRING BOARD, SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF, CIRCUIT BOARD AND ELECTRONIC DEVICE
JP3841135B2 (en) Semiconductor device, circuit board and electronic equipment
JPH11163054A (en) Structure of semiconductor device and its manufacture
JP3879803B2 (en) Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus
JP4735855B2 (en) Wiring board, semiconductor device, and manufacturing method thereof
JP3586867B2 (en) Semiconductor device, method of manufacturing the same, method of mounting the same, and circuit board mounting the same
JP4822018B2 (en) WIRING BOARD, SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF, CIRCUIT BOARD AND ELECTRONIC DEVICE
JP3714388B2 (en) SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD, WIRING BOARD, CIRCUIT BOARD AND ELECTRONIC DEVICE
JP4735856B2 (en) Wiring board, semiconductor device, and manufacturing method thereof
JP2000216200A (en) Semiconductor device and its manufacture, and tape carrier, circuit board, and electronic apparatus

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061013

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061013

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080627

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080701

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081119

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090204

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090217

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120313

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120313

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130313

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140313

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees