JP4272108B2 - データ処理装置用バス相互接続ブロックの設計に関するフレキシビリティの改善 - Google Patents
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Description
選んだ特性がタイミング特性であり、要求条件が前記タイミング特性の改善である1つの実施例における方法には、前記ステップ(a)で、前記1つまたは複数の候補経路として1つまたは複数の経路を選択し、該1つまたは複数の経路を介して、バス相互接続ブロックが前記マスタ・デバイスまたはスレーブ・デバイスから信号を受信するステップと、前記ステップ(b)で、バス相互接続ブロックから有効信号を受信するために要するセットアップ(setup)時間が、第2の所定の閾値を超えているか否かを候補経路ごとに決定するステップと、超えている場合は、前記ステップ(c)で、その候補経路に対して記憶素子を挿入し、その候補経路の中の部分経路の数を増加させるステップとが含まれる。
選んだ特性がタイミング特性であり、要求条件が前記タイミング特性の改善である1つの実施例における方法には、前記ステップ(a)で、組み合わせ論理を組み込んで前記1つまたは複数の候補経路として、1つまたは複数の経路を選択するステップと、前記ステップ(b)で、その組み合わせ論理によって信号を処理するためにかかる時間が、第3の所定の閾値を超えているか否かを候補経路ごとに決定するステップと、超えている場合は、前記ステップ(c)で、その候補経路に対して記憶素子を挿入し、その候補経路の中の部分経路の数を増加させるステップとが含まれる。
上に説明したバス相互接続ブロックの中に記憶素子の配置を選択的に決定する3つの方法は、そのどれかを別々に適用してもよいし、相互に組み合わせて適用してもよい。
選んだ特性がタイミング特性であり、バス相互接続ブロックの設計には、除去の候補である複数の仮記憶素子が含まれ、修正に対する要求条件が、信号が所定の最長時間で横断不能な部分経路をひとつも導入しないことである1つの実施例における方法には、所定の最長時間として、バス相互接続ブロック用クロックサイクルの持続時間を指定するステップと、前記ステップ(a)で、前記1つまたは複数の候補経路として、少なくとも1つの仮記憶素子を含む1つまたは複数の経路を選択するステップと、前記ステップ(b)で、前記少なくとも1つの仮記憶素子の除去が、クロックサイクルの持続時間を超えない時間で信号が横断できる新しい部分経路になるか否かを候補経路ごとに決定するステップと、新しい部分経路になる場合は、前記ステップ(c)で、その候補経路から少なくとも1つの仮記憶素子を除去し、その候補経路の中の部分経路の数を減少させるステップとが含まれる。
選んだ特性が消費電力であり、要求条件が前記消費電力の低減である1つの実施例における方法には、前記ステップ(a)で、前記1つまたは複数の候補経路として1つまたは複数の経路を選択し、該1つまたは複数の経路を介して、バス相互接続ブロックが関連するマスタ・デバイスまたはスレーブ・デバイスとインタフェースをとるステップと、前記ステップ(b)で、所定の基準を適用し、関連するマスタ・デバイスまたはスレーブ・デバイスを分離して消費電力を低減させることが適切であるか否かを候補経路ごとに決定するステップと、適切である場合は、前記ステップ(c)で、その候補経路の中に記憶素子を挿入し、関連するマスタ・デバイスまたはスレーブ・デバイスを分離して、その候補経路の中の部分経路の数を増加させるステップとが含まれる。
関連するマスタ・デバイスまたはスレーブ・デバイスを分離することが適切であるか否かを決定するために適用される所定の基準が、いろいろな型式をとりうることは理解されるであろう。しかし、1つの実施例における所定の基準を適用するステップは、その候補経路に関連するマスタ・デバイスとスレーブ・デバイスの数と、これらの関連するマスタ・デバイスまたはスレーブ・デバイスによって使用される相互接続ブロックの帯域幅の関数(function)に基づいて、その関連するマスタ・デバイスまたはスレーブ・デバイスを分離することが適切であるか否かを決定することを含めることができる。関連するマスタ・デバイスまたはスレーブ・デバイスの数が増加するとともに、これらのデバイスによって使用される帯域幅が狭くなると、これらの関連するマスタ・デバイスとスレーブ・デバイスを分離するために記憶素子を挿入することが、結果としてかなりの電力の節減になる可能性が増大する。
記憶素子がいろいろな型式をとりうることは理解されるであろう。しかし、1つの実施例における記憶素子は、関連する部分経路を介して受信した信号のグループを格納するように動作可能なレジスタ・スライスである。
1.マスタまたはスレーブ構成要素の設計が、入力経路または出力経路で組み合わせ論理を含んでいる場合。
2.マスタ・デバイスまたはスレーブ・デバイスが、バスの他の構成要素から遠い距離に物理的に配置されている場合。
3.マスタ・デバイスまたはスレーブ・デバイスが異なる電力領域で動作中であり、デバイスとシステムの残り部分との間に電圧レベル・シフターが必要な場合。
4.マスタ・デバイスまたはスレーブ・デバイスが、出力デバイスの能力が固定された「ハードウエア化された」構成要素として供給される場合。
5.マスタまたはスレーブ構成要素が、クロックツリーの異なる分岐に配置され、クロック配分のアンバランスが、その構成要素の出力された有効時間または入力されたセットアップ時間(the output valid or input setup time of that component)を効率的に増加している場合。
1.システムが所定のクロック速度で動作することが必要であるが、(たとえば、完全な供給電圧を必要とするいくつかの構成要素が、現在電力消費量が下げられているため)電圧を下げることが所望される場合、パイプラインの深さを動的に大きくすると、プロセッサは、低下した電圧と同じクロック速度で動作できるようになる。
2.システムが一定の電圧で動作しているが、(たとえば、システムの現在の性能の要求条件が低くされているため)クロック周波数を下げることが可能になると、各サイクルで利用できる時間が増えるので、パイプラインの深さを動的に小さくすることが可能になり、したがってCPIを少なくしてシステムのエネルギ消費を改善する。
10、12、14 レジスタ・スライス記憶素子
835、845、855、865、875、885、895、1000、1010、1020、1030、1040 選択可能レジスタ・スライス
20、1005、1015、1025、1035 論理素子
810 迂回経路
22 レジスタ
205、215、225、235、245、255、265 レジスタ・スライスの潜在的設置場所
16、260、720、820、850 マルチプレクサ
825 コントローラ
13、15 経路
35、70 アドレス経路
45、80 データ経路
17 制御経路
100 シリコンオンチップ設計
30、120、130、140、200、210、700、710、830、840 マスタ・デバイス
40、160、170、180、220、230、240、250、730、740、750、760、860、870、880、890 スレーブ・デバイス
125、135、145、165、175、185 マスタ、スレーブ間のバス
150 相互接続ブロック
15 バス相互接続ブロック
2000 コンピュータ
2020 CPU
2040 RAM
2060 ROM
2080 HDD
2100 ディスプレイドライバ
2120 ディスプレイ
2140 ユーザ用入出力ユニット
2160 キーボード
2180 マウス
2200 ネットワークインタフェース
2200 共通バス
Claims (16)
- バス相互接続ブロックについて選んだ特性の要求条件を満たすため、データ処理装置用バス相互接続ブロックの設計を修正する、コンピュータ上でプログラムを実行することにより実施される方法であって、前記バス相互接続ブロックは複数の接続を用意し、該1つまたは複数接続を介して、1つまたは複数のマスタ・デバイスが1つまたは複数のスレーブ・デバイスに対してアクセスすることができ、各接続が1つまたは複数の経路を有し、各経路が記憶素子によって分離された1つまたは複数の部分経路を有する方法において、
a) レイアウト生成手段によって、前記経路から1つまたは複数の候補経路を選択するステップと、
b) 解析手段によって、候補経路ごとに所定の基準を適用して、前記経路の中の前記記憶素子の数の修正が、前記選んだ特性の前記要求条件を満たすことに役立つか否かを決定するステップと、
c) レイアウト修正手段によって、前記ステップ(b)において、その修正が前記選んだ特性の要求条件を満たすことに役立つと決定された各候補経路の中の前記記憶素子の数を修正するステップと、
含む方法。 - 請求項1に記載の方法であって、前記選んだ特性がタイミング特性であり、前記要求条件が前記タイミング特性の改善である前記方法において、
前記ステップ(a)で、前記1つまたは複数の候補経路として1つまたは複数の経路を選択し、該1つまたは複数の経路を介して、前記バス相互接続ブロックが前記マスタ・デバイスまたはスレーブ・デバイスに対して信号を出力するステップと、
前記ステップ(b)で、前記バス相互接続ブロックから有効信号を出力するためにかかる時間が、第1の所定の閾値を超えているか否か、候補経路ごとに決定するステップと、
超えている場合は、前記ステップ(c)で、その候補経路に対して記憶素子を挿入し、前記候補経路の中の前記部分経路の数を増加させるステップと、
を含む前記方法。 - 請求項1に記載の方法において、前記選んだ特性はタイミング特性であり、前記要求条件は前記タイミング特性の改善である前記方法において、
前記ステップ(a)で、前記1つまたは複数の候補経路として1つまたは複数の経路を選択し、該1つまたは複数の経路を介して、前記バス相互接続ブロックが前記マスタ・デバイスまたはスレーブ・デバイスから信号を受信するステップと、
前記ステップ(b)で、前記信号を受信するためにかかる前記セットアップ時間が、第2の所定の閾値を超えているか否か、候補経路ごとに決定するステップと、
超えている場合は、前記ステップ(c)で、その候補経路に対して記憶素子を挿入して前記候補経路の中の前記部分経路の数を増加させるステップと、
を含む前記方法。 - 請求項1に記載の方法において、前記選んだ特性はタイミング特性であり、前記要求条件は前記タイミング特性の改善である前記方法において、
前記ステップ(a)で、前記1つまたは複数の候補経路として、組み合わせ論理を組み込んで1つまたは複数の経路を選択するステップと、
前記ステップ(b)で、その組み合わせ論理によって前記信号を処理するためにかかる時間が、第3の所定の閾値を超えているか否か、候補経路ごとに決定するステップと、
超えている場合は、前記ステップ(c)で、その候補経路に対して記憶素子を挿入して前記候補経路の中の前記部分経路の数を増加させるステップと、
を含む前記方法。 - 請求項1に記載の方法において、前記選んだ特性はタイミング特性であり、前記バス相互接続ブロックの前記設計は、除去の候補である複数の仮記憶素子を含み、前記要求条件は、前記ステップ(b)の修正実行により、所定の最長時間で信号が横断できない部分経路を作成しないようにする条件である前記方法において、
前記所定の最長時間として、前記バス相互接続ブロック用クロックサイクルの持続時間を指定するステップと、
前記ステップ(a)で、前記1つまたは複数の候補経路として、少なくとも1つの仮記憶素子を含む1つまたは複数の経路を選択するステップと、
前記ステップ(b)で、前記少なくとも1つの仮記憶素子を除去すると、前記クロックサイクルの前記持続時間を超えない時間で信号が横断できる新しい部分経路になるか否かを候補経路ごとに決定するステップと、
新しい部分経路になる場合は、前記ステップ(c)で、その候補経路から前記少なくとも1つの仮記憶素子を除去して前記候補経路の中の前記部分経路の数を減少させるステップと、
を含む前記方法。 - 請求項5に記載の方法において、任意の候補経路が1つ以上の仮記憶素子を含む場合、前記ステップ(b)で、その候補経路の中の前記仮記憶素子の選択された部分集合の除去に基づいて前記決定が実行される前記方法。
- 請求項1に記載の方法において、前記選んだ特性はタイミング特性であり、前記要求条件は前記タイミング特性の改善である前記方法において、
前記バス相互接続ブロック用クロックサイクルの持続時間を指定するステップと、
前記ステップ(a)で、前記1つまたは複数の候補経路として、前記クロックサイクルの前記持続時間で信号が横断できない容認不能な部分経路を含む1つまたは複数の経路を選択するステップと、
前記ステップ(b)で、所定の基準を適用し、容認不能部分経路の中に少なくとも1つの記憶素子を挿入して修正後の設計を発生することを前提として、前記修正後の設計のタイミング特性が、修正前の設計のタイミング特性を基準として改善されているか否かを候補経路ごとに決定するステップと、
改善されている場合は、前記ステップ(c)で、容認不能な部分経路の中に前記少なくとも1つの記憶素子を挿入して、前記候補経路の中の前記部分経路の前記数を増加させるステップと、
を含む前記方法。 - 請求項7に記載の方法において、所定の基準を適用する前記ステップは、前記修正後の設計の中の前記最長容認不能部分経路を信号が横断するためにかかる前記時間が、前記修正前の設計の中の前記最長容認不能部分経路を信号が横断するためにかかる前記時間よりも短いか否かを決定することを含む前記方法。
- 請求項7に記載の方法において、前記所定の基準を適用するステップは、前記修正後の設計の中の前記容認不能部分経路の数が、前記修正前の設計の前記容認不能部分経路の数よりも少ないか否かを決定することを含む前記方法。
- 請求項1に記載の方法であって、
候補経路をさらに選択するため、前記ステップ(a)から(c)を繰り返すステップをさらに含む前記方法。 - 請求項7に記載の方法であって、候補経路をさらに選択するため、前記ステップ(a)から(c)を繰り返す前記ステップをさらに含む前記方法において、前記ステップ(a)から(c)は、容認不能部分経路が存在しない修正後の設計が発生するまで繰り返される前記方法。
- 請求項1に記載の方法であって、前記選んだ特性は消費電力であり、前記要求条件は前記消費電力の低減である前記方法において、
前記ステップ(a)で、前記1つまたは複数の候補経路として1つまたは複数の経路を選択し、該1つまたは複数の経路を介して、前記バス相互接続ブロックが前記マスタ・デバイスまたはスレーブ・デバイスとインタフェースをとるステップと、
前記ステップ(b)で、所定の基準を適用し、前記マスタ・デバイスまたはスレーブ・デバイスを分離して消費電力を低減させることが適切であるか否かを候補経路ごとに決定するステップと、
適切である場合は、前記ステップ(c)で、その候補経路に対して記憶素子を挿入し、前記マスタ・デバイスまたはスレーブ・デバイスを分離して、その候補経路の中の部分経路の数を増加させるステップと、
を含む前記方法。 - 請求項12に記載の方法において、前記所定の基準を適用するステップは、その候補経路の前記関連するマスタ・デバイスとスレーブ・デバイスの数と、前記マスタ・デバイスまたはスレーブ・デバイスによって使用される前記相互接続ブロックの帯域幅との関数に基づいて、そのマスタ・デバイスまたはスレーブ・デバイスを分離することが適切であるか否かを決定することを含む前記方法。
- 請求項1に記載の方法において、前記記憶素子は、関連する部分経路を介して受信した信号のグループを格納するように動作可能である前記方法。
- 請求項1に記載の前記方法をコンピュータに実行させる計算機プログラム。
- 請求項1に記載の前記方法をコンピュータに実行させる計算機プログラムを記録したコンピュータによって読み取り可能な記録媒体。
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