JP4076973B2 - データ処理装置を使用する場合のフレキシビリティの改善 - Google Patents
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- 238000012545 processing Methods 0.000 title claims description 60
- 238000003860 storage Methods 0.000 claims description 99
- 238000000034 method Methods 0.000 claims description 94
- 238000010998 test method Methods 0.000 claims description 32
- 230000008859 change Effects 0.000 claims description 25
- 238000012360 testing method Methods 0.000 claims description 22
- 238000012546 transfer Methods 0.000 claims description 16
- 230000015654 memory Effects 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 5
- 230000001419 dependent effect Effects 0.000 claims description 2
- 230000008569 process Effects 0.000 description 51
- 238000013461 design Methods 0.000 description 32
- 230000008901 benefit Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- 238000004590 computer program Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000012938 design process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 241001522296 Erithacus rubecula Species 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000009760 functional impairment Effects 0.000 description 1
- 238000012804 iterative process Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3893—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
- G06F9/3895—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros
- G06F9/3897—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros with adaptable data path
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Description
1.マスタまたはスレーブ構成要素の設計が、入力経路または出力経路で組み合わせ論理を含んでいる場合。
2.マスタ・デバイスまたはスレーブ・デバイスが、バスの他の構成要素から遠い距離に物理的に配置されている場合。
3.マスタ・デバイスまたはスレーブ・デバイスが異なる電力領域で動作中であり、デバイスとシステムの残り部分との間に電圧レベル・シフターが必要な場合。
4.マスタ・デバイスまたはスレーブ・デバイスが、出力デバイスの能力が固定された「ハードウエア化された」構成要素として供給される場合。
5.マスタまたはスレーブ構成要素が、クロックツリーの異なる分岐に配置され、クロック配分のアンバランスが、その構成要素の出力された有効時間または入力されたセットアップ時間(the output valid or input setup time of that component)を効率的に増加している場合。
1.システムが所定のクロック速度で動作することが必要であるが、(たとえば、完全な供給電圧を必要とするいくつかの構成要素が、現在電力消費量が下げられているため)電圧を下げることが所望される場合、パイプラインの深さを動的に大きくすると、プロセッサは、低下した電圧と同じクロック速度で動作できるようになる。
2.システムが一定の電圧で動作しているが、(たとえば、システムの現在の性能の要求条件が低くされているため)クロック周波数を下げることが可能になると、各サイクルで利用できる時間が増えるので、パイプラインの深さを動的に小さくすることが可能になり、したがってCPIを少なくしてシステムのエネルギ消費を改善する。
10、12、14 レジスタ・スライス記憶素子
835、845、855、865、875、885、895、1000、1010、1020、1030、1040 選択可能レジスタ・スライス
20、1005、1015、1025、1035 論理素子
810 迂回経路
22 レジスタ
205、215、225、235、245、255、265 レジスタ・スライスの潜在的設置場所
16、260、720、820、850 マルチプレクサ
825 コントローラ
13、15 経路
35、70 アドレス経路
45、80 データ経路
17 制御経路
100 シリコンオンチップ設計
30、120、130、140、200、210、700、710、830、840 マスタ・デバイス
40、160、170、180、220、230、240、250、730、740、750、760、860、870、880、890 スレーブ・デバイス
125、135、145、165、175、185 マスタ、スレーブ間のバス
150 相互接続ブロック
15 バス相互接続ブロック
2000 コンピュータ
2020 CPU
2040 RAM
2060 ROM
2080 HDD
2100 ディスプレイドライバ
2120 ディスプレイ
2140 ユーザ用入出力ユニット
2160 キーボード
2180 マウス
2200 ネットワークインタフェース
2200 共通バス
Claims (17)
- データを処理する複数の論理素子であって、複数のマスターデバイスと複数のスレーブデバイスを含む複数の論理素子と、
前記複数のマスターデバイスと前記複数のスレーブデバイスとを相互接続するための相互接続ブロックと、
を含むデータ処理回路であって、
前記相互接続ブロックは、
データを一時的に格納する複数の記憶素子であって、いくつかの記憶素子は付随する迂回経路を有する選択可能な記憶素子である複数の記憶素子と、
各接続が前記記憶素子によって分離された1つまたは複数の部分経路を含み、該接続を介して前記論理素子の間でデータが転送される複数接続のマトリックスであって、少なくとも1つの部分経路は、複数の前記接続に含まれ、各部分経路をデータが1クロックサイクルで横断可能であるように前記記憶素子が配置されている複数接続のマトリックスと、
1つまたは複数の前記接続の中の前記部分経路の数の変化を可能にするために、動作速度の表示から取り出されたセットアップ情報に基づいて、各選択可能な記憶素子または該素子に付随する迂回経路の選択を制御するコントローラであって、前記選択可能な記憶素子を迂回することによって生じる修正された部分経路を、前記修正された部分経路を含むすべての接続において、データが1クロックサイクルで横断可能な場合に前記迂回経路が選択可能であるように制御するコントローラ、
を含むデータ処理装置。 - 請求項1に記載の装置において、前記コントローラは、前記装置が初期化されるとき、各選択可能な記憶素子または該素子に付随する迂回経路の選択を制御するように動作可能であり、前記選択は所定のセットアップ情報にしたがって実行される前記装置。
- 請求項1に記載の装置であって、各動作条件が該動作条件に付随して対応するセットアップ情報を有する、複数の異なる動作条件を有する前記装置において、前記コントローラは、前記動作条件が現在の条件から新しい条件に変化するたびに、新しい条件に適用可能な対応する所定のセットアップ情報にしたがって、各選択可能な記憶素子または該素子に付随する迂回経路の前記選択を制御するように動作可能である前記装置。
- 請求項1に記載の装置において、前記コントローラは、前記装置が初期化されるとき、各選択可能な記憶素子または該素子に付随する迂回経路の選択を制御するように動作可能であり、前記選択は、テスト手続きを実行することによって取得されたセットアップ情報にしたがって実行され、テスト手続きの実行中に、前記選択可能な記憶素子を1つまたは複数選択した構成に対するいくつかの前記接続を介してテストデータが転送される前記装置。
- 請求項1に記載の装置において、前記装置は複数の異なる動作条件を有し、前記動作条件が現在の条件から新しい条件に変化するたびに、前記コントローラは、テスト手続きを実行することによって取得されたセットアップ情報にしたがって、各選択可能な記憶素子または該素子に付随する迂回経路の前記選択を制御するように動作可能であり、前記テスト手続きの実行中に、前記選択可能な記憶素子を1つまたは複数選択した構成に対するいくつかの前記接続を介してテストデータが転送され、前記テスト手続きは前記新しい条件に依存する前記装置。
- 請求項5に記載の装置において、前記テスト手続きは、前記装置の前記動作環境の結果として発生することがある何らかのタイミング変動の余裕をみておくように選ばれる前記装置。
- 請求項3に記載の装置において、前記各種動作条件は、各種クロック周波数または各種供給電圧を採用する前記装置。
- 請求項1に記載の装置において、各選択可能な記憶素子は、該素子に関連するマルチプレクサを有し、前記マルチプレクサは、前記選択可能な記憶素子または該素子に付随する迂回経路のいずれかの選択を制御する前記コントローラによって制御される前記装置。
- 請求項1に記載の装置において、前記選択可能な記憶素子は、関連する部分経路を介して受信された信号のグループを格納するように動作可能なレジスタ・スライスである前記装置。
- データを処理する複数の論理素子であって、複数のマスターデバイスと複数のスレーブデバイスを含む複数の論理素子と、前記複数のマスターデバイスと前記複数のスレーブデバイスとを相互接続するための相互接続ブロックを含むデータ処理装置であって、該相互接続ブロックが、データを一時的に格納する複数の記憶素子と、各接続が前記記憶素子によって分離される1つまたは複数の部分経路とを含み、各部分経路をデータが1クロックサイクルで横断可能であるように前記記憶素子が配置された複数接続のマトリックスであって、少なくとも1つの部分経路が複数の接続に含まれ、該複数の接続を介して前記論理素子の間でデータが転送される複数接続のマトリックスを含む、データ処理装置を構成する方法であって、
(a)いくつかの前記記憶素子を、迂回経路を付随する選択可能な記憶素子であるように配置するステップと、
(b)1つまたは複数の前記接続の中の前記部分経路の数の変化を可能にするために、動作速度の表示から取り出されたセットアップ情報に基づいて、各選択可能な記憶素子または該素子に付随する迂回経路の選択を制御し、前記選択可能な記憶素子を迂回することによって生じる修正された部分経路を、前記修正された部分経路を含むすべての接続において、データが1クロックサイクルで横断可能な場合に前記迂回経路が選択可能であるように制御するステップと、
を含む方法。 - 請求項10に記載の方法において、前記ステップ(b)は、前記装置が初期化されるとき実行され、前記選択は所定のセットアップ情報にしたがって実行される前記方法。
- 請求項10に記載の方法において、前記装置は、各動作条件が、該動作条件に関連して対応する所定のセットアップ情報を有する複数の異なる動作条件を有し、前記ステップ(b)は、前記動作条件が現在の条件から新しい条件に変わることになるたびに実行され、各選択可能な記憶素子または該素子に付随する迂回経路の前記選択は、前記新しい条件に適用可能な対応する所定のセットアップ情報にしたがって実行される前記方法。
- 請求項10に記載の方法において、前記ステップ(b)は、前記装置が初期化されるときに実行され、
前記ステップ(b)で使用される前記セットアップ情報を取得するために、テスト手続き中に前記選択可能な記憶素子を1つまたは複数の選択した構成に対するいくつかの前記接続を介してテストデータが転送される前記テスト手続きを実行することを含む前記方法。 - 請求項10に記載の方法において、前記装置は複数の異なる動作条件を有し、前記ステップ(b)は、前記動作条件が現在の条件から新しい条件に変わることになるたびに実行される方法であって、
前記ステップ(b)で使用される前記セットアップ情報を取得するために、前記選択可能な記憶素子を1つまたは複数の選択した構成に対するいくつかの前記接続を介してテストデータが転送される前記テスト手続きを実行し、前記テスト手続きは、前記新しい条件に依存するステップと、
を含む前記前記方法。 - 請求項14に記載の方法において、前記テスト手続きは、前記装置の前記動作環境の結果として発生することがある何らかのタイミング変動の余裕をみておくように選ばれる前記方法。
- 請求項12に記載の方法において、前記各種動作条件は、各種クロック周波数または各種供給電圧を採用する前記方法。
- 請求項10に記載の方法において、前記選択可能な記憶素子は、関連する部分経路を介して受信された信号のグループを格納するように動作可能なレジスタ・スライスである前記方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB0313645A GB2402760B (en) | 2003-06-12 | 2003-06-12 | Improvements in flexibility of use of a data processing apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005011324A JP2005011324A (ja) | 2005-01-13 |
JP4076973B2 true JP4076973B2 (ja) | 2008-04-16 |
Family
ID=27589998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004146753A Expired - Fee Related JP4076973B2 (ja) | 2003-06-12 | 2004-05-17 | データ処理装置を使用する場合のフレキシビリティの改善 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7069376B2 (ja) |
JP (1) | JP4076973B2 (ja) |
GB (1) | GB2402760B (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100618817B1 (ko) * | 2003-12-17 | 2006-08-31 | 삼성전자주식회사 | 소비 전력을 절감시키는 amba 버스 구조 시스템 및 그방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2003
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-
2004
- 2004-05-17 JP JP2004146753A patent/JP4076973B2/ja not_active Expired - Fee Related
- 2004-05-18 US US10/847,371 patent/US7069376B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20040251954A1 (en) | 2004-12-16 |
GB0313645D0 (en) | 2003-07-16 |
GB2402760A (en) | 2004-12-15 |
JP2005011324A (ja) | 2005-01-13 |
GB2402760B (en) | 2006-01-11 |
US7069376B2 (en) | 2006-06-27 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070216 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 4 |
|
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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