JP4269192B2 - パチンコ機の電源回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、パチンコ機の電源回路であって、特に、パワーＭＯＳ−ＦＥＴを用いた電源回路に関するものである。
【０００２】
【従来の技術】
駆動対象に対して大電流を供給する場合、パワーＭＯＳ−ＦＥＴ（パワーＭＯＳ型の電界効果トランジスタ）を用いて電源回路を構成することが種々行われている。
【０００３】
図１は、パチンコ機に配備されているパワーＭＯＳ−ＦＥＴを用いた従来の電源回路を示す回路図である。ＦＥＴ１は、パワーＭＯＳ型の電界効果トランジスタであり、Ｐチャンネル型のものを使用している。なお、符合ＳはＦＥＴ１のソースであり、符合ＤはＦＥＴ１のドレインであり、符合ＧはＦＥＴ１のゲートである。ＦＥＴ１はＰチャンネル型であるため、ＦＥＴ１がオンさせるため、ソースＳ−ゲートＧ間にゲート電圧Ｖｇを印加し、該ゲート電圧が固有のピンチオフ電圧Ｖｐに達した場合には、ＦＥＴ１がオンしてソースＳからドレインＤに向けてドレイン電流が流れる。
【０００４】
ＦＥＴ１のソースＳは、入力端子６に接続され、ＦＥＴ１のドレインＤは、電圧降下用のコイルＬ１を介して出力端子７に接続されている。また、入力端子６には、抵抗Ｒ１が接続され、抵抗Ｒ１と直列に抵抗Ｒ２が接続され、抵抗Ｒ２と直列に定電圧ダイオードとしてのツェナーダイオードＺＤが接続され、ツェナーダイオードＺＤにはＤＣ−ＤＣコンバータ２の出力端子ＯＵＴが接続されている。なお、ダイオードＤ１は、逆流防止用である。
【０００５】
入力端子６には、交流電圧ＡＣ２４Ｖ±２０％を整流した後に平滑された直流電圧Ｖ１が印加される。
【０００６】
抵抗Ｒ１と抵抗Ｒ２の接続点には、ＦＥＴ１のゲートＧが接続され、ＦＥＴ１をオンさせるためのゲート電圧Ｖｇとして、抵抗Ｒ１及び抵抗Ｒ２に電流が流れた場合、抵抗Ｒ１による降下電圧がソースＳ−ゲートＧ間に印加されるよう構成されている。
【０００７】
コイルＬ１と出力端子７との間には、抵抗Ｒ３が接続され、抵抗Ｒ３には、一端が接地された抵抗Ｒ４が接続され、抵抗Ｒ３と抵抗Ｒ４との接続点には、ＤＣ−ＤＣコンバータ２の比較入力端子ＩＮが接続されている。このため、ＦＥＴ１がオンした場合には、駆動対象に供給される出力電圧Ｖ２は、抵抗Ｒ３及び抵抗Ｒ４によって分圧された抵抗Ｒ４に印加される印加電圧がＤＣ−ＤＣコンバータ２の比較入力端子ＩＮに入力されて比較される。
【０００８】
ＤＣ−ＤＣコンバータ２は、ＩＣよりなり、比較入力端子ＩＮ、出力端子ＯＵＴ及び接地端子ＧＮＤを備えると共に、制御回路３、比較器４、基準電圧の供給電源５及びトランジスタＴＲ１により構成されている。比較器４の入力−は、比較入力端子ＩＮに接続され、比較器４の入力＋は、基準電圧の供給電源５に接続され、比較器４の出力が制御回路３の入力に接続されている。制御回路３の出力は、トランジスタＴＲ１のベースに接続され、該トランジスタＴＲ１のコレクタが出力端子ＯＵＴに接続され、トランジスタＴＲ１のエミッタが接地端子ＧＮＤに接続されている。
【０００９】
ＤＣ−ＤＣコンバータ２は、駆動対象に供給される出力電圧Ｖ２を抵抗Ｒ３と抵抗Ｒ４とで分圧した電圧、即ち、抵抗Ｒ４に印加される印加電圧として入力し、比較器４によって基準電圧と入力した印加電圧とを比較する。基準電圧が入力した印加電圧を上回れば、比較器４の出力がハイレベルとなり、応じて制御回路３は出力をオンし、トランジスタＴＲ１をオンさせる。トランジスタＴＲ１がオンされると、ＤＣ−ＤＣコンバータ２がオンされたこととなる。また、基準電圧が入力した印加電圧を下回れば、比較器４の出力がローレベルとなり、応じて制御回路３は出力をオフし、トランジスタＴＲ１をオフさせる。
【００１０】
ＤＣ−ＤＣコンバータ２がオンとなると、入力端子６とＤＣ−ＤＣコンバータ２の出力端子ＯＵＴとの間に入力電圧Ｖ１が印加されることとなり、入力端子６、抵抗Ｒ１、抵抗Ｒ２、ツェナーダイオードＺＤ、トランジスタＴＲ１を経由して電流が接地に向けて流れる。
【００１１】
なお、ツェナーダイオードＺＤは、次の理由から設けられている。交流電圧がＡＣ２４Ｖ±２０％であるので、入力電圧Ｖ１は、１９．２Ｖ≦Ｖ１≦２８Ｖの広い範囲で変動する。このため入力電圧Ｖ１が高い場合、ＦＥＴ１のソースＳ−ゲートＧ間の電圧がＦＥＴ１の最大定格電圧を越えてＦＥＴ１を破壊するので、ＦＥＴ１の保護のためツェナーダイオードＺＤを直列接続された抵抗Ｒ１と抵抗Ｒ２の後段に直列接続している。
【００１２】
ＤＣ−ＤＣコンバータ２がオンされ、ツェナーダイオードＺＤが導通状態であれば、ツェナーダイオードＺＤのしきい電圧、即ち、ツェナー電圧をＶｚｄとすると、直列接続された抵抗Ｒ１と抵抗Ｒ２との間に印加される電圧Ｖｘは、Ｖ１−Ｖｚｄとなる。この時のゲート電圧Ｖｇは、抵抗Ｒ１による降下電圧であるから、（Ｒ１・Ｖｘ）／（Ｒ１＋Ｒ２）となる。
【００１３】
ところで、図１に示す従来の回路にあっては、ＦＥＴ１のソース電圧の変化幅が、即ち、入力電圧Ｖ１の変化幅が大きすぎるため、入力電圧Ｖ１が高い場合に対してＦＥＴ１のソースＳ−ゲートＧ間の電圧をツェナーダイオードＺＤのツェナー電圧をＶｚｄにより保護すると、入力電圧Ｖ１が低い場合には、例えば、入力電圧Ｖ１がツェナー電圧Ｖｚｄよりも小さくなったり、ツェナーダイオードＺＤが導通状態であってもゲート電圧ＶｇがＦＥＴ１のピンチオフ電圧Ｖｐに達しなくなったりすることによって、ＦＥＴ１をオンすることができなかったり、十分ＦＥＴ１を飽和できず損失が増大するといった問題があった。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、ＦＥＴのソース電圧の変化幅が大きい場合、ソース電圧が高い場合にＦＥＴの導通状態を維持できると共にＦＥＴを保護でき、ソース電圧が低い場合であっても、ＦＥＴの導通状態を維持することが可能となるパチンコ機の電源回路を提供することにある。
【００１５】
【課題を解決するための手段】
本発明のパチンコ機の電源回路は、ＡＣ２４Ｖの外部交流電源を整流した直流電圧を入力電圧として用い、ＤＣ−ＤＣコンバータの出力によりパワーＭＯＳ型電界効果トランジスタを通じて大電流を供給する大電流供給用の電源回路において、
前記パワーＭＯＳ型電界効果トランジスタのソースを前記入力電圧が供給される入力端子に接続すると共に、前記パワーＭＯＳ型電界効果トランジスタのドレインを大電流供給用の出力端子に接続し、前記パワーＭＯＳ型電界効果トランジスタのソースとゲートとの間に第１の抵抗の一端及び他端を接続し、前記第１の抵抗と並列に定電圧ダイオードを接続し、前記パワーＭＯＳ型電界効果トランジスタのゲートに接続された前記第１の抵抗の他端及び前記定電圧ダイオードに直列に第２の抵抗の一端を接続し、該第２の抵抗の一端にコンデンサの一端を接続し、前記第２の抵抗の他端を前記ＤＣ−ＤＣコンバータの出力端子に接続し、前記第２の抵抗の他端に前記コンデンサの他端を接続し、
前記第１の抵抗の一端に前記入力電圧を印加し、
前記ＤＣ−ＤＣコンバータの出力がオンした時、
前記入力電圧が前記定電圧ダイオードのしきい電圧に達しない場合には、前記第１の抵抗による降下電圧により前記パワーＭＯＳ型電界効果トランジスタのゲートにゲート電圧を印加して前記パワーＭＯＳ型電界効果トランジスタがオンして導通状態となることで前記大電流供給用の出力端子に出力電圧を供給する一方、
前記入力電圧が前記定電圧ダイオードのしきい電圧以上である場合には、該しきい電圧により前記パワーＭＯＳ型電界効果トランジスタのゲートにゲート電圧を印加して前記パワーＭＯＳ型電界効果トランジスタがオンすることで前記大電流供給用の出力端子に出力電圧を供給することを特徴とする。
【００１６】
ＦＥＴのソース電圧が低い場合、即ち、入力電圧が低い場合、第１の抵抗と並列に接続された定電圧ダイオードが非導通状態となり、入力電圧が、直列接続された第１の抵抗と第２の抵抗との間に印加される結果、入力電圧を第１の抵抗と第２の抵抗とで分圧された電圧、即ち、第１の抵抗による降下電圧がＦＥＴのソース−ゲート間に印加され、ＦＥＴを導通状態とする。
【００１７】
ＦＥＴのソース電圧が高い場合、即ち、入力電圧が高い場合、第１の抵抗と並列に接続された定電圧ダイオードが導通状態となり、定電圧ダイオードのしきい電圧が、ＦＥＴのソース−ゲート間に印加され、ＦＥＴを導通状態とすると共に、ＦＥＴを過電圧から保護する。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図２は、本発明の一実施形態におけるパチンコ機の電源回路を示す回路図である。電源回路１は、例えば、パチンコ機本体枠（図示せず）に設けられ、パチンコ球の入賞の別により、異なる数の賞品球を払い出し制御することを主として制御する枠制御基板（図示せず）に配備される。
【００１９】
図２において、外部交流電源８は、交流電圧が２４Ｖ±２０％であり、ブリッジ整流器９に交流電圧を供給する。ブリッジ整流器９は、外部交流電源８から供給された交流電圧を整流して直流電圧に変換し、出力＋に出力する。なお、ブリッジ整流器９の出力−は、グランド接地されている。ブリッジ整流器９の出力＋には、一端が接地された平滑コンデンサＣ２が接続されると共に、入力端子１０に接続されている。ブリッジ整流器９の出力＋から出力された直流電圧は、平滑コンデンサＣ２により平滑され、入力電圧Ｖ１として入力端子１０に印加される。
【００２０】
図２の電源回路１において、パワーＭＯＳ型電界効果トランジスタＦＥＴ１、ダイオードＤ１、コイルＬ１、抵抗Ｒ３、抵抗Ｒ４及びＤＣ−ＤＣコンバータ２は、図１の従来の回路と同一の構成要素であるので、詳細な説明は省略する。
【００２１】
図１の従来の回路構成と異なる点についてのみ図２の回路構成を説明すると、入力電圧Ｖ１が印加される入力端子１０には、ＦＥＴ１のソースＳが接続され、ＦＥＴ１のソースＳとゲートＧとの間には、定電圧ダイオードとしてのツェナーダイオードＺＤ及び抵抗Ｒ５からなる第１の抵抗が互いに並列接続されている。ツェナーダイオードＺＤ、抵抗Ｒ５及びＦＥＴ１が接続されているＦＥＴ１のゲートＧ側の接続点１１には、抵抗Ｒ６からなる第２の抵抗の一端が接続され、抵抗Ｒ６の他端は、ＤＣ−ＤＣコンバータ２の出力端子ＯＵＴに接続されている。また、接続点１１とＤＣ−ＤＣコンバータ２の出力端子ＯＵＴとの間には、抵抗Ｒ６と並列にコンデンサＣ１が接続されている。
【００２２】
ＦＥＴ１のピックアップ電圧をＶｐとし、ツェナーダイオードＺＤのツェナー電圧をＶｚｄとすると、ツェナーダイオードＺＤは、ＦＥＴ１の最大定格電圧≧ツェナー電圧Ｖｚｄ≧ピックアップ電圧Ｖｐを満足するものである。
【００２３】
ＤＣ−ＤＣコンバータ２がオンし、その出力端子ＯＵＴの電位がグランド接地と同電位である０Ｖとなると、入力端子１０に印加される入力電圧Ｖ１が、入力端子１０とＤＣ−ＤＣコンバータ２の出力端子ＯＵＴとの間に印加されることとなる。
【００２４】
入力電圧Ｖ１が、入力電圧Ｖ１≧ツェナー電圧Ｖｚｄを満たす高い電圧である場合、ツェナーダイオードＺＤがオンすることになる結果、ＦＥＴ１のソースＳとゲートＧとの間に印加されるゲート電圧Ｖｇは、ツェナーダイオードＺＤのツェナー電圧Ｖｚｄを超える電圧になることはなく、常にツェナー電圧Ｖｚｄが印加される。このため、ツェナー電圧Ｖｚｄは、ＦＥＴ１の最大定格電圧≧ツェナー電圧Ｖｚｄを満足するから、ＦＥＴ１は、保護されることとなり、同時に、ツェナー電圧Ｖｚｄ≧ピックアップ電圧Ｖｐを満足するから、ＦＥＴ１がオンし、ドレイン電流が流れて出力電圧Ｖ２を出力端子１２から供給する。
【００２５】
また、入力電圧Ｖ１が、入力電圧Ｖ１＜ツェナー電圧Ｖｚｄを満たす低い電圧である場合、ツェナーダイオードＺＤがオフすることになる結果、電流ｉが抵抗Ｒ５を経由して流れることとなり、入力電圧Ｖ１を抵抗Ｒ５と抵抗Ｒ６とによる分圧した電圧が、即ち、抵抗Ｒ５による降下電圧Ｖｒ５ｉが、ＦＥＴ１のソースＳとゲートＧとの間に印加される。なお、抵抗Ｒ５は、抵抗Ｒ５による降下電圧Ｖｒ５ｉ≧ピックアップ電圧Ｖｐを満足するものである。この結果、ＦＥＴ１がオンし、ドレイン電流が流れて出力電圧Ｖ２を出力端子１２から供給する。
【００２６】
また、抵抗Ｒ６と並列に接続したコンデンサＣ１の作用について説明すると、ＦＥＴ１のソースＳ−ゲートＧ間は、構造上において一種のコンデンサと見做すことができ、容量を有するため、抵抗Ｒ５及び抵抗Ｒ６とで時定数回路を形成する。それゆえに、ＤＣ−ＤＣコンバータ２がオンとなった瞬間、抵抗Ｒ５を経由した電流は、コンデンサＣ１の充電電流となって流れ、ＦＥＴ１のゲートＧは、抵抗Ｒ６のみである場合に比べて、瞬間的にグランドレベルに近づくため、ＦＥＴ１のゲートＧが急速に充電され、ＦＥＴ１を瞬時にオンすることができる。
【００２７】
【発明の効果】
本発明のパチンコ機の電源回路によれば、ＦＥＴのソースに印加する入力電圧が低い場合、第１の抵抗と並列に接続された定電圧ダイオードが非導通状態となり、入力電圧が、直列接続された第１の抵抗と第２の抵抗との間に印加される結果、入力電圧を第１の抵抗と第２の抵抗とで分圧された電圧、即ち、第１の抵抗による降下電圧がＦＥＴのソース−ゲート間に印加される結果、ＦＥＴを導通状態とすることができ、ＦＥＴのソースに印加する入力電圧が高い場合、第１の抵抗と並列に接続された定電圧ダイオードが導通状態となり、定電圧ダイオードのしきい電圧が、ＦＥＴのソース−ゲート間に印加される結果、ＦＥＴを導通状態とすることができると共に、ＦＥＴを過電圧から保護してパチンコ機の制御回路が制御不能となることを防止することができる。
【図面の簡単な説明】
【図１】 パワーＭＯＳ−ＦＥＴを用いた従来のパチンコ機の電源回路を示す回路図
【図２】 本発明のパワーＭＯＳ−ＦＥＴを用いたパチンコ機の電源回路の実施の形態に係る回路図
【符合の説明】
１ 電源回路
２ ＤＣ−ＤＣコンバータ
３ 制御回路
４ 比較器
５ 供給電源
６ 入力端子
７ 出力端子
８ 外部交流電源
９ ブリッジ整流器
１０ 入力端子
１１ 接続点
１２ 出力端子
ＦＥＴ１ パワーＭＯＳ型電界効果トランジスタ
Ｌ１ コイル
Ｄ１ ダイオード
ＺＤ ツェナーダイオード
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｒ３ 抵抗
Ｒ４ 抵抗
Ｒ５ 抵抗（第１の抵抗）
Ｒ６ 抵抗（第２の抵抗）
ＴＲ１ トランジスタ
Ｃ１ コンデンサ
Ｃ２ 平滑コンデンサ
【発明の属する技術分野】
本発明は、パチンコ機の電源回路であって、特に、パワーＭＯＳ−ＦＥＴを用いた電源回路に関するものである。
【０００２】
【従来の技術】
駆動対象に対して大電流を供給する場合、パワーＭＯＳ−ＦＥＴ（パワーＭＯＳ型の電界効果トランジスタ）を用いて電源回路を構成することが種々行われている。
【０００３】
図１は、パチンコ機に配備されているパワーＭＯＳ−ＦＥＴを用いた従来の電源回路を示す回路図である。ＦＥＴ１は、パワーＭＯＳ型の電界効果トランジスタであり、Ｐチャンネル型のものを使用している。なお、符合ＳはＦＥＴ１のソースであり、符合ＤはＦＥＴ１のドレインであり、符合ＧはＦＥＴ１のゲートである。ＦＥＴ１はＰチャンネル型であるため、ＦＥＴ１がオンさせるため、ソースＳ−ゲートＧ間にゲート電圧Ｖｇを印加し、該ゲート電圧が固有のピンチオフ電圧Ｖｐに達した場合には、ＦＥＴ１がオンしてソースＳからドレインＤに向けてドレイン電流が流れる。
【０００４】
ＦＥＴ１のソースＳは、入力端子６に接続され、ＦＥＴ１のドレインＤは、電圧降下用のコイルＬ１を介して出力端子７に接続されている。また、入力端子６には、抵抗Ｒ１が接続され、抵抗Ｒ１と直列に抵抗Ｒ２が接続され、抵抗Ｒ２と直列に定電圧ダイオードとしてのツェナーダイオードＺＤが接続され、ツェナーダイオードＺＤにはＤＣ−ＤＣコンバータ２の出力端子ＯＵＴが接続されている。なお、ダイオードＤ１は、逆流防止用である。
【０００５】
入力端子６には、交流電圧ＡＣ２４Ｖ±２０％を整流した後に平滑された直流電圧Ｖ１が印加される。
【０００６】
抵抗Ｒ１と抵抗Ｒ２の接続点には、ＦＥＴ１のゲートＧが接続され、ＦＥＴ１をオンさせるためのゲート電圧Ｖｇとして、抵抗Ｒ１及び抵抗Ｒ２に電流が流れた場合、抵抗Ｒ１による降下電圧がソースＳ−ゲートＧ間に印加されるよう構成されている。
【０００７】
コイルＬ１と出力端子７との間には、抵抗Ｒ３が接続され、抵抗Ｒ３には、一端が接地された抵抗Ｒ４が接続され、抵抗Ｒ３と抵抗Ｒ４との接続点には、ＤＣ−ＤＣコンバータ２の比較入力端子ＩＮが接続されている。このため、ＦＥＴ１がオンした場合には、駆動対象に供給される出力電圧Ｖ２は、抵抗Ｒ３及び抵抗Ｒ４によって分圧された抵抗Ｒ４に印加される印加電圧がＤＣ−ＤＣコンバータ２の比較入力端子ＩＮに入力されて比較される。
【０００８】
ＤＣ−ＤＣコンバータ２は、ＩＣよりなり、比較入力端子ＩＮ、出力端子ＯＵＴ及び接地端子ＧＮＤを備えると共に、制御回路３、比較器４、基準電圧の供給電源５及びトランジスタＴＲ１により構成されている。比較器４の入力−は、比較入力端子ＩＮに接続され、比較器４の入力＋は、基準電圧の供給電源５に接続され、比較器４の出力が制御回路３の入力に接続されている。制御回路３の出力は、トランジスタＴＲ１のベースに接続され、該トランジスタＴＲ１のコレクタが出力端子ＯＵＴに接続され、トランジスタＴＲ１のエミッタが接地端子ＧＮＤに接続されている。
【０００９】
ＤＣ−ＤＣコンバータ２は、駆動対象に供給される出力電圧Ｖ２を抵抗Ｒ３と抵抗Ｒ４とで分圧した電圧、即ち、抵抗Ｒ４に印加される印加電圧として入力し、比較器４によって基準電圧と入力した印加電圧とを比較する。基準電圧が入力した印加電圧を上回れば、比較器４の出力がハイレベルとなり、応じて制御回路３は出力をオンし、トランジスタＴＲ１をオンさせる。トランジスタＴＲ１がオンされると、ＤＣ−ＤＣコンバータ２がオンされたこととなる。また、基準電圧が入力した印加電圧を下回れば、比較器４の出力がローレベルとなり、応じて制御回路３は出力をオフし、トランジスタＴＲ１をオフさせる。
【００１０】
ＤＣ−ＤＣコンバータ２がオンとなると、入力端子６とＤＣ−ＤＣコンバータ２の出力端子ＯＵＴとの間に入力電圧Ｖ１が印加されることとなり、入力端子６、抵抗Ｒ１、抵抗Ｒ２、ツェナーダイオードＺＤ、トランジスタＴＲ１を経由して電流が接地に向けて流れる。
【００１１】
なお、ツェナーダイオードＺＤは、次の理由から設けられている。交流電圧がＡＣ２４Ｖ±２０％であるので、入力電圧Ｖ１は、１９．２Ｖ≦Ｖ１≦２８Ｖの広い範囲で変動する。このため入力電圧Ｖ１が高い場合、ＦＥＴ１のソースＳ−ゲートＧ間の電圧がＦＥＴ１の最大定格電圧を越えてＦＥＴ１を破壊するので、ＦＥＴ１の保護のためツェナーダイオードＺＤを直列接続された抵抗Ｒ１と抵抗Ｒ２の後段に直列接続している。
【００１２】
ＤＣ−ＤＣコンバータ２がオンされ、ツェナーダイオードＺＤが導通状態であれば、ツェナーダイオードＺＤのしきい電圧、即ち、ツェナー電圧をＶｚｄとすると、直列接続された抵抗Ｒ１と抵抗Ｒ２との間に印加される電圧Ｖｘは、Ｖ１−Ｖｚｄとなる。この時のゲート電圧Ｖｇは、抵抗Ｒ１による降下電圧であるから、（Ｒ１・Ｖｘ）／（Ｒ１＋Ｒ２）となる。
【００１３】
ところで、図１に示す従来の回路にあっては、ＦＥＴ１のソース電圧の変化幅が、即ち、入力電圧Ｖ１の変化幅が大きすぎるため、入力電圧Ｖ１が高い場合に対してＦＥＴ１のソースＳ−ゲートＧ間の電圧をツェナーダイオードＺＤのツェナー電圧をＶｚｄにより保護すると、入力電圧Ｖ１が低い場合には、例えば、入力電圧Ｖ１がツェナー電圧Ｖｚｄよりも小さくなったり、ツェナーダイオードＺＤが導通状態であってもゲート電圧ＶｇがＦＥＴ１のピンチオフ電圧Ｖｐに達しなくなったりすることによって、ＦＥＴ１をオンすることができなかったり、十分ＦＥＴ１を飽和できず損失が増大するといった問題があった。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、ＦＥＴのソース電圧の変化幅が大きい場合、ソース電圧が高い場合にＦＥＴの導通状態を維持できると共にＦＥＴを保護でき、ソース電圧が低い場合であっても、ＦＥＴの導通状態を維持することが可能となるパチンコ機の電源回路を提供することにある。
【００１５】
【課題を解決するための手段】
本発明のパチンコ機の電源回路は、ＡＣ２４Ｖの外部交流電源を整流した直流電圧を入力電圧として用い、ＤＣ−ＤＣコンバータの出力によりパワーＭＯＳ型電界効果トランジスタを通じて大電流を供給する大電流供給用の電源回路において、
前記パワーＭＯＳ型電界効果トランジスタのソースを前記入力電圧が供給される入力端子に接続すると共に、前記パワーＭＯＳ型電界効果トランジスタのドレインを大電流供給用の出力端子に接続し、前記パワーＭＯＳ型電界効果トランジスタのソースとゲートとの間に第１の抵抗の一端及び他端を接続し、前記第１の抵抗と並列に定電圧ダイオードを接続し、前記パワーＭＯＳ型電界効果トランジスタのゲートに接続された前記第１の抵抗の他端及び前記定電圧ダイオードに直列に第２の抵抗の一端を接続し、該第２の抵抗の一端にコンデンサの一端を接続し、前記第２の抵抗の他端を前記ＤＣ−ＤＣコンバータの出力端子に接続し、前記第２の抵抗の他端に前記コンデンサの他端を接続し、
前記第１の抵抗の一端に前記入力電圧を印加し、
前記ＤＣ−ＤＣコンバータの出力がオンした時、
前記入力電圧が前記定電圧ダイオードのしきい電圧に達しない場合には、前記第１の抵抗による降下電圧により前記パワーＭＯＳ型電界効果トランジスタのゲートにゲート電圧を印加して前記パワーＭＯＳ型電界効果トランジスタがオンして導通状態となることで前記大電流供給用の出力端子に出力電圧を供給する一方、
前記入力電圧が前記定電圧ダイオードのしきい電圧以上である場合には、該しきい電圧により前記パワーＭＯＳ型電界効果トランジスタのゲートにゲート電圧を印加して前記パワーＭＯＳ型電界効果トランジスタがオンすることで前記大電流供給用の出力端子に出力電圧を供給することを特徴とする。
【００１６】
ＦＥＴのソース電圧が低い場合、即ち、入力電圧が低い場合、第１の抵抗と並列に接続された定電圧ダイオードが非導通状態となり、入力電圧が、直列接続された第１の抵抗と第２の抵抗との間に印加される結果、入力電圧を第１の抵抗と第２の抵抗とで分圧された電圧、即ち、第１の抵抗による降下電圧がＦＥＴのソース−ゲート間に印加され、ＦＥＴを導通状態とする。
【００１７】
ＦＥＴのソース電圧が高い場合、即ち、入力電圧が高い場合、第１の抵抗と並列に接続された定電圧ダイオードが導通状態となり、定電圧ダイオードのしきい電圧が、ＦＥＴのソース−ゲート間に印加され、ＦＥＴを導通状態とすると共に、ＦＥＴを過電圧から保護する。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図２は、本発明の一実施形態におけるパチンコ機の電源回路を示す回路図である。電源回路１は、例えば、パチンコ機本体枠（図示せず）に設けられ、パチンコ球の入賞の別により、異なる数の賞品球を払い出し制御することを主として制御する枠制御基板（図示せず）に配備される。
【００１９】
図２において、外部交流電源８は、交流電圧が２４Ｖ±２０％であり、ブリッジ整流器９に交流電圧を供給する。ブリッジ整流器９は、外部交流電源８から供給された交流電圧を整流して直流電圧に変換し、出力＋に出力する。なお、ブリッジ整流器９の出力−は、グランド接地されている。ブリッジ整流器９の出力＋には、一端が接地された平滑コンデンサＣ２が接続されると共に、入力端子１０に接続されている。ブリッジ整流器９の出力＋から出力された直流電圧は、平滑コンデンサＣ２により平滑され、入力電圧Ｖ１として入力端子１０に印加される。
【００２０】
図２の電源回路１において、パワーＭＯＳ型電界効果トランジスタＦＥＴ１、ダイオードＤ１、コイルＬ１、抵抗Ｒ３、抵抗Ｒ４及びＤＣ−ＤＣコンバータ２は、図１の従来の回路と同一の構成要素であるので、詳細な説明は省略する。
【００２１】
図１の従来の回路構成と異なる点についてのみ図２の回路構成を説明すると、入力電圧Ｖ１が印加される入力端子１０には、ＦＥＴ１のソースＳが接続され、ＦＥＴ１のソースＳとゲートＧとの間には、定電圧ダイオードとしてのツェナーダイオードＺＤ及び抵抗Ｒ５からなる第１の抵抗が互いに並列接続されている。ツェナーダイオードＺＤ、抵抗Ｒ５及びＦＥＴ１が接続されているＦＥＴ１のゲートＧ側の接続点１１には、抵抗Ｒ６からなる第２の抵抗の一端が接続され、抵抗Ｒ６の他端は、ＤＣ−ＤＣコンバータ２の出力端子ＯＵＴに接続されている。また、接続点１１とＤＣ−ＤＣコンバータ２の出力端子ＯＵＴとの間には、抵抗Ｒ６と並列にコンデンサＣ１が接続されている。
【００２２】
ＦＥＴ１のピックアップ電圧をＶｐとし、ツェナーダイオードＺＤのツェナー電圧をＶｚｄとすると、ツェナーダイオードＺＤは、ＦＥＴ１の最大定格電圧≧ツェナー電圧Ｖｚｄ≧ピックアップ電圧Ｖｐを満足するものである。
【００２３】
ＤＣ−ＤＣコンバータ２がオンし、その出力端子ＯＵＴの電位がグランド接地と同電位である０Ｖとなると、入力端子１０に印加される入力電圧Ｖ１が、入力端子１０とＤＣ−ＤＣコンバータ２の出力端子ＯＵＴとの間に印加されることとなる。
【００２４】
入力電圧Ｖ１が、入力電圧Ｖ１≧ツェナー電圧Ｖｚｄを満たす高い電圧である場合、ツェナーダイオードＺＤがオンすることになる結果、ＦＥＴ１のソースＳとゲートＧとの間に印加されるゲート電圧Ｖｇは、ツェナーダイオードＺＤのツェナー電圧Ｖｚｄを超える電圧になることはなく、常にツェナー電圧Ｖｚｄが印加される。このため、ツェナー電圧Ｖｚｄは、ＦＥＴ１の最大定格電圧≧ツェナー電圧Ｖｚｄを満足するから、ＦＥＴ１は、保護されることとなり、同時に、ツェナー電圧Ｖｚｄ≧ピックアップ電圧Ｖｐを満足するから、ＦＥＴ１がオンし、ドレイン電流が流れて出力電圧Ｖ２を出力端子１２から供給する。
【００２５】
また、入力電圧Ｖ１が、入力電圧Ｖ１＜ツェナー電圧Ｖｚｄを満たす低い電圧である場合、ツェナーダイオードＺＤがオフすることになる結果、電流ｉが抵抗Ｒ５を経由して流れることとなり、入力電圧Ｖ１を抵抗Ｒ５と抵抗Ｒ６とによる分圧した電圧が、即ち、抵抗Ｒ５による降下電圧Ｖｒ５ｉが、ＦＥＴ１のソースＳとゲートＧとの間に印加される。なお、抵抗Ｒ５は、抵抗Ｒ５による降下電圧Ｖｒ５ｉ≧ピックアップ電圧Ｖｐを満足するものである。この結果、ＦＥＴ１がオンし、ドレイン電流が流れて出力電圧Ｖ２を出力端子１２から供給する。
【００２６】
また、抵抗Ｒ６と並列に接続したコンデンサＣ１の作用について説明すると、ＦＥＴ１のソースＳ−ゲートＧ間は、構造上において一種のコンデンサと見做すことができ、容量を有するため、抵抗Ｒ５及び抵抗Ｒ６とで時定数回路を形成する。それゆえに、ＤＣ−ＤＣコンバータ２がオンとなった瞬間、抵抗Ｒ５を経由した電流は、コンデンサＣ１の充電電流となって流れ、ＦＥＴ１のゲートＧは、抵抗Ｒ６のみである場合に比べて、瞬間的にグランドレベルに近づくため、ＦＥＴ１のゲートＧが急速に充電され、ＦＥＴ１を瞬時にオンすることができる。
【００２７】
【発明の効果】
本発明のパチンコ機の電源回路によれば、ＦＥＴのソースに印加する入力電圧が低い場合、第１の抵抗と並列に接続された定電圧ダイオードが非導通状態となり、入力電圧が、直列接続された第１の抵抗と第２の抵抗との間に印加される結果、入力電圧を第１の抵抗と第２の抵抗とで分圧された電圧、即ち、第１の抵抗による降下電圧がＦＥＴのソース−ゲート間に印加される結果、ＦＥＴを導通状態とすることができ、ＦＥＴのソースに印加する入力電圧が高い場合、第１の抵抗と並列に接続された定電圧ダイオードが導通状態となり、定電圧ダイオードのしきい電圧が、ＦＥＴのソース−ゲート間に印加される結果、ＦＥＴを導通状態とすることができると共に、ＦＥＴを過電圧から保護してパチンコ機の制御回路が制御不能となることを防止することができる。
【図面の簡単な説明】
【図１】 パワーＭＯＳ−ＦＥＴを用いた従来のパチンコ機の電源回路を示す回路図
【図２】 本発明のパワーＭＯＳ−ＦＥＴを用いたパチンコ機の電源回路の実施の形態に係る回路図
【符合の説明】
１ 電源回路
２ ＤＣ−ＤＣコンバータ
３ 制御回路
４ 比較器
５ 供給電源
６ 入力端子
７ 出力端子
８ 外部交流電源
９ ブリッジ整流器
１０ 入力端子
１１ 接続点
１２ 出力端子
ＦＥＴ１ パワーＭＯＳ型電界効果トランジスタ
Ｌ１ コイル
Ｄ１ ダイオード
ＺＤ ツェナーダイオード
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｒ３ 抵抗
Ｒ４ 抵抗
Ｒ５ 抵抗（第１の抵抗）
Ｒ６ 抵抗（第２の抵抗）
ＴＲ１ トランジスタ
Ｃ１ コンデンサ
Ｃ２ 平滑コンデンサ
Claims (1)
- ＡＣ２４Ｖの外部交流電源を整流した直流電圧を入力電圧として用い、ＤＣ−ＤＣコンバータの出力によりパワーＭＯＳ型電界効果トランジスタを通じて大電流を供給する大電流供給用の電源回路において、
前記パワーＭＯＳ型電界効果トランジスタのソースを前記入力電圧が供給される入力端子に接続すると共に、前記パワーＭＯＳ型電界効果トランジスタのドレインを大電流供給用の出力端子に接続し、前記パワーＭＯＳ型電界効果トランジスタのソースとゲートとの間に第１の抵抗の一端及び他端を接続し、前記第１の抵抗と並列に定電圧ダイオードを接続し、前記パワーＭＯＳ型電界効果トランジスタのゲートに接続された前記第１の抵抗の他端及び前記定電圧ダイオードに直列に第２の抵抗の一端を接続し、該第２の抵抗の一端にコンデンサの一端を接続し、前記第２の抵抗の他端を前記ＤＣ−ＤＣコンバータの出力端子に接続し、前記第２の抵抗の他端に前記コンデンサの他端を接続し、
前記第１の抵抗の一端に前記入力電圧を印加し、
前記ＤＣ−ＤＣコンバータの出力がオンした時、
前記入力電圧が前記定電圧ダイオードのしきい電圧に達しない場合には、前記第１の抵抗による降下電圧により前記パワーＭＯＳ型電界効果トランジスタのゲートにゲート電圧を印加して前記パワーＭＯＳ型電界効果トランジスタがオンして導通状態となることで前記大電流供給用の出力端子に出力電圧を供給する一方、
前記入力電圧が前記定電圧ダイオードのしきい電圧以上である場合には、該しきい電圧により前記パワーＭＯＳ型電界効果トランジスタのゲートにゲート電圧を印加して前記パワーＭＯＳ型電界効果トランジスタがオンすることで前記大電流供給用の出力端子に出力電圧を供給することを特徴とするパチンコ機の電源回路。
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