JP4265316B2

JP4265316B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4265316B2
Application number: JP2003193397A
Authority: JP
Inventors: 良平田沼; 明彦大井
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-07-08
Filing date: 2003-07-08
Publication date: 2009-05-20
Anticipated expiration: 2023-07-08
Also published as: JP2005032792A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、トレンチゲート構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯電話機やモバイル機器に代表されるバッテリー駆動機器に広く用いられるパワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）には、電子機器の小型化と高効率化のために、低オン抵抗化が必要となっている。
【０００３】
従来のプレーナ構造を有するＭＯＳＦＥＴでは、チャネル部分を半導体表面に形成するため、チャネル長がセルサイズを制限し、チャネル長以下にセルサイズを小さくすることができないという問題があった。またプレーナ構造では、隣接するチャネル領域から空乏層が伸びて電流の通路を狭めるＪ−ＦＥＴ効果によるオン抵抗の増加成分が存在し、この効果を低減するために一定以上のチャネル間隔が必要であった。これに対し、トレンチゲート構造を有するＭＯＳＦＥＴは、チャネルが基板表面に対して直角方向に形成され、さらに、Ｊ−ＦＥＴ効果が無視できることによりチャネル密度の向上が可能となり、低オン抵抗化を達成することができる構造として近年注目されている。
【０００４】
図１２は、一般的なトレンチゲート構造を有するＭＯＳＦＥＴの断面構造図である。
ＭＯＳＦＥＴ２０は、ｎ⁺型高濃度シリコン基板（以下ｎ⁺シリコン基板と呼ぶ）２１上にｎ^-型低濃度エピタキシャル層（以下ｎ^-エピタキシャル層と呼ぶ）２２が形成されていて、その上部にｐ型ドーパントイオンをイオン注入することによってｐ⁺型ベース層（以下ｐウェルと呼ぶ）２３が形成されている。また、ｐウェル２３の上部にはｎ型の不純物をイオン注入することによってｎ⁺型不純物領域（以下ソース領域と呼ぶ）２４が形成されている。そして、ソース領域２４を上面から厚さ方向に貫通し、さらにｐウェル２３を貫通してｎ^-エピタキシャル層２２の上面に至るトレンチ２５が形成されている。またトレンチ２５にはその内壁に熱酸化によって形成された所定の厚さのシリコン酸化膜からなるゲート絶縁膜２６が設けられ、トレンチ２５内には、ゲートとして気相成長法によりｎ型ドープされたポリシリコン２７が埋め込まれている。さらに、ゲートとソース領域２４を絶縁するための層間絶縁膜２８をパターニングして形成している。
【０００５】
このようなＭＯＳＦＥＴ２０の動作を説明する。
ゲートをｐウェル２３に対して正電位にするとｐウェル２３の、トレンチ２５側面におけるゲート絶縁膜２６との界面がｎ型領域（チャネル領域）３０に反転し、電流がｎ⁺シリコン基板２１→ｎ^-エピタキシャル層２２→チャネル領域３０→ソース領域２４の経路で流れる。
【０００６】
しかし、上記のようなトレンチゲート構造のＭＯＳＦＥＴでは、トレンチの周辺にトレンチ構造特有の応力が残留し、これが原因でゲート絶縁膜の耐圧性能が低くなり、安定した素子性能が得られないという問題があった。また、トレンチ加工の際に生じるトレンチ内壁のダメージ（歪、汚染、加工残渣などを含む）によりＳｉ／ＳｉＯ₂界面に欠陥が発生し、信頼性低下の原因となっている。
【０００７】
従来、トレンチ内壁のダメージなどによるＳｉ／ＳｉＯ₂界面の欠陥を防止するために、トレンチ形成後、その内壁にエッチング処理を施すなどの手段がある。
【０００８】
また、ゲート絶縁膜の耐圧性能を向上させために、シリコン酸化膜より絶縁耐圧が高いシリコン窒化膜を用いた方法もある。
一方、トレンチ内壁にエピタキシャル層を形成し、そこにゲート酸化膜を形成する技術もあった。
【０００９】
例えば、ｐウェルとは異なる不純物濃度となるｐ型エピタキシャル層をトレンチ内壁に形成し、ｐウェルとトレンチ近傍のチャネルとで不純物濃度を別々に制御するものがあった（特許文献１参照）。ここでは、先にｐウェルを形成し、その後ｐウェルとｎ^-エピタキシャル層の境界付近までトレンチを加工し、トレンチ内壁にｐ⁺型エピタキシャル層を形成し、ＲＩＥ（Reactive ion etching）によりトレンチの底のｐ型エピタキシャル層を突き抜けてトレンチの加工（これによりトレンチ側面のｐ型ベース層部分にのみエピタキシャル層を作る）を行い、その後ゲート酸化膜を形成してトレンチゲート構造のＭＯＳＦＥＴを作成していた。
【００１０】
また、同様にｐ型ベース層とトレンチ近傍のチャネルとで不純物濃度を別々に制御する目的で、ＳｉＣ（炭化珪素）を用いたトレンチゲート構造を有するＭＯＳＦＥＴにおいて、トレンチ内にｐ型エピタキシャル層を形成し、その表面にゲート酸化膜を形成する技術があり、きれいな表面にゲート酸化膜を形成できることを開示している（特許文献２参照）。
【００１１】
【特許文献１】
特開平２−９１９７８号公報（第１図）
【特許文献２】
特開平９−７４１９１号公報（段落番号〔００２８〕〜〔００４０〕，第１図〜第８図）
【００１２】
【発明が解決しようとする課題】
しかし、上記従来技術のように、トレンチ内壁のダメージによるＳｉ／ＳｉＯ₂界面の欠陥を防止するために、トレンチ形成後、その内壁にエッチング処理を施すような場合、トレンチ幅が増大してしまい素子の微細化が困難となる問題があった。
【００１３】
また、ゲート絶縁膜の耐圧性能を向上させために、シリコン酸化膜より絶縁耐圧が高いシリコン窒化膜を用いた場合においてもプレーナ型素子と同等の性能は得られていない。
【００１４】
トレンチ内壁に結晶性のよいエピタキシャル層を形成し、そこにゲート絶縁膜を形成する技術は、ゲート絶縁膜の耐圧性能を向上させるために望ましいが、従来においては以下のような問題があった。
【００１５】
特許文献１で開示されているような従来技術では、トレンチの内壁にｐ型エピタキシャル層を形成した後さらにトレンチを掘り進むので、トレンチ内の側面のｐ型エピタキシャル層が荒らされてしまうという問題があった。
【００１６】
また、特許文献２で開示されているような従来技術では、ＳｉＣにおける熱酸化の異方性を利用してトレンチ底部のゲート絶縁膜を厚くし（ｐ型エピタキシャル層がなくなるまで）、側面のｐ型エピタキシャル層だけを残している。この方法では、側面のｐ型エピタキシャル層が底部との境界まで存在するため、トレンチをｎ^-エピタキシャル層へ突き出すことはできない。またＳｉＣでのみ可能であり、Ｓｉでは不可能であるという問題があった。
【００１７】
本発明はこのような点に鑑みてなされたものであり、耐圧性能が高く微細化が可能なトレンチゲート構造を有する半導体装置の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明では上記課題を解決するために、トレンチゲート構造を有する半導体装置の製造方法において、第１導電型の半導体基板上に、第１導電型の半導体層を形成する工程と、前記半導体層にトレンチを形成する工程と、前記トレンチの内壁のダメージを除去する工程と、前記内壁に第１導電型のエピタキシャル層を形成する工程と、前記トレンチ内に絶縁物を充填した上で第２の導電型の不純物を前記半導体層に注入して前記トレンチよりも浅いウェル層を形成する工程と、前記絶縁物を除去した後、前記トレンチ内の前記エピタキシャル層の表面を被覆するゲート絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１９】
上記の方法によれば、第１導電型の半導体基板上に第１導電型の半導体層を形成し、その半導体層にトレンチを形成した後トレンチ内壁のダメージを除去し、その内壁に第１導電型のエピタキシャル層を形成することによって、ダメージ除去により広がったトレンチがエピタキシャル層形成により狭められる。また、結晶性のよいエピタキシャル層上にゲート絶縁膜を形成するので、ゲート絶縁膜の耐圧性能が上がる。また、エピタキシャル層におけるゲート絶縁膜との界面は、欠陥の少ない理想的な界面となる。
【００２０】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態の半導体装置の製造方法の流れを説明するフローチャートである。
【００２１】
また、図２乃至図１１は本発明の実施の形態の製造方法によって製造される半導体装置の要部製造工程を表す工程断面図である。
以下、図１の流れに沿って、図２乃至図１１を参照して説明する。
【００２２】
ステップＳ１：半導体層の形成
図２は、ステップＳ１の製造工程における工程断面図である。
図のように、第１導電型の半導体基板である、ｎ⁺シリコン基板１の鏡面研磨された表面上に、ドレインとなる第１導電型の半導体層であるｎ^-エピタキシャル層２を成層する。ｎ^-エピタキシャル層２は、ＡｓＨ₃（アルシン）、及びＰＨ₃（ホスフィン）を含む原料ガスを用いたＣＶＤ（Chemical Vapor Deposition）によって、例えば、シート抵抗１２Ω／□、層厚１０μｍ程度となるように形成する。
【００２３】
ステップＳ２：トレンチ形成
図３は、ステップＳ２の製造工程における工程断面図である。
ｎ^-エピタキシャル層２の表面に、マスク材３を設け、写真蝕刻法（フォトエッチング）によりパターニングしてトレンチ形成用の開口を形成する。その後、パターニングされたマスク材を用いて、例えば、深さが５μｍ、幅が０．５μｍ程度のトレンチ４を、図３のように、ｎ^-エピタキシャル層２の深さ方向に形成する。
【００２４】
ステップＳ３：トレンチ内ダメージ除去
図４は、ステップＳ３の製造工程における工程断面図である。
ステップＳ２の工程でトレンチ４を形成すると、次に、等方性ケミカルドライエッチング、及び犠牲酸化とフッ酸によるウエットエッチングによりトレンチ４の内壁のダメージ（歪、汚染、加工残渣などを含む）を除去する。図４のように、トレンチ４の幅はこれにより広がる。
【００２５】
ステップＳ４：トレンチ内壁へのエピタキシャル層形成
図５は、ステップＳ４の製造工程における工程断面図である。
図のように、例えば、ＡｓＨ₃、及びＰＨ₃を含む原料ガスを用いたＣＶＤによって、トレンチ４の内壁に、例えば層厚０．１μｍのｎ型のシリコンエピタキシャル層５（以下エピタキシャル層５と略す）を成層する。
【００２６】
ステップＳ５：ウェル層形成
図６は、ステップＳ５の製造工程における工程断面図である。
ＣＶＤによりトレンチ４の内部に絶縁物としてシリコン酸化物６を堆積し、エッチングによりｎ^-エピタキシャル層２の表面のシリコン酸化物６を除去した後、表面からイオン注入法により、例えば、Ｂ（ホウ素）を４０ｋｅＶの加速電圧でドーズ量が８×１０¹³個／ｃｍ²となるように注入し、トレンチ４の深さよりも浅い、例えば深さ３μｍまで熱拡散させてｐウェル７を形成する。これによって、ステップＳ６の処理で形成したｎ型のエピタキシャル層５においても、ｐウェル７と同じ深さまでがｐ⁺型となる。
【００２７】
ステップＳ６：ソース領域形成
図７は、ステップＳ６の製造工程における工程断面図である。
ステップＳ５の製造工程で形成したｐウェル７の表面にマスク材８を設け、写真蝕刻法によりパターニングしてソース形成用の開口を形成する。その後開口を介してイオン注入法により、例えば、Ａｓ（ヒ素）を６０ｋｅＶの加速電圧でドーズ量が８×１０¹³個／ｃｍ²となるようにイオン注入し、所定の深さ、例えば０．５μｍにまで熱拡散させてソース領域９を形成する。これによって、ステップＳ６の処理で形成したｎ型のエピタキシャル層５においても、ソース領域９の深さまでがｎ⁺型となる。
【００２８】
ステップＳ７：ゲート絶縁膜形成
図８は、ステップＳ７の製造工程における工程断面図である。
トレンチ４内のシリコン酸化物６をフッ酸によるウエットエッチングで除去した後、例えば、１０００℃の酸化雰囲気中に２時間さらし、トレンチ４内のエピタキシャル層５の表面を被覆するゲート絶縁膜として、ソース領域９と、エピタキシャル層５の表面に、例えば、厚さが０．１μｍのゲート酸化膜１０を形成する。
【００２９】
ステップＳ８：ポリシリコン堆積
図９は、ステップＳ８の製造工程における工程断面図である。
マスク材８を除去した後、ＬＰＣＶＤ（Low Pressure CVD）により、トレンチ４内を埋め尽くすように図８で示した構造の表面に、ｎ型ドープされたポリシリコン１１を堆積する。
【００３０】
ステップＳ９：ポリシリコン除去
図１０は、ステップＳ９の製造工程における工程断面図である。
図１０の工程において、トレンチ４内部以外のポリシリコン１１を除去するとともに、トレンチ４上部のポリシリコン１１をトレンチ４の上縁より下方にエッチバックする。
【００３１】
ステップＳ１０：電極部形成
図１１は、ステップＳ１０の製造工程における工程断面図である。
図１１の工程において、ゲート酸化膜１０上と、トレンチ４内のエッチバックされたポリシリコン１１の上面にゲート（ポリシリコン１１）とソース領域９とを絶縁するための層間絶縁膜１２（図ではパターニングした後を示している）を形成し、フォトリソグラフィー法でソース領域９のコンタクト領域をパターニングする。さらに、図示は省略したが、電極材としてアルミニウムを蒸着し、ゲート電極部とソース電極部のパターニングを行うことで、トレンチゲート構造を有するＭＯＳＦＥＴが完成する。
【００３２】
上記のようにして製造したＭＯＳＦＥＴにおいて、ゲートをｐウェル７に対して正電位にすると、トレンチ４側面のエピタキシャル層５におけるゲート酸化膜１０との界面（Ｓｉ／ＳｉＯ₂界面）がｎ型領域（チャネル領域）に反転し、電流がｎ⁺シリコン基板１→ｎ^-エピタキシャル層２→チャネル領域→ソース領域９の経路で流れる。
【００３３】
上記のように、トレンチ４内に成長させたエピタキシャル層５が荒らされることがないので、エピタキシャル層の表面は理想的な結晶表面となる。従って、このエピタキシャル層５の表面に形成するゲート酸化膜１０の耐圧性能が向上する。
【００３４】
また、本発明の製造方法によって製造されたトレンチゲート型ＭＯＳＦＥＴは欠陥の少ない理想的なＳｉ／ＳｉＯ₂界面を有している。よって信頼性に優れる。
【００３５】
さらに、ダメージ除去によりエッチングで広げられたトレンチ４がエピタキシャル層５によって狭められるため素子構造の微細化が可能であり、低オン抵抗化が達成される。
【００３６】
また、本発明の実施の形態において、トレンチ４の内壁に、ｐ型ではなくｎ型のエピタキシャル層５を形成した後にトレンチ４よりも浅いｐウェル７を形成するようにしたので、ｐ型の層がｎ^-エピタキシャル層２に侵入することを防止することができる。
【００３７】
以上、具体的な寸法や材料などを参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
例えば、上述したＭＯＳＦＥＴの各要素の形状、寸法、材質、不純物やその濃度については、当業者が適宜設計変更したものも本発明の範囲に包含される。
【００３８】
また、導電型のｎとｐを入れ替えた半導体装置を製造する場合についても同様の効果が得られることは言うまでもない。
【００３９】
【発明の効果】
以上説明したように本発明では、トレンチの形成後、そのダメージを除去し、その上でトレンチ内壁にエピタキシャル層を形成し、その後エピタキシャル層の表面にゲート絶縁膜を形成する。これによりトレンチ内に成長させたエピタキシャル層が荒らされることなく、エピタキシャル層の表面は理想的な結晶表面となる。よってエピタキシャル層表面に形成するゲート絶縁膜の耐圧性能が向上する。
【００４０】
また、エピタキシャル層におけるゲート絶縁膜との界面は、欠陥の少ない理想的なものとなり、長期信頼性に優れたトレンチゲート構造を有する半導体装置が得られる。
【００４１】
さらに、ダメージ除去により広げられたトレンチがエピタキシャル層によって狭められるため、素子構造の微細化が可能であり、低オン抵抗化が達成される。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の製造方法の流れを説明するフローチャートである。
【図２】図１のステップＳ１の製造工程における工程断面図である。
【図３】図１のステップＳ２の製造工程における工程断面図である。
【図４】図１のステップＳ３の製造工程における工程断面図である。
【図５】図１のステップＳ４の製造工程における工程断面図である。
【図６】図１のステップＳ５の製造工程における工程断面図である。
【図７】図１のステップＳ６の製造工程における工程断面図である。
【図８】図１のステップＳ７の製造工程における工程断面図である。
【図９】図１のステップＳ８の製造工程における工程断面図である。
【図１０】図１のステップＳ９の製造工程における工程断面図である。
【図１１】図１のステップＳ１０の製造工程における工程断面図である。
【図１２】一般的なトレンチゲート構造を有するシリコンＭＯＳＦＥＴの断面構造図である。
【符号の説明】
１ｎ⁺シリコン基板
２ｎ^-エピタキシャル層
３，８マスク材
４トレンチ
５エピタキシャル層
６シリコン酸化物
７ｐウェル
９ソース領域
１０ゲート酸化膜
１１ポリシリコン
１２層間絶縁膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a trench gate structure.
[0002]
[Prior art]
Power MOSFETs (Metal-Oxide Semiconductor Field Effect Transistors) that are widely used in battery-powered devices such as mobile phones and mobile devices require low on-resistance to reduce the size and increase the efficiency of electronic devices. It has become.
[0003]
In a MOSFET having a conventional planar structure, since the channel portion is formed on the semiconductor surface, the channel length limits the cell size, and the cell size cannot be reduced below the channel length. In the planar structure, a depletion layer extends from an adjacent channel region to increase the on-resistance due to the J-FET effect that narrows the current path. To reduce this effect, a certain channel spacing is required. It was. On the other hand, in the MOSFET having the trench gate structure, the channel is formed in a direction perpendicular to the substrate surface, and further, the J-FET effect can be ignored, so that the channel density can be improved and the low on-resistance is achieved. In recent years, it has attracted attention as a structure that can be used.
[0004]
FIG. 12 is a cross-sectional view of a MOSFET having a general trench gate structure.
The MOSFET 20 includes an n ⁻ type low concentration epitaxial layer (hereinafter referred to as an n ⁻ epitaxial layer) 22 formed on an n ⁺ type high concentration silicon substrate (hereinafter referred to as an n ⁺ silicon substrate) 21, and a p-type formed thereon. A p ⁺ -type base layer (hereinafter referred to as a p-well) 23 is formed by implanting dopant ions. Further, an n ⁺ type impurity region (hereinafter referred to as a source region) 24 is formed on the p well 23 by ion implantation of n type impurities. A trench 25 is formed so as to penetrate the source region 24 in the thickness direction from the upper surface and further penetrate the p well 23 and reach the upper surface of the n ⁻ epitaxial layer 22. The trench 25 is provided with a gate insulating film 26 made of a silicon oxide film having a predetermined thickness formed on the inner wall of the trench 25. The trench 25 is n-type doped as a gate by vapor deposition. Polysilicon 27 is embedded. Further, an interlayer insulating film 28 for insulating the gate and the source region 24 is formed by patterning.
[0005]
The operation of such a MOSFET 20 will be described.
When the gate has a positive potential with respect to the p-well 23, the interface of the p-well 23 with the gate insulating film 26 on the side surface of the trench 25 is inverted to the n-type region (channel region) 30, and the current is n ⁺ silicon substrate 21 → n. ^{The current} flows through the path of the epitaxial layer 22 → the channel region 30 → the source region 24.
[0006]
However, in the MOSFET having the trench gate structure as described above, a stress peculiar to the trench structure remains in the periphery of the trench, and this causes a problem that the breakdown voltage performance of the gate insulating film is lowered and stable element performance cannot be obtained. there were. Further, damage (including distortion, contamination, processing residue, etc.) on the inner wall of the trench that occurs during trench processing causes defects at the Si / SiO ₂ interface, which causes a decrease in reliability.
[0007]
Conventionally, in order to prevent defects at the Si / SiO ₂ interface due to damage to the inner wall of the trench, there are means such as etching the inner wall after forming the trench.
[0008]
There is also a method using a silicon nitride film having a higher withstand voltage than the silicon oxide film in order to improve the withstand voltage performance of the gate insulating film.
On the other hand, there has also been a technique of forming an epitaxial layer on the inner wall of the trench and forming a gate oxide film there.
[0009]
For example, a p-type epitaxial layer having an impurity concentration different from that of the p well is formed on the inner wall of the trench, and the impurity concentration is separately controlled by the p well and the channel near the trench (see Patent Document 1). Here, a p-well is formed first, then a trench is processed to the vicinity of the boundary between the p-well and the n ⁻ epitaxial layer, a p ⁺ -type epitaxial layer is formed on the inner wall of the trench, and the bottom of the trench is formed by RIE (Reactive ion etching). The trench was processed by penetrating the p-type epitaxial layer of this (thereby forming an epitaxial layer only on the p-type base layer portion on the side surface of the trench), and then a gate oxide film was formed to produce a MOSFET having a trench gate structure .
[0010]
Similarly, a p-type epitaxial layer is formed in a trench in a MOSFET having a trench gate structure using SiC (silicon carbide) for the purpose of separately controlling the impurity concentration in the p-type base layer and the channel near the trench. However, there is a technique for forming a gate oxide film on the surface thereof, and it is disclosed that a gate oxide film can be formed on a clean surface (see Patent Document 2).
[0011]
[Patent Document 1]
Japanese Patent Laid-Open No. 2-91978 (FIG. 1)
[Patent Document 2]
JP-A-9-74191 (paragraph numbers [0028] to [0040], FIGS. 1 to 8)
[0012]
[Problems to be solved by the invention]
However, in order to prevent defects at the Si / SiO ₂ interface due to damage to the inner wall of the trench as in the above-described prior art, when the inner wall is subjected to etching treatment after forming the trench, the trench width increases and the element is increased. There is a problem that it is difficult to reduce the size.
[0013]
Further, even when a silicon nitride film having a higher withstand voltage than that of the silicon oxide film is used in order to improve the withstand voltage performance of the gate insulating film, the same performance as that of the planar element is not obtained.
[0014]
A technique of forming an epitaxial layer with good crystallinity on the inner wall of the trench and forming a gate insulating film thereon is desirable in order to improve the breakdown voltage performance of the gate insulating film, but conventionally has the following problems.
[0015]
The conventional technique disclosed in Patent Document 1 has a problem that the p-type epitaxial layer is formed on the inner wall of the trench and then the trench is further dug. It was.
[0016]
In the prior art disclosed in Patent Document 2, the gate insulating film at the bottom of the trench is made thicker (until there is no p-type epitaxial layer) using the anisotropy of thermal oxidation in SiC, and the side surface p Only the type epitaxial layer is left. In this method, since the p-type epitaxial layer on the side surface exists up to the boundary with the bottom, the trench cannot be projected to the n ⁻ epitaxial layer. Further, there is a problem that it is possible only with SiC and not with Si.
[0017]
The present invention has been made in view of these points, and an object of the present invention is to provide a method of manufacturing a semiconductor device having a trench gate structure that has high withstand voltage performance and can be miniaturized.
[0018]
[Means for Solving the Problems]
In the present invention, in order to solve the above problems, in a method of manufacturing a semiconductor device having a trench gate structure, a step of forming a first conductivity type semiconductor layer on a first conductivity type semiconductor substrate; A step of forming a trench; a step of removing damage to the inner wall of the trench; a step of forming an epitaxial layer of a first conductivity type on the inner wall; and a second conductive layer after filling the trench with an insulator. Forming a well layer shallower than the trench by implanting a type impurity into the semiconductor layer, and forming a gate insulating film covering the surface of the epitaxial layer in the trench after removing the insulator; There is provided a method for manufacturing a semiconductor device comprising the steps of:
[0019]
According to the above method, the first conductive type semiconductor layer is formed on the first conductive type semiconductor substrate, the trench is formed in the semiconductor layer, the damage on the inner wall of the trench is removed, and the first conductive layer is formed on the inner wall. By forming the epitaxial layer of the mold, the trench expanded by removing the damage is narrowed by forming the epitaxial layer. Further, since the gate insulating film is formed on the epitaxial layer with good crystallinity, the breakdown voltage performance of the gate insulating film is improved. The interface between the epitaxial layer and the gate insulating film is an ideal interface with few defects.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a flowchart for explaining the flow of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
[0021]
2 to 11 are process cross-sectional views showing the main part manufacturing process of the semiconductor device manufactured by the manufacturing method according to the embodiment of the present invention.
Hereinafter, description will be made along the flow of FIG. 1 with reference to FIGS.
[0022]
Step S1: Formation of Semiconductor Layer FIG. 2 is a process cross-sectional view in the manufacturing process of step S1.
As shown in the figure, an n ⁻ epitaxial layer 2, which is a first conductive type semiconductor layer serving as a drain, is formed on a mirror-polished surface of an n ⁺ silicon substrate 1, which is a first conductive type semiconductor substrate. The n ⁻ epitaxial layer 2 is, for example, a sheet resistance of 12Ω / □ and a layer thickness of about 10 μm by CVD (Chemical Vapor Deposition) using a source gas containing AsH ₃ (arsine) and PH ₃ (phosphine). Form.
[0023]
Step S2: Trench Formation FIG. 3 is a process cross-sectional view in the manufacturing process of step S2.
A mask material 3 is provided on the surface of the n ⁻ epitaxial layer 2 and patterned by photolithography (photoetching) to form an opening for forming a trench. Thereafter, using the patterned mask material, for example, trenches 4 having a depth of about 5 μm and a width of about 0.5 μm are formed in the depth direction of n ⁻ epitaxial layer 2 as shown in FIG.
[0024]
Step S3: Removal of damage in trench FIG. 4 is a process cross-sectional view in the manufacturing process of Step S3.
After the trench 4 is formed in the step S2, the inner wall damage (including distortion, contamination, processing residue, etc.) of the trench 4 is removed by isotropic chemical dry etching and wet etching with sacrificial oxidation and hydrofluoric acid. To do. As shown in FIG. 4, the width of the trench 4 is thereby increased.
[0025]
Step S4: Formation of Epitaxial Layer on Trench Inner Wall FIG. 5 is a process cross-sectional view in the manufacturing process of step S4.
As shown in the figure, for example, by CVD using a source gas containing AsH ₃ and PH ₃ , an n-type silicon epitaxial layer 5 (hereinafter abbreviated as an epitaxial layer 5) having a layer thickness of, for example, 0.1 μm is formed on the inner wall of the trench 4. ).
[0026]
Step S5: Formation of Well Layer FIG. 6 is a process sectional view in the manufacturing process of step S5.
After depositing silicon oxide 6 as an insulator inside the trench 4 by CVD and removing the silicon oxide 6 on the surface of the n ⁻ epitaxial layer 2 by etching, the surface is ion-implanted, for example, B (boron) Is implanted at an acceleration voltage of 40 keV so that the dose amount is 8 × 10 ¹³ / cm ² and is thermally diffused to a depth shallower than the depth of the trench 4, for example, 3 μm, to form a p-well 7. As a result, even in the n-type epitaxial layer 5 formed by the process of step S6, the same depth as the p-well 7 becomes p ⁺ -type.
[0027]
Step S6: Formation of Source Region FIG. 7 is a process sectional view in the manufacturing process of step S6.
A mask material 8 is provided on the surface of the p-well 7 formed in the manufacturing process of step S5, and patterning is performed by photolithography to form a source forming opening. Thereafter, by ion implantation through the opening, for example, As (arsenic) is ion-implanted with an acceleration voltage of 60 keV so that the dose amount is 8 × 10 ¹³ / cm ^2, and a predetermined depth, for example, 0.5 μm. To form a source region 9. As a result, even in the n-type epitaxial layer 5 formed by the process of step S6, the depth up to the depth of the source region 9 becomes n ⁺ -type.
[0028]
Step S7: Formation of Gate Insulating Film FIG. 8 is a process sectional view in the manufacturing process of step S7.
After the silicon oxide 6 in the trench 4 is removed by wet etching with hydrofluoric acid, the source is used as a gate insulating film covering the surface of the epitaxial layer 5 in the trench 4 by, for example, being exposed to an oxidizing atmosphere at 1000 ° C. for 2 hours. For example, a gate oxide film 10 having a thickness of 0.1 μm is formed on the surface of the region 9 and the epitaxial layer 5.
[0029]
Step S8: Polysilicon Deposition FIG. 9 is a process cross-sectional view in the manufacturing process of step S8.
After the mask material 8 is removed, n-type doped polysilicon 11 is deposited on the surface of the structure shown in FIG. 8 so as to fill the trench 4 by LPCVD (Low Pressure CVD).
[0030]
Step S9: Polysilicon Removal FIG. 10 is a process cross-sectional view in the manufacturing process of step S9.
10, the polysilicon 11 other than the inside of the trench 4 is removed, and the polysilicon 11 on the upper portion of the trench 4 is etched back below the upper edge of the trench 4.
[0031]
Step S10: Formation of Electrode Part FIG. 11 is a process cross-sectional view in the manufacturing process of step S10.
In the step of FIG. 11, an interlayer insulating film 12 (in the figure, for insulating the gate (polysilicon 11) and the source region 9 on the gate oxide film 10 and the upper surface of the etched back polysilicon 11 in the trench 4). After the patterning, the contact region of the source region 9 is patterned by photolithography. Further, although not shown, aluminum is deposited as an electrode material and the gate electrode portion and the source electrode portion are patterned to complete a MOSFET having a trench gate structure.
[0032]
In the MOSFET manufactured as described above, when the gate has a positive potential with respect to the p-well 7, the interface (Si / SiO ₂ interface) with the gate oxide film 10 in the epitaxial layer 5 on the side surface of the trench 4 is the n-type region ( Inverted to the channel region), the current flows through the path of n ⁺ silicon substrate 1 → n ⁻ epitaxial layer 2 → channel region → source region 9.
[0033]
As described above, since the epitaxial layer 5 grown in the trench 4 is not roughened, the surface of the epitaxial layer becomes an ideal crystal surface. Therefore, the breakdown voltage performance of the gate oxide film 10 formed on the surface of the epitaxial layer 5 is improved.
[0034]
Moreover, the trench gate type MOSFET manufactured by the manufacturing method of the present invention has an ideal Si / SiO ₂ interface with few defects. Therefore, it is excellent in reliability.
[0035]
Furthermore, since the trench 4 expanded by etching by removing the damage is narrowed by the epitaxial layer 5, the element structure can be miniaturized and a low on-resistance can be achieved.
[0036]
In the embodiment of the present invention, since the p-type well 7 shallower than the trench 4 is formed on the inner wall of the trench 4 after forming the n-type epitaxial layer 5 instead of the p-type, the p-type layer is formed. Can be prevented from entering the n ⁻ epitaxial layer 2.
[0037]
The embodiments of the present invention have been described above with reference to specific dimensions and materials. However, the present invention is not limited to these specific examples.
For example, the shape, size, material, impurity and concentration of each element of the MOSFET described above are appropriately designed by those skilled in the art and are also included in the scope of the present invention.
[0038]
It goes without saying that the same effect can be obtained also in the case of manufacturing a semiconductor device in which n and p of conductivity type are interchanged.
[0039]
【The invention's effect】
As described above, in the present invention, after the trench is formed, the damage is removed, and then an epitaxial layer is formed on the inner wall of the trench, and then a gate insulating film is formed on the surface of the epitaxial layer. As a result, the epitaxial layer grown in the trench is not roughened, and the surface of the epitaxial layer becomes an ideal crystal surface. Therefore, the breakdown voltage performance of the gate insulating film formed on the epitaxial layer surface is improved.
[0040]
The interface between the epitaxial layer and the gate insulating film is ideal with few defects, and a semiconductor device having a trench gate structure with excellent long-term reliability can be obtained.
[0041]
Furthermore, since the trench widened by removing the damage is narrowed by the epitaxial layer, the device structure can be miniaturized and low on-resistance can be achieved.
[Brief description of the drawings]
FIG. 1 is a flowchart illustrating a flow of a manufacturing method of a semiconductor device according to an embodiment of the present invention.
2 is a process cross-sectional view in the manufacturing process of step S1 of FIG. 1; FIG.
3 is a process cross-sectional view in the manufacturing process of step S2 of FIG. 1. FIG.
4 is a process cross-sectional view in the manufacturing process of step S3 in FIG. 1; FIG.
FIG. 5 is a process cross-sectional view in the manufacturing process of step S4 of FIG. 1;
6 is a process cross-sectional view in the manufacturing process of step S5 of FIG. 1; FIG.
7 is a process cross-sectional view in the manufacturing process of step S6 of FIG. 1; FIG.
8 is a process cross-sectional view in the manufacturing process of step S7 in FIG. 1; FIG.
FIG. 9 is a process cross-sectional view in the manufacturing process of step S8 of FIG. 1;
10 is a process cross-sectional view in the manufacturing process of step S9 in FIG. 1; FIG.
FIG. 11 is a process cross-sectional view in the manufacturing process of step S10 in FIG. 1;
FIG. 12 is a sectional view of a silicon MOSFET having a general trench gate structure.
[Explanation of symbols]
1 n ⁺ silicon substrate 2 n ^- epitaxial layers 3 and 8 mask material 4 trench 5 epitaxial layer 6 silicon oxide 7 p well 9 source region 10 gate oxide film 11 polysilicon 12 interlayer insulating film

Claims

In a method for manufacturing a semiconductor device having a trench gate structure,
Forming a first conductivity type semiconductor layer on a first conductivity type semiconductor substrate;
Forming a trench in the semiconductor layer;
Removing damage to the inner wall of the trench;
Forming a first conductivity type epitaxial layer on the inner wall;
Filling the trench with an insulator and then implanting a second conductivity type impurity into the semiconductor layer to form a well layer shallower than the trench;
Forming a gate insulating film covering the surface of the epitaxial layer in the trench after removing the insulator;
A method for manufacturing a semiconductor device, comprising:

2. The method of manufacturing a semiconductor device according to claim 1, wherein the insulator is silicon oxide formed by CVD.