JP4264432B2 - プログラム可能な抵抗メモリ素子のプログラミング - Google Patents
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Description
本発明は、データ記憶装置に関する。
データ記憶のためにプログラム可能な抵抗メモリ素子が検討されている。１つのタイプのプログラム可能な抵抗メモリ素子は、プログラム可能なメタライゼーションセル（ＰＭＣ）である。素子を低い抵抗状態にセットすることによって、プログラム可能なメタライゼーションセルメモリ素子に第１の論理値を書き込むことができ、素子を高い抵抗状態にセットすることによって第２の論理値を書き込むことができる。素子抵抗を検出することによって素子に記憶された論理値を読み取ることができる。
銀を多く含む絶縁体によって分離された第１と第２の導体を含むプログラム可能なメタライゼーションセルを検討する。プログラムされていないプログラム可能なメタライゼーションセルは、導体間に高い抵抗を有する。しかし、導体の両端に適切な電圧が印加されると、導体間に導電性フィラメントができ始める。フィラメントが導体間をつなぐと、プログラム可能なメタライゼーションセルの抵抗が実質的に低下する。プログラム可能なメタライゼーションセルは、ある期間にわたり電圧を逆転することによって、その元の（高い）抵抗状態を回復させることができる。
ＰＭＣを利用したランダムアクセスメモリ（ＲＡＭ）は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどの短期メモリよりも消費電力が少なく、ハードディスクなどの従来の長期記憶装置よりもかなり速く（数桁）読み書き操作を実行する。ＰＭＣを利用したＲＡＭは、典型的なハードディスクよりも小型で消費電力が少ない。
ＰＭＣを利用したＲＡＭの寿命の間、各ＰＭＣメモリ素子には多くの書き込み操作が実行されることになる。従って、各ＰＭＣメモリ素子は、何度も抵抗状態を繰り返し切り換えることになる。
しかしながら、この繰り返しサイクルは、ＰＭＣを利用したＲＡＭに問題なことがある。ＰＭＣメモリ素子は、限られた「耐久性」を有する。多数のサイクルの後、ＰＭＣメモリ素子をその元の抵抗状態に戻すことができない。これが起こるとＰＭＣメモリ素子は使用することが不可能となる。
使用不可能なメモリ素子からデータを回復させるために誤り符号訂正が使用されることがある。しかしながら、多数のメモリ素子が故障すると、誤り符号訂正は、時間的観点と計算的観点の両方からコスト高になる。多数のＰＭＣメモリ素子が故障すると、ＰＭＣを利用したＲＡＭは使用することが不可能になることがある。
ＰＭＣメモリ素子の耐久性を高めることが望ましい。
本発明の１つの態様によれば、プログラム可能な抵抗メモリ素子をプログラムする方法が、素子にプログラミング電力を供給する段階と、素子が既にプログラムされていることに関するフィードバックを生成する段階と、素子が既にプログラムされていることをフィードバックが示したときにプログラミング電力を除去する段階とを含む。
本発明のもう１つの態様によれば、データ記憶装置は、プログラム可能な抵抗メモリ素子のグループと、グループの中の選択されたメモリ素子にプログラミング電力を供給する回路とを含む。回路は、選択されたメモリ素子が既にプログラムされていることを選択されたメモリ素子の実測パラメータが示したときにプログラミング電力を断つことによって、選択されたメモリ素子のプログラミング中の上書き保護を実現する。メモリ素子は抵抗クロスポイントアレイとして配列されている。回路は、選択されていないメモリ素子にアレイ電位を印加している間に選択されたメモリ素子にプログラミング電位を印加する前置増幅器を備える。アレイ電位とプログラミング電位とがほぼ等しく、それにより選択されたメモリ素子の等電位分離が達成される。
本発明の他の態様および利点は、本発明の原理を例として示す添付図面と関連して行われる以下の詳細な説明から明らかになるであろう。
例示のために図示したように、本発明は個々のプログラム可能な抵抗メモリ素子のプログラミングおよびプログラム可能な抵抗メモリ素子の抵抗クロスポイントアレイにおいて実施される。個々のメモリ素子の信頼性と耐久性は、プログラミング中にフィードバックを生成し、素子が既にプログラムされていることを示すときに、フィードバックがプログラミングを停止することによって高めることができる。その結果、メモリ素子は、上書きによる負担を受けない。さらに、プログラム可能な抵抗メモリ素子を上書きする際の時間が浪費されないので、プログラミング速度が改善される。
抵抗クロスポイントアレイに関しては、選択されたメモリ素子と選択されていないメモリ素子に等電位検出技術を適用することができる。この等電位技術は、選択されたメモリ素子のプログラミングをスニークパス電流が妨げるのを防ぐことができる。トランジスタやダイオードなどのブロック素子なしに妨害を防ぐことができる（ブロック素子は、実質的にメモリ素子の密度を低くし、それによりアレイのサイズと製造コストを高めることになる）。
例示的なＰＭＣメモリ素子１１０を示す図１を参照する。ＰＭＣメモリ素子１１０は、第１の金属導体１１２と、第１の金属導体１１２上の絶縁体１１４とを含む。絶縁体１１４は、Ｓｉ3Ｎ4などの電気絶縁体で作成することができ、第１の金属導体１１２は、銅、銀、亜鉛などの導電金属で作成することができる。
絶縁体１１４にビアがエッチングされる。ＰＭＣメモリ素子１１０は、さらに、ビア内に収容された固体電解質１１８と、電解質１１８上でかつビア内の銀を多く含む層１２０と、銀を多く含む層１２０と絶縁体１１４の両方の上の第２の金属導体１２２とを含む。第２の金属導体１２２は、銅、銀、亜鉛などの導電金属で作成することができる。
電解質は、金属導体１１２と１２２の両方に電気的に接続されている。第１の金属導体１１２は陰極となり、第２の導体１２２は陽極となる。
電解質１１８は、ゲルマニウムセレン化物（ＧｅＳｅ）またはゲルマニウム硫化物（Ｇｅ−Ｓ）と共に銀（Ａｇ）を含むことができる。例えば、銀をカルゴゲナイドガラスに溶かして室温で固体電解質を形成することができる。銀とＧｅＳまたはＧｅＳｅは、微視的に相分離されている。銀はガラス構造に変化してイオン輸送を可能にする。電解質１１８を横切って電界が印加されたときに電解質１１８中の銀イオンは比較的移動しやすい。
金属導体１１２と１２２の両端に正電圧が印加されたときに第１と第２の導体１１２と１２２の間に導電性フィラメントが形成されはじめ、負電圧が印加されたとき、導電性フィラメントがなくなり始める。導電性フィラメントを形成し除去するプロセスは、移動金属イオンに対する電界の作用に基づく。銀は、いくつかの絶縁体中で移動イオンとして機能することが知られている。従って、正電圧が印加されたとき、第１の導体１２２の表面にある銀イオンが第２の導体１２２に引き寄せられて、第１の導体１１２から第２の導体１２２まで延在するフィラメントが形成される。フィラメントを形成するプロセスは、正電圧が印加されている限り続く。銀フィラメントの形成中のある時点で、第１の導体１１２と第２の導体１２２の間の電気抵抗が、きわめて高い抵抗からきわめて低い抵抗に変化する（銀フィラメントが第１の導体１１２と第２の導体１２２を接続している状態）。銀を多く含む層１２０は、導電性フィラメントを形成する銀イオンの供給源を提供する。
フィラメントを除去するために、導体１１２と１２２に負電圧が印加され、それにより負電界の作用下で銀イオンが第１の導体１１２に移動する。時間の経過とともに、ＰＭＣメモリ素子１１０は、導電状態から非導電状態に変化する。
ＰＭＣメモリ素子１１０は、絶縁体１２４上に形成されてもよい。絶縁体１２４の基礎となる半導体基板１２６内に読み出し回路とプログラミング回路（図示せず）が形成されてもよい。絶縁体１２４内のビア（図示せず）は、回路とメモリ素子１１０間の電気接続を可能にすることができる。
さらに図２を参照し、ＰＭＣメモリ素子１１０をプログラムする方法を示す。プログラミング電力がメモリ素子１１０に供給される（ブロック２１０）。プログラミング電力によってメモリ素子１１０に電流が流れる。
メモリ素子１１０のプログラミングに関するフィードバックが生成される（ブロック２１２）。メモリ素子１１０のパラメータ（例えば、抵抗、電圧、電流）を検知することができる。例えば、メモリ素子１１０の抵抗が連続的に検知される。抵抗を検知する１つの方法は、（未知の抵抗を有する）メモリ素子１１０と（既知の抵抗を有する）１組の基準抵抗器の両端に一定電圧を印加し、メモリ素子１１０に流れる電流を基準抵抗器に流れる電流と比較することである。
素子１１０が既にプログラムされていることをフィードバックが示すとき（ブロック２１４）、プログラミング電力は断たれる（ブロック２１６）。例えば、メモリ素子１１０の検知抵抗が、抵抗しきい値に達する。しきい値は、抵抗の急激な変化を示すレベルに設定される。この急激な変化は、メモリ素子１１０が既にプログラムされているときに起こる。
図３ａに示したように、ＰＭＣメモリ素子の抵抗の変化は電圧と時間の関数である。高い方の電圧（Ｖx）では、低い方の電圧（ＶzとＶy）よりも抵抗の急激な変化がすぐに起こる。ＰＭＣメモリ素子１１０の抵抗は、そのＰＭＣメモリ素子を流れる電流の関数である。しかしながら、ＰＭＣメモリ素子１１０を流れる電流は、ＰＭＣメモリ素子１１０の印加電圧と抵抗によるものである。ＰＭＣメモリ素子１１０が導電性フィラメントを形成し始めると、内部電界が変化し、導電性フィラメントを形成するプロセスは、ＰＭＣ内部の電流と電界の非線形関数になる。
プログラミング電力は、一定の直流電圧でよい。代替において、プログラミング電力は、一連の電圧パルスあるいは時間と共に変化する電圧として印加されてもよい。時間と共に変化する電圧の１つの例は、プログラミング電位ランプ（ｐｒｏｇｒａｍｍｉｎｇ ｐｏｔｅｎｔｉａｌ ｒａｍｐ）である。プログラミング電位ランプは、低電圧（例えば、２００〜５００ミリボルト）から高電圧（例えば、１〜２ボルト）まで上向きに傾斜する。線形電圧関数（すなわち、プログラミング電位ランプ）の代わりに、電圧は、正弦波関数や他の非線形電圧関数に基づいてもよい。
プログラミング電力が印加されたとき、メモリ素子１１０の陰極から導電経路が形成され始める。導電経路がメモリ素子１１０の陽極に達すると、メモリ素子１１０の抵抗は急激に低下する。図３ｂに示したように、メモリ素子１１０の抵抗が高い間、メモリ素子１１０に流れる電流は少ない。抵抗が急激に低下した後、メモリ素子１１０を流れる電流は急激に増える。しきい値ＴLO#Rは、急激な変化に対応するレベルに設定される。メモリ素子１１０の抵抗がしきい値ＴLO#Rに達するとプログラミング電力が断たれる。
負のプログラミング電圧を印加することにより、メモリ素子１１０を低抵抗状態から高抵抗状態に変化させることができる。メモリ素子１１０の抵抗がしきい値ＴHI#Rに達すると負のプログラミング電圧が断たれる。
データ記憶装置は、複数のＰＭＣメモリ素子１１０を含むことができる。データ記憶装置は、ランダムアクセスメモリ装置として構成されてもよい。
図４を参照し、例示的なデータ記憶装置４１０を示す。データ記憶装置４１０は、メモリ素子１１０の抵抗クロスポイントアレイ４１２を含む。メモリ素子１１０は、列と行で配列される。データ記憶装置４１０の説明を単純化するために、比較的少ない数のメモリ素子１１０だけを示す。実際には、他のサイズのアレイを使用することができる。
ワード線４１４は、アレイ４１２の行に沿って延在する。ビット線４１６は、アレイ４１２の列に沿って延在する。アレイ４１２の各行に１つのワード線４１４があり、アレイ４１２の各列に１つのビット線４１６があてもよい。
各メモリ素子１１０は、ワード線４１４とビット線４１６の交点にある。アレイ４１２内のメモリ素子１１０は、多数の並列経路によって結合されている。ある交点に見られる抵抗は、その交点にあるメモリ素子１１０の抵抗と等しく、この抵抗は、アレイ４１２内の他のメモリ素子の抵抗と並列である。
プログラミング回路４１８は、アレイ４１２内の選択されたメモリ素子１１０をプログラムすることができる。プログラミング回路４１８は、また、選択されたメモリ素子１１０に書き込み操作と消去操作を行うことができる。選択されたメモリ素子１１０は、選択されたワード線４１４と選択されたビット線４１６の交点にある。単一の選択された線４１４または４１６だけが交差するメモリ素子１１０と、２つの選択されていない線４１４および４１６が交差するメモリ素子１１０は、「選択されていない」メモリ素子と見なされる。
メモリ素子１１０が抵抗クロスポイントアレイで配列されているので、選択されたメモリ素子は、選択されたメモリ素子が動作している間、選択されていないメモリ素子と分離されていなければならない。そうでないと、スニークパス電流が、選択されたメモリ素子の動作を妨げることがある。
図５ａは、抵抗クロスポイントアレイにおけるスニークパス電流に関する問題を示す。図５ａは、読み取り操作中のアレイ４１２の電気的等価物を示す。選択されたメモリ素子は、第１の抵抗器５１２ａで表されている。第２の抵抗器５１２ｂは、選択されたビット線４１６に沿った選択されていないメモリ素子を表し、第３の抵抗器５１２ｃは、選択されたワード線４１４に沿った選択されていないメモリ素子を表し、第４の抵抗器５１２ｄは残りの選択されていないメモリ素子を表す。例えば、すべてのメモリ素子が約Ｒ＋Ｂの抵抗を有しかつアレイ４１２がｎ行ｍ列を有する場合、第２の抵抗器５１２ｂは抵抗（Ｒ＋Ｂ）／（ｎ−１）を有し、第３の抵抗器５１２ｃは抵抗（Ｒ＋Ｂ）／（ｍ−１）を有し、第４の抵抗器５１２ｄは約（Ｒ＋Ｂ）／［（ｎ−１）（ｍ−１）］の抵抗を有する。
第１の抵抗器５１２ａは、選択されたビット線にプログラミング電位（Ｖp）を印加し、選択されたワード線にアース電位を印加することによって選択することができる。その結果、第１の抵抗器５１２ａに検知電流（Ｉs）が流れる。しかしながら、第２、第３および第４の抵抗器５１２ｂ、５１２ｃおよび５１２ｄにはプログラミング電位（Ｖp）とアース電位が現れ、したがって、第２、第３および第４の抵抗器５１２ｂ、５ｉ２ｃおよび５１２ｄにスニークパス電流（Ｓ１、Ｓ２およびＳ３）が流れることができる。さらに、第２、第３および第４の抵抗器５１２ｂ、５１２ｃおよび５１２ｄの抵抗は、選択された（第１）抵抗器５１２ａの抵抗よりもはるかに小さく、したがって、スニークパス電流（Ｓ１、Ｓ２およびＳ３）は検知電流（Ｉs）よりも大きい。そのようなスニークパス電流（Ｓ１、Ｓ２およびＳ３）は、通常、選択されたメモリ素子の動作中の検知電流（Ｉs）を不明瞭にする。
スニークパス電流は、アレイ４１２にブロック素子（図示せず）を追加することによって阻止することができる。各メモリ素子１１０は、ダイオードやトランジスタなどのブロック素子と直列に接続されてもよい。磁気ランダムアクセスメモリ（ＭＲＡＭ）に類似の手法が使用される。
図４を再び参照する。ブロック素子が使用される場合、プログラミング回路４１８は、選択されたワード線とビット線、および選択されたメモリ素子の検知抵抗にプログラミング電位を印加することによって、選択されたメモリ素子に操作を実行することができる。
プログラミング電位は、低い電圧（例えば、２００〜５００ミリボルト）から高い電圧（例えば、１〜２ボルト）まで上向きに傾斜することができる。抵抗クロスポイントアレイにはプログラミング電位ランプが好ましく、この理由は、そのランプを利用して、プログラミング回路４１８の前置増幅器に影響を及ぼす可能のある過渡電流を制御できるからである。プログラミング電位ランプを実現するのは容易であり、ランプの割合は、あるアレイが他のアレイをきわめて迅速に切り換えることができることを考慮して容易に制御できる。ＰＭＣメモリ素子がある状態から別の状態に切り換わる速さは、電解質の特性と厚さの関数である。
メモリ素子１１０は、プログラミング中に印加するプログラミング電位ランプを逆にすることにより消去することができる。消去操作は、絶縁体１１４を通り抜ける電子すなわち障壁ブレークダウンを必要としないため、メモリ素子１１０を消去するしきい電圧は、プログラミング電圧よりかなり低くてもよい。
ブロック素子に欠点がある。ブロック素子を実現するのに必要なシリコン領域は各メモリ素子と直列である。これにより、プログラム可能抵抗メモリ技術の潜在密度の利点が減少する。ブロック素子を作成し接続することは、製造をさらに複雑にする（製造コストを大きくする）ことがある。さらにもう１つの欠点は、電流密度が高いときにブロック素子の両側に電圧降下が生じることがあるので、ブロック素子が読み取り操作に悪影響を及ぼす可能性があることである。
ブロック素子を使用することなくスニークパス電流により検知電流（Ｉs）が不明瞭になるのを防ぐために、等電位分離法を使用することができる。図５ｂに示したように、選択されたメモリ素子５１２ａと交差するビット線４１６にプログラミング電位Ｖpを印加し、選択されていないワード線４１４にアレイ電位ＶAを印加する。選択されたメモリ素子５１２ａと交差するワード線４１４はアースに接続され、それにより選択されたメモリ素子５１２ａに検知電流（Ｉs）が流れる。プログラミング電位Ｖpは、アレイ電位ＶAとほぼ等価であり、したがって、抵抗器５１２ｂで表される選択されていないメモリ素子にはわずかなスニークパス電流しか流れない。スニークパス電流Ｓ２とＳ３は、他の選択されていないメモリ素子に流れるが、別の経路をたどり、検知電流（Ｉs）を妨げない。
次に図６を参照し、アレイ４１２に等電位を印加している間にプログラミング操作を実行する例示的なプログラミング回路４１８を示す。プログラミング回路４１８は、前置増幅器６１０とＦＥＴ６１２を含む。前置増幅器６１０の出力は、ＦＥＴ６１２のゲートに結合され、前置増幅器６１０の第１の入力がＦＥＴ６１２のソースに結合されている。前置増幅器６１０の第２の入力にはアレイ電位ＶAが印加される。ＦＥＴ６１２のソースにはプログラミング電位Ｖpがある。
プログラミング操作中に、選択されたメモリ素子は、プログラミング電位Ｖpとアースの間にあり、選択されていないメモリ素子は、プログラミング電位Ｖpとアレイ電位ＶAの間にある（図６において、選択されたメモリ素子は、第１の抵抗器Ｒ１で表され、他のメモリ素子は集合的に第２の抵抗器Ｒ２で表される）。
理想的な前置増幅器は、無限大の利得と完全に整合したトランジスタを有する。前置増幅器６１０が理想的な場合、電位Ｖpは全くＶAと等しく、等電位分離のための理想的な条件が得られる。
しかしながら、実際には、前置増幅器６１０は理想的なものではなく、様々な程度のオフセットを有する。したがって、理想的でない前置増幅器６１０は、等電位分離のために許容可能な条件を提供するオフセット調整機能を有する。オフセットを有する例示的な前置増幅器は、米国特許６，２６２，６２５号（「Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒ ｗｉｔｈ Ｄｉｇｉｔａｌ Ｏｆｆｓｅｔ Ｃａｌｉｂｒａｔｉｏｎ」）に開示されている。
プログラミング回路４１８は、テストセットアップ電流（ＩTsu）とテストプログラミング電流（ＩTP）を提供する定電流源６１４と６１６と、電流源６１４と６１６を選択するスイッチ６１８とを含む。選択された電流源６１４と６１６は、ＦＥＴ６１２のドレインに電流を提供する。
テストセットアップ電流（ＩTSU）は、前置増幅器６１０のオフセットを調整するために使用され、約１マイクロアンペアでよい。テストプログラミング電流（ＩTP）は、テストセットアップ電流の１０倍（例えば、１０マイクロアンペア）とテストセットアップ電流の２倍（例えば、２マイクロアンペア）の間で変化することができる。選択されたメモリ素子を低抵抗状態にプログラムするときは、さらに大きいテストプログラミング電流が使用され、選択されたメモリ素子を高抵抗状態にプログラムするときは、さらに小さいテストプログラミング電流が使用される。テストセットアップ電流のテストプログラミング電流に対する比率は、任意であり、大きなメモリ素子アレイを考慮するときに前置増幅器６１０の感度を設定する制御パラメータとして調整されることがある。この比率は、予想される抵抗変化の範囲、メモリアレイのサイズ、前置増幅器６１０の感度、および所望の性能などの因子に依存する。
プログラミング回路４１８、また、前置増幅器６１０の第２の入力にアレイ電位ＶAを供給する電圧発生器６２０を含む。第１の動作モードにおいて、電圧発生器６２０は、低い電圧（Ｖ１）から高い電圧（Ｖ２）へのプログラミング電位ランプを作り出すことができる。第２の動作モードにおいて、電圧発生器６２０は、高い電圧（Ｖ２）から低い電圧（Ｖ１）への逆方向のプログラミング電位ランプを作り出すことができる。第３の動作モードにおいて、電圧発生器６２０は定電圧を印加する。
電圧センサ６２２は、ＦＥＴ６１２のドレインに結合されている。電圧センサ６２２は、電流関係を検知する。電流源６１４または６１６からの電流が、選択されたメモリ素子Ｒ１に流れる電流よりも多い場合、電圧センサ６２２の入力の電圧は高電位（ＶＤＤに近い）である。電流源６１４または６１６からの電流が選択されたメモリ素子Ｒ１に流れる電流より少ない場合、電圧センサの入力電圧は低電位（Ｖpに近い）である。従って、電圧センサ６２２は、印加された電流源６１４または６１６に対する選択されたメモリ素子Ｒ１の状態を検出する。前置増幅器６１０は、メモリアレイ４１２から電圧センサ６２２を切り離すようにプログラミング電位Ｖpを条件付ける。
セットアップ回路６２４は、前置増幅器６１０のオフセット調整を決定する。テスト書き込み回路６２６は、電圧センサ６２２を電圧発生器６２０に結合する。選択されたメモリ素子に流れる検知電流の大きさが、適切なテスト書き込み電流の大きさ（この大きさは、プログラムしている抵抗が大きいか小さいかによる）に達したとき、テスト書き込み回路６２６の出力によって、電圧発生器６２０はアレイ電圧ＶAを断つ。
コントローラ６２８は、（例えば、チップのピンから外部に）データイン信号を受け取る入力ＤINを有する。データイン信号は、選択されたメモリセルにデータ「１」をプログラムするか「０」をプログラムするかを指定する。外部からデータ信号を受け取るとプログラミングが開始される。データイン信号を受け取った後、コントローラ６２８は、プログラミング回路４１８のタイミングと制御信号と、電流源６１４と６１６の値と電圧発生器６２０の方向を生成する。テストセットアップ電流のテストプログラミング電流に対する比率は、外部から設定されてもよく、コントローラ６２８によって適応的に設定されてもよい。
さらに図７を参照すると、プログラミング回路４１８を使用して選択されたメモリ素子をプログラムする例を示す。この例において、選択されたメモリ素子は、高抵抗から低抵抗になる
電圧発生器６２０は、前置増幅器６１０の第２の入力に第１の直流電圧ＶA＝Ｖ1を印加し、テストセットアップ電流源６１４は、ＦＥＴ６１２のドレインにテストセットアップ電流を提供する（ブロック７１０）。セットアップブロック６２４は、ＦＥＴ６１２を流れる検知電流を決定し、検知電流をテストセットアップ電流と比較し、それにより、プログラミング電位Ｖpがアレイ電位ＶAとほぼ等しくなるように前置増幅器６１０のオフセットパラメータを調整することができる（ブロック７１２）。等電位分離の条件は、プログラミング操作の初期条件としてセットアップテスト電流によって確立される。
前置増幅器オフセットを調整した後、選択されたメモリ素子がプログラムされる。テストプログラミング電流（ＩTP）とプログラミング電位ランプは、検知電流がテストプログラミング電流に達するまで、選択されたメモリ素子に印加される（ブロック７１４）。テストプログラミング電流はしきい値を提供する。書き込みテスト回路６２４が、しきい値に達したことを判断したとき、選択されたメモリ素子は高抵抗状態から低抵抗状態に切り換わったと考えられる。したがって、プログラミング電圧は、メモリ素子に対する負担を最小にするように除去される（ブロック７１６）。
プログラミング電位ランプが印加されるとき、前置増幅器６１０は、アレイを等電位に維持する。その結果、スニークパス電流は、選択されたメモリ素子を流れる検知電流を妨げない。
以下の方法以外にも、同じ手順を使用して選択されたメモリ素子の状態を低抵抗状態から高抵抗状態に変化させることができる。低下するプログラミング電位ランプが印加され、しきい値にはより小さいテストプログラミング電流（ＩTP）が使用される。
電圧発生器６２０は、低い電圧Ｖ１と高い電圧Ｖ２の間のアレイ電圧ＶAのランプに制限されない。プログラミング電位ランプが好ましいが、他の電圧波形を印加することができる。しかしながら、メモリ素子が、抵抗状態をプログラミング電位ランプ内でいつか変化させることになると仮定すると、プログラミング電位ランプは、安全な低い電圧で始まり、制御された形で安全な高い電圧に変化する。プログラミング電位ランプの利点には、メモリ素子が過電圧にさらされるのを最小にし、負担を最小にし、書き込み操作の信頼性を高めることがある。
読み取りとプログラミング両方の操作に関する等電位分離の利点は、高密度の多面メモリアレイの一体化である（高密度で多面メモリ構造から低コストのメモリが得られる）。
プログラミング時間を最小にする利点には、プログラム可能な抵抗メモリ素子の負担の低減と耐久性の向上がある。プログラミング時間を最小にすると、導電性フィラメントの抵抗を比較的高く維持することができる。これにより、等電位分離回路の性能に対する選択されていないプログラム済みのメモリ素子の影響が小さくなる。
図４のデータ記憶装置は、また、選択されたメモリ素子の読み取り操作を実行する読み取り回路を含むことがある。ブロック素子が使用される場合、読み取り回路４１８は、選択されたビット線に電圧を印加し、選択されたワード線をアースに接続し、選択されたメモリ素子に流れる電流を感知することによって選択されたメモリ素子に読み取り操作を実行することができる。相対的に高い検知電流は低い抵抗（および第１の論理値）を示し、相対的に低い検知電流は高い抵抗（および第２の論理値）を示す。論理値は、検知電流を基準値と比較することによって決定することができる。基準値は、高抵抗に対応する検知電流と低抵抗に対応する検知電流の中間でよい。ブロック素子は、スニークパス電流が読み取り操作を妨げるのを防ぐ。
等電位分離を使用する場合、読み取り回路は前置増幅器を含む。図８に例示的な読み取り回路を示す。
次に図８を参照すると、選択されたメモリ素子（選択されたメモリ素子は抵抗器８１２で表される）の読み取り操作中に等電位分離を達成する前置増幅器８１４を含む読み取り回路８１０を示す。等電位検知は、セットアップテスト電流を印加し、等電位検知条件が満たされるまで前置増幅器８１４のオフセット電圧を調整することによって、前置増幅器８１４をセットアップすることを含む。前置増幅器８１４がセットアップされた後、前置増幅器８１４は、積分キャパシタ（ｉｎｔｅｇｒａｔｉｏｎ ｃａｐａｃｉｔｏｒ）８１６を放電する定電流源として働く。放電率は、ディジタル自己参照検知回路８１８において検知され比較される。積分キャパシタ８１６は、ＰＭＯＳトランジスタでよいリセットスイッチ８２０によってリセットされる。外部制御信号ＮＳＩＮＴは、リセットスイッチ８２０がオン（導通）かオフ（非導通）かを制御する。リセットスイッチ８２０がオンのとき、電源電圧ＶＤＤは、前置増幅器８１４を介して積分キャパシタ８１６と選択されたメモリ素子（抵抗器８１２で表された）に印加される。したがって、積分キャパシタ８１６は、第１の信号がリセットスイッチ８２０と選択されたメモリ素子８１２を通る第１の経路Ｐ１をたどるときに充電される。リセットスイッチ８２０がオフのとき、選択されたメモリ素子８１２に流れる検知電流（Ｉs）は、積分キャパシタ８１６から供給される。第２の（検知）信号は、積分キャパシタ８１６と選択されたメモリ素子８１２を通る第２の経路Ｐ２をたどる。第２の信号は、選択されたメモリ素子８１２からの電流とアレイ４１２内の寄生電流を含む。アレイ４１２内の寄生電流は、印加されたアレイ電位ＶAと正確には等しくない選択されていないメモリ素子の両側の電位Ｖpにより生じることがある。
積分キャパシタ８１６の両側の電圧Ｖｉｎｔｇは、選択されたメモリ素子８１２の両側の電圧よりも大きい限り、積分キャパシタ８１６は線形積分器として働く。
前置増幅器８１４は、検知電流と関係なくメモリ素子の両端の検知電圧ＶAを制御する。すべてのメモリ素子に一定の等電位誤差電圧ＶA−Ｖp（ここで、ＶAは一定と見なされる）が印加されるとき（すなわち、メモリ素子の両端が等電位）、選択されたメモリ素子での変化によって残りの並列メモリ素子の両側の電流変化が生じることはなく、従って、寄生検知電流を検知電流より実質的に小さくすることができる。この場合、前置増幅器８１４に流れる電流は、検知電位ＶAの変化を補正または調整する必要なしに、選択されたメモリ素子８１２の抵抗に正比例する。
選択されたメモリ素子８１２の抵抗と積分キャパシタ８１６のキャパシタンスは、リセットスイッチ８２０が開かれた後で積分キャパシタ８１６が放電される速さを決定する。他のすべてのパラメータが等しいので、積分キャパシタ８１６は、選択されたメモリ素子８１２が高い抵抗状態を有するときよりも、選択されたメモリ素子８１２が低い抵抗状態を有するときの方が速く放電する。
検知回路８１８は、選択されたＰＭＣ装置８１２の抵抗状態に正比例する積分時間と、したがって選択されたメモリ素子８１２に記憶された論理値を測定する。データ「０」または「１」は、検知回路８１８の出力ＤOUTに提供される。例示的な検知回路８１８とその動作は、米国特許第６，１８８，６１５号により詳しく記載されている。’６１５特許の検知回路は、磁気ランダムアクセスメモリと関連して説明されているが、検知回路はプログラム可能抵抗メモリにも適用することができる。
図８の読み取り回路は、図６のプログラミング回路と一体化することができる。読み取り回路は、前置増幅器をプログラミング回路４１８と共用することができる。ＦＥＴ６２０のドレインの固有キャパシタンスは、一体化のためのキャパシタンスを提供することができる。個別のＦＥＴ８２０と検知回路８１８が、プログラミング回路に追加される。コントローラ６２８は、また、ＦＥＴ８２０と検知回路８１８のタイミングと制御信号を生成する。
メモリ素子は、ＰＭＣメモリ素子に制限されない。前述の方法と回路は、他のタイプのプログラム可能な抵抗メモリ素子にも適用することができる。例えば、メモリ素子は、相転移ランダムアクセスメモリ（「ＴＲＡＭ」または「ＰＲＡＭ」）を含む。ＴＲＡＭ／ＰＲＡＭにおいて、データは、結晶質領域（低抵抗状態）か非晶質領域（高抵抗状態）のいずれかとしてメモリ素子に記憶される。非晶質から結晶質への相変化または結晶質から非晶質に戻る相変化は、メモリ素子の領域に供給される時間に依存する熱エネルギーの関数である。
本発明による方法は、データ記憶に限定されない。例えば、この方法を表示装置（各表示要素がプログラム可能抵抗素子に結合された）の一部であるプログラム可能抵抗素子に適用することができ、あるいはこの方法をセンサアレイの一部であるプログラム可能抵抗素子に適用することができ、ここで、センサ素子は、プログラム可能抵抗素子のプログラミングに（ある形のフォントセンサとして）寄与し、あるいはプログラム可能抵抗素子はセンサ素子の感度を制御する。
本発明のいくつかの特定の実施形態を示し説明したが、本発明は、示し説明した部分の特定の形態または構成に限定されない。その代わりに、本発明は、添付の特許請求の範囲に従って解釈される。
１１０ プログラム可能な抵抗メモリ素子
４１０ データ記憶装置
４１２ グループ
４１８ 回路
４１０ データ記憶装置
４１２ グループ
４１８ 回路
Claims (9)
- プログラム可能な抵抗メモリ素子のグループと、
前記グループの選択されたメモリ素子にプログラミング電力を供給し、前記選択されたメモリ素子の実測パラメータが前記選択されたメモリ素子が既にプログラミングされていることを示すときに、前記プログラミング電力を断つことにより前記選択されたメモリ素子のプログラミング中において上書きの保護を提供する回路と、
を備え、
前記メモリ素子が抵抗クロスポイントアレイとして配列され、前記回路が選択されていないメモリ素子にアレイ電位を印加している間に選択されたメモリ素子にプログラミング電位を印加する前置増幅器を備え、前記アレイ電位と前記プログラミング電位とがほぼ等しく、それにより前記選択されたメモリ素子の等電位分離が達成されるデータ記憶装置。 - 前記実測パラメータが抵抗であり、前記選択されたメモリ素子が既にプログラムされていることを前記実測の抵抗が示すときに前記回路がプログラミング電力を断つ請求項１に記載のデータ記憶装置。
- プログラミング電圧が前記選択されたメモリ素子に印加され、前記選択されたメモリ素子の前記実測パラメータが監視され、当該実測パラメータがしきい値に達したときに前記プログラミング電力が除去される請求項１に記載のデータ記憶装置。
- 前記プログラミング電圧が時間により変化する請求項３に記載のデータ記憶装置。
- オフセット調整機能を前記前置増幅器が有し、前記アレイ電位と前記プログラミング電位とがほぼ等しくなるまで前記前置増幅器の前記オフセットを調整するテストセットアップ電流源を前記回路がさらに備える請求項１に記載のデータ記憶装置。
- 前記オフセットを調整することが、前記選択されたメモリ素子に前記テストセットアップ電流を供給し、前記選択されたメモリ素子に電圧を印加することを含み、それにより前記選択されたメモリ素子に検知電流が流れ、前記セットアップ電流が前記検知電流と等しくなるまで前記オフセットを調整することを含む請求項５に記載のデータ記憶装置。
- 前記回路がさらにテストプログラミング電流を提供する電流源と、
前記テストプログラミング電流と、前記プログラミング中に選択されたメモリ素子に流れる電流との関係を検知する電圧センサと
を備え、前記関係が前記選択されたメモリ素子が既にプログラムされていることを示す請求項１に記載のデータ記憶装置。 - 前記回路はＦＥＴと定電流源とを更に備え、
前記前置増幅器は調整可能な電圧オフセットを有し、
前記前置増幅器の出力が前記ＦＥＴのゲートに結合され、前記定電流源が前記ＦＥＴのドレインソース経路の第１の側に結合され、前記前置増幅器の入力が前記ドレインソース経路の第２の側に結合される請求項１に記載のデータ記憶装置。 - 前記ＦＥＴの前記ドレインにおける固有キャパシタンスを、選択されたメモリ素子抵抗の線形関数として放電する手段と、
前記固有キャパシタンスを検知する検知回路と
をさらに備える請求項８に記載のデータ記憶装置。
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