JP4256373B2 - 通信システムにおける同期抽出装置及び方法 - Google Patents

Description

本発明は、周期的に繰り返される信号パターンを用いて同期を獲得する装置及び方法に関する。

通信システムでは、送信機から同期信号を受信機へ伝送し、この同期信号を用いて受信機で同期を合わせる。

近来、高速のデータを伝送するために、ＯＦＤＭＡ（Orthogonal Frequency Division Multiple Access）方式を採用した通信システムがＩＥＥＥ(Institute of Electrical and Electronic Engineers) ８０２．１６標準化会議で提案された。このＩＥＥＥ ８０２．１６規格によれば、ＯＦＤＭＡ方式の通信システムにおいて、送信機は、プリアンブルパターンを受信機へ伝送し、受信機は、受信したプリアンブルパターンからフレームの開始、すなわち、フレームの同期を獲得する。このようなプリアンブルパターンを、図１Ａ及び図１Ｂに示す。

図１Ａ及び１Ｂは、通信システムにおいて初期同期のために使用されるプリアンブルパターンを示す図であり、図１Ａは、プリアンブルパターンの繰り返しパターンを示し、図１Ｂは、プリアンブルパターンの検出方法を示す。

図１Ａを参照すると、プリアンブルパターン１０は、繰り返しパターン１１，１２，１３を有する。受信機は、このような繰り返しパターンを、連続する２個の周期において、例えば、Ａ周期の信号を遅延させ、この遅延したＡ周期の信号をＢ周期の信号と相関させたのち合算する。このときに、Ａ周期の信号とＢ周期の信号とが同パターンである場合にその合算値が最大値となる。したがって、各信号周期がｍ個のサンプルからなるとしたら、２ｍ個のサンプルが累積されなければならない。例えば、図１ｂを参照すると、プリアンブルパターンの繰り返しパターンは、参照符号１１及び１２で示されている。まず、最初の信号周期４“１１１１”を遅延させ、２番目の信号周期１１“-１-１１１”と相関させると“-１-１１１”が得られ、これを合算すると“０”となる。そして、２番目の信号周期１１“-１-１１１”と３番目の信号周期１２“-１-１１１”を相関させると“１１１１”が得られ、これを合算すると“４”となる。したがって、同じ信号が繰り返されると、相関した合算値が最大となる場合をを検出することによって、その開始位置を探すことができ、これと同じ原理でフレーム同期も抽出されることができる。

かかる従来技術による同期抽出装置を、図２に示す。図２を参照すると、従来の同期抽出装置は、遅延器３２、共役器(conjugator)３４、相関器３６及びＺ^−２ｍ移動合算器(moving sum unit)３８を備える。遅延器３２は、入力信号をｍ個のサンプルに該当する周期だけ遅延させる。共役器３４は、入力信号を共役化する。相関器３６は、遅延器３２からの信号と共役器３４からの信号とを相関させ、Ｚ^−２ｍ移動合算器３８に出力する。ここで、Ｚ^−２ｍ移動合算器３８は、相関器３６から出力される相関値を合算するが、この場合、２ｍ個のサンプルに対して合算を行わねばならず、よって、回路の複雑度が増加し、大きい電力消耗を招くという問題点があった。

本発明は、上記の問題点を解決するために案出されたもので、その目的は、フレーム同期を獲得する上で実装上の複雑度及び消費電力を低減しうる通信システムの同期抽出装置及び方法を提供することにある。

上記の目的を達成するために、本発明の同期抽出装置及び方法は、入力信号と遅延信号間の単純相関値を求めず、まず入力信号と遅延信号との和を求めた後に、この合算された信号と遅延信号との相関値を求めることによって、フレーム同期を獲得する。

本発明の一実施の形態によれば、周期的に繰り返される構造を有する信号の同期を獲得する装置であって、入力信号を遅延させて遅延信号を生成する遅延部と、前記入力信号と遅延信号とを合算して合算信号を生成する合算部と、前記合算信号と前記遅延信号とを相関させる相関部と、前記相関部の出力値を合算して同期抽出値を出力する移動合算器と、を備える装置が提供される。

本発明の他の実施形態によれば、周期的に繰り返される構造を有する信号の同期獲得方法であって、入力信号を遅延させるステップと、前記入力信号と遅延信号とを合算するステップと、前記合算信号と前記遅延信号とを相関させるステップと、前記相関値を、前記入力信号が遅延された周期だけ移動和を求めて同期抽出値を出力するステップと、を備える方法が提供される。

本発明のさらに他の実施形態によれば、周期的に繰り返される構造のプリアンブル信号を、フレーム同期を獲得する上で使用するシステムにおける同期抽出装置であって、入力信号を繰り返しパターン周期だけ遅延させて第１遅延信号を出力する第１遅延器と、前記第１遅延器からの第１遅延信号を共役化する共役器と、前記第１遅延器からの第１遅延信号を繰り返しパターン周期だけ再び遅延させて第２遅延信号を出力する第２遅延器と、前記入力信号と前記第２遅延信号とを前記繰り返しパターン周期だけ累算して出力する合算器と、前記共役器からの出力と前記合算器からの出力とを相関させる相関器と、前記相関器からの出力を前記繰り返しパターン周期だけ移動和を求める移動合算器と、を備える同期抽出装置が提供される。

本発明によれば、フレーム同期抽出回路の実装上の複雑度が減少するため、該回路の構成が簡単となり、消費電力が低くなり、したがって、同期抽出回路を有する端末機のバッテリーサイクルを増加させられる効果が得られる。

以下、本発明の好適な実施形態について、添付の図面を参照しつつ詳細に説明する。図面中、同一の構成要素には可能な限り同一の参照符号及び番号を付し、本発明の要旨を曖昧にするとされる公知機能及び構成については、その詳細な説明を適宜省略するものとする。

本発明は、周期的に繰り返されるプリアンブルパターンをフレーム同期獲得に使用するシステムにおいて、初期同期、すなわち、フレームの開始位置を検出するように構成される。このため、送信機では、図１に示すようなプリアンブルを構成して伝送し、受信機は、プリアンブルパターンを相関(correlation）させ、最も大きい相関値を有する位置（区間）を探すことによって、フレーム同期を獲得する。この場合、受信機に受信されたデジタルサンプル(時間ドメイン）は、図１のプリアンブルパターンを含んでおり、該プリアンブルパターンは、繰り返しパターンを有する。本発明の実施形態では、繰り返しパターンの特性を用いて移動和(moving sum)を求める区間を減らすことによって、受信機の複雑度を減少させる。したがって、本発明の実施形態は、繰り返し区間の和を求めた後に、その相関値を求めるように構成される。具体的に、受信機は、フレームの開始を検出するために、下記の式（１）で示されるプリアンブルの相関(correlation）を取る。

ここで、ｒ[ｋ]は、ｋ番目の受信信号サンプルであり、ｒ^＊[ｋ]は、ｒ[ｋ]の複素共役（complex conjugate）値である。

この場合、ｎ＝０で且つノイズがないと、相関値は、下記の式（２）に示すように、２区間、つまり、ｋ＝０からｍまでの区間と、ｋ＝ｍから２ｍまでの区間とに分けられる。

ここで、ｋ＝ｍから２ｍまでの区間に対する相関値
について、その区間をｋ＝０からｍまでに変更すると、その相関値は、
となる。したがって、例えば、図１を参照すると、共役された周期２(Ｂ)と周期１(Ａ)に対する相関値が
となり、共役された周期３(Ｃ)と周期２(Ｂ)に対する相関値が
となる。したがって、受信機で求めようとする相関値は
となる。ここで、ｒ[ｋ]は、ｍサンプルの周期を有し、プリアンブルパターンは、繰り返しパターンを有するので、相関値は、下記の式（３）のようにまとめられる。

ここで、
の２つの項を、
を因子として一つの項にすると、下記の式（４）で示される。

次に、上記の同期抽出のための相関値を求めるための本発明による同期抽出装置について説明する。

図３は、本発明の第１実施形態による同期抽出装置を示す構成図である。図３を参照すると、本発明の第１実施形態による同期抽出装置１００は、第１ｍ遅延器１１０、共役器１２０、相関器１３０、第２ｍ遅延器１４０、合算器１５０及びＺ^−ｍ移動合算器１６０を備える。第１ｍ遅延器１１０は、入力信号をｍサンプルに該当する周期だけ遅延させて出力する。したがって、第１ｍ遅延器１１０は、入力信号ｒ[ｎ＋ｋ]をｍサンプルだけ遅延させ、信号ｒ[ｎ＋ｋ−ｍ]を出力する。そして、共役器１２０は、第１ｍ遅延器１１０から出力される信号ｒ[ｎ＋ｋ−ｍ]を共役化して相関器１３０に出力する。一方、第２ｍ遅延器１４０は、第１ｍ遅延器１１０から出力される信号ｒ[ｎ＋ｋ−ｍ]を、ｍサンプルに該当する周期だけ遅延させ、信号ｒ[ｎ＋ｋ−２ｍ]を合算器１５０に出力する。合算器１５０には、入力信号ｒ[ｎ＋ｋ]と、第２ｍ遅延器１４０から出力される信号ｒ[ｎ＋ｋ−２ｍ]が入力される。合算器１５０は、ｋ＝０からｋ＝ｍまでの入力信号ｒ[ｎ＋ｋ]と第２ｍ遅延器１４０から出力される信号ｒ[ｎ＋ｋ−２ｍ]とを累算して相関器１３０に出力する。相関器１３０は、合算器１５０から出力される
と、共役器１２０から出力されるｒ[ｎ＋ｋ−ｍ]の共役値
を相関させてＺ^−ｍ移動合算器１６０に出力する。

Ｚ^−ｍ移動合算器１６０は、相関器１３０から出力される相関値を合算するが、特に、ｍサンプルに対して合算を行う。Ｚ^−ｍ移動合算器１６０から出力される相関値は、下記の式（５）で示される。

こうして得られた相関値は、周期２（Ｂ）と周期３（Ｃ）間の相関値と、周期１（Ａ）と周期２（Ｂ）間の相関値の和で与えられる。

図４は、本発明の第２実施形態による同期抽出装置を示す構成図である。図４を参照すると、本発明の第２実施形態による同期抽出装置２００は、第１ｍ遅延器２１０、合算器２２０、相関器２３０、第２ｍ遅延器２４０、共役器２５０及びＺ^−ｍ移動合算器２６０を備える。本実施形態においても、上記の第１実施形態と同様に、第１ｍ遅延器２１０は、入力信号をｍサンプルに該当する周期だけ遅延させて出力する。したがって、第１ｍ遅延器２１０は、入力信号ｒ[ｎ＋ｋ]をｍサンプルだけ遅延させ、信号ｒ[ｎ＋ｋ−ｍ]を出力する。

合算器２２０には、入力信号ｒ[ｎ＋ｋ]、及び第１ｍ遅延器２１０から出力される信号ｒ[ｎ＋ｋ−ｍ]が入力される。合算器２２０は、ｋ＝０からｋ＝ｍまでの入力信号ｒ[ｎ＋ｋ]と第１ｍ遅延器２１０から出力される信号ｒ[ｎ＋ｋ−ｍ]とを累算して相関器２３０に出力する。

また、第２ｍ遅延器２４０は、第１ｍ遅延器２１０から出力される信号ｒ[ｎ＋ｋ−ｍ]をｍサンプルだけ遅延させ、信号ｒ[ｎ＋ｋ−２ｍ]を共役器２５０に出力する。共役器２５０は、第２ｍ遅延器２４０から出力される信号ｒ[ｎ＋ｋ−２ｍ]を共役化して相関器２３０に出力する。相関器２３０は、合算器２２０から出力される
と共役器２５０から出力されるｒ[ｎ＋ｋ−２ｍ]の共役値とを相関させてＺ^−ｍ移動合算器２６０に出力する。

Ｚ^−ｍ移動合算器２６０は、相関器２３０から出力される相関値を合算し、特に、ｍサンプルに対して合算を行う。

本発明による同期抽出装置を従来の同期抽出装置と比較して示すと、下記の表１の通りである。

上記の表１に示すように、本発明による同期抽出装置は、従来の同期抽出装置に比べて移動合算器の移動和(moving sum)を求める区間を減らし、受信機の複雑度を低減させることができる。

一方、上記の実施形態では、信号の複素数（complex）値を移動合算器で合算する例を示したが、本発明では、移動合算器で信号の複素数値を合算する代わりに、まず実数（real）値の大きさを求め、これら大きさ値を移動合算器で合算するように構成しても良い。

図５は、本発明の第３実施形態による同期抽出装置を示す構成図であり、図２に示す従来の同期抽出装置において、大きさ算出器（magnitude calculator）５０をＺ^−２ｍ移動合算器３８の前に配置する。このため、相関器３６から出力される複素数値は、大きさ算出器５０で実数値に変換され、該実数値がＺ^−２ｍ移動合算器３８に提供される。

図６は、本発明の第４実施形態による同期抽出装置を示す構成図であり、図３及び図４の各Ｚ^−ｍ移動合算器１６０の入力端に、各大きさ算出器（magnitude calculator）１５５がさらに構成されている。このため、相関器１３０または２３０から出力される複素数値は、大きさ算出器１５５で実数値に変換されてＺ^−ｍ移動合算器１６０に提供される。

図７は、本発明の第５実施形態による同期抽出装置を示す構成図であり、図３及び図４の各移動合算器１６０または２６０の出力端に、大きさ算出器１５５がさらに構成されている。雑音がなく且つ繰り返されるシンボル値が正確に一致すると、結果的に与えられるＣ(ｎ)値は、実数(real number)となる。しかしながら、雑音と信号の歪があると、複素数値を有するため、図５乃至図６に示すように、大きさ比較のための大きさ（magnitude）回路をさらに備えなければならない。図５及び図６の構成は、図７に比べて性能面ではやや劣るが、複雑度をより改善することはできる。これは、複素数値を移動和を求めて大きさを計算することに比べて、まず実数値の大きさを求め、移動和を演算することがより簡易であるからである。

図８は、本発明の一実施の形態による同期抽出方法を示すフローチャートである。本発明の各実施形態による同期抽出装置の遅延部１１０，１４０，２１０，２４０は、周期的に繰り返される構造を有する信号を受信すると、該信号を、ｍサンプルに該当する周期で遅延させて出力する（ステップＳ３１０）。ここで、ｍは、繰り返される周期に含まれるサンプルの数である。その後、同期抽出装置の合算部１５０または２２０は、遅延された信号と現在入力される信号とを累算することによって合算信号を生成する（ステップＳ３２０）。この合算信号と遅延された信号とは、同期抽出装置の相関部１３０または２３０で相関され（ステップＳ３３０）、この相関信号は、遅延された分だけ移動合算部１６０または２６０で移動合算され、同期抽出値が出力される。この同期抽出値がピーク値となる時点を検出することによって同期を獲得する。

また、本発明の好適な実施形態において相関部の複素数出力値を実数値に変換するステップをさらに行っても良い。

このように、本発明は、繰り返し区間の和を求めた後に、この値の相関値を求めるように構成されるため、移動和を求める区間を減らし、受信機の複雑度を低減させることができる。

以上に説明した本発明は、８０２．１６規格のＯＦＤＭＡ方式のフレーム同期を抽出する場合に適用されるように構成されている。しかしながら、本発明は、繰り返されるプリアンブルパターンを用いて非同期方式（delay and correlation）でフレーム同期を実現する他のシステムにも適用可能である。

以上では本発明を具体的な実施形態に挙げて説明してきたが、各種の変形が本発明の範囲を逸脱しない限度内で実施できることは、当分野で通常の知識を持つ者にとっては明らかである。したがって、本発明の範囲は、上述の実施形態によって定められてはいけなく、特許請求の範囲及び特許請求の範囲と均等なものによって定められるべきである。

通信システムにおいて初期同期のために使用されるプリアンブルパターンを示す図である。 通信システムにおいて初期同期のために使用されるプリアンブルパターンを示す図である。 従来の同期抽出装置を示す構成図である。 本発明の第１実施形態による同期抽出装置を示す構成図である。 本発明の第２実施形態による同期抽出装置を示す構成図である。 本発明の第３実施形態による同期抽出装置を示す構成図である。 本発明の第４実施形態による同期抽出装置を示す構成図である。 本発明の第５実施形態による同期抽出装置を示す構成図である。 本発明の一実施の形態による同期抽出方法を示すフローチャートである。

符号の説明

１００ 同期抽出装置
１１０ 遅延部（第１ｍ遅延器），
１３０ 相関部（相関器）
１４０ 遅延部（第２ｍ遅延器）
１５０ 合算部（合算器）
１６０ 移動合算部（Ｚ^−ｍ移動合算器）
２１０ 遅延部（第１ｍ遅延器）
２２０ 合算部（合算器）
２３０ 相関部（相関器）
２４０ 遅延部（第２ｍ遅延器）
２５０ 共役器
２６０ 移動合算部（Ｚ^−ｍ移動合算器）

Claims (16)

1. 周期的に繰り返される構造を有する信号の同期を獲得する装置であって、
   入力信号を遅延させて遅延信号を生成する遅延部と、
   前記入力信号と遅延信号とを合算して合算信号を生成する合算部と、
   前記合算信号と前記遅延信号とを相関させる相関部と、
   前記相関部の出力値を合算して同期抽出値を出力する移動合算器と、
   を備えることを特徴とする装置。
2. 前記遅延部が、
   入力信号を繰り返しパターン周期だけ遅延させて第１遅延信号を出力する第１遅延器と、
   前記第１遅延器からの第１遅延信号を繰り返しパターン周期だけ再び遅延させて第２遅延信号を出力する第２遅延器と、
   を備えてなることを特徴とする請求項１に記載の装置。
3. 前記合算部が、前記入力信号と前記第２遅延器の第２遅延信号とを前記繰り返しパターン周期だけ累算して出力することを特徴とする請求項２に記載の装置。
4. 前記相関部が、
   前記第１遅延器の第１遅延信号を共役化する共役器と、
   前記共役値と前記合算部の合算値とを相関させる相関器と、
   から構成されることを特徴とする請求項２に記載の装置。
5. 前記相関部の出力を実数値に変換し、該実数値を前記移動合算器に出力する大きさ算出器をさらに備えることを特徴とする請求項１に記載の装置。
6. 前記合算部が、前記入力信号と前記第１遅延信号とを前記繰り返しパターン周期だけ累算して出力することを特徴とする請求項２に記載の装置。
7. 前記相関部が、
   前記第２遅延器からの第２遅延信号を共役化する共役器と、
   前記共役器からの出力と前記合算部からの出力とを相関させる相関器と、
   から構成されることを特徴とする請求項６に記載の装置。
8. 前記移動合算器の出力を実数値に変換する大きさ算出器をさらに備えることを特徴とする請求項１に記載の装置。
9. 周期的に繰り返される構造を有する信号の同期獲得方法であって、
   入力信号を遅延させるステップと、
   前記入力信号と遅延信号とを合算するステップと、
   前記合算信号と前記遅延信号とを相関させるステップと、
   前記相関値を、前記入力信号が遅延された周期だけ移動和を求めて同期抽出値を出力するステップと、
   を備えることを特徴とする方法。
10. 前記遅延ステップが、
    入力信号を繰り返しパターン周期だけ遅延させる第１遅延ステップと、
    前記第１遅延信号を繰り返しパターン周期だけ再び遅延させる第２遅延ステップと、からなることを特徴とする請求項９に記載の方法。
11. 前記合算ステップが、前記入力信号と前記第２遅延信号とを前記繰り返しパターン周期だけ累算することを特徴とする請求項１０に記載の方法。
12. 前記相関ステップが、
    前記第１遅延信号を共役化するステップと、
    前記共役値と前記合算部の合算値とを相関させるステップと、
    からなることを特徴とする請求項１０に記載の方法。
13. 前記相関値を実数値に変換する大きさ算出ステップをさらに備えることを特徴とする請求項９に記載の方法。
14. 前記合算ステップが、前記入力信号と前記第１遅延信号とを前記繰り返しパターン周期だけ累算して出力することを特徴とする請求項１０に記載の方法。
15. 前記相関ステップが、
    前記第２遅延信号を共役化するステップと、
    前記共役値と前記合算値とを相関させるステップと、
    からなることを特徴とする請求項１０に記載の方法。
16. 前記移動合和した値を実数値に変換する大きさ算出ステップをさらに備えることを特徴とする請求項９に記載の方法。