JP4245215B2

JP4245215B2 - Multilayer printed wiring board

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Publication number: JP4245215B2
Application number: JP36790998A
Authority: JP
Inventors: 誠二白井; 憲一島田; 元雄浅井
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 1997-12-29
Filing date: 1998-12-24
Publication date: 2009-03-25
Anticipated expiration: 2018-12-24
Also published as: JPH11251753A

Description

【０００１】
【発明の属する技術分野】
この発明は、プレーン層単独又は導体パターンとプレーン層とが併存する導体層を有し、フィルドビア構造のバイアホールを備える多層プリント配線板に関するものである。
【０００２】
【従来の技術】
多層プリント配線板においては、高密度化が求められている。この要求に答えるため、図２３に示すように下層の層間樹脂絶縁層１４０に形成された下層のバイアホール１５０へ上層のバイアホール１７０を直接接続し、両バイアホール１５０、１７０間の配線の取り回しを無くす技術が案出されている。このバイアホール構造に関しては、本出願人に係る特開平２−１８８９９２号、特開平３−３２９８号、特開平７−３４０４８号に開示されている。係る技術においては、めっき１４８を充填して下層バイアホール１５０を形成し、バイアホール１５０の上端面を盛り上げることで（フィルドビア構造）、該下層バイアホール１５０と上層のバイアホール１７０とを直接接続できるようにしている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述したフィルドビア構造のバイアホール１５０、１７０において、上端面に窪み１５０ａ、１７０ａができるため、基板表面の平滑性が損なわれ、ＩＣチップ等を載置する際の実装信頼性が低下していた。
【０００４】
係る課題に対応し基板の平滑性を高めるため、本出願人は、バイアホールの上端面を平滑にすることを案出した。即ち、図２４（Ｄ）に示すように下層バイアホール１５０と、上層バイアホール１７０との上端面を平坦にすることで、基板を平滑化することを試みた。ここで、図２４（Ｅ）は、図２４（Ｄ）のＥ−Ｅ横断面、即ち、層間樹脂絶縁層１４０上に形成された導体層を示しており、図２４（Ｄ）は、図２４（Ｅ）のＤ−Ｄ線に沿った縦断面を示している。
【０００５】
しかし、このバイアホールの上面を平坦にしても、図２４（Ｅ）中に示すように導体パターン１５２とプレーン層１５３とが併存する導体層を有する多層プリント配線板においては、図２４（Ｄ）に示すように、プレーン層１５３の上側の層間樹脂絶縁層１６０が隆起するため、やはり基板表面を平坦化できないことが判明した。
【０００６】
このプレーン層１５３の上層の隆起する理由について、該多層プリント配線板の製造工程を示す図２４（Ａ）、図２４（Ｂ）、図２４（Ｃ）、図２４（Ｄ）を参照して説明する。図２４（Ａ）に示すように、下層層間樹脂絶縁層１４０の上面には、図２４（Ｅ）を参照して上述したように導体パターン１５２及びプレーン層１５３が共に形成されている。ここで、図２４（Ｂ）に示すように上層の層間樹脂絶縁層を形成するために、基板表面に層間樹脂絶縁層となる樹脂１６０をロールコータ等で塗布する。この際に、樹脂１６０を均一の厚みとなるようにしても、プレーン層１５３の上側の厚みが厚くなった。この理由として、導体パターン１５２及び導体パターン１５２に接続されるバイアホール１５０Ａ（図２４（Ｅ）参照）の周囲は、該導体パターン１５２とバイアホール１５０Ａとの間に樹脂１６０が入り込めるため、該部分は平滑にできる。これに対して、プレーン層１５３の上は、樹脂１６０を逃がすことができないため、樹脂（層間樹脂絶縁層）が膨らむものと考えられる。
【０００７】
引き続き、図２４（Ｃ）に示すように樹脂１６０に上層のバイアホールを形成するための開口部１６２を形成する。その後、図２４（Ｄ）に示すように該開口部１４２にめっき１６８を充填することにより、上層バイアホール１７０を形成する。
【０００８】
更に、バイアホールの上端面を平滑化した図２４（Ｄ）に示す多層プリント配線板においては、層間樹脂絶縁層１６０が剥離し易いという課題があった。即ち、樹脂から成る層間樹脂絶縁層１６０は、樹脂からなる層間樹脂絶縁層１４０に対して接着性が高い反面、金属からなる導体パターン１５２、バイアホール１５０Ａ、プレーン層１５３に対しては接着性が低い。ここで、導体パターン１５２及びバイアホール１５０Ｂの周囲は、該上層層間樹脂絶縁層１６０が、下層の層間樹脂絶縁層１４０と直接接触しているため、強固に密着している。これに対して、プレーン層１５３においては、該層間樹脂絶縁層１６０が、下層の層間樹脂絶縁層１４０に接触することができないため、接着性に問題を生じ、これが層間樹脂絶縁層１６０の剥離の原因となっていた。なお、図２３を参照して上述した多層プリント配線板において、係る剥離の問題が生じないのは、プレーン層１５３に形成されるバイアホール１５０に窪み１５０ａが形成さ、該窪み１５０ａが層間樹脂絶縁層１６０に対してアンカー効果を発揮するためと考えられる。
【０００９】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、基板表面を平坦に形成し得ると共に層間樹脂絶縁層のデラネーションの発生させない多層プリント配線板を提供することにある。
【００１０】
【課題を解決するための手段】
上述した目的を達成するため本発明は、層間樹脂絶縁層と導体層とを交互に積層してなる多層プリント配線板において、
前記導体層の内の少なくとも１層が、バイアホールに接続される導体パターンとバイアホールを内部に有するプレーン層とを有し、
前記導体パターンに接続されるバイアホールは、金属（めっき）が充填されて表面が平坦に形成され、前記プレーン層内に備えられたバイアホールは、金属（めっき）が充填され表面に窪みが形成されていることを技術的特徴とする。
【００１１】
本発明においては、プレーン層内に備えられたバイアホールに窪みが形成されており、該窪みがアンカーとなってプレーン層と上層の層間樹脂絶縁層との密着性を高めるため、該層間樹脂絶縁層に剥離が生じ難い。また、製造工程においてプレーン層の上層の層間樹脂絶縁層を形成する樹脂を塗布する際に、プレーン層のバイアホールの窪み内へ樹脂を逃がすこができ、当該層間樹脂絶縁層、即ち、多層プリント配線板の表面を平坦に形成することができる。このため、ＩＣチップ等を載置する際の実装信頼性を高めることが可能となる。他方、導体パターンに接続されるバイアホールの表面が平坦であるため、該バイアホールの上層にバイアホールを重ねて形成しても、多層プリント配線板の表面の平滑性を損なうことがない。
【００１２】
本発明の好適な態様においては、層間樹脂絶縁層の開口部の側面が粗化処理されているため、該開口部内に形成されるバイアホールとの密着性を高めることができる。
【００１３】
本発明の好適な態様において、バイアホールを内部に有するプレーン層の表面は、粗化処理されているため、上層の層間樹脂絶縁層との密着性を高めることができる。
【００１４】
本発明の好適な態様においては、プレーン層内に備えられるバイアホールの窪みの深さは、５μｍ以上であるため十分なアンカー効果を発揮し、プレーン層と上層の層間樹脂絶縁層との密着性を高め、該層間樹脂絶縁層に剥離を生じさせない。また、製造工程において、プレーン層の上層の層間樹脂絶縁層を形成する樹脂を塗布する際に、該プレーン層のバイアホールの窪み内へ樹脂を逃がすことにより、当該層間樹脂絶縁層を平坦に形成することができる。他方、プレーン層内に備えられたバイアホールの窪みの深さは、５０μｍ以下にすることで、導体パターンに接続されるバイアホールの表面を平坦にすることが可能となる。
【００１５】
本発明の好適な態様においては、プレーン層の面積は、０．０１〜１０ｄｍ２であるため、該プレーン層内に備えられたバイアホールの充填されためっき表面に窪みを形成すると共に、導体パターンに接続されるバイアホールの充填されためっき表面を平坦に形成することが可能になる。
【００１６】
【発明の実施の形態】
本発明の第１実施形態に係る多層プリント配線板の構成について、図２１及び図２２を参照して説明する。図２１は、第１実施形態の多層プリント配線板１０の断面を示している。図中に示す多層プリント配線板１０は、上面に図示しないＩＣチップのバンプ側に接続するための半田バンプ８８Ｕが設けられ、下面側に図示しないマザーボードのバンプに接続するための半田バンプ８８Ｄが配設され、該ＩＣチップ−マザーボード間の信号等の受け渡しの役割を果たすパッケージ基板として構成されている。
【００１７】
多層プリント配線板１０のコア基板３０の上面側上層には、グランド層となる内層銅パターン３４が形成されている。内層銅パターン３４の上層の層間樹脂絶縁層４０の平面図、即ち、図２１のＢ−Ｂ横断面を図２２に示す。ここで、図２２のＡ−Ａ線に沿った縦断面が図２１に相当する。該層間樹脂絶縁層４０の上層の導体層として、図２２に示すように信号線を形成する導体パターン５２、導体パターン５２に接続されるバイアホール５０Ｂ、プレーン層５３、及び、該プレーン層５３内に設けられたバイアホール５０Ａとが形成されている。図２１に示すようにバイアホール５０Ａ、５０Ｂは、層間樹脂絶縁層４０を貫通して下層の内層銅パターン３４に接続されている。ここで、導体パターン５２に接続されるバイアホール５０Ｂの表面（上端面）は、平坦に形成され、一方、プレーン層５３内に形成されたバイアホール５０Ａの表面には窪み５０ａが形成されている。該導体パターン５２及びプレーン層５３の上層には、上層層間樹脂絶縁層６０を介して最外層の導体パターン７２、及び該上層層間樹脂絶縁層６０を貫通する上層バイアホール７０が形成されている。ここで、上層バイアホール７０は、下層のバイアホール５０Ｂの直上に形成されている。上面側の該導体パターン７２、上層バイアホール７０には半田バンプ８８Ｕを支持する半田パッド８６Ｕが形成されている。ここで、ＩＣチップ側の半田パッド８６Ｕは、直径１３３μｍに形成されている。
【００１８】
多層プリント配線板１０のコア基板３０の下面側上層（ここで、上層とは基板３０を中心として上面については上側を、基板の下面については下側を意味する）には、グランド層となる内層銅パターン３４が形成されている。該内層銅パターン３４の上層に形成された層間樹脂絶縁層４０の上層には、信号線を形成する導体パターン５２、導体パターン５２に接続されるバイアホール５０Ｂが形成されている。該導体パターン５２の上層には、上層層間樹脂絶縁層６０を介して最外層の導体パターン７２、及び、上層バイアホール（図示せず）が形成されている。下面側の該導体パターン７２、上層バイアホール（図示せず）には半田バンプ８８Ｄを支持する半田パッド８６Ｄが形成されている。ここで、マザーボード側の半田パッド８６Ｄは、直径６００μｍに形成されている。
【００１９】
該多層プリント配線板１０においては、下層バイアホール５０の表面が平坦であるため、上層のバイアホール７０が接続されても、多層プリント配線板の表面の平滑性を損なうことがない。即ち、図２３を参照して上述した従来技術に係るフィルドビア構造の多層プリント配線板においては、下層バイアホール１５０に窪み１５０ａが、また、上層のバイアホール１７０に窪み１７０ａが出きるため、基板の平滑性を損なわしめていたが、本実施形態の多層プリント配線板１０では、基板表面を平滑に形成することができるため、該多層プリント配線板（パッケージ基板）に載置されるＩＣチップの実装信頼性を高めることが可能となる。
【００２０】
また、後述する製造工程においてプレーン層５３の上層に層間樹脂絶縁層６０を形成する樹脂を塗布する際に、プレーン層５３のバイアホール５０Ａの窪み５０ａ内へ樹脂を逃がすこができる。このため、図２３を参照して上述した従来技術の多層プリント配線板と異なり、本実施形態では、導体パターン５２の上側も、プレーン層５３の上側も層間樹脂絶縁層６０の厚みを均一にできるため、多層プリント配線板の表面を平坦に形成することが可能となる。
【００２１】
更に、プレーン層５３に配設されるバイアホール５０Ａに窪み５０ａが形成されており、該窪み５０ａがアンカーとなってプレーン層５３と上層の層間樹脂絶縁層６０との密着性を高めるため、該層間樹脂絶縁層６０に剥離（デラネーション）が生じ難い。特に、該バイアホールを内部に有するプレーン層５３の表面は、粗化処理され粗化層５８が形成され、上層の層間樹脂絶縁層６０との密着性が高められている。
【００２２】
そして、下層層間樹脂絶縁層４０及び上層層間樹脂絶縁層６０の開口部４２、６２の側面４２ａ、６２ａは、図中に示すように粗化処理されているため、該開口部４２、６２内に形成されるバイアホール５０、７０との密着性を高めることができる。
【００２３】
本実施形態の多層プリント配線板においては、プレーン層５３内に備えられるバイアホール５０Ａの窪み５０ａの深さは、５μｍ以上であることが望ましい。これは、５μｍ以上の深さがあれば、十分なアンカー効果を発揮し、プレーン層と上層の層間樹脂絶縁層との密着性を高め、該層間樹脂絶縁層６０に剥離を生じさせないからである。また、後述する製造工程において、プレーン５３層の上層の層間樹脂絶縁層６０を形成する樹脂を塗布する際に、該プレーン層５３のバイアホール５０Ａの窪み５０ａ内へ十分な量の樹脂を逃がし、当該層間樹脂絶縁層を平坦に形成することができる。他方、該窪み５０ａの深さは、５０μｍ以下にすることが望ましい。これは、５０μｍ以下であれば、導体パターン５２に接続される側のバイアホール５０Ｂの表面を平坦にすることが可能となるからである。
【００２４】
引き続き、図２１に示すパッケージ基板の製造工程について図１〜図２１を参照して説明する。ここで、図示の便宜上、図１〜図２０は、図２１の鎖線Ｃで囲む部位のみを表す。
（１）厚さ１ｍｍのＢＴ（ビスマレイミドトリアジン）樹脂またはガラスエポキシ樹脂からなるコア基板３０の両面に１８μｍの銅箔３２がラミネートされている銅張積層板３０Ａを出発材料とする（図１参照）。まず、この銅張積層板３０Ａをパターン状にエッチングすることにより、基板３０の両面に内層銅パターン（導体パターン）３４を形成する（図２参照）。
【００２５】
さらに、内層銅パターン３４を形成した基板３０を、水洗いして乾燥した後、硫酸銅８ｇ／ｌ、硫酸ニッケル０．６ｇ／ｌ、クエン酸１５ｇ／ｌ、次亜リン酸ナトリウム２９ｇ／ｌ、ホウ酸３１ｇ／ｌ、界面活性剤０．１ｇ／ｌからなるｐＨ＝９の無電解めっき液に浸漬し、該内層銅パターン３４の表面に厚さ３μｍの銅−ニッケル−リンからなる粗化層３８を形成する（図３参照）。その基板３０を水洗いし、０．１ｍｏｌ／ｌホウふっ化スズ−１．０ｍｏｌ／ｌチオ尿素液からなる無電解スズ置換めっき浴に５０℃で１時間浸漬し、粗化層表面に０．３μｍのスズ層（図示せず）を設ける。
【００２６】
（２）ここで、層間樹脂絶縁層を形成する無電解めっき用接着剤を用意する。ここでは、
▲１▼クレゾールノボラック型エポキシ樹脂（日本化薬製：分子量２５００）の２５％アクリル化物を３５重量部（固形分８０％）、感光性モノマー（東亜合成製：商品名アロニックスＭ３１５）４重量部、消泡剤（サンノプコ製Ｓ−６５）０．５重量部、ＮＭＰを３．６重量部を撹拌混合する。
▲２▼熱可塑性樹脂としてポリエーテルスルフォン（ＰＥＳ）８重量部、熱硬化性樹脂としてエポキシ樹脂粒子（三洋化成製商品名ポリマーポール）の平均粒径０．５μｍのものを７．２４５重量部、を混合した後、さらにＮＭＰ２０重量部を添加し撹拌混合する。
▲３▼イミダゾール硬化剤（四国化成製：商品名２Ｅ４ＭＺ−ＣＮ）２重量部、光開始剤（チバガイギー製イルガキュア −９０７）２重量部、光増感剤（日本化薬製：ＤＥＴＸ−Ｓ）０．２重量部、ＮＭＰ１．５重量部を撹拌混合する。
▲１▼から▲３▼を混合撹拌して無電解めっき用接着剤を得る。
【００２７】
（３）（１）の無電解めっき用接着剤を（２）の基板３０にロールコ一夕で塗布し、水平状態で２０分間放置してから、６０℃で３０分の乾燥（プリベーク）を行い、層間樹脂絶縁層４０を形成する（図４参照）。
【００２８】
下層層間樹脂絶縁層４０を形成した基板３０の両面に、所定径の黒円が印刷されたフォトマスクフィルムを密着させ、超高圧水銀灯により５００ｍＪ／ｃｍ２で露光する。これをＤＭＤＧ溶液でスプレー現像し、さらに、当該基板を超高圧水銀灯により３０００ｍＪ／ｃｍ２で露光し、１００℃で１時間、その後１５０℃で５時間の加熱処理（ポストベーク）をすることにより、フォトマスクフィルムに相当する寸法精度に優れた６０μｍφの開口（バイアホール形成用開口部４２：底部６１μｍ、上部６７μｍ）を有する厚さ２０μｍの層間樹脂絶縁層４０を形成する（図５参照）。
【００２９】
（４）開口部４２が形成された基板３０を、クロム酸に２分間浸漬し、層間樹脂絶縁層４０の表面のエポキシ樹脂粒子を溶解除去することにより、該層間樹脂絶縁層４０の表面に深さ４μｍの粗化面を形成する。この粗化面は、開口部４２内部の側面４２ａに対しても同様に形成される（図６参照）。その後、中和溶液（シプレイ社製）に浸漬してから水洗いする。
さらに、粗面化処理した該基板の表面に、パラジウム触媒（アトテック製）を付与することにより、層間樹脂絶縁層４０の表面およびバイアホール用開口部４２の内壁面に触媒核を付ける。
【００３０】
（５）以下の組成の無電解銅めっき浴中に基板を浸漬して、粗面全体に厚さ０．６μｍの無電解銅めっき膜４４を形成する（図７参照）。
〔無電解めっき液〕
ＥＤＴＡ１５０ｇ／ｌ
硫酸銅２０ｇ／ｌ
ＨＣＨＯ３０ｍｌ／ｌ
ＮａＯＨ４０ｇ／ｌ
α、α’−ビピリジル８０ｍｇ／ｌ
ＰＥＧ０．１ｇ／ｌ
この実施形態では、めっきにより充填を行ったが、めっきの代わりに、導電性ペーストを充填することもできる。導電性ペーストとしては、タッタ電線製ＤＤペースト（ＡＥ１６００１）などが挙げられる。
【００３１】
（６）上記（５）で形成した無電解銅めっき膜４４上に市販の感光性ドライフィルムを張り付け、マスクを載置して、１００ｍＪ／ｃｍ２で露光、０．８％炭酸ナトリウムで現像処理し、厚さ１５μｍで、Ｌ／Ｓ＝２５／２５μｍのめっきレジスト４６を設ける（図８参照）。
【００３２】
（７）ついで、レジスト非形成部分に以下の条件で電解銅めっきを施し、厚さ１５μｍの電解銅めっき膜５８を析出し、該めっき膜により開口部４２内を充填する（図９参照）。

【００３３】
（８）めっきレジスト４６を５％ＫＯＨで剥離除去した後、そのめっきレジスト４６下の無電解めっき膜４４を硫酸と過酸化水素の混合液でエッチング処理して溶解除去し、無電解めっき膜４４と電解銅めっき膜４８からなる厚さ約１５μｍの導体パターン５２（図２１参照）、プレーン層５３及びバイアホール５０Ａ、５０Ｂを形成する（図１０参照）。本実施形態の製造方法では、定法による電解銅めっきと比較して、めっき面を平滑化するためのレベリング剤の分量を増やし、めっき面に光沢を与える光沢剤の分量を減らし、設定電流値を減らし、めっき時間を長くし、即ち、小電流で長時間かけて電解めっきを行うことで、導体パターン５２に接続されるバイアホール５０Ｂ（図２２参照）の表面を平滑にすると共に、プレーン層５３内に形成されるバイアホール５０Ａの表面中央部に窪み５０ａを形成する。なお、第１実施形態においては、プレーン層５３の面積は、０．０１〜１０ｄｍ２であることが望ましい。これは、該プレーン層内に備えられたバイアホールの充填されためっき表面に窪みを形成すると共に、導体パターンに接続されるバイアホールの充填されためっき表面を平坦に形成することが可能になるからである。
【００３４】
また、本実施形態では、バイアホール径（開口部４２の開口径：６７μｍ）と層層間樹脂絶縁層４０の厚み（２０μｍ）との比が、３．３５に設定してある。ここで、バイアホール径と層層間樹脂絶縁層の厚みとの比が１以下では、上記めっき工程において、開口部４２の開口径に対して深みが深過ぎて、めっき液が該開口部４２内に十分に回り込めず、効率的にめっきを行い得ない。他方、バイアホール径：層層間樹脂絶縁層の厚みの比が４を越えると、バイアホールを形成する開口部の開口径が深みに対して広すぎるため、中央に窪みができバイアホールの表面を平滑に形成することができない。このため、バイアホール径：層層間樹脂絶縁層の厚みの比は、１を越え４以下であることが望ましい。
【００３５】
また、導電パターン５２及びプレーン層５３の厚みは２０μｍ以下が好適で、６０μｍ以下であることが望ましい。これは、導電パターン及びプレーン層の厚みは、上述しためっきレジスト４６の厚みにより決まるが、該光学的に形成されるめっきレジストの厚みが６０μｍを越えるようにすると、解像度が低下して所望の形状が構成し難いからである。
【００３６】
（９）引き続き、基板３０の導体パターン５２、プレーン層５３及びバイアホール５０に対して、上記（２）と同様にして粗化層５８を形成する（図１１参照）。
【００３７】
（１０）上記（２）〜（８）の工程を繰り返すことにより、さらに上層の導体パターンを形成する。即ち、基板３０の両面に、無電解めっき用接着剤６０を塗布し、水平状態で放置してから乾燥を行う（図１２参照）。この際、上述したようにプレーン層５３の上層に樹脂を塗布する際に、プレーン層５３のバイアホール５０Ａの窪み５０ａ内へ樹脂を逃がすことができる。このため、周囲に樹脂を逃がし得る導体パターン５２の上側も、周囲に逃がし得ないプレーン層５３の上側も樹脂６０の厚みを均一にできる。
【００３８】
その後、フォトマスクフィルムを密着させ、露光・現像し、バイアホール形成用開口６２を有する厚さ２０μｍの層間樹脂絶縁層６０を形成する（図１３参照）。次に、該層間樹脂絶縁層６０の表面に深さ４μｍの粗化層を形成する（図１４参照）。この粗化面は、開口部６２内部の側面６２ａに対しても同様に形成される。該粗面化処理した該基板３０の表面に、無電解銅めっき膜６４を形成する（図１５参照）。引き続き、無電解銅めっき膜６４上にめっきレジスト６６を設けた後、レジスト非形成部分に電解銅めっき膜６８を形成する（図１６参照）。そして、めっきレジスト６６を剥離除去した後、そのめっきレジスト６６下の無電解めっき膜６４を溶解除去し上層バイアホール７０及び導体パターン７２を形成する（図１７参照）。さらに、該上層バイアホール７０及び導体パターン７２の表面に粗化層７８を形成し、パッケージ基板を完成する（図１８参照）。
【００３９】
（１１）引き続き、上述したパッケージ基板にはんだバンプを形成する。先ず、はんだバンプ用のソルダーレジスト組成物の調整について説明する。ここでは、ＤＭＤＧに溶解させた８０重量％のクレゾールノボラック型エポキシ樹脂（日本化薬製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量４０００）を４６．６７ｇ、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル製、エピコート１００１）１５．０ｇ、イミダゾール硬化剤（四国化成製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６ｇ、感光性モノマーである多価アクリルモノマー（日本化薬製、商品名：Ｒ６０４）３ｇ、同じく多価アクリルモノマー（共栄社化学製、商品名：ＤＰＥ６Ａ）１．５ｇ、分散系消泡剤（サンノプコ社製、商品名：Ｓ−６５）０．７１ｇを混合し、さらにこの混合物に対して光開始剤としてのベンゾフェノン（関東化学製）を２ｇ、光増感剤としてのミヒラーケトン（関東化学製）を０．２ｇ加えて、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物を得る。なお、粘度測定は、Ｂ型粘度計（東京計器、ＤＶＬ−Ｂ型）で６０ｒｐｍの場合はローターＮｏ．４、６ｒｐｍの場合はローターＮｏ．３によった。
【００４０】
（１２）基板にソルダーレジスト組成物を２０μｍの厚さで塗布する。次いで、７０℃で２０分間、７０℃で３０分間の乾燥処理を行った後、１０００ｍＪ／ｃｍ２の紫外線で露光し、ＤＭＴＧ現像処理し、パッド部８１が開口したソルダーレジスト層８０を得る（図１９参照）。パッド部８１の開口径は上面側１３３μｍ、下面側６００μｍである。
【００４１】
（１３）次に、ソルダーレジスト層８０を形成した基板３０を、塩化ニッケル３０ｇ／ｌ、次亜リン酸ナトリウム１０ｇ／ｌ、クエン酸ナトリウム１０ｇ／ｌからなるｐＨ＝５の無電解ニッケルめっき液に２０分間浸漬して、パッド部（開口部）８１に厚さ５μｍのニッケルめっき層８２を形成する（図２０参照）。さらに、その基板３０を、シアン化金カリウム２ｇ／ｌ、塩化アンモニウム７５ｇ／ｌ、クエン酸ナトリウム５０ｇ／ｌ、次亜リン酸ナトリウム１０ｇ／ｌからなる無電解金めっき液に９３℃の条件で２３秒間浸漬して、ニッケルめっき層８２上に厚さ０．０３μｍの金めっき層８４を析出し、上面に直径１３３μｍの半田パッド８６Ｕを、下面に直径６００μｍの半田パッド８６Ｄを形成する。
【００４２】
（１４）厚さ４０μｍ、直径１６０μｍの開口をもつメタルマスク（図示せず）を載置し、ソルダーレジスト層８０の開口部８１内の上面側半田パッド８６Ｕに、平均粒子径２０μｍの半田ペーストを印刷し、同様に下面側の半田パッド８６Ｄに半田ペーストを印刷した後、２００℃で加熱リフローし、上面側半田パッド８６Ｕに直径１３３μｍの半田バンプ８８Ｕを、下面側半田パッド８６Ｄに直径６００μｍの半田バンプ８８Ｄを設け、半田バンプの形成を完了する（図２１参照）。
【００４３】
ここで、本実施形態の多層プリント配線板に対して、ＰＣＴ試験及びヒートサイクル試験を行った結果について述べる。多層プリント配線板を２気圧、１２１°Ｃ、湿度１００％の環境下で２００時間放置するＰＣＴ試験を行った結果、層間樹脂絶縁層のデラミネーションが観察されなかった。また、−５５〜１２５°Ｃのヒートサイクルを２００回繰り返しても、層間樹脂絶縁層のデラミネーションが発生しなかった。即ち、本実施形態の多層プリント配線板においては、上述したようにプレーン層５３に配設されるバイアホール５０Ａに窪み５０ａが形成され、また、プレーン層５３の表面は、粗化処理され粗化層５８が形成され、プレーン層５３と層間樹脂絶縁層６０との密着性が高められている。このため、層間樹脂絶縁層６０に剥離（デラネーション）が生じ難い。
【００４４】
なお、上述した実施形態では、セミアディティブ法により形成するパッケージ基板を例示したが、本発明の構成は、フルアディティブ法により形成するパッケージ基板にも適用し得る。また、上述した実施形態では、多層プリント配線板としてパッケージ基板を例に挙げたが、本発明の構成をパッケージ基板以外の多層プリント配線板に好適に適用し得ることは言うまでもない。
【００４５】
【発明の効果】
以上説明したように本発明のパッケージ基板において、プレーン層内に備えられたバイアホールに窪みが形成されており、該窪みがアンカーとなってプレーン層と上層の層間樹脂絶縁層との密着性を高めるため、該層間樹脂絶縁層に剥離が生じ難い。また、製造工程においてプレーン層の上層の層間樹脂絶縁層を形成する樹脂を塗布する際に、プレーン層のバイアホールの窪み内へ樹脂を逃がすこができ、当該層間樹脂絶縁層、即ち、多層プリント配線板の表面を平坦に形成することができる。このため、ＩＣチップ等を載置する際の実装信頼性を高めることが可能となる。他方、導体パターンに接続されるバイアホールの表面が平坦であるため、該バイアホールの上層にバイアホールを重ねて形成しても、多層プリント配線板の表面の平滑性を損なうことがない。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図２】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図３】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図４】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図５】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図６】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図７】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図８】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図９】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図１０】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図１１】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図１２】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図１３】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図１４】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図１５】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図１６】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図１７】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図１８】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図１９】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図２０】本発明の第１実施形態に係る多層プリント配線板の製造工程を示す図である。
【図２１】本発明の第１実施形態に係る多層プリント配線板を示す断面図である。
【図２２】図２２は、図２１のＢ−Ｂ横断面を示す断面図である。
【図２３】従来技術に係る多層プリント配線板の断面図である。
【図２４】図２４（Ａ）、図２４（Ｂ）、図２４（Ｃ）、図２４（Ｄ）は、従来技術に係る多層プリント配線板の製造工程を示す図である。図２４（Ｅ）は、図２４（Ｄ）のＥ−Ｅ断面を示す図である。
【符号の説明】
３０コア基板
４０下層層間樹脂絶縁層
４２開口部
４２ａ側面
５０Ａ、５０Ｂバイアホール
５２導体パターン
５３プレーン層
５８粗化層
６０上層層間樹脂絶縁層
６２開口部
６２ａ側面
７０上層バイアホール
７２導体パターン
８６Ｕ、８６Ｄ半田パッド
８８Ｕ、８８Ｄ半田バンプ
1／1[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multilayer printed wiring board having a plane layer alone or a conductor layer in which a conductor pattern and a plane layer coexist, and a via hole having a filled via structure.
[0002]
[Prior art]
A multilayer printed wiring board is required to have a high density. In order to meet this requirement, as shown in FIG. 23, the upper via hole 170 is directly connected to the lower via hole 150 formed in the lower interlayer resin insulation layer 140, and the wiring between the

via holes

150 and 170 is routed. A technology to eliminate the problem has been devised. This via hole structure is disclosed in Japanese Patent Laid-Open Nos. 2-188992, 3-3298, and 7-34048 according to the present applicant. In such a technique, the lower via hole 150 is formed by filling the plating 148 and the upper end surface of the via hole 150 is raised (filled via structure), whereby the lower via hole 150 and the upper via hole 170 can be directly connected. I am doing so.
[0003]
[Problems to be solved by the invention]
However, since the

via holes

150 and 170 having the above-described filled via structure have depressions 150a and 170a on the upper end surface, the smoothness of the substrate surface is impaired, and the mounting reliability when mounting an IC chip or the like is lowered. It was.
[0004]
In order to respond to such a problem and improve the smoothness of the substrate, the present applicant has devised smoothing the upper end surface of the via hole. That is, as shown in FIG. 24D, an attempt was made to smooth the substrate by flattening the upper end surfaces of the lower via hole 150 and the upper via hole 170. Here, FIG. 24E shows an EE cross section of FIG. 24D, that is, a conductor layer formed on the interlayer resin insulating layer 140. FIG. 24D shows FIG. The longitudinal cross section along the DD line of (E) is shown.
[0005]
However, even if the upper surface of the via hole is flattened, in a multilayer printed wiring board having a conductor layer in which the conductor pattern 152 and the plane layer 153 coexist as shown in FIG. As shown, the interlayer resin insulation layer 160 on the upper side of the plane layer 153 is raised, and it has been found that the substrate surface cannot be flattened.
[0006]
The reason why the upper layer of the plane layer 153 is raised will be described with reference to FIGS. 24A, 24B, 24C, and 24D showing the manufacturing process of the multilayer printed wiring board. To do. As shown in FIG. 24A, both the conductor pattern 152 and the plane layer 153 are formed on the upper surface of the lower interlayer resin insulation layer 140 as described above with reference to FIG. Here, as shown in FIG. 24B, in order to form an upper interlayer resin insulation layer, a resin 160 serving as an interlayer resin insulation layer is applied to the substrate surface with a roll coater or the like. At this time, even if the resin 160 had a uniform thickness, the thickness on the upper side of the plane layer 153 was increased. This is because the resin pattern 160 enters the conductor pattern 152 and the via hole 150A (see FIG. 24E) connected to the conductor pattern 152 between the conductor pattern 152 and the via hole 150A. Can be smooth. In contrast, it is considered that the resin (interlayer resin insulating layer) swells on the plain layer 153 because the resin 160 cannot escape.
[0007]
Subsequently, as shown in FIG. 24C, an opening 162 for forming an upper via hole is formed in the resin 160. After that, as shown in FIG. 24D, the upper via hole 170 is formed by filling the opening 142 with plating 168.
[0008]
Furthermore, in the multilayer printed wiring board shown in FIG. 24D in which the upper end surface of the via hole is smoothed, there is a problem that the interlayer resin insulating layer 160 is easily peeled off. That is, the interlayer resin insulating layer 160 made of resin has high adhesiveness to the interlayer resin insulating layer 140 made of resin, but has adhesiveness to the conductive pattern 152 made of metal, the via hole 150A, and the plane layer 153. Low. Here, since the upper interlayer resin insulation layer 160 is in direct contact with the lower interlayer resin insulation layer 140, the conductor pattern 152 and the via hole 150B are in close contact with each other. On the other hand, in the plane layer 153, the interlayer resin insulation layer 160 cannot contact the lower interlayer resin insulation layer 140, which causes a problem in adhesiveness. It was the cause. In the multilayer printed wiring board described above with reference to FIG. 23, the problem of peeling does not occur because the depression 150a is formed in the via hole 150 formed in the plane layer 153, and the depression 150a is formed by interlayer resin insulation. It is considered that the anchor effect is exerted on the layer 160.
[0009]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a multilayer printed wiring board that can form a substrate surface flat and does not cause delamination of an interlayer resin insulating layer. There is to do.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, the present invention , In the multilayer printed wiring board formed by alternately laminating interlayer resin insulation layers and conductor layers,
At least one of the conductor layers has a conductor pattern connected to a via hole and a plane layer having a via hole inside,
The via hole connected to the conductor pattern is filled with metal (plating) to form a flat surface, and the via hole provided in the plane layer is filled with metal (plating) to form a depression on the surface. This is a technical feature.
[0011]
In the present invention, a depression is formed in a via hole provided in the plane layer, and the depression serves as an anchor to enhance the adhesion between the plane layer and the upper interlayer resin insulation layer. Peeling hardly occurs in the layer. In addition, when the resin for forming the upper interlayer resin insulation layer of the plain layer is applied in the manufacturing process, the resin can escape into the via hole recess of the plain layer, and the interlayer resin insulation layer, that is, the multilayer print The surface of the wiring board can be formed flat. For this reason, it becomes possible to improve the mounting reliability when mounting an IC chip or the like. On the other hand, since the surface of the via hole connected to the conductor pattern is flat, even if the via hole is formed so as to overlap the upper layer of the via hole, the smoothness of the surface of the multilayer printed wiring board is not impaired.
[0012]
In a preferred aspect of the present invention, since the side surface of the opening of the interlayer resin insulation layer is roughened, it is possible to improve the adhesion with a via hole formed in the opening.
[0013]
In a preferred aspect of the present invention, the surface of the plain layer having a via hole therein is roughened, so that the adhesion with the upper interlayer resin insulation layer can be improved.
[0014]
In a preferred aspect of the present invention, the depth of the recess of the via hole provided in the plane layer is 5 μm or more, so that a sufficient anchor effect is exhibited, and the adhesion between the plane layer and the upper interlayer resin insulation layer To prevent the interlayer resin insulation layer from peeling off. Also, in the manufacturing process, when applying the resin that forms the upper interlayer resin insulation layer of the plain layer, the interlayer resin insulation layer is formed flat by letting the resin escape into the recess of the via hole of the plain layer. can do. On the other hand, when the depth of the recess of the via hole provided in the plane layer is 50 μm or less, the surface of the via hole connected to the conductor pattern can be flattened.
[0015]
In a preferred aspect of the present invention, since the area of the plane layer is 0.01 to 10 dm 2, a depression is formed in the plated surface filled with via holes provided in the plane layer, and the conductor pattern is formed. A plated surface filled with via holes to be connected can be formed flat.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
The configuration of the multilayer printed wiring board according to the first embodiment of the present invention will be described with reference to FIGS. 21 and 22. FIG. 21 shows a cross section of the multilayer printed wiring board 10 of the first embodiment. In the multilayer printed wiring board 10 shown in the figure, solder bumps 88U for connection to the bump side of the IC chip (not shown) are provided on the upper surface, and solder bumps 88D for connection to the bumps of the motherboard (not shown) are provided on the lower surface side. The package board is configured as a package board that plays a role of transferring signals between the IC chip and the mother board.
[0017]
An inner layer copper pattern 34 serving as a ground layer is formed on the upper layer on the upper surface side of the core substrate 30 of the multilayer printed wiring board 10. FIG. 22 shows a plan view of the upper interlayer resin insulation layer 40 of the inner layer copper pattern 34, that is, a BB cross section of FIG. Here, a longitudinal section along the line AA in FIG. 22 corresponds to FIG. As the upper conductor layer of the interlayer resin insulation layer 40, as shown in FIG. 22, a conductor pattern 52 forming a signal line, a via hole 50B connected to the conductor pattern 52, a plane layer 53, and the plane layer 53 And a via hole 50A provided in the. As shown in FIG. 21, the via holes 50 </ b> A and 50 </ b> B penetrate the interlayer resin insulating layer 40 and are connected to the lower inner layer copper pattern 34. Here, the surface (upper end surface) of the via hole 50B connected to the conductor pattern 52 is formed flat, while the recess 50a is formed in the surface of the via hole 50A formed in the plane layer 53. . In the upper layer of the conductor pattern 52 and the plane layer 53, an outermost layer conductor pattern 72 and an upper via hole 70 penetrating the upper interlayer resin insulation layer 60 are formed via an upper interlayer resin insulation layer 60. Here, the upper via hole 70 is formed immediately above the lower via hole 50B. Solder pads 86U for supporting the solder bumps 88U are formed in the conductor pattern 72 and the upper via hole 70 on the upper surface side. Here, the solder pad 86U on the IC chip side has a diameter of 133 μm.
[0018]
The upper layer on the lower surface side of the core substrate 30 of the multilayer printed wiring board 10 (here, the upper layer means the upper side with respect to the upper surface and the lower surface with respect to the lower surface of the substrate). A copper pattern 34 is formed. A conductor pattern 52 that forms a signal line and a via hole 50B that is connected to the conductor pattern 52 are formed in the upper layer of the interlayer resin insulation layer 40 formed on the inner layer copper pattern 34. In the upper layer of the conductor pattern 52, an outermost layer conductor pattern 72 and an upper layer via hole (not shown) are formed via an upper interlayer resin insulation layer 60. Solder pads 86D for supporting solder bumps 88D are formed in the conductor pattern 72 on the lower surface side and upper via holes (not shown). Here, the solder pad 86D on the motherboard side is formed with a diameter of 600 μm.
[0019]
In the multilayer printed wiring board 10, since the surface of the lower via hole 50 is flat, even if the upper via hole 70 is connected, the smoothness of the surface of the multilayer printed wiring board is not impaired. That is, in the multilayer printed wiring board having the filled via structure according to the prior art described above with reference to FIG. 23, the depression 150a appears in the lower via hole 150 and the depression 170a appears in the upper via hole 170. Although the smoothness has been impaired, in the multilayer printed wiring board 10 of the present embodiment, since the substrate surface can be formed smoothly, the mounting reliability of the IC chip placed on the multilayer printed wiring board (package substrate) It becomes possible to improve the nature.
[0020]
Further, when a resin for forming the interlayer resin insulation layer 60 is applied on the upper layer of the plane layer 53 in a manufacturing process described later, the resin can be released into the recess 50a of the via hole 50A of the plane layer 53. For this reason, unlike the multilayer printed wiring board of the prior art described above with reference to FIG. 23, in this embodiment, the thickness of the interlayer resin insulation layer 60 can be made uniform both above the conductor pattern 52 and above the plane layer 53. Therefore, the surface of the multilayer printed wiring board can be formed flat.
[0021]
Further, a recess 50a is formed in the via hole 50A disposed in the plane layer 53, and the recess 50a serves as an anchor to improve the adhesion between the plane layer 53 and the upper interlayer resin insulation layer 60. Delamination is unlikely to occur in the interlayer resin insulation layer 60. In particular, the surface of the plane layer 53 having the via hole therein is roughened to form a roughened layer 58, and adhesion to the upper interlayer resin insulating layer 60 is enhanced.
[0022]
The side surfaces 42a and 62a of the

openings

42 and 62 of the lower interlayer resin insulation layer 40 and the upper interlayer resin insulation layer 60 are roughened as shown in the figure. Adhesion with the via holes 50 and 70 to be formed can be improved.
[0023]
In the multilayer printed wiring board of the present embodiment, the depth of the recess 50a of the via hole 50A provided in the plane layer 53 is desirably 5 μm or more. This is because if the depth is 5 μm or more, a sufficient anchor effect is exhibited, the adhesion between the plain layer and the upper interlayer resin insulation layer is improved, and the interlayer resin insulation layer 60 is not peeled off. . Further, in the manufacturing process described later, when a resin for forming the upper interlayer resin insulation layer 60 of the plane 53 layer is applied, a sufficient amount of the resin is released into the recess 50a of the via hole 50A of the plane layer 53, The interlayer resin insulation layer can be formed flat. On the other hand, the depth of the recess 50a is desirably 50 μm or less. This is because if the thickness is 50 μm or less, the surface of the via hole 50B on the side connected to the conductor pattern 52 can be flattened.
[0024]
Next, the manufacturing process of the package substrate shown in FIG. 21 will be described with reference to FIGS. Here, for convenience of illustration, FIGS. 1 to 20 represent only a portion surrounded by a chain line C in FIG.
(1) A copper-clad laminate 30A in which 18 μm copper foil 32 is laminated on both surfaces of a core substrate 30 made of BT (bismaleimide triazine) resin or glass epoxy resin having a thickness of 1 mm is used as a starting material (see FIG. 1). ). First, the copper-clad laminate 30A is etched into a pattern to form inner layer copper patterns (conductor patterns) 34 on both surfaces of the substrate 30 (see FIG. 2).
[0025]
Further, after the substrate 30 on which the inner layer copper pattern 34 was formed was washed with water and dried, copper sulfate 8 g / l, nickel sulfate 0.6 g / l, citric acid 15 g / l, sodium hypophosphite 29 g / l, boron A roughening layer 38 made of copper-nickel-phosphorus 3 μm thick on the surface of the inner layer copper pattern 34 is immersed in an electroless plating solution having a pH of 9 consisting of 31 g / l acid and 0.1 g / l surfactant. (See FIG. 3). The substrate 30 was washed with water, immersed in an electroless tin displacement plating bath made of 0.1 mol / l tin borofluoride-1.0 mol / l thiourea solution at 50 ° C. for 1 hour, and 0.3 μm on the surface of the roughened layer. A tin layer (not shown) is provided.
[0026]
(2) Here, an electroless plating adhesive for forming the interlayer resin insulation layer is prepared. here,
(1) 35 parts by weight (solid content 80%) of 25% acrylate of cresol novolac type epoxy resin (Nippon Kayaku: molecular weight 2500), 4 parts by weight of photosensitive monomer (manufactured by Toa Gosei: trade name Aronix M315), 0.5 parts by weight of antifoaming agent (Sanopco S-65) and 3.6 parts by weight of NMP are mixed with stirring.
(2) 8 parts by weight of polyethersulfone (PES) as the thermoplastic resin, 7.245 parts by weight of epoxy resin particles (trade name: polymer pole manufactured by Sanyo Chemical Co., Ltd.) having an average particle size of 0.5 μm as the thermosetting resin, After mixing, 20 parts by weight of NMP is further added and stirred.
(3) 2 parts by weight of an imidazole curing agent (manufactured by Shikoku Kasei: trade name 2E4MZ-CN), 2 parts by weight of a photoinitiator (Irgacure 907 manufactured by Ciba Geigy), photosensitizer (manufactured by Nippon Kayaku: DETX-S) 0 Mix 2 parts by weight and 1.5 parts by weight of NMP with stirring.
(1) to (3) are mixed and stirred to obtain an electroless plating adhesive.
[0027]
(3) Apply the electroless plating adhesive of (1) to the substrate 30 of (2) over a roll, leave it in a horizontal state for 20 minutes, and then dry (prebake) at 60 ° C. for 30 minutes. Then, an interlayer resin insulation layer 40 is formed (see FIG. 4).
[0028]
A photomask film printed with a black circle of a predetermined diameter is brought into close contact with both surfaces of the substrate 30 on which the lower interlayer resin insulation layer 40 is formed, and exposed at 500 mJ / cm 2 with an ultrahigh pressure mercury lamp. This is spray-developed with a DMDG solution, and the substrate is exposed to 3000 mJ / cm 2 with an ultra-high pressure mercury lamp, followed by heat treatment (post-bake) at 100 ° C. for 1 hour and then at 150 ° C. for 5 hours. An interlayer resin insulating layer 40 having a thickness of 20 μm and having an opening of 60 μmφ (via hole forming opening 42: bottom 61 μm, upper 67 μm) equivalent to a mask film and having excellent dimensional accuracy is formed (see FIG. 5).
[0029]
(4) The substrate 30 in which the opening 42 is formed is immersed in chromic acid for 2 minutes, and the epoxy resin particles on the surface of the interlayer resin insulation layer 40 are dissolved and removed, thereby deepening the surface of the interlayer resin insulation layer 40. A rough surface having a thickness of 4 μm is formed. This roughened surface is similarly formed on the side surface 42a inside the opening 42 (see FIG. 6). Then, after immersing in the neutralization solution (made by Shipley Co., Ltd.), it is washed with water.
Furthermore, a catalyst nucleus is attached to the surface of the interlayer resin insulating layer 40 and the inner wall surface of the via hole opening 42 by applying a palladium catalyst (manufactured by Atotech) to the surface of the roughened substrate.
[0030]
(5) The substrate is immersed in an electroless copper plating bath having the following composition to form an electroless copper plating film 44 having a thickness of 0.6 μm on the entire rough surface (see FIG. 7).
[Electroless plating solution]
EDTA 150 g / l
Copper sulfate 20 g / l
HCHO 30ml / l
NaOH 40 g / l
α, α'-bipyridyl 80 mg / l
PEG 0.1 g / l
In this embodiment, filling is performed by plating. However, instead of plating, a conductive paste can be filled. Examples of the conductive paste include Tatta electric wire DD paste (AE16001).
[0031]
(6) A commercially available photosensitive dry film is pasted on the electroless copper plating film 44 formed in the above (5), a mask is placed, exposed at 100 mJ / cm2, and developed with 0.8% sodium carbonate. A plating resist 46 having a thickness of 15 μm and L / S = 25/25 μm is provided (see FIG. 8).
[0032]
(7) Next, electrolytic copper plating is applied to the non-resist forming portion under the following conditions to deposit an electrolytic copper plating film 58 having a thickness of 15 μm and fill the opening 42 with the plating film (see FIG. 9).

[0033]
(8) After the plating resist 46 is peeled and removed with 5% KOH, the electroless plating film 44 under the plating resist 46 is dissolved and removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide. The conductive pattern 52 (see FIG. 21), the plane layer 53, and the via

holes

50A and 50B made of the electrolytic copper plating film 48 and having a thickness of about 15 μm are formed (see FIG. 10). In the manufacturing method of this embodiment, compared with electrolytic copper plating by a regular method, the amount of leveling agent for smoothing the plated surface is increased, the amount of brightener that gives gloss to the plated surface is decreased, and the set current value is reduced. The surface of the via hole 50B (see FIG. 22) connected to the conductor pattern 52 is smoothed and the plane layer 53 is reduced by reducing the plating time and extending the plating time, that is, performing the electrolytic plating over a long time with a small current. A recess 50a is formed in the center of the surface of the via hole 50A formed therein. In the first embodiment, the area of the plane layer 53 is desirably 0.01 to 10 dm2. This makes it possible to form depressions in the plating surface filled with via holes provided in the plane layer and to form the plating surface filled with via holes connected to the conductor pattern flat. Because.
[0034]
In the present embodiment, the ratio between the via hole diameter (opening diameter of the opening 42: 67 μm) and the thickness of the interlayer resin insulation layer 40 (20 μm) is set to 3.35. Here, when the ratio between the via hole diameter and the thickness of the interlayer resin insulation layer is 1 or less, the plating process is too deep with respect to the opening diameter of the opening 42, and the plating solution is contained in the opening 42. In this case, the plating cannot be performed efficiently. On the other hand, if the ratio of via hole diameter: layer interlayer resin insulation layer thickness exceeds 4, the opening diameter of the opening forming the via hole is too wide with respect to the depth. It cannot be formed smoothly. For this reason, it is desirable that the ratio of the via hole diameter to the thickness of the interlayer resin insulation layer is more than 1 and 4 or less.
[0035]
Further, the thickness of the conductive pattern 52 and the plane layer 53 is preferably 20 μm or less, and preferably 60 μm or less. This is because the thickness of the conductive pattern and the plane layer is determined by the thickness of the plating resist 46 described above. However, if the thickness of the optically formed plating resist exceeds 60 μm, the resolution decreases and the desired shape is obtained. This is because it is difficult to construct.
[0036]
(9) Subsequently, a roughened layer 58 is formed on the conductor pattern 52, the plane layer 53, and the via hole 50 of the substrate 30 in the same manner as in the above (2) (see FIG. 11).
[0037]
(10) By repeating the above steps (2) to (8), a further upper conductor pattern is formed. That is, the electroless plating adhesive 60 is applied to both surfaces of the substrate 30 and left in a horizontal state before drying (see FIG. 12). At this time, as described above, when the resin is applied to the upper layer of the plane layer 53, the resin can be released into the recess 50a of the via hole 50A of the plane layer 53. For this reason, the thickness of the resin 60 can be made uniform both on the upper side of the conductor pattern 52 that allows the resin to escape to the periphery and on the upper side of the plane layer 53 that cannot escape to the periphery.
[0038]
Thereafter, a photomask film is closely adhered, exposed and developed to form an interlayer resin insulating layer 60 having a thickness of 20 μm and having via hole forming openings 62 (see FIG. 13). Next, a roughened layer having a depth of 4 μm is formed on the surface of the interlayer resin insulating layer 60 (see FIG. 14). This roughened surface is similarly formed on the side surface 62 a inside the opening 62. An electroless copper plating film 64 is formed on the surface of the roughened substrate 30 (see FIG. 15). Subsequently, after a plating resist 66 is provided on the electroless copper plating film 64, an electrolytic copper plating film 68 is formed in the resist non-formed portion (see FIG. 16). Then, after removing the plating resist 66, the electroless plating film 64 under the plating resist 66 is dissolved and removed to form the upper via hole 70 and the conductor pattern 72 (see FIG. 17). Further, a roughened layer 78 is formed on the surfaces of the upper via hole 70 and the conductor pattern 72 to complete the package substrate (see FIG. 18).
[0039]
(11) Subsequently, solder bumps are formed on the package substrate described above. First, adjustment of the solder resist composition for solder bumps will be described. Here, 46.67 g of a photosensitizing oligomer (molecular weight 4000) obtained by acrylating 50% of an epoxy group of 80% by weight of a cresol novolac type epoxy resin (manufactured by Nippon Kayaku) dissolved in DMDG is dissolved in methyl ethyl ketone. 80% by weight of bisphenol A type epoxy resin (manufactured by Yuka Shell, Epicoat 1001), 15.0 g of imidazole curing agent (manufactured by Shikoku Kasei, trade name: 2E4MZ-CN), polyvalent acrylic which is a photosensitive monomer Monomer (Nippon Kayaku Co., Ltd., trade name: R604) 3 g, polyvalent acrylic monomer (Kyoeisha Chemical Co., trade name: DPE6A) 1.5 g, Dispersed antifoaming agent (San Nopco, trade name: S-65) 0.71 g was mixed, and 2 g of benzophenone (manufactured by Kanto Chemical) as a photoinitiator was further added to this mixture. Added 0.2g of Michler's ketone (made by Kanto Kagaku Co., Ltd.) as agent to obtain a solder resist composition with an adjusted viscosity 2.0 Pa · s at 25 ° C.. Viscosity measurement was performed using a B-type viscometer (Tokyo Keiki, DVL-B type) with a rotor no. In the case of 4 or 6 rpm, the rotor No. 3 according.
[0040]
(12) A solder resist composition is applied to the substrate to a thickness of 20 μm. Next, after drying at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes, exposure to 1000 mJ / cm 2 of ultraviolet light and DMTG development treatment are performed to obtain a solder resist layer 80 having an opening in the pad portion 81 (FIG. 19). reference). The opening diameter of the pad portion 81 is 133 μm on the upper surface side and 600 μm on the lower surface side.
[0041]
(13) Next, the substrate 30 on which the solder resist layer 80 is formed is applied to an electroless nickel plating solution having a pH of 5 consisting of nickel chloride 30 g / l, sodium hypophosphite 10 g / l, and sodium citrate 10 g / l. The nickel plating layer 82 having a thickness of 5 μm is formed on the pad portion (opening portion) 81 by dipping for 20 minutes (see FIG. 20). Further, the substrate 30 was placed on an electroless gold plating solution composed of 2 g / l potassium gold cyanide, 75 g / l ammonium chloride, 50 g / l sodium citrate and 10 g / l sodium hypophosphite at 93 ° C. The gold plating layer 84 having a thickness of 0.03 μm is deposited on the nickel plating layer 82 by dipping for a second, and a solder pad 86U having a diameter of 133 μm is formed on the upper surface and a solder pad 86D having a diameter of 600 μm is formed on the lower surface.
[0042]
(14) A metal mask (not shown) having an opening having a thickness of 40 μm and a diameter of 160 μm is placed, and a solder paste having an average particle diameter of 20 μm is applied to the upper solder pad 86U in the opening 81 of the solder resist layer 80. Similarly, after the solder paste is printed on the solder pad 86D on the lower surface side, it is heated and reflowed at 200 ° C., the solder bump 88U having a diameter of 133 μm is applied to the upper surface side solder pad 86U, and the solder having a diameter of 600 μm is applied to the lower surface side solder pad 86D. Bumps 88D are provided to complete the formation of solder bumps (see FIG. 21).
[0043]
Here, the result of having performed the PCT test and the heat cycle test with respect to the multilayer printed wiring board of this embodiment is described. As a result of a PCT test in which the multilayer printed wiring board was left in an environment of 2 atm, 121 ° C., and 100% humidity for 200 hours, no delamination of the interlayer resin insulation layer was observed. Further, even when the heat cycle at −55 to 125 ° C. was repeated 200 times, delamination of the interlayer resin insulation layer did not occur. That is, in the multilayer printed wiring board of the present embodiment, as described above, the recess 50a is formed in the via hole 50A disposed in the plane layer 53, and the surface of the plane layer 53 is roughened and roughened. A layer 58 is formed, and adhesion between the plane layer 53 and the interlayer resin insulating layer 60 is enhanced. For this reason, peeling (delamination) hardly occurs in the interlayer resin insulation layer 60.
[0044]
In the above-described embodiment, the package substrate formed by the semi-additive method is exemplified. However, the configuration of the present invention can also be applied to the package substrate formed by the full additive method. In the above-described embodiment, the package substrate is taken as an example of the multilayer printed wiring board. However, it goes without saying that the configuration of the present invention can be suitably applied to a multilayer printed wiring board other than the package substrate.
[0045]
【The invention's effect】
As described above, in the package substrate of the present invention, a recess is formed in a via hole provided in the plane layer, and the recess serves as an anchor to improve the adhesion between the plane layer and the upper interlayer resin insulation layer. Therefore, the interlayer resin insulating layer hardly peels off. In addition, when the resin for forming the upper interlayer resin insulation layer of the plain layer is applied in the manufacturing process, the resin can escape into the via hole recess of the plain layer, and the interlayer resin insulation layer, that is, the multilayer print The surface of the wiring board can be formed flat. For this reason, it becomes possible to improve the mounting reliability when mounting an IC chip or the like. On the other hand, since the surface of the via hole connected to the conductor pattern is flat, even if the via hole is formed so as to overlap the upper layer of the via hole, the smoothness of the surface of the multilayer printed wiring board is not impaired.
[Brief description of the drawings]
FIG. 1 is a diagram showing a manufacturing process of a multilayer printed wiring board according to a first embodiment of the present invention.
FIG. 2 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 3 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 4 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 5 is a diagram showing a manufacturing process of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 6 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 7 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 8 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 9 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 10 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 11 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 12 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 13 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 14 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 15 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 16 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 17 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 18 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 19 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 20 is a diagram showing manufacturing steps of the multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 21 is a cross-sectional view showing a multilayer printed wiring board according to the first embodiment of the present invention.
22 is a cross-sectional view showing a BB cross section of FIG. 21. FIG.
FIG. 23 is a cross-sectional view of a multilayer printed wiring board according to the prior art.
FIG. 24A, FIG. 24B, FIG. 24C, and FIG. 24D are diagrams showing a manufacturing process of a multilayer printed wiring board according to the prior art. FIG. 24E illustrates a cross section taken along line EE in FIG.
[Explanation of symbols]
30 core substrate
40 Lower interlayer resin insulation layer
42 opening
42a side
50A, 50B Via hole
52 Conductor Pattern
53 Plane layer
58 Roughening layer
60 Upper interlayer resin insulation layer
62 opening
62a side
70 Upper Via Hole
72 Conductor Pattern
86U, 86D Solder pads
88U, 88D Solder bump
1/1

Claims

In the multilayer printed wiring board formed by alternately laminating interlayer resin insulation layers and conductor layers,
At least one of the conductor layers has a conductor pattern connected to a via hole and a plane layer having a via hole inside,
The via hole connected to the conductor pattern is filled with metal and has a flat surface, and the via hole provided in the plane layer is filled with metal and has a depression formed on the surface. Multi-layer printed wiring board.

The via hole connected to the conductor pattern and the side surface of the opening portion of the interlayer resin insulating layer in which the via hole provided in the plane layer is formed are roughened. 1 multilayer printed wiring board.

The surface of the plane layer having a via hole therein, the multilayer printed wiring board according to claim 1 or 2, characterized in that it is roughened.

Depression depth of the via hole provided in the plane layer is a multilayer printed wiring board according to any one of claims 1 to 3, characterized in that it is 5 m to 50 m.

Area of the plane ^layer, a multilayer printed wiring board according to any one of claims 1 to 4, characterized in that a 0.01dm ² ~10dm 2.