JP4245140B2 - シェーディング補正回路 - Google Patents
シェーディング補正回路 Download PDFInfo
- Publication number
- JP4245140B2 JP4245140B2 JP2003114736A JP2003114736A JP4245140B2 JP 4245140 B2 JP4245140 B2 JP 4245140B2 JP 2003114736 A JP2003114736 A JP 2003114736A JP 2003114736 A JP2003114736 A JP 2003114736A JP 4245140 B2 JP4245140 B2 JP 4245140B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- mode
- characteristic
- scanning direction
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000003705 background correction Methods 0.000 title claims description 66
- 238000006243 chemical reaction Methods 0.000 claims description 98
- 238000004364 calculation method Methods 0.000 claims description 70
- 230000003287 optical effect Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 8
- 238000003384 imaging method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000012887 quadratic function Methods 0.000 description 1
Images
Landscapes
- Image Input (AREA)
- Picture Signal Circuits (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Facsimile Scanning Arrangements (AREA)
- Facsimile Image Signal Circuits (AREA)
- Studio Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤやＣＭＯＳセンサなどの撮像素子から取り込んだ画像データに対して撮像素子や光学系に依存するシェーディング特性を補正するシェーディング補正回路に関するものである。
【０００２】
近年、普及の一途を辿っているデジタルカメラでは、記録可能な画素数が増加しており、これに伴い光学系にも高性能なものが要求されている。レンズ一体型のデジタルカメラでは専用設計のレンズを使用するため、特定のシェーディング特性を有する。一方、レンズ交換型のデジタルカメラでは、使用するレンズ毎に固有のシェーディング特性を有する。これらシェーディング特性を補正してレンズに依存せずに高画質な画像を得ることは重要な技術となっている。
【０００３】
【従来の技術】
従来、光学系（レンズ、絞り機構及びシャッタ等）を通過させた基準データを取得し、その基準データから算出した補正値に基づいてシェーディング補正を行う方式が提案されている（例えば、特許文献１参照）。この方式を用いることにより、各画素に応じた最適な補正値を取得することが可能であるが、レンズ交換の都度、補正値の取得を行う必要がある。また、レンズ交換をすることなく同一のレンズを使用している場合であっても、アイリスの状態やズームレンズにおける焦点距離の変化によって、シェーディング特性が変動するため、レンズ交換時と同様に、シェーディング特性に対応した補正値を取得する必要がある。
【０００４】
また、シェーディング特性を２次関数のパラボラモデルで近似し、近似特性を光学系の状況に応じて変更することで、アイリスや焦点距離の変化に応じたシェーディング補正を行う技術が提案されている（例えば、特許文献２参照）。
【０００５】
【特許文献１】
特開２０００−１３８０７号公報
【特許文献２】
特開平５−１３７０６２号公報
【０００６】
【発明が解決しようとする課題】
ところで、上記特許文献１の方式を採用する場合、シェーディング特性を補正するために、各画素の補正値が取得されて所定のメモリに記憶される。また、レンズ交換等に応じた補正値がメモリに記憶されるため、撮像装置には大容量のメモリを設ける必要がある。そのため、デジタルカメラ等の携帯型の撮像装置では、特許文献１の方式を採用することが困難となっている。
【０００７】
また、上記特許文献２の方式を採用する場合、大量の補正値を記憶する必要はないが、安価なレンズを用いるとシェーディング特性がパラボラモデルで近似できない場合がある。その場合には、補正にズレが生じてしまい、高精度な補正を行うことが困難になる。
【０００８】
本発明は上記問題点を解決するためになされたものであって、その目的は、シェーディング補正に用いる補正値を記憶するための記憶手段の容量を抑制し、高精度なシェーディング補正を実現することができるシェーディング補正回路を提供することにある。
【０００９】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、シェーディング補正回路１は、アドレス生成手段２と、アドレス変換手段３、記憶手段４と、演算手段５とを備える。アドレス生成手段２により、画像領域の各撮像素子から入力される画像データについて主走査方向と副走査方向のいずれか一方のアドレスが生成される。アドレス変換手段３において、入力されるモード選択信号ＭＡに応じた所定の変換モードでアドレス生成手段２のアドレスが変換される。また、記憶手段４には、アドレス変換手段３のアドレスに対応する補正係数が格納されており、演算手段５では、アドレス変換手段３のアドレスに基づいて記憶手段４から読み出された補正係数と、撮像素子から入力される画像データとを用いてシェーディング補正のための演算が行われる。この場合、画像領域における画像データ毎の補正値を記憶する必要がないため、シェーディング補正のために用いる記憶容量が抑制される。また、各画像データに対して主走査方向又は副走査方向のシェーディング特性に応じた適切な補正値を反映させることが可能となる。
【００１０】
記憶手段４には、主走査方向と副走査方向とのいずれか一方のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数が記憶され、シェーディング特性が非対称の特性である場合、該非対称の特性に応じた補正係数が記憶される。ここで、シェーディング特性が非対称の特性である場合、主走査方向又は副走査方向の各画像データに対して１対１で定義された補正係数が記憶手段４に格納される。一方、シェーディング特性が対称の特性である場合には、主走査方向又は副走査方向の各画像データに対して２対１で定義された（画像データの半分個数の）補正係数が記憶手段４に格納される。そして、アドレス変換手段３において、アドレス生成手段２で生成されたアドレスが、対称の特性に対応した対称モード又は非対称の特性に対応した非対称モードでアドレス変換される。このアドレス変換手段３のアドレスによって、シェーディング特性に応じた適切な補正係数が記憶手段４から読み出される。
【００１１】
また、図２のシェーディング補正回路１では、画像領域の各撮像素子から入力される画像データについて、主走査方向のアドレスが第１のアドレス生成手段２ｈにより生成され、副走査方向のアドレスが第２のアドレス生成手段２ｖにより生成される。第１のアドレス変換手段３ｈにおいて、モード選択信号ＭＡに応じた所定の変換モードでアドレス生成手段２ｈのアドレスが変換され、第２のアドレス変換手段３ｖにおいて、モード選択信号ＭＡに応じた所定の変換モードでアドレス生成手段２ｖのアドレスが変換される。また、第１の記憶手段４ｈには、第１のアドレス変換手段３ｈのアドレスに対応する主走査方向の補正係数が格納され、第２の記憶手段４ｖには、第２のアドレス変換手段３ｖのアドレスに対応する副走査方向の補正係数が格納される。そして、演算手段５では、撮像素子から入力される画像データと第１及び第２の記憶手段４ｈ，４ｖから読み出された補正係数とを用いてシェーディング補正のための演算が行われる。この場合、画像領域における画像データ毎の補正値を記憶する必要がないため、シェーディング補正のために用いる記憶容量が抑制される。また、第１及び第２の記憶手段４ｈ，４ｖに格納された主走査方向の補正係数と副走査方向の補正係数とを用いることにより、各画像データに対してシェーディング特性に応じた適切な補正値を反映させることが可能となり、高精度のシェーディング補正が実現される。
【００１２】
また、第１の記憶手段４ｈには、主走査方向のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数が記憶され、非対称の特性である場合、該非対称の特性に応じた補正係数が記憶される。一方、第２の記憶手段４ｖには、副走査方向のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数が記憶され、非対称の特性である場合、該非対称の特性に応じた補正係数が記憶される。そして、第１のアドレス変換手段３ｈによって、第１のアドレス生成手段２ｈで生成されたアドレスが、対称モード又は非対称モードでアドレス変換される。このアドレス変換手段３ｈのアドレスによって、主走査方向のシェーディング特性に応じた適切な補正係数が第１の記憶手段４ｈから読み出される。また、第２のアドレス変換手段３ｖによって、第２のアドレス生成手段２ｖで生成されたアドレスが、対称モード又は非対称モードでアドレス変換される。このアドレス変換手段３ｖのアドレスによって、副走査方向のシェーディング特性に応じた適切な補正係数が第２の記憶手段４ｖから読み出される。
【００１３】
演算手段５では、入力されるモード選択信号ＭＢに基づいて複数の演算モードの中から１つの演算モードが選択される。具体的には、例えば、演算手段５において、オフセット調整をするための演算モードやゲイン調整をするための演算モード等が選択される。この場合、その時々の動作状況に応じた演算モードを選択することにより、適切なシェーディング補正が実現される。
【００１４】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図３は、本実施形態のシェーディング補正回路１を示している。このシェーディング補正回路１は、デジタルカメラに搭載され、撮像素子（例えば、ＣＣＤセンサ）を用いて撮影した画像データに対してシェーディング補正を行う。シェーディング補正回路１で扱う画像サイズは、４０９６×４０９６画素のサイズであり、シェーディング補正回路１には原色ベイヤ配列の画像データが順次入力される。なお、本実施形態では、画像領域における水平方向が主走査方向に相当し、垂直方向が副走査方向に相当する。その主走査方向及び副走査方向にはそれぞれ４０９６個の撮像素子が配置されている。
【００１５】
シェーディング補正回路１は、アドレスカウンタ２ｈ，２ｖ、アドレス変換部３ｈ，３ｖ、ＲＡＭ４ｈ，４ｖ、演算部５、及びＣＰＵ６を含む。
アドレスカウンタ２ｈは、水平方向の各画素に対応したアドレスを示す１２ビットのカウンタであり、アドレスカウンタ２ｖは、垂直方向の各画素に対応したアドレスを示す１２ビットのカウンタである。アドレスカウンタ２ｈ，２ｖは、各ビットのデータが全て「０」である場合には０番地のアドレスを示し、各ビットのデータが全て「１」である場合には４０９５番地を示す。アドレスカウンタ２ｈ，２ｖのカウント値（アドレス）は、画像データを入力するための入力クロック及び同期信号に基づいて、「１」ずつカウントアップされ、それらアドレスカウンタ２ｖ，２ｈのカウント値の組み合わせによって、４０９６×４０９６画素の画像領域における所定の画像データの位置が指定される。
【００１６】
アドレス変換部３ｈは、アドレスカウンタ２ｈで生成された水平方向のアドレスを、ＣＰＵ６から入力される変換モード選択信号ＭＡに基づいて、ＲＡＭ４ｈの記憶データを読み出すためのアドレスに変換する。アドレス変換部３ｖは、アドレスカウンタ２ｖで生成された垂直方向のアドレスを、変換モード選択信号ＭＡに基づいて、ＲＡＭ４ｖの記憶データを読み出すためのアドレスに変換する。
【００１７】
なお、本実施形態では、変換モード選択信号ＭＡは２ビットの信号であり、該選択信号ＭＡにより、非対称モードと第１対称モードと第２対称モードとの３種類の変換モードが設定される。具体的には、２ビットの変換モード選択信号ＭＡにより、０ｘ：非対称モード、１０：第１対称モード、１１：第２対称モードのように各変換モードが設定される。つまり、変換モード選択信号ＭＡにおいて、第１ビットが対称モードと非対称モードのいずれかを示し、第２ビットが第１対称モードと第２対称モードのいずれかを示す。
【００１８】
ＲＡＭ４ｈは、４０９６バイトの記憶容量を有し、水平方向のアドレスに対応した補正係数をそれぞれ１バイトのデータとして格納している。そして、アドレス変換部３ｈのアドレスで指定される補正係数がＲＡＭ４ｈから読み出される。ＲＡＭ４ｖも、４０９６バイトの記憶容量を有し、垂直方向のアドレスに対応した補正係数をそれぞれ１バイトのデータとして格納している。そして、アドレス変換部３ｖのアドレスで指定される補正係数がＲＡＭ４ｖから読み出される。
【００１９】
演算部５には、図示しない撮像素子からの画像データと、各ＲＡＭ４ｈ，４ｖからの補正係数とが入力される。演算部５は、それら画像データと補正係数とを用い、ＣＰＵ６から入力される演算モード選択信号ＭＢに基づいて、シェーディング補正のための演算を行い、その演算結果として得られる補正後の画像データを出力する。なお、本実施形態では、演算モード選択信号ＭＢは４ビットの信号であり、該選択信号ＭＢによって第１〜１０の演算モードが設定される。
【００２０】
演算部５から出力される補正後の画像データは、図示しない内部の処理回路に入力され、その処理回路において、記録媒体にデータを記録するための圧縮処理やモニターにカラー画像を表示するのための補間処理等が実施される。
【００２１】
ＣＰＵ６は、所定のプログラムに従い各種制御を実行して、シェーディング補正回路１を統括的に制御する。具体的には、ＣＰＵ６は、バスを介してＲＡＭ４ｈ，４ｖに接続されており、その時々の動作状況（レンズ交換状況やアイリスの状況等）に応じた補正係数を外部の記憶装置（図示略）から読み出して各ＲＡＭ４ｈ，４ｖに格納する。また、ＣＰＵ６は、その時々の動作状況に基づいて、アドレスの変換モードや補正処理の演算モードを決定し、変換モード選択信号ＭＡをアドレス変換部３ｈ，３ｖに供給したり、演算モード選択信号ＭＢを演算部５に供給したりする。
【００２２】
次に、本実施形態におけるアドレス変換部３ｈの具体的な構成について図４に従い説明する。
図４に示すように、アドレス変換部３ｈは、セレクタ７と、アンド回路８と、複数の排他的論理和（ＥＯＲ）回路９ａからなるビット反転回路９とを含む。
【００２３】
アドレスカウンタ２ｈは、水平方向のアドレス（カウント値＝０〜４０９５）に応じた１２ビットの信号ｂ０〜ｂ１１を出力する。アドレスカウンタ２ｈから出力される各ビット信号のうち、第１〜第１１のビット信号ｂ０〜ｂ１０はビット反転回路９における各ＥＯＲ回路９ａの第１入力端子にそれぞれ供給される。また、最上位ビットである第１２のビット信号ｂ１１は、セレクタ７の第１入力端子に供給されるとともに、アンド回路８の第１入力端子に供給される。
【００２４】
アンド回路８の第２入力端子には、対称モードまたは非対称モードのいずれかを選択するための第１選択信号（変換モード選択信号ＭＡの第１ビットの信号）Ｓ１が供給される。そして、アンド回路８の出力信号ｂ１１ａは、ビット反転回路９における各ＥＯＲ回路９ａの第２入力端子に供給される。
【００２５】
セレクタ７の第２入力端子には、第１対称モードまたは第２対称モードのいずれかを選択するための第２選択信号（変換モード選択信号ＭＡの第２ビットの信号）Ｓ２が供給される。また、セレクタ７の制御端子には、第１選択信号Ｓ１が供給されており、セレクタ７は、該選択信号Ｓ１に基づいて、第１入力端子に供給されるビット信号ｂ１１と第２入力端子に供給される選択信号Ｓ２とのいずれか一方を選択的に出力する。ここで、セレクタ７は、第１選択信号Ｓ１が「０」であればビット信号ｂ１１を出力し、第１選択信号Ｓ１が「１」であれば第２選択信号Ｓ２を出力する。
【００２６】
水平方向の補正係数を格納しているＲＡＭ４ｈには、ビット反転回路９の各ＥＯＲ回路９ａの出力信号がアドレスを指定する第１〜第１１のビット信号ａｄｄｒ０〜ａｄｄｒ１０として供給され、セレクタ７の出力信号がアドレスを指定する第１２のビット信号ａｄｄｒ１１として供給される。
【００２７】
このように構成したアドレス変換部３ｈは、図５に示すように、アドレスカウンタ２ｈのカウント値を、各変換モードに応じたアドレスに変換する。なお、同図において、カウント値及び変換後のアドレスは１２ビットの信号（「０」又は「１」）で示されており、１２ビットの各信号は、右側から順に、第１ビット，第２ビット，…，第１２ビットの信号（ｂ０〜ｂ１１，ａｄｄｒ０〜ａｄｄｒ１１）である。
【００２８】
ここで、例えば、非対称モードが選択される場合（第１選択信号Ｓ１が「０」である場合）、アンド回路８の出力信号ｂ１１ａは「０」であり、その出力信号ｂ１１ａがビット反転回路９の各ＥＯＲ回路９ａに入力される。そのため、各ＥＯＲ回路９ａは、アドレスカウンタ２ｈの第１〜第１１のビット信号ｂ０〜ｂ１０を、変換後のアドレスを示す第１〜第１１のビット信号ａｄｄｒ０〜ａｄｄｒ１０として出力する。また、セレクタ７は、アドレスカウンタ２ｈの第１２のビット信号ｂ１１を、変換後のアドレスを示す第１２のビット信号ａｄｄｒ１１として出力する。
【００２９】
従って、非対称モードにおいて、アドレス変換部３ｈは、アドレスカウンタのカウント値と同一値のアドレスを出力することとなる。
また、第１対称モードが選択される場合（第１選択信号Ｓ１が「１」であり第２選択信号Ｓ２が「０」である場合）、アンド回路８の出力信号ｂ１１ａは、アドレスカウンタ２ｈのビット信号ｂ１１と同じ値（「０」又は「１」）であり、ビット反転回路９の各ＥＯＲ回路９ａに入力される。
【００３０】
ここで、アドレスカウンタ２ｈのビット信号ｂ１１（アンド回路８の出力信号ｂ１１ａ）が「０」であるとき、各ＥＯＲ回路９ａは、アドレスカウンタ２ｈの第１〜第１１のビット信号ｂ０〜ｂ１０を、変換後のアドレスを示す第１〜第１１のビット信号ａｄｄｒ０〜ａｄｄｒ１０として出力する。一方、アドレスカウンタ２ｈのビット信号ｂ１１が「１」であるとき、各ＥＯＲ回路９ａは、アドレスカウンタ２ｈの第１〜第１１のビット信号ｂ０〜ｂ１０を反転し、その反転信号を変換後のアドレスを示す第１〜第１１のビット信号ａｄｄｒ０〜ａｄｄｒ１０として出力する。また、セレクタ７は、第２選択信号Ｓ２（＝「０」）を、変換後のアドレスを示す第１２のビット信号ａｄｄｒ１１として出力する。
【００３１】
従って、第１対称モードにおいて、アドレス変換部３ｈは、アドレスカウンタ２ｈのカウント値が０〜２０４７の範囲でカウントアップされるときには、そのカウント値と同一値のアドレス（０番地〜２０４７番地）を順次出力する。また、アドレスカウンタ２ｈのカウント値が２０４８〜４０９５の範囲でカウントアップされる場合、アドレス変換部３ｈは、２０４７〜０の範囲で「１」ずつ減算した値のアドレス（２０４７番地〜０番地）を順次出力する。
【００３２】
また、第２対称モードが選択される場合（各選択信号Ｓ１，Ｓ２が「１」である場合）、アンド回路８の出力信号ｂ１１ａは、アドレスカウンタ２ｈのビット信号ｂ１１と同じ値（「０」又は「１」）であり、ビット反転回路９の各ＥＯＲ回路９ａに入力される。
【００３３】
ここで、アドレスカウンタ２ｈのビット信号ｂ１１（アンド回路８の出力信号ｂ１１ａ）が「０」であるとき、各ＥＯＲ回路９ａは、アドレスカウンタ２ｈの第１〜第１１のビット信号ｂ０〜ｂ１０を、変換後のアドレスを示す第１〜第１１のビット信号ａｄｄｒ０〜ａｄｄｒ１０として出力する。一方、アドレスカウンタ２ｈのビット信号ｂ１１が「１」であるとき、各ＥＯＲ回路９ａは、アドレスカウンタ２ｈの第１〜第１１のビット信号ｂ０〜ｂ１０を反転し、その反転信号を変換後のアドレスを示す第１〜第１１のビット信号ａｄｄｒ０〜ａｄｄｒ１０として出力する。また、セレクタ７は、第２選択信号Ｓ２（＝「１」）を、変換後のアドレスを示す第１２のビット信号ａｄｄｒ１１として出力する。
【００３４】
従って、第２対称モードにおいて、アドレス変換部３ｈは、アドレスカウンタ２ｈのカウント値が０〜２０４７の範囲でカウントアップされるときには、そのカウント値に対して２０４８を加算した値のアドレス（２０４８番地〜４０９５番地）を順次出力する。また、アドレスカウンタ２ｈのカウント値が２０４８〜４０９５の範囲でカウントアップされる場合、アドレス変換部３ｈは、４０９５〜２０４８の範囲で「１」ずつ減算した値のアドレス（４０９５番地〜２０４８番地）を順次出力する。
【００３５】
このように、各変換モードに基づいてアドレス変換部３ｈで変換されたアドレス（第１〜第１２のビット信号ａｄｄｒ０〜ａｄｄｒ１１）はＲＡＭ４ｈに供給される。そして、その変換後のアドレスに対応した水平方向の補正係数がＲＡＭ４ｈから読み出される。
【００３６】
なお、垂直方向の補正係数を読み出す構成（アドレスカウンタ２ｖ、アドレス変換部３ｖ、ＲＡＭ４ｖ）は、上述した水平方向の構成（図４におけるアドレスカウンタ２ｈ、アドレス変換部３ｈ、ＲＡＭ４ｈの構成）と同一であるため、ここではその図示及び説明を省略する。
【００３７】
演算部５は、図示しない加減算器、乗算器、セレクタ、及びレジスタを含む。演算部５は、ＣＰＵ６からの演算モード選択信号ＭＢによりレジスタに所定の演算モードを設定し、加減算器、乗算器、セレクタの各回路を組み合わせた構成によって、下記に示すように、各演算モード（ｍｏｄｅ０〜ｍｏｄｅ９）に対応した演算を行う。
【００３８】
ｃＢＡＹＥＲ＝ＢＡＹＥＲ ：（ｍｏｄｅ０）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＋ｃｈｏｆｆｓ ：（ｍｏｄｅ１）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＋ｃｖｏｆｆｓ ：（ｍｏｄｅ２）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＋ｃｈｏｆｆｓ＋ｃｖｏｆｆｓ ：（ｍｏｄｅ３）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＋ｃｈｏｆｆｓ＊ｃｖｇａｉｎ ：（ｍｏｄｅ４）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＋ｃｈｇａｉｎ＊ｃｖｏｆｆｓ ：（ｍｏｄｅ５）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＊ｃｈｇａｉｎ ：（ｍｏｄｅ６）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＊ｃｖｇａｉｎ ：（ｍｏｄｅ７）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＊ｃｈｇａｉｎ＊ｃｖｇａｉｎ ：（ｍｏｄｅ８）
ｃＢＡＹＥＲ＝（ＢＡＹＥＲ＋ｃｈｏｆｆｓ）＊ｃｖｇａｉｎ ：（ｍｏｄｅ９）
上記各演算において、ＢＡＹＥＲは、ベイヤ配列のパターンで各撮像素子から入力されてくる補正前の画像データであり、ｃＢＡＹＥＲは、演算結果として得られる補正後の画像データである。また、ｃｈｏｆｆｓは、符号付きの整数フォーマット（オフセットフォーマット）のデータで示される水平方向の補正係数であり、ｃｈｇａｉｎは、固定小数フォーマットのデータで示される水平方向の補正係数である。さらに、ｃｖｏｆｆｓは、符号付きの整数フォーマット（オフセットフォーマット）のデータで示される垂直方向の補正係数であり、ｃｖｇａｉｎは、固定小数フォーマットのデータで示される垂直方向の補正係数である。
【００３９】
第１の演算モード（ｍｏｄｅ０）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲを補正することなくそのまま出力する。
第２の演算モード（ｍｏｄｅ１）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲに対して、水平方向の補正係数ｃｈｏｆｆｓを加える補正処理を行う。この補正処理によって、水平方向のアドレスに依存したオフセット値が画像データＢＡＹＥＲから除去される。
【００４０】
第３の演算モード（ｍｏｄｅ２）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲに対して、垂直方向の補正係数ｃｖｏｆｆｓを加える補正処理を行う。この補正処理によって、垂直方向のアドレスに依存したオフセット値が画像データＢＡＹＥＲから除去される。
【００４１】
第４の演算モード（ｍｏｄｅ３）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲに対して、水平方向の補正係数ｃｈｏｆｆｓと垂直方向の補正係数ｃｖｏｆｆｓとを加える補正処理を行う。この補正処理によって、水平方向及び垂直方向のアドレスに依存したオフセット値が画像データＢＡＹＥＲから除去される。
【００４２】
第５の演算モード（ｍｏｄｅ４）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲに対して、水平方向の補正係数ｃｈｏｆｆｓと垂直方向の補正係数ｃｖｇａｉｎとの乗算値を加算する補正処理を行う。この補正処理によって、水平方向のアドレスに依存したオフセット値が、垂直方向のアドレスに依存したゲイン値によりゲイン調整され、その結果をオフセット補正値としてオフセット補正処理を行う。
【００４３】
第６の演算モード（ｍｏｄｅ５）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲに対して、水平方向の補正係数ｃｈｇａｉｎと垂直方向の補正係数ｃｖｏｆｆｓとの乗算値を加算する補正処理を行う。この補正処理によって、垂直方向のアドレスに依存したオフセット値が、水平方向のアドレスに依存したゲイン値によりゲイン調整され、その結果をオフセット補正値としてオフセット補正処理を行う。
【００４４】
第７の演算モード（ｍｏｄｅ６）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲと水平方向の補正係数ｃｈｇａｉｎとを乗算する補正処理を行う。この補正処理によって、水平方向のアドレスに依存した信号強度がゲイン調整される。
【００４５】
第８の演算モード（ｍｏｄｅ７）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲと垂直方向の補正係数ｃｖｇａｉｎとを乗算する補正処理を行う。この補正処理によって、垂直方向のアドレスに依存した信号強度がゲイン調整される。
【００４６】
第９の演算モード（ｍｏｄｅ８）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲと水平方向の補正係数ｃｈｇａｉｎと垂直方向の補正係数ｃｖｇａｉｎとを乗算する補正処理を行う。この補正処理によって、水平方向及び垂直方向のアドレスに依存した信号強度がゲイン調整される。
【００４７】
第１０の演算モード（ｍｏｄｅ９）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲに水平方向の補正係数ｃｈｏｆｆｓを加えた加算値と垂直方向の補正係数ｃｖｇａｉｎとを乗算する補正処理を行う。この補正処理によって、水平方向のアドレスに依存したオフセット値が画像データＢＡＹＥＲから除去され、そのオフセット補正した結果を垂直方向のアドレスに依存したゲイン値によりゲイン調整する。
【００４８】
なお、演算部５は、各演算モードに応じて各補正係数のフォーマットを自動解釈する機能（デコード機能）を有する。
次に、アドレス変換モードとして非対称モードが設定された場合の補正処理について図６を用いて説明する。なお、補正処理の演算モードとしては、水平方向及び垂直方向の補正係数を使用する演算モード（例えば、ｍｏｄｅ８）が設定されているものとする。
【００４９】
図６において、ＲＡＭ４ｈには、水平方向の４０９６画素に対応して、それぞれ個別の補正係数が格納されており、アドレス変換部３ｈのアドレスで指定される補正係数ｃｈｇａｉｎ（図中では「ｈ」）がＲＡＭ４ｈから読み出される。また、ＲＡＭ４ｖには、垂直方向の４０９６画素に対応して、それぞれ個別の補正係数が格納されており、アドレス変換部３ｖのアドレスで指定される補正係数ｃｖｇａｉｎ（図中では「ｖ」）がＲＡＭ４ｖから読み出される。そして、ＲＡＭ４ｈから読み出された補正係数ｃｈｇａｉｎとＲＡＭ４ｖから読み出された補正係数ｃｖｇａｉｎとを使用して上記演算が実施されて補正後の画像データｃＢＡＹＥＲ（図中では「ｃ」）が求められる。
【００５０】
このようにすれば、ＲＡＭ４ｈの補正係数ｃｈｇａｉｎとＲＡＭ４ｖの補正係数ｃｖｇａｉｎとによって、４０９６×４０９６画素からなる画像領域Ｒの各画像データについてそれぞれ異なる補正値（ｃｈｇａｉｎ＊ｃｖｇａｉｎ）が反映され、高精度なシェーディング補正が実現される。
【００５１】
次に、アドレス変換モードとして対称モードが設定された場合の補正処理について図７を用いて説明する。
水平方向のＲＡＭ４ｈ及び垂直方向のＲＡＭ４ｖはそれぞれ２０４８バイトの第１記憶領域と第２記憶領域に区分され、第１記憶領域に第１補正係数が格納され、第２記憶領域に第２補正係数が格納されている。つまり、ＲＡＭ４ｈ，４ｖには、動作状況に応じた２通りの補正係数が格納されている。また、水平方向のアドレス変換部３ｈでは、変換モードとして第１対称モードが選択され、垂直方向のアドレス変換部３ｖでは、第２対称モードが選択されている。
【００５２】
この場合、水平方向の補正を行うために、アドレス変換部３ｈのアドレスによりＲＡＭ４ｈの第１補正係数が読み出され、垂直方向の補正を行うために、アドレス変換部３ｖのアドレスによりＲＡＭ４ｖの第２補正係数が読み出される。そして、ＲＡＭ４ｈの第１補正係数とＲＡＭ４ｖの第２補正係数とを使用してシェーディング補正の演算が実施され、補正後の画像データが求められる。
【００５３】
ここで、画像領域Ｒにおいて左右対称の位置にある画素については同じ第１補正係数が使用され、上下対称の位置にある画素については同じ第２補正係数が使用される。従って、４０９６×４０９６画素の画像領域Ｒにおいて、左右対称及び上下対称で補正値が反映されることとなる。
【００５４】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）シェーディング補正回路１では、水平方向の補正係数がＲＡＭ４ｈに記憶され、垂直方向の補正係数がＲＡＭ４ｖに記憶され、それら補正係数を用いて各画像データのシェーディング補正が行われる。この場合、画素毎の補正値を記憶する必要がないため、シェーディング補正のために用いる記憶容量を抑制することができる。また、水平方向の補正係数と垂直方向の補正係数とを用いることにより、各画像データに対してシェーディング特性に応じた適切な補正値を反映させることができ、高精度のシェーディング補正を実現できる。
【００５５】
（２）ＲＡＭ４ｈ，４ｖは、主走査方向及び副走査方向の画像データに応じた４０９６バイトの記憶容量を持ち、第１対称モードと第２対称モードとにおける２通りの補正係数を格納している。そして、変換モード選択信号ＭＡによりアドレス変換部３ｈ，３ｖの変換モードを切り替えることで、第１対称モードと第２対称モードとの補正係数のいずれか一方がＲＡＭ４ｈ，４ｖから読み出される。この構成によれば、ＣＰＵ６がＲＡＭ４ｈ，４ｖのデータ書き換え処理を行うことなく、変換モード選択信号ＭＡを変更するだけで、画像データに反映させる補正値を変更することができる。
【００５６】
（３）シェーディング補正回路１では、複数の演算モードを含み、演算モード選択信号ＭＢによって、その時々のカメラの動作状況に応じた所望の演算モードに切り替えることができる。そして、その演算モードとアドレス変換モードとの組み合わせによって、画像データに対して適切な補正値を反映させることができる。
【００５７】
（４）デジタルカメラにおいてシェーディング補正回路１を用いることにより、光学系（レンズ、絞り機構及びシャッタ等）や撮像素子に依存するシェーディング特性が適切に補正されて、高画質な画像を得ることができる。また、シェーディング補正回路１では、シェーディング補正に必要な記憶容量が低減されることから、デジタルカメラの小型化を図ることができる。
【００５８】
上記実施形態は、次に示すように変更することもできる。
・シェーディング補正回路１のＲＡＭ４ｈ，４ｖは、主走査方向及び副走査方向の画像データに応じた４０９６バイトの記憶容量を持ち、第１対称モードと第２対称モードとにおける２通りの補正係数を格納するものであるが、これに限定されるものではない。例えば、各ＲＡＭ４ｈ，４ｖの記憶容量を２０４８バイトとし、１通りの補正係数のみをＲＡＭ４ｈ，４ｖに格納してもよい。すなわち、画像領域Ｒにおいて、主走査方向にＭ個の撮像素子が配置され、副走査方向にＮ個の撮像素子が配置される場合、主走査方向の補正係数を少なくともＭ／２個格納するＲＡＭと副走査方向の補正係数を少なくともＮ／２個格納するＲＡＭとが設けられる。この場合、シェーディング補正のために必要になる記憶容量を抑制することができる。
【００５９】
・シェーディング補正回路１は、主走査方向の補正係数を記憶するためのＲＡＭ４ｈと副走査方向の補正係数を記憶するためのＲＡＭ４ｖを備える構成であるが、これに限定されるものではない。シェーディング補正回路において、１つのＲＡＭを設け、そのＲＡＭにおける半分の記憶領域に水平方向の補正係数を格納し、残り半分の記憶領域に垂直方向の補正係数を格納するよう構成してもよい。このようにしても、シェーディング補正のために必要になる記憶容量を抑制することができる。
【００６０】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）画像領域における主走査方向と該主走査方向に直交する副走査方向とに複数の撮像素子が配置され、該各撮像素子から入力される画像データを取得する際に、撮像素子や光学系に依存するシェーディング特性を補正するシェーディング補正回路であって、
前記主走査方向と副走査方向とのいずれか一方のアドレスを生成するアドレス生成手段と、
入力されるモード選択信号に応じた所定の変換モードで前記アドレス生成手段のアドレスを変換するアドレス変換手段と、
前記アドレス変換手段のアドレスに対応する補正係数を格納する記憶手段と、前記撮像素子から入力される画像データと、前記アドレス変換手段のアドレスに基づいて前記記憶手段から読み出された補正係数とを用いてシェーディング補正のための演算を行う演算手段と
を備えたことを特徴とするシェーディング補正回路。
（付記２）前記記憶手段には、前記主走査方向と副走査方向とのいずれか一方のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数が記憶され、非対称の特性である場合、該非対称の特性に応じた補正係数が記憶されるものであり、
前記アドレス変換手段における変換モードは、前記アドレス生成手段で生成されたアドレスを、対称の特性に対応したアドレスに変換する対称モードと、非対称の特性に対応したアドレスに変換する非対称モードとを含むことを特徴とする付記１に記載のシェーディング補正回路。
（付記３）前記画像領域には主走査方向にＭ個の撮像素子が配置され、該主走査方向のシェーディング特性が対称の特性を有しその特性に応じた補正係数が前記記憶手段に記憶されるものであり、該記憶手段は少なくともＭ／２個の補正係数を格納可能な記憶容量を持つことを特徴とする付記１に記載のシェーディング補正回路。
（付記４）前記記憶手段には、前記対称の特性に応じたＭ／２個の補正係数が２通り格納され、前記アドレス変換手段は、前記モード選択信号に基づいて、２通りの補正係数のいずれか一方を前記記憶手段から読み出すようにアドレスを変換することを特徴とする付記３に記載のシェーディング補正回路。
（付記５）前記画像領域には副走査方向にＮ個の撮像素子が配置され、該副走査方向のシェーディング特性が対称の特性を有しその特性に応じた補正係数が前記記憶手段に記憶されるものであり、該記憶手段は少なくともＮ／２個の補正係数を格納可能な記憶容量を持つことを特徴とする付記１に記載のシェーディング補正回路。
（付記６）前記記憶手段には、前記対称の特性に対応したＮ／２個の補正係数が２通り格納され、前記アドレス変換手段は、前記モード選択信号に基づいて、２通りの補正係数のいずれか一方を前記記憶手段から読み出すようにアドレスを変換することを特徴とする付記５に記載のシェーディング補正回路。
（付記７）画像領域における主走査方向と該主走査方向に直交する副走査方向とに複数の撮像素子が配置され、該各撮像素子から入力される画像データを取得する際に、撮像素子や光学系に依存するシェーディング特性を補正するシェーディング補正回路であって、
前記主走査方向のアドレスを生成する第１のアドレス生成手段と、
前記副走査方向のアドレスを生成する第２のアドレス生成手段と、
入力されるモード選択信号に応じた所定の変換モードで前記第１のアドレス生成手段のアドレスを変換する第１のアドレス変換手段と、
入力されるモード選択信号に応じた所定の変換モードで前記第２のアドレス生成手段のアドレスを変換する第２のアドレス変換手段と、
前記第１のアドレス変換手段のアドレスに対応する補正係数を格納する第１の記憶手段と、
前記第２のアドレス変換手段のアドレスに対応する補正係数を格納する第２の記憶手段と、
撮像素子から入力される画像データと、前記第１のアドレス変換手段のアドレスに基づいて前記第１の記憶手段から読み出された補正係数と、前記第２のアドレス変換手のアドレスに基づいて前記第２の記憶手段から読み出された補正係数とを用いてシェーディング補正のための演算を行う演算手段と
を備えたことを特徴とするシェーディング補正回路。
（付記８）前記第１の記憶手段には、前記主走査方向のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数が記憶され、非対称の特性である場合、該非対称の特性に応じた補正係数が記憶されるものであり、
前記第２の記憶手段には、前記副走査方向のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数が記憶され、非対称の特性である場合、該非対称の特性に応じた補正係数が記憶されるものであり、
前記各アドレス変換手段における変換モードは、前記各アドレス生成手段で生成されたアドレスを、対称の特性に対応したアドレスに変換する対称モードと、非対称の特性に対応したアドレスに変換する非対称モードとを含むことを特徴とする付記７に記載のシェーディング補正回路。
（付記９）前記画像領域には主走査方向にＭ個の撮像素子が配置され副走査方向にＮ個の撮像素子が配置され、前記主走査方向及び副走査方向のシェーディング特性が対称の特性を有し、前記主走査方向の特性に応じた補正係数が前記第１の記憶手段に記憶され、前記副走査方向の特性に応じた補正係数が前記第２の記憶手段に記憶されるものであり、前記第１の記憶手段は少なくともＭ／２個の補正係数を格納可能な記憶容量を持ち、前記第２の記憶手段は少なくともＮ／２個の補正係数を格納可能な記憶容量を持つことを特徴とする付記７に記載のシェーディング補正回路。
（付記１０）前記第１の記憶手段には、前記主走査方向の特性に応じたＭ／２個の補正係数が２通り格納され、前記第２の記憶手段には、前記副走査方向の特性に応じたＮ／２個の補正係数が２通り格納され、前記第１のアドレス変換手段は、前記モード選択信号に基づいて、２通りの補正係数のいずれか一方を前記第１の記憶手段から読み出すようにアドレスを変換し、前記第２のアドレス変換手段は、前記モード選択信号に基づいて、２通りの補正係数のいずれか一方を前記第２の記憶手段から読み出すようにアドレスを変換することを特徴とする付記９に記載のシェーディング補正回路。
（付記１１）前記演算手段は、入力されるモード選択信号に基づいて、複数の演算モードの中から１つの演算モードを選択することを特徴とする付記１〜１０のいずれかに記載のシェーディング補正回路。
（付記１２）前記演算モードは、オフセット調整をするための演算モードとゲイン調整をするための演算モードとを含むことを特徴とする付記１１に記載のシェーディング補正回路。
【００６１】
【発明の効果】
以上詳述したように、本発明によれば、シェーディング補正回路において補正値を記憶するための記憶容量を抑制し、且つ、高精度なシェーディング補正を実現することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 本発明の原理説明図である。
【図３】 一実施形態のシェーディング補正回路のブロック回路図である。
【図４】 アドレス変換部の具体的な構成を示すブロック回路図である。
【図５】 各モードに応じたアドレス変換結果を示す説明図である。
【図６】 非対称モード選択時の補正処理を示す説明図である。
【図７】 対称モード選択時の補正処理を示す説明図である。
【符号の説明】
１ シェーディング補正回路
２ アドレス生成手段
２ｈ 第１のアドレス生成手段としてのアドレスカウンタ
２ｖ 第２のアドレス生成手段としてのアドレスカウンタ
３ アドレス変換手段
３ｈ 第１のアドレス変換手段としてのアドレス変換部
３ｖ 第２のアドレス変換手段としてのアドレス変換部
４ 記憶手段
４ｈ 第１の記憶手段としてのＲＡＭ
４ｖ 第２の記憶手段としてのＲＡＭ
５ 演算手段としての演算部
ＢＡＹＥＲ 画像データ
ｃｈｇａｉｎ，ｃｈｏｆｆｓ，ｃｖｇａｉｎ，ｃｖｏｆｆｓ 補正係数
ＭＡ 変換モード選択信号
ＭＢ 演算モード選択信号
Ｒ 画像領域
【発明の属する技術分野】
本発明は、ＣＣＤやＣＭＯＳセンサなどの撮像素子から取り込んだ画像データに対して撮像素子や光学系に依存するシェーディング特性を補正するシェーディング補正回路に関するものである。
【０００２】
近年、普及の一途を辿っているデジタルカメラでは、記録可能な画素数が増加しており、これに伴い光学系にも高性能なものが要求されている。レンズ一体型のデジタルカメラでは専用設計のレンズを使用するため、特定のシェーディング特性を有する。一方、レンズ交換型のデジタルカメラでは、使用するレンズ毎に固有のシェーディング特性を有する。これらシェーディング特性を補正してレンズに依存せずに高画質な画像を得ることは重要な技術となっている。
【０００３】
【従来の技術】
従来、光学系（レンズ、絞り機構及びシャッタ等）を通過させた基準データを取得し、その基準データから算出した補正値に基づいてシェーディング補正を行う方式が提案されている（例えば、特許文献１参照）。この方式を用いることにより、各画素に応じた最適な補正値を取得することが可能であるが、レンズ交換の都度、補正値の取得を行う必要がある。また、レンズ交換をすることなく同一のレンズを使用している場合であっても、アイリスの状態やズームレンズにおける焦点距離の変化によって、シェーディング特性が変動するため、レンズ交換時と同様に、シェーディング特性に対応した補正値を取得する必要がある。
【０００４】
また、シェーディング特性を２次関数のパラボラモデルで近似し、近似特性を光学系の状況に応じて変更することで、アイリスや焦点距離の変化に応じたシェーディング補正を行う技術が提案されている（例えば、特許文献２参照）。
【０００５】
【特許文献１】
特開２０００−１３８０７号公報
【特許文献２】
特開平５−１３７０６２号公報
【０００６】
【発明が解決しようとする課題】
ところで、上記特許文献１の方式を採用する場合、シェーディング特性を補正するために、各画素の補正値が取得されて所定のメモリに記憶される。また、レンズ交換等に応じた補正値がメモリに記憶されるため、撮像装置には大容量のメモリを設ける必要がある。そのため、デジタルカメラ等の携帯型の撮像装置では、特許文献１の方式を採用することが困難となっている。
【０００７】
また、上記特許文献２の方式を採用する場合、大量の補正値を記憶する必要はないが、安価なレンズを用いるとシェーディング特性がパラボラモデルで近似できない場合がある。その場合には、補正にズレが生じてしまい、高精度な補正を行うことが困難になる。
【０００８】
本発明は上記問題点を解決するためになされたものであって、その目的は、シェーディング補正に用いる補正値を記憶するための記憶手段の容量を抑制し、高精度なシェーディング補正を実現することができるシェーディング補正回路を提供することにある。
【０００９】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、シェーディング補正回路１は、アドレス生成手段２と、アドレス変換手段３、記憶手段４と、演算手段５とを備える。アドレス生成手段２により、画像領域の各撮像素子から入力される画像データについて主走査方向と副走査方向のいずれか一方のアドレスが生成される。アドレス変換手段３において、入力されるモード選択信号ＭＡに応じた所定の変換モードでアドレス生成手段２のアドレスが変換される。また、記憶手段４には、アドレス変換手段３のアドレスに対応する補正係数が格納されており、演算手段５では、アドレス変換手段３のアドレスに基づいて記憶手段４から読み出された補正係数と、撮像素子から入力される画像データとを用いてシェーディング補正のための演算が行われる。この場合、画像領域における画像データ毎の補正値を記憶する必要がないため、シェーディング補正のために用いる記憶容量が抑制される。また、各画像データに対して主走査方向又は副走査方向のシェーディング特性に応じた適切な補正値を反映させることが可能となる。
【００１０】
記憶手段４には、主走査方向と副走査方向とのいずれか一方のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数が記憶され、シェーディング特性が非対称の特性である場合、該非対称の特性に応じた補正係数が記憶される。ここで、シェーディング特性が非対称の特性である場合、主走査方向又は副走査方向の各画像データに対して１対１で定義された補正係数が記憶手段４に格納される。一方、シェーディング特性が対称の特性である場合には、主走査方向又は副走査方向の各画像データに対して２対１で定義された（画像データの半分個数の）補正係数が記憶手段４に格納される。そして、アドレス変換手段３において、アドレス生成手段２で生成されたアドレスが、対称の特性に対応した対称モード又は非対称の特性に対応した非対称モードでアドレス変換される。このアドレス変換手段３のアドレスによって、シェーディング特性に応じた適切な補正係数が記憶手段４から読み出される。
【００１１】
また、図２のシェーディング補正回路１では、画像領域の各撮像素子から入力される画像データについて、主走査方向のアドレスが第１のアドレス生成手段２ｈにより生成され、副走査方向のアドレスが第２のアドレス生成手段２ｖにより生成される。第１のアドレス変換手段３ｈにおいて、モード選択信号ＭＡに応じた所定の変換モードでアドレス生成手段２ｈのアドレスが変換され、第２のアドレス変換手段３ｖにおいて、モード選択信号ＭＡに応じた所定の変換モードでアドレス生成手段２ｖのアドレスが変換される。また、第１の記憶手段４ｈには、第１のアドレス変換手段３ｈのアドレスに対応する主走査方向の補正係数が格納され、第２の記憶手段４ｖには、第２のアドレス変換手段３ｖのアドレスに対応する副走査方向の補正係数が格納される。そして、演算手段５では、撮像素子から入力される画像データと第１及び第２の記憶手段４ｈ，４ｖから読み出された補正係数とを用いてシェーディング補正のための演算が行われる。この場合、画像領域における画像データ毎の補正値を記憶する必要がないため、シェーディング補正のために用いる記憶容量が抑制される。また、第１及び第２の記憶手段４ｈ，４ｖに格納された主走査方向の補正係数と副走査方向の補正係数とを用いることにより、各画像データに対してシェーディング特性に応じた適切な補正値を反映させることが可能となり、高精度のシェーディング補正が実現される。
【００１２】
また、第１の記憶手段４ｈには、主走査方向のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数が記憶され、非対称の特性である場合、該非対称の特性に応じた補正係数が記憶される。一方、第２の記憶手段４ｖには、副走査方向のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数が記憶され、非対称の特性である場合、該非対称の特性に応じた補正係数が記憶される。そして、第１のアドレス変換手段３ｈによって、第１のアドレス生成手段２ｈで生成されたアドレスが、対称モード又は非対称モードでアドレス変換される。このアドレス変換手段３ｈのアドレスによって、主走査方向のシェーディング特性に応じた適切な補正係数が第１の記憶手段４ｈから読み出される。また、第２のアドレス変換手段３ｖによって、第２のアドレス生成手段２ｖで生成されたアドレスが、対称モード又は非対称モードでアドレス変換される。このアドレス変換手段３ｖのアドレスによって、副走査方向のシェーディング特性に応じた適切な補正係数が第２の記憶手段４ｖから読み出される。
【００１３】
演算手段５では、入力されるモード選択信号ＭＢに基づいて複数の演算モードの中から１つの演算モードが選択される。具体的には、例えば、演算手段５において、オフセット調整をするための演算モードやゲイン調整をするための演算モード等が選択される。この場合、その時々の動作状況に応じた演算モードを選択することにより、適切なシェーディング補正が実現される。
【００１４】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図３は、本実施形態のシェーディング補正回路１を示している。このシェーディング補正回路１は、デジタルカメラに搭載され、撮像素子（例えば、ＣＣＤセンサ）を用いて撮影した画像データに対してシェーディング補正を行う。シェーディング補正回路１で扱う画像サイズは、４０９６×４０９６画素のサイズであり、シェーディング補正回路１には原色ベイヤ配列の画像データが順次入力される。なお、本実施形態では、画像領域における水平方向が主走査方向に相当し、垂直方向が副走査方向に相当する。その主走査方向及び副走査方向にはそれぞれ４０９６個の撮像素子が配置されている。
【００１５】
シェーディング補正回路１は、アドレスカウンタ２ｈ，２ｖ、アドレス変換部３ｈ，３ｖ、ＲＡＭ４ｈ，４ｖ、演算部５、及びＣＰＵ６を含む。
アドレスカウンタ２ｈは、水平方向の各画素に対応したアドレスを示す１２ビットのカウンタであり、アドレスカウンタ２ｖは、垂直方向の各画素に対応したアドレスを示す１２ビットのカウンタである。アドレスカウンタ２ｈ，２ｖは、各ビットのデータが全て「０」である場合には０番地のアドレスを示し、各ビットのデータが全て「１」である場合には４０９５番地を示す。アドレスカウンタ２ｈ，２ｖのカウント値（アドレス）は、画像データを入力するための入力クロック及び同期信号に基づいて、「１」ずつカウントアップされ、それらアドレスカウンタ２ｖ，２ｈのカウント値の組み合わせによって、４０９６×４０９６画素の画像領域における所定の画像データの位置が指定される。
【００１６】
アドレス変換部３ｈは、アドレスカウンタ２ｈで生成された水平方向のアドレスを、ＣＰＵ６から入力される変換モード選択信号ＭＡに基づいて、ＲＡＭ４ｈの記憶データを読み出すためのアドレスに変換する。アドレス変換部３ｖは、アドレスカウンタ２ｖで生成された垂直方向のアドレスを、変換モード選択信号ＭＡに基づいて、ＲＡＭ４ｖの記憶データを読み出すためのアドレスに変換する。
【００１７】
なお、本実施形態では、変換モード選択信号ＭＡは２ビットの信号であり、該選択信号ＭＡにより、非対称モードと第１対称モードと第２対称モードとの３種類の変換モードが設定される。具体的には、２ビットの変換モード選択信号ＭＡにより、０ｘ：非対称モード、１０：第１対称モード、１１：第２対称モードのように各変換モードが設定される。つまり、変換モード選択信号ＭＡにおいて、第１ビットが対称モードと非対称モードのいずれかを示し、第２ビットが第１対称モードと第２対称モードのいずれかを示す。
【００１８】
ＲＡＭ４ｈは、４０９６バイトの記憶容量を有し、水平方向のアドレスに対応した補正係数をそれぞれ１バイトのデータとして格納している。そして、アドレス変換部３ｈのアドレスで指定される補正係数がＲＡＭ４ｈから読み出される。ＲＡＭ４ｖも、４０９６バイトの記憶容量を有し、垂直方向のアドレスに対応した補正係数をそれぞれ１バイトのデータとして格納している。そして、アドレス変換部３ｖのアドレスで指定される補正係数がＲＡＭ４ｖから読み出される。
【００１９】
演算部５には、図示しない撮像素子からの画像データと、各ＲＡＭ４ｈ，４ｖからの補正係数とが入力される。演算部５は、それら画像データと補正係数とを用い、ＣＰＵ６から入力される演算モード選択信号ＭＢに基づいて、シェーディング補正のための演算を行い、その演算結果として得られる補正後の画像データを出力する。なお、本実施形態では、演算モード選択信号ＭＢは４ビットの信号であり、該選択信号ＭＢによって第１〜１０の演算モードが設定される。
【００２０】
演算部５から出力される補正後の画像データは、図示しない内部の処理回路に入力され、その処理回路において、記録媒体にデータを記録するための圧縮処理やモニターにカラー画像を表示するのための補間処理等が実施される。
【００２１】
ＣＰＵ６は、所定のプログラムに従い各種制御を実行して、シェーディング補正回路１を統括的に制御する。具体的には、ＣＰＵ６は、バスを介してＲＡＭ４ｈ，４ｖに接続されており、その時々の動作状況（レンズ交換状況やアイリスの状況等）に応じた補正係数を外部の記憶装置（図示略）から読み出して各ＲＡＭ４ｈ，４ｖに格納する。また、ＣＰＵ６は、その時々の動作状況に基づいて、アドレスの変換モードや補正処理の演算モードを決定し、変換モード選択信号ＭＡをアドレス変換部３ｈ，３ｖに供給したり、演算モード選択信号ＭＢを演算部５に供給したりする。
【００２２】
次に、本実施形態におけるアドレス変換部３ｈの具体的な構成について図４に従い説明する。
図４に示すように、アドレス変換部３ｈは、セレクタ７と、アンド回路８と、複数の排他的論理和（ＥＯＲ）回路９ａからなるビット反転回路９とを含む。
【００２３】
アドレスカウンタ２ｈは、水平方向のアドレス（カウント値＝０〜４０９５）に応じた１２ビットの信号ｂ０〜ｂ１１を出力する。アドレスカウンタ２ｈから出力される各ビット信号のうち、第１〜第１１のビット信号ｂ０〜ｂ１０はビット反転回路９における各ＥＯＲ回路９ａの第１入力端子にそれぞれ供給される。また、最上位ビットである第１２のビット信号ｂ１１は、セレクタ７の第１入力端子に供給されるとともに、アンド回路８の第１入力端子に供給される。
【００２４】
アンド回路８の第２入力端子には、対称モードまたは非対称モードのいずれかを選択するための第１選択信号（変換モード選択信号ＭＡの第１ビットの信号）Ｓ１が供給される。そして、アンド回路８の出力信号ｂ１１ａは、ビット反転回路９における各ＥＯＲ回路９ａの第２入力端子に供給される。
【００２５】
セレクタ７の第２入力端子には、第１対称モードまたは第２対称モードのいずれかを選択するための第２選択信号（変換モード選択信号ＭＡの第２ビットの信号）Ｓ２が供給される。また、セレクタ７の制御端子には、第１選択信号Ｓ１が供給されており、セレクタ７は、該選択信号Ｓ１に基づいて、第１入力端子に供給されるビット信号ｂ１１と第２入力端子に供給される選択信号Ｓ２とのいずれか一方を選択的に出力する。ここで、セレクタ７は、第１選択信号Ｓ１が「０」であればビット信号ｂ１１を出力し、第１選択信号Ｓ１が「１」であれば第２選択信号Ｓ２を出力する。
【００２６】
水平方向の補正係数を格納しているＲＡＭ４ｈには、ビット反転回路９の各ＥＯＲ回路９ａの出力信号がアドレスを指定する第１〜第１１のビット信号ａｄｄｒ０〜ａｄｄｒ１０として供給され、セレクタ７の出力信号がアドレスを指定する第１２のビット信号ａｄｄｒ１１として供給される。
【００２７】
このように構成したアドレス変換部３ｈは、図５に示すように、アドレスカウンタ２ｈのカウント値を、各変換モードに応じたアドレスに変換する。なお、同図において、カウント値及び変換後のアドレスは１２ビットの信号（「０」又は「１」）で示されており、１２ビットの各信号は、右側から順に、第１ビット，第２ビット，…，第１２ビットの信号（ｂ０〜ｂ１１，ａｄｄｒ０〜ａｄｄｒ１１）である。
【００２８】
ここで、例えば、非対称モードが選択される場合（第１選択信号Ｓ１が「０」である場合）、アンド回路８の出力信号ｂ１１ａは「０」であり、その出力信号ｂ１１ａがビット反転回路９の各ＥＯＲ回路９ａに入力される。そのため、各ＥＯＲ回路９ａは、アドレスカウンタ２ｈの第１〜第１１のビット信号ｂ０〜ｂ１０を、変換後のアドレスを示す第１〜第１１のビット信号ａｄｄｒ０〜ａｄｄｒ１０として出力する。また、セレクタ７は、アドレスカウンタ２ｈの第１２のビット信号ｂ１１を、変換後のアドレスを示す第１２のビット信号ａｄｄｒ１１として出力する。
【００２９】
従って、非対称モードにおいて、アドレス変換部３ｈは、アドレスカウンタのカウント値と同一値のアドレスを出力することとなる。
また、第１対称モードが選択される場合（第１選択信号Ｓ１が「１」であり第２選択信号Ｓ２が「０」である場合）、アンド回路８の出力信号ｂ１１ａは、アドレスカウンタ２ｈのビット信号ｂ１１と同じ値（「０」又は「１」）であり、ビット反転回路９の各ＥＯＲ回路９ａに入力される。
【００３０】
ここで、アドレスカウンタ２ｈのビット信号ｂ１１（アンド回路８の出力信号ｂ１１ａ）が「０」であるとき、各ＥＯＲ回路９ａは、アドレスカウンタ２ｈの第１〜第１１のビット信号ｂ０〜ｂ１０を、変換後のアドレスを示す第１〜第１１のビット信号ａｄｄｒ０〜ａｄｄｒ１０として出力する。一方、アドレスカウンタ２ｈのビット信号ｂ１１が「１」であるとき、各ＥＯＲ回路９ａは、アドレスカウンタ２ｈの第１〜第１１のビット信号ｂ０〜ｂ１０を反転し、その反転信号を変換後のアドレスを示す第１〜第１１のビット信号ａｄｄｒ０〜ａｄｄｒ１０として出力する。また、セレクタ７は、第２選択信号Ｓ２（＝「０」）を、変換後のアドレスを示す第１２のビット信号ａｄｄｒ１１として出力する。
【００３１】
従って、第１対称モードにおいて、アドレス変換部３ｈは、アドレスカウンタ２ｈのカウント値が０〜２０４７の範囲でカウントアップされるときには、そのカウント値と同一値のアドレス（０番地〜２０４７番地）を順次出力する。また、アドレスカウンタ２ｈのカウント値が２０４８〜４０９５の範囲でカウントアップされる場合、アドレス変換部３ｈは、２０４７〜０の範囲で「１」ずつ減算した値のアドレス（２０４７番地〜０番地）を順次出力する。
【００３２】
また、第２対称モードが選択される場合（各選択信号Ｓ１，Ｓ２が「１」である場合）、アンド回路８の出力信号ｂ１１ａは、アドレスカウンタ２ｈのビット信号ｂ１１と同じ値（「０」又は「１」）であり、ビット反転回路９の各ＥＯＲ回路９ａに入力される。
【００３３】
ここで、アドレスカウンタ２ｈのビット信号ｂ１１（アンド回路８の出力信号ｂ１１ａ）が「０」であるとき、各ＥＯＲ回路９ａは、アドレスカウンタ２ｈの第１〜第１１のビット信号ｂ０〜ｂ１０を、変換後のアドレスを示す第１〜第１１のビット信号ａｄｄｒ０〜ａｄｄｒ１０として出力する。一方、アドレスカウンタ２ｈのビット信号ｂ１１が「１」であるとき、各ＥＯＲ回路９ａは、アドレスカウンタ２ｈの第１〜第１１のビット信号ｂ０〜ｂ１０を反転し、その反転信号を変換後のアドレスを示す第１〜第１１のビット信号ａｄｄｒ０〜ａｄｄｒ１０として出力する。また、セレクタ７は、第２選択信号Ｓ２（＝「１」）を、変換後のアドレスを示す第１２のビット信号ａｄｄｒ１１として出力する。
【００３４】
従って、第２対称モードにおいて、アドレス変換部３ｈは、アドレスカウンタ２ｈのカウント値が０〜２０４７の範囲でカウントアップされるときには、そのカウント値に対して２０４８を加算した値のアドレス（２０４８番地〜４０９５番地）を順次出力する。また、アドレスカウンタ２ｈのカウント値が２０４８〜４０９５の範囲でカウントアップされる場合、アドレス変換部３ｈは、４０９５〜２０４８の範囲で「１」ずつ減算した値のアドレス（４０９５番地〜２０４８番地）を順次出力する。
【００３５】
このように、各変換モードに基づいてアドレス変換部３ｈで変換されたアドレス（第１〜第１２のビット信号ａｄｄｒ０〜ａｄｄｒ１１）はＲＡＭ４ｈに供給される。そして、その変換後のアドレスに対応した水平方向の補正係数がＲＡＭ４ｈから読み出される。
【００３６】
なお、垂直方向の補正係数を読み出す構成（アドレスカウンタ２ｖ、アドレス変換部３ｖ、ＲＡＭ４ｖ）は、上述した水平方向の構成（図４におけるアドレスカウンタ２ｈ、アドレス変換部３ｈ、ＲＡＭ４ｈの構成）と同一であるため、ここではその図示及び説明を省略する。
【００３７】
演算部５は、図示しない加減算器、乗算器、セレクタ、及びレジスタを含む。演算部５は、ＣＰＵ６からの演算モード選択信号ＭＢによりレジスタに所定の演算モードを設定し、加減算器、乗算器、セレクタの各回路を組み合わせた構成によって、下記に示すように、各演算モード（ｍｏｄｅ０〜ｍｏｄｅ９）に対応した演算を行う。
【００３８】
ｃＢＡＹＥＲ＝ＢＡＹＥＲ ：（ｍｏｄｅ０）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＋ｃｈｏｆｆｓ ：（ｍｏｄｅ１）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＋ｃｖｏｆｆｓ ：（ｍｏｄｅ２）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＋ｃｈｏｆｆｓ＋ｃｖｏｆｆｓ ：（ｍｏｄｅ３）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＋ｃｈｏｆｆｓ＊ｃｖｇａｉｎ ：（ｍｏｄｅ４）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＋ｃｈｇａｉｎ＊ｃｖｏｆｆｓ ：（ｍｏｄｅ５）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＊ｃｈｇａｉｎ ：（ｍｏｄｅ６）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＊ｃｖｇａｉｎ ：（ｍｏｄｅ７）
ｃＢＡＹＥＲ＝ＢＡＹＥＲ＊ｃｈｇａｉｎ＊ｃｖｇａｉｎ ：（ｍｏｄｅ８）
ｃＢＡＹＥＲ＝（ＢＡＹＥＲ＋ｃｈｏｆｆｓ）＊ｃｖｇａｉｎ ：（ｍｏｄｅ９）
上記各演算において、ＢＡＹＥＲは、ベイヤ配列のパターンで各撮像素子から入力されてくる補正前の画像データであり、ｃＢＡＹＥＲは、演算結果として得られる補正後の画像データである。また、ｃｈｏｆｆｓは、符号付きの整数フォーマット（オフセットフォーマット）のデータで示される水平方向の補正係数であり、ｃｈｇａｉｎは、固定小数フォーマットのデータで示される水平方向の補正係数である。さらに、ｃｖｏｆｆｓは、符号付きの整数フォーマット（オフセットフォーマット）のデータで示される垂直方向の補正係数であり、ｃｖｇａｉｎは、固定小数フォーマットのデータで示される垂直方向の補正係数である。
【００３９】
第１の演算モード（ｍｏｄｅ０）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲを補正することなくそのまま出力する。
第２の演算モード（ｍｏｄｅ１）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲに対して、水平方向の補正係数ｃｈｏｆｆｓを加える補正処理を行う。この補正処理によって、水平方向のアドレスに依存したオフセット値が画像データＢＡＹＥＲから除去される。
【００４０】
第３の演算モード（ｍｏｄｅ２）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲに対して、垂直方向の補正係数ｃｖｏｆｆｓを加える補正処理を行う。この補正処理によって、垂直方向のアドレスに依存したオフセット値が画像データＢＡＹＥＲから除去される。
【００４１】
第４の演算モード（ｍｏｄｅ３）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲに対して、水平方向の補正係数ｃｈｏｆｆｓと垂直方向の補正係数ｃｖｏｆｆｓとを加える補正処理を行う。この補正処理によって、水平方向及び垂直方向のアドレスに依存したオフセット値が画像データＢＡＹＥＲから除去される。
【００４２】
第５の演算モード（ｍｏｄｅ４）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲに対して、水平方向の補正係数ｃｈｏｆｆｓと垂直方向の補正係数ｃｖｇａｉｎとの乗算値を加算する補正処理を行う。この補正処理によって、水平方向のアドレスに依存したオフセット値が、垂直方向のアドレスに依存したゲイン値によりゲイン調整され、その結果をオフセット補正値としてオフセット補正処理を行う。
【００４３】
第６の演算モード（ｍｏｄｅ５）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲに対して、水平方向の補正係数ｃｈｇａｉｎと垂直方向の補正係数ｃｖｏｆｆｓとの乗算値を加算する補正処理を行う。この補正処理によって、垂直方向のアドレスに依存したオフセット値が、水平方向のアドレスに依存したゲイン値によりゲイン調整され、その結果をオフセット補正値としてオフセット補正処理を行う。
【００４４】
第７の演算モード（ｍｏｄｅ６）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲと水平方向の補正係数ｃｈｇａｉｎとを乗算する補正処理を行う。この補正処理によって、水平方向のアドレスに依存した信号強度がゲイン調整される。
【００４５】
第８の演算モード（ｍｏｄｅ７）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲと垂直方向の補正係数ｃｖｇａｉｎとを乗算する補正処理を行う。この補正処理によって、垂直方向のアドレスに依存した信号強度がゲイン調整される。
【００４６】
第９の演算モード（ｍｏｄｅ８）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲと水平方向の補正係数ｃｈｇａｉｎと垂直方向の補正係数ｃｖｇａｉｎとを乗算する補正処理を行う。この補正処理によって、水平方向及び垂直方向のアドレスに依存した信号強度がゲイン調整される。
【００４７】
第１０の演算モード（ｍｏｄｅ９）では、演算部５は、各撮像素子からの画像データＢＡＹＥＲに水平方向の補正係数ｃｈｏｆｆｓを加えた加算値と垂直方向の補正係数ｃｖｇａｉｎとを乗算する補正処理を行う。この補正処理によって、水平方向のアドレスに依存したオフセット値が画像データＢＡＹＥＲから除去され、そのオフセット補正した結果を垂直方向のアドレスに依存したゲイン値によりゲイン調整する。
【００４８】
なお、演算部５は、各演算モードに応じて各補正係数のフォーマットを自動解釈する機能（デコード機能）を有する。
次に、アドレス変換モードとして非対称モードが設定された場合の補正処理について図６を用いて説明する。なお、補正処理の演算モードとしては、水平方向及び垂直方向の補正係数を使用する演算モード（例えば、ｍｏｄｅ８）が設定されているものとする。
【００４９】
図６において、ＲＡＭ４ｈには、水平方向の４０９６画素に対応して、それぞれ個別の補正係数が格納されており、アドレス変換部３ｈのアドレスで指定される補正係数ｃｈｇａｉｎ（図中では「ｈ」）がＲＡＭ４ｈから読み出される。また、ＲＡＭ４ｖには、垂直方向の４０９６画素に対応して、それぞれ個別の補正係数が格納されており、アドレス変換部３ｖのアドレスで指定される補正係数ｃｖｇａｉｎ（図中では「ｖ」）がＲＡＭ４ｖから読み出される。そして、ＲＡＭ４ｈから読み出された補正係数ｃｈｇａｉｎとＲＡＭ４ｖから読み出された補正係数ｃｖｇａｉｎとを使用して上記演算が実施されて補正後の画像データｃＢＡＹＥＲ（図中では「ｃ」）が求められる。
【００５０】
このようにすれば、ＲＡＭ４ｈの補正係数ｃｈｇａｉｎとＲＡＭ４ｖの補正係数ｃｖｇａｉｎとによって、４０９６×４０９６画素からなる画像領域Ｒの各画像データについてそれぞれ異なる補正値（ｃｈｇａｉｎ＊ｃｖｇａｉｎ）が反映され、高精度なシェーディング補正が実現される。
【００５１】
次に、アドレス変換モードとして対称モードが設定された場合の補正処理について図７を用いて説明する。
水平方向のＲＡＭ４ｈ及び垂直方向のＲＡＭ４ｖはそれぞれ２０４８バイトの第１記憶領域と第２記憶領域に区分され、第１記憶領域に第１補正係数が格納され、第２記憶領域に第２補正係数が格納されている。つまり、ＲＡＭ４ｈ，４ｖには、動作状況に応じた２通りの補正係数が格納されている。また、水平方向のアドレス変換部３ｈでは、変換モードとして第１対称モードが選択され、垂直方向のアドレス変換部３ｖでは、第２対称モードが選択されている。
【００５２】
この場合、水平方向の補正を行うために、アドレス変換部３ｈのアドレスによりＲＡＭ４ｈの第１補正係数が読み出され、垂直方向の補正を行うために、アドレス変換部３ｖのアドレスによりＲＡＭ４ｖの第２補正係数が読み出される。そして、ＲＡＭ４ｈの第１補正係数とＲＡＭ４ｖの第２補正係数とを使用してシェーディング補正の演算が実施され、補正後の画像データが求められる。
【００５３】
ここで、画像領域Ｒにおいて左右対称の位置にある画素については同じ第１補正係数が使用され、上下対称の位置にある画素については同じ第２補正係数が使用される。従って、４０９６×４０９６画素の画像領域Ｒにおいて、左右対称及び上下対称で補正値が反映されることとなる。
【００５４】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）シェーディング補正回路１では、水平方向の補正係数がＲＡＭ４ｈに記憶され、垂直方向の補正係数がＲＡＭ４ｖに記憶され、それら補正係数を用いて各画像データのシェーディング補正が行われる。この場合、画素毎の補正値を記憶する必要がないため、シェーディング補正のために用いる記憶容量を抑制することができる。また、水平方向の補正係数と垂直方向の補正係数とを用いることにより、各画像データに対してシェーディング特性に応じた適切な補正値を反映させることができ、高精度のシェーディング補正を実現できる。
【００５５】
（２）ＲＡＭ４ｈ，４ｖは、主走査方向及び副走査方向の画像データに応じた４０９６バイトの記憶容量を持ち、第１対称モードと第２対称モードとにおける２通りの補正係数を格納している。そして、変換モード選択信号ＭＡによりアドレス変換部３ｈ，３ｖの変換モードを切り替えることで、第１対称モードと第２対称モードとの補正係数のいずれか一方がＲＡＭ４ｈ，４ｖから読み出される。この構成によれば、ＣＰＵ６がＲＡＭ４ｈ，４ｖのデータ書き換え処理を行うことなく、変換モード選択信号ＭＡを変更するだけで、画像データに反映させる補正値を変更することができる。
【００５６】
（３）シェーディング補正回路１では、複数の演算モードを含み、演算モード選択信号ＭＢによって、その時々のカメラの動作状況に応じた所望の演算モードに切り替えることができる。そして、その演算モードとアドレス変換モードとの組み合わせによって、画像データに対して適切な補正値を反映させることができる。
【００５７】
（４）デジタルカメラにおいてシェーディング補正回路１を用いることにより、光学系（レンズ、絞り機構及びシャッタ等）や撮像素子に依存するシェーディング特性が適切に補正されて、高画質な画像を得ることができる。また、シェーディング補正回路１では、シェーディング補正に必要な記憶容量が低減されることから、デジタルカメラの小型化を図ることができる。
【００５８】
上記実施形態は、次に示すように変更することもできる。
・シェーディング補正回路１のＲＡＭ４ｈ，４ｖは、主走査方向及び副走査方向の画像データに応じた４０９６バイトの記憶容量を持ち、第１対称モードと第２対称モードとにおける２通りの補正係数を格納するものであるが、これに限定されるものではない。例えば、各ＲＡＭ４ｈ，４ｖの記憶容量を２０４８バイトとし、１通りの補正係数のみをＲＡＭ４ｈ，４ｖに格納してもよい。すなわち、画像領域Ｒにおいて、主走査方向にＭ個の撮像素子が配置され、副走査方向にＮ個の撮像素子が配置される場合、主走査方向の補正係数を少なくともＭ／２個格納するＲＡＭと副走査方向の補正係数を少なくともＮ／２個格納するＲＡＭとが設けられる。この場合、シェーディング補正のために必要になる記憶容量を抑制することができる。
【００５９】
・シェーディング補正回路１は、主走査方向の補正係数を記憶するためのＲＡＭ４ｈと副走査方向の補正係数を記憶するためのＲＡＭ４ｖを備える構成であるが、これに限定されるものではない。シェーディング補正回路において、１つのＲＡＭを設け、そのＲＡＭにおける半分の記憶領域に水平方向の補正係数を格納し、残り半分の記憶領域に垂直方向の補正係数を格納するよう構成してもよい。このようにしても、シェーディング補正のために必要になる記憶容量を抑制することができる。
【００６０】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）画像領域における主走査方向と該主走査方向に直交する副走査方向とに複数の撮像素子が配置され、該各撮像素子から入力される画像データを取得する際に、撮像素子や光学系に依存するシェーディング特性を補正するシェーディング補正回路であって、
前記主走査方向と副走査方向とのいずれか一方のアドレスを生成するアドレス生成手段と、
入力されるモード選択信号に応じた所定の変換モードで前記アドレス生成手段のアドレスを変換するアドレス変換手段と、
前記アドレス変換手段のアドレスに対応する補正係数を格納する記憶手段と、前記撮像素子から入力される画像データと、前記アドレス変換手段のアドレスに基づいて前記記憶手段から読み出された補正係数とを用いてシェーディング補正のための演算を行う演算手段と
を備えたことを特徴とするシェーディング補正回路。
（付記２）前記記憶手段には、前記主走査方向と副走査方向とのいずれか一方のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数が記憶され、非対称の特性である場合、該非対称の特性に応じた補正係数が記憶されるものであり、
前記アドレス変換手段における変換モードは、前記アドレス生成手段で生成されたアドレスを、対称の特性に対応したアドレスに変換する対称モードと、非対称の特性に対応したアドレスに変換する非対称モードとを含むことを特徴とする付記１に記載のシェーディング補正回路。
（付記３）前記画像領域には主走査方向にＭ個の撮像素子が配置され、該主走査方向のシェーディング特性が対称の特性を有しその特性に応じた補正係数が前記記憶手段に記憶されるものであり、該記憶手段は少なくともＭ／２個の補正係数を格納可能な記憶容量を持つことを特徴とする付記１に記載のシェーディング補正回路。
（付記４）前記記憶手段には、前記対称の特性に応じたＭ／２個の補正係数が２通り格納され、前記アドレス変換手段は、前記モード選択信号に基づいて、２通りの補正係数のいずれか一方を前記記憶手段から読み出すようにアドレスを変換することを特徴とする付記３に記載のシェーディング補正回路。
（付記５）前記画像領域には副走査方向にＮ個の撮像素子が配置され、該副走査方向のシェーディング特性が対称の特性を有しその特性に応じた補正係数が前記記憶手段に記憶されるものであり、該記憶手段は少なくともＮ／２個の補正係数を格納可能な記憶容量を持つことを特徴とする付記１に記載のシェーディング補正回路。
（付記６）前記記憶手段には、前記対称の特性に対応したＮ／２個の補正係数が２通り格納され、前記アドレス変換手段は、前記モード選択信号に基づいて、２通りの補正係数のいずれか一方を前記記憶手段から読み出すようにアドレスを変換することを特徴とする付記５に記載のシェーディング補正回路。
（付記７）画像領域における主走査方向と該主走査方向に直交する副走査方向とに複数の撮像素子が配置され、該各撮像素子から入力される画像データを取得する際に、撮像素子や光学系に依存するシェーディング特性を補正するシェーディング補正回路であって、
前記主走査方向のアドレスを生成する第１のアドレス生成手段と、
前記副走査方向のアドレスを生成する第２のアドレス生成手段と、
入力されるモード選択信号に応じた所定の変換モードで前記第１のアドレス生成手段のアドレスを変換する第１のアドレス変換手段と、
入力されるモード選択信号に応じた所定の変換モードで前記第２のアドレス生成手段のアドレスを変換する第２のアドレス変換手段と、
前記第１のアドレス変換手段のアドレスに対応する補正係数を格納する第１の記憶手段と、
前記第２のアドレス変換手段のアドレスに対応する補正係数を格納する第２の記憶手段と、
撮像素子から入力される画像データと、前記第１のアドレス変換手段のアドレスに基づいて前記第１の記憶手段から読み出された補正係数と、前記第２のアドレス変換手のアドレスに基づいて前記第２の記憶手段から読み出された補正係数とを用いてシェーディング補正のための演算を行う演算手段と
を備えたことを特徴とするシェーディング補正回路。
（付記８）前記第１の記憶手段には、前記主走査方向のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数が記憶され、非対称の特性である場合、該非対称の特性に応じた補正係数が記憶されるものであり、
前記第２の記憶手段には、前記副走査方向のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数が記憶され、非対称の特性である場合、該非対称の特性に応じた補正係数が記憶されるものであり、
前記各アドレス変換手段における変換モードは、前記各アドレス生成手段で生成されたアドレスを、対称の特性に対応したアドレスに変換する対称モードと、非対称の特性に対応したアドレスに変換する非対称モードとを含むことを特徴とする付記７に記載のシェーディング補正回路。
（付記９）前記画像領域には主走査方向にＭ個の撮像素子が配置され副走査方向にＮ個の撮像素子が配置され、前記主走査方向及び副走査方向のシェーディング特性が対称の特性を有し、前記主走査方向の特性に応じた補正係数が前記第１の記憶手段に記憶され、前記副走査方向の特性に応じた補正係数が前記第２の記憶手段に記憶されるものであり、前記第１の記憶手段は少なくともＭ／２個の補正係数を格納可能な記憶容量を持ち、前記第２の記憶手段は少なくともＮ／２個の補正係数を格納可能な記憶容量を持つことを特徴とする付記７に記載のシェーディング補正回路。
（付記１０）前記第１の記憶手段には、前記主走査方向の特性に応じたＭ／２個の補正係数が２通り格納され、前記第２の記憶手段には、前記副走査方向の特性に応じたＮ／２個の補正係数が２通り格納され、前記第１のアドレス変換手段は、前記モード選択信号に基づいて、２通りの補正係数のいずれか一方を前記第１の記憶手段から読み出すようにアドレスを変換し、前記第２のアドレス変換手段は、前記モード選択信号に基づいて、２通りの補正係数のいずれか一方を前記第２の記憶手段から読み出すようにアドレスを変換することを特徴とする付記９に記載のシェーディング補正回路。
（付記１１）前記演算手段は、入力されるモード選択信号に基づいて、複数の演算モードの中から１つの演算モードを選択することを特徴とする付記１〜１０のいずれかに記載のシェーディング補正回路。
（付記１２）前記演算モードは、オフセット調整をするための演算モードとゲイン調整をするための演算モードとを含むことを特徴とする付記１１に記載のシェーディング補正回路。
【００６１】
【発明の効果】
以上詳述したように、本発明によれば、シェーディング補正回路において補正値を記憶するための記憶容量を抑制し、且つ、高精度なシェーディング補正を実現することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 本発明の原理説明図である。
【図３】 一実施形態のシェーディング補正回路のブロック回路図である。
【図４】 アドレス変換部の具体的な構成を示すブロック回路図である。
【図５】 各モードに応じたアドレス変換結果を示す説明図である。
【図６】 非対称モード選択時の補正処理を示す説明図である。
【図７】 対称モード選択時の補正処理を示す説明図である。
【符号の説明】
１ シェーディング補正回路
２ アドレス生成手段
２ｈ 第１のアドレス生成手段としてのアドレスカウンタ
２ｖ 第２のアドレス生成手段としてのアドレスカウンタ
３ アドレス変換手段
３ｈ 第１のアドレス変換手段としてのアドレス変換部
３ｖ 第２のアドレス変換手段としてのアドレス変換部
４ 記憶手段
４ｈ 第１の記憶手段としてのＲＡＭ
４ｖ 第２の記憶手段としてのＲＡＭ
５ 演算手段としての演算部
ＢＡＹＥＲ 画像データ
ｃｈｇａｉｎ，ｃｈｏｆｆｓ，ｃｖｇａｉｎ，ｃｖｏｆｆｓ 補正係数
ＭＡ 変換モード選択信号
ＭＢ 演算モード選択信号
Ｒ 画像領域
Claims (3)
- 画像領域における主走査方向と該主走査方向に直交する副走査方向とに複数の撮像素子が配置され、該各撮像素子から入力される画像データを取得する際に、撮像素子や光学系に依存するシェーディング特性を補正するシェーディング補正回路であって、
前記主走査方向と副走査方向とのいずれか一方のアドレスを生成するアドレス生成手段と、
前記アドレス生成手段で生成されたアドレスを、対称の特性に対応したアドレスに変換する対称モードと、非対称の特性に対応したアドレスに変換する非対称モードとを有し、入力されるモード選択信号に応じて前記対称モード又は前記非対称モードで前記アドレス生成手段のアドレスを変換するアドレス変換手段と、
前記アドレス変換手段のアドレスに対応し、前記主走査方向と副走査方向とのいずれか一方のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数を記憶し、非対称の特性である場合、該非対称の特性に応じた補正係数を記憶する記憶手段と、
前記撮像素子から入力される画像データと、前記アドレス変換手段のアドレスに基づいて前記記憶手段から読み出された補正係数とを用いてシェーディング補正のための演算を行う演算手段と
を備えたことを特徴とするシェーディング補正回路。 - 画像領域における主走査方向と該主走査方向に直交する副走査方向とに複数の撮像素子が配置され、該各撮像素子から入力される画像データを取得する際に、撮像素子や光学系に依存するシェーディング特性を補正するシェーディング補正回路であって、
前記主走査方向のアドレスを生成する第１のアドレス生成手段と、
前記副走査方向のアドレスを生成する第２のアドレス生成手段と、
前記第１のアドレス生成手段で生成されたアドレスを、対称の特性に対応したアドレスに変換する対称モードと、非対称の特性に対応したアドレスに変換する非対称モードとを有し、入力されるモード選択信号に応じて前記対称モード又は前記非対称モードで前記第１のアドレス生成手段のアドレスを変換する第１のアドレス変換手段と、
前記第２のアドレス生成手段で生成されたアドレスを、対称の特性に対応したアドレスに変換する対称モードと、非対称の特性に対応したアドレスに変換する非対称モードとを有し、入力されるモード選択信号に応じて前記対称モード又は前記非対称モードで前記第２のアドレス生成手段のアドレスを変換する第２のアドレス変換手段と、
前記第１のアドレス変換手段のアドレスに対応し、前記主走査方向のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数を記憶し、非対称の特性である場合、該非対称の特性に応じた補正係数を記憶する第１の記憶手段と、
前記第２のアドレス変換手段のアドレスに対応し、前記副走査方向のシェーディング特性が対称の特性である場合、該対称の特性に応じた補正係数を記憶し、非対称の特性である場合、該非対称の特性に応じた補正係数を記憶する第２の記憶手段と、
撮像素子から入力される画像データと、前記第１のアドレス変換手段のアドレスに基づいて前記第１の記憶手段から読み出された補正係数と、前記第２のアドレス変換手のアドレスに基づいて前記第２の記憶手段から読み出された補正係数とを用いてシェーディング補正のための演算を行う演算手段と
を備えたことを特徴とするシェーディング補正回路。 - 前記演算手段はオフセット調整をするための第１演算モードとゲイン調整をするための第２演算モードとを含み、入力されるモード選択信号に基づいて前記第１演算モード又は前記第２演算モードを選択することを特徴とする請求項１又は請求項２に記載のシェーディング補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003114736A JP4245140B2 (ja) | 2003-04-18 | 2003-04-18 | シェーディング補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003114736A JP4245140B2 (ja) | 2003-04-18 | 2003-04-18 | シェーディング補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004320645A JP2004320645A (ja) | 2004-11-11 |
| JP4245140B2 true JP4245140B2 (ja) | 2009-03-25 |
Family
ID=33474220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003114736A Expired - Fee Related JP4245140B2 (ja) | 2003-04-18 | 2003-04-18 | シェーディング補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4245140B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4014612B2 (ja) | 2005-11-09 | 2007-11-28 | シャープ株式会社 | 周辺光量補正装置、周辺光量補正方法、電子情報機器、制御プログラムおよび可読記録媒体 |
| JP4476955B2 (ja) | 2006-03-17 | 2010-06-09 | 富士通マイクロエレクトロニクス株式会社 | シェーディング補正回路とその制御方法 |
| JP5665282B2 (ja) * | 2009-05-11 | 2015-02-04 | キヤノン株式会社 | 撮像装置およびその制御方法 |
-
2003
- 2003-04-18 JP JP2003114736A patent/JP4245140B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004320645A (ja) | 2004-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6982756B2 (en) | Digital camera, image signal processing method and recording medium for the same | |
| US8106976B2 (en) | Peripheral light amount correction apparatus, peripheral light amount correction method, electronic information device, control program and readable recording medium | |
| JP4941285B2 (ja) | 撮像装置、撮像システム、撮像方法及び画像処理装置 | |
| US20080055428A1 (en) | Digital Image Processor for a Digital Camera | |
| US7499082B2 (en) | Distortion correction circuit for generating distortion-corrected image using data for uncorrected image | |
| JP2004064334A (ja) | 撮像装置 | |
| JP5183348B2 (ja) | 撮像装置 | |
| JP2005311743A (ja) | 画像処理装置 | |
| JP6468868B2 (ja) | 画像処理装置、撮像装置、画像処理方法およびプログラム | |
| JP2007174590A (ja) | 信号処理装置及び撮像装置 | |
| JP4299561B2 (ja) | 撮像装置 | |
| JP5164617B2 (ja) | 撮像装置及び画像処理方法 | |
| JP3937924B2 (ja) | 撮像装置及びその制御方法 | |
| JP4245140B2 (ja) | シェーディング補正回路 | |
| JP2006253970A (ja) | 撮像装置、シェーディング補正データ作成方法およびプログラム | |
| JP5780885B2 (ja) | 撮像装置、その制御方法、および制御プログラム | |
| JP5173664B2 (ja) | 画像処理装置及び画像処理方法 | |
| JP4827213B2 (ja) | 画像補正装置および画像補正方法 | |
| JP5117217B2 (ja) | 撮像システム及び画像処理方法並びに画像処理プログラム | |
| CN102780888A (zh) | 图像处理装置、图像处理方法以及电子照相机 | |
| JP4700843B2 (ja) | カメラシステム | |
| WO2002001850A1 (fr) | Dispositif de correction du gamma | |
| JP4467988B2 (ja) | 撮像装置及び当該撮像装置の撮像方法とプログラム | |
| JP4465135B2 (ja) | シェーディング補正装置および方法 | |
| JP4503106B2 (ja) | 情報処理装置および方法、情報処理システム、並びに記録媒体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051026 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080926 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080930 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081224 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090105 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4245140 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140116 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |