JP4238240B2 - 輝度制御回路 - Google Patents
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Description
図3Aに示すのは、本発明実施例1による輝度制御回路100Cである。図示されるように、電流制御DAC110は、第1および第2の差動ペアとバイアス回路112とを含んでおり、外部タイミングコントローラ(図示されていない)からデジタルコードDIC(C1,C0)を受け取って、対応する出力電流CTOを出力するものである。第1の差動ペアはトランジスタT1〜T4およびインバータINV1から構成され、第2の差動ペアはトランジスタT5〜T8およびインバータINV2から構成されている。バイアス回路112は、電流制御DAC110が出力する出力電流CTOが接地端VSSの干渉を受けないように、トランジスタT3、T4、T7およびT8にバイアスをかける。なお、この実施例では、第2の差動ペアの電流を第1の差動ペアの電流の2倍としてするが、本発明がこれに限定されないことは言うまでもない。また、本発明は、N組の差動ペアを用いることにより、デジタルコードDICを受けて対応する出力電流CTOに変換することも可能である。
図3Bに示すのは、本発明実施例2による輝度制御回路100Dである。図示されているように、この輝度制御回路100Dは、インバータINV3が、クロック信号CLKとANDゲートAND1の入力端IT1との間に接続される代わりに、遅延回路122の出力端とANDゲートAND1の入力端IT2との間に接続されることを除いて、図3Aの輝度制御回路100Cに類似している。
図3Cに示すのは、本発明実施例3による輝度制御回路100Eである。図示されているように、この輝度制御回路100Eは、論理ゲートユニット124がANDゲートAND1だけを含みインバータINV3を備えずになること、ならびに、遅延回路122が2つの電流源I5とI6および遅延段D3をさらに備えることを除いて、図3Aおよび3Bにそれぞれ示される輝度制御回路100Cおよび100Dに類似している。遅延段D3は遅延段D2の出力端とANDゲートAND1の入力端IT2との間に接続される。電流制御型電流源I5は電源端VDDとトランジスタT13のソースとの間に接続され、電流制御型電流源I6は接地端VSSとトランジスタT14のソースとの間に接続され、かつ、電流制御型電流源I5およびI6の制御端はいずれも電流制御DAC110の出力電流CTOに接続される。輝度制御回路100Eによっても同じように、図5Aに示すごとくの線形関係が得られ、また、輝度制御回路100Eの動作は、回路100Cおよび100Dの動作と似通っているので、簡単のためにその説明は省くこととする。
図3Dに示すのは、本発明実施例4による輝度制御回路100Fである。図示されているように、この輝度制御回路100Fは、クロック信号CLKと入力端IT1との間に接続されるインバータINV3を省いたことを除いて、図3Aに示される輝度制御回路100Cに類似している。
図2Bに示すのは、本発明実施例5による輝度制御回路100Bである。図示されているように、この輝度制御回路100Bは、デジタルコードDICと電流制御DAC110との間にデジタルコード変換ユニット105が接続されることを除いて、図2Aに示される輝度制御回路100Aに類似している。デジタルコード変換ユニット105は、デジタルコードDICを反転してから、反転されたデジタルコードDIC'を電流制御DAC110に出力するものである。デジタルコード変換ユニット105が反転を行うことにより、デジタルコードDICによって表わされるデジタル値DVとパルス幅PWとの間には、図5Bに示すような正比例関係ができる。即ち、デジタルコードDICによって表わされるデジタル値DVが大きくなるほど、パルス幅PWも大きくなる。
110 電流デジタルアナログコンバータ(DAC)
120 ワンショット回路
122 遅延回路
124 論理ゲートユニット
DIC、C1、C0 デジタルコード
CTO 出力電流
CLK クロック信号
DCLK 遅延されたクロック信号
PWM_out、PWM_out1〜PWM_out3 パルス幅変調信号
T1〜T14 トランジスタ
D1、D2、D3 遅延段
INV1〜INV3 インバータ
112 バイアス回路
I1〜I6 制御型電流源
AND1 ANDゲート
IT1、IT2 ANDゲートの入力端
VDD 電源端
VSS 接地端
dt1〜dt3 遅延時間間隔
t1〜t3 時間
PW、PW1〜PW3 パルス幅
DV デジタル値
B 輝度
200 ディスプレイ装置
210 インタフェース
220 タイミングコントローラ
230 データドライバ
100_1〜100_N 輝度制御回路
232 出力バッファ段
240 走査ドライバ
250 表示パネル
300 ホストシステム
ADS アナログデータ信号
HS、VS、HSX、VSX 走査信号
Claims (19)
- デジタルコードを受け取って、制御電流を生成する電流制御デジタルアナログコンバータと、
前記電流制御デジタルアナログコンバータに接続されて、前記制御電流およびクロック信号に基づきパルス幅変調信号を生成するワンショット回路と、
を含む輝度制御回路。 - 前記ワンショット回路がパルス幅変調器である請求項1記載の輝度制御回路。
- 前記デジタルコードおよび前記パルス幅変調信号の間には指数関係がある請求項1記載の輝度制御回路。
- 前記電流制御デジタルアナログコンバータが並列接続された複数の差動ペアを含んでおり、該差動ペアは、入力端が前記デジタルコードに接続され、前記制御電流を生成して前記ワンショット回路に出力するものである請求項1記載の輝度制御回路。
- 前記ワンショット回路が、
前記電流制御デジタルアナログコンバータに接続されて、前記制御電流に基づき、前記クロック信号を所定の時間間隔だけ遅延させてから、遅延されたクロック信号を出力する遅延回路と、
前記遅延回路に接続されて、前記クロック信号および前記遅延されたクロック信号に基づき、前記パルス幅変調信号を生成する論理ゲートユニットと、
を含む請求項2記載の輝度制御回路。 - 前記パルス幅変調信号のパルス幅が前記所定の時間間隔にほぼ等しい請求項5記載の輝度制御回路。
- 前記制御電流と前記パルス幅変調信号との間には指数関係がある請求項5記載の輝度制御回路。
- 前記遅延回路が抵抗器−コンデンサネットワークである請求項5記載の輝度制御回路。
- 前記遅延回路が、
電源端に接続される第1端と、前記制御電流に接続される制御端と、第2端とを有する第1の電流制御型電流源、
前記第1の電流制御型電流源の第2端に接続される第1端と、前記クロック信号に接続される入力端と、第2端と、出力端とを有する第1の遅延段、
前記第1の遅延段の第2端に接続される第1端と、接地端に接続される第2端と、前記制御電流に接続される制御端とを有する第2の電流制御型電流源、
前記電源端に接続される第1端と、前記制御電流に接続される制御端と、第2端とを有する第3の電流制御型電流源、
前記第1の電流制御型電流源の第2端に接続される第1端と、前記第1の遅延段の出力端に接続される入力端と、前記遅延されたクロック信号を出力する出力端と、第2端とを有する第2の遅延段、および、
前記第2の遅延段の第2端に接続される第1端と、前記接地端に接続される第2端と、前記制御電流に接続される制御端とを有する第4の電流制御型電流源、
を含む請求項5記載の輝度制御回路。 - 前記論理ゲートユニットが、前記クロック信号に接続される第1入力端と、前記遅延されたクロック信号に接続される第2入力端と、前記パルス幅変調信号を出力する出力端とを有するANDゲートを含む請求項9記載の輝度制御回路。
- 前記論理ゲートユニットが、前記クロック信号と前記ANDゲートの第1入力端との間に接続される第1のインバータをさらに含む請求項10記載の輝度制御回路。
- 前記遅延回路が、
前記電源端に接続される第1端と、前記制御電流に接続される制御端と、第2端とを有する第5の電流制御型電流源、
前記第5の電流制御型電流源の第2端に接続される第1端と、前記第2の遅延段の出力端に接続される入力端と、前記遅延されたクロック信号を出力する出力端と、第2端とを有する第3の遅延段、および、
前記第3の遅延段の第2端に接続される第1端と、前記接地端に接続される第2端と、前記制御電流に接続される制御端とを有する第6の電流制御型電流源、
をさらに含む請求項9記載の輝度制御回路。 - 前記論理ゲートユニットが、前記クロック信号に接続される第1入力端と、前記第3の遅延段からの前記遅延されたクロック信号に接続される第2入力端と、前記パルス幅変調信号を出力する出力端とを有するANDゲートを含む請求項12記載の輝度制御回路。
- 前記デジタルコードに基づいて前記パルス幅変調信号を生成する、請求項1に記載の輝度制御回路と、
前記輝度制御回路に接続されて、前記パルス幅変調信号を受け取る出力バッファと、を含むデータドライバ。 - 複数の画素を含む表示パネルと、
ホストシステムからのアナログデータ信号を前記デジタルコードに変換するインタフェースユニットと、
前記デジタルコードに基づき、前記パルス幅変調信号を生成して前記表示パネルの前記画素を制御する、請求項14に記載のデータドライバと、
を含むディスプレイ装置。 - 前記表示パネルがアクティブマトリクス型の液晶表示パネルである請求項15記載のディスプレイ装置。
- 前記インタフェースユニットがアナログデジタルコンバータである請求項15記載のディスプレイ装置。
- 前記表示パネルがプラズマ表示パネルである請求項15記載のディスプレイ装置。
- 前記表示パネルが有機発光ダイオード表示パネルである請求項15記載のディスプレイ装置。
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