JP4238240B2

JP4238240B2 - 輝度制御回路

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Publication number: JP4238240B2
Application number: JP2005217500A
Authority: JP
Inventors: 世玄許; 烈萩林; 明道陳; 展瑞林
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2004-09-15
Filing date: 2005-07-27
Publication date: 2009-03-18
Anticipated expiration: 2025-07-27
Also published as: TWI331742B; TW200609887A; US20060055687A1; JP2006085151A

Description

本発明は、制御回路に関し、ディスプレイ装置に用いられる輝度制御回路に関するものである。

図１には、ディスプレイ装置のデータドライバにおける従来の輝度制御回路が示されている。この輝度制御回路１０は、サンプルホールド回路５５、放電回路７０および比較器７５を含んでいる。このような輝度制御回路１０においては、サンプルホールド回路５５が外部デジタルアナログコンバータ（未図示）から送られてくるアナログ電圧信号Ｖ_aを蓄積コンデンサ９０に蓄え、この蓄積コンデンサ９０に蓄えられた電圧を放電回路７０における電流源７２が一定の割合で放電すると、比較器７５により基準電圧Ｖ_Tと蓄積コンデンサ９０に蓄えられた電圧との比較が行われ、これによってパルス幅変調信号ＰＷＭ＿ｏｕｔが得られることとなっている。

しかしながら、こうした、少なくともサンプルホールド回路５５、電流源７２および比較器７５を必要とするような輝度制御回路１０では、ドライバ全体の複雑度が高まると共に、ドライバ全体に占める面積が大きくなる。さらに、輝度制御回路１０は動作速度が低いので、大サイズおよび高解像度のディスプレイ装置への使用には適していない。また、サンプルホールド回路５５には電荷共有（charge sharing）およびクロックフィードスルーが生じ得るため、輝度制御回路１０のパルス幅変調信号が不正確となってしまう。

上述に鑑みて、本発明の主な目的は、構成がシンプルで、動作速度が速く、大小いずれのサイズのディスプレイ装置にも適用され得ると共に、高解像度のディスプレイ装置への使用に適した輝度制御回路を提供することにある。

すなわち、本発明は、デジタルコードを受け取って、制御電流を生成する電流制御デジタルアナログコンバータ（以下、ＤＡＣという）と、前記電流制御ＤＡＣに接続されて、前記制御電流およびクロック信号に基づきパルス幅変調（ＰＭＷ）信号を生成するワンショット回路と、を含む輝度制御回路に関する。

前記ワンショット回路がパルス幅変調器であることが好ましい。

前記デジタルコードおよび前記パルス幅変調信号の間には指数関係があることが好ましい。

前記電流制御ＤＡＣが並列接続された複数の差動ペアを含んでおり、該差動ペアは、入力端が前記デジタルコードに接続され、前記制御電流を生成して前記ワンショット回路に出力するものであることが好ましい。

前記ワンショット回路が、前記電流制御ＤＡＣに接続されて、前記制御電流に基づき、前記クロック信号を所定の時間間隔だけ遅延させてから、遅延されたクロック信号を出力する遅延回路と、前記遅延回路に接続されて、前記クロック信号および前記遅延されたクロック信号に基づき、前記パルス幅変調信号を生成する論理ゲートユニットと、を含むことが好ましい。

前記パルス幅変調信号のパルス幅が前記所定の時間間隔にほぼ等しいことが好ましい。

前記制御電流と前記パルス幅変調信号との間には指数関係があることが好ましい。

前記遅延回路が抵抗器−コンデンサネットワークであることが好ましい。

前記遅延回路が、電源端に接続される第１端と、前記制御電流に接続される制御端と、第２端とを有する第１の電流制御型電流源、前記第１の電流制御型電流源の第２端に接続される第１端と、前記クロック信号に接続される入力端と、第２端と、出力端とを有する第１の遅延段、前記第１の遅延段の第２端に接続される第１端と、接地端に接続される第２端と、前記制御電流に接続される制御端とを有する第２の電流制御型電流源、前記電源端に接続される第１端と、前記制御電流に接続される制御端と、第２端とを有する第３の電流制御型電流源、前記第１の電流制御型電流源の第２端に接続される第１端と、前記第１の遅延段の出力端に接続される入力端と、前記遅延されたクロック信号を出力する出力端と、第２端とを有する第２の遅延段、および、前記第２の遅延段の第２端に接続される第１端と、前記接地端に接続される第２端と、前記制御電流に接続される制御端とを有する第４の電流制御型電流源、を含むことが好ましい。

前記論理ゲートユニットが、前記クロック信号に接続される第１入力端と、前記遅延されたクロック信号に接続される第２入力端と、前記パルス幅変調信号を出力する出力端とを有するＡＮＤゲートを含むことが好ましい。

前記論理ゲートユニットが、前記クロック信号と前記ＡＮＤゲートの第１入力端との間に接続される第１のインバータをさらに含むことが好ましい。

前記遅延回路が、前記電源端に接続される第１端と、前記制御電流に接続される制御端と、第２端とを有する第５の電流制御型電流源、前記第５の電流制御型電流源の第２端に接続される第１端と、前記第２の遅延段の出力端に接続される入力端と、前記遅延されたクロック信号を出力する出力端と、第２端とを有する第３の遅延段、および、前記第３の遅延段の第２端に接続される第１端と、前記接地端に接続される第２端と、前記制御電流に接続される制御端とをする第６の電流制御型電流源、をさらに含むことが好ましい。

前記論理ゲートユニットが、前記クロック信号に接続される第１入力端と、前記第３の遅延段からの前記遅延されたクロック信号に接続される第２入力端と、前記パルス幅変調信号を出力する出力端とを有するＡＮＤゲートを含むことが好ましい。

また、本発明は、前記デジタルコードに基づいて前記パルス幅変調信号を生成する前記輝度制御回路と、前記輝度制御回路に接続されて、前記パルス幅変調信号を受け取る出力バッファと、を含むデータドライバに関する。

また、本発明は、複数の画素を含む表示パネルと、ホストシステムからのアナログデータ信号を前記デジタルコードに変換するインタフェースユニットと、前記デジタルコードに基づき、前記パルス幅変調信号を生成して前記表示パネルの前記画素を制御する前記データドライバと、を含むディスプレイ装置に関する。

前記表示パネルがアクティブマトリクス型の液晶表示パネルであることが好ましい。

前記インタフェースユニットがアナログデジタルコンバータであることが好ましい。

前記表示パネルがプラズマ表示パネルであることが好ましい。

前記表示パネルが有機発光ダイオード（以下、ＯＬＥＤという）表示パネルであることが好ましい。

本発明に係る輝度制御回路は、サンプルホールド回路を必要としないことから、動作がより速くなって大サイズおよび高解像度のディスプレイ装置に好適に用いられ得ると共に、デジタルコードＤＩＣに基づいてパルス幅変調信号を直接生成することができるので、正確なパルス幅変調信号が得られる。また、本発明に係る輝度制御回路は、データドライバに占める面積が小さくてすむため、小サイズのディスプレイ装置にも適用可能である。

本発明を概要すると次のとおりである。

本発明に係る輝度制御回路は、デジタルコードを受け取って、制御電流を生成する電流制御ＤＡＣと、電流制御ＤＡＣに接続されて、制御電流およびクロック信号に基づき、パルス幅変調（以下、ＰＷＭという）信号を生成するワンショット回路とを含んでなる。これらデジタルコードとパルス幅変調信号との間には指数関係（exponential relationship）がある。

本発明に係る輝度制御回路の１実施形態において、ワンショット回路は、電流制御ＤＡＣに接続されて、制御電流に基づき、所定の時間間隔だけクロック信号を遅延させてから、遅延されたクロック信号を出力する遅延回路と、遅延回路に接続されて、クロック信号および遅延されたクロック信号に基づき、パルス幅変調信号を生成する論理ゲートユニットとを含む。該パルス幅変調信号のパルス幅は、上記した所定の時間間隔によって決まる。

以下に、本発明の上述およびその他の目的、特徴ならびに長所がより明確に理解されるよう、図面と対応させながら、実施例を用いて詳細に説明する。

図２Ａに示すのは、本発明に係る輝度制御回路１００Ａを説明する図である。この輝度制御回路１００Ａは、電流制御ＤＡＣ１１０およびワンショット回路１２０を含んでいる。電流制御ＤＡＣ１１０は、外部タイミングコントローラ（未図示）からデジタルコードＤＩＣを受け取り、その受け取ったデジタルコードＤＩＣを、対応する出力電流ＣＴＯ（制御電流となる）に変換したのち、ワンショット回路１２０へ出力する。つまり、電流制御ＤＡＣ１１０は、異なるデジタルコードＤＩＣに応じて、それぞれ異なる出力電流ＣＴＯを出力することができるのである。

ワンショット回路１２０は、例えばパルス幅変調器であって、遅延回路１２２および論理ゲートユニット１２４を含むものとすることができる。遅延回路１２２は、電流制御ＤＡＣ１１０からの出力電流ＣＴＯおよび外部のクロック信号ＣＬＫを受け取って、出力電流ＣＴＯに基づきクロック信号ＣＬＫを所定の時間間隔だけ遅延させてから、遅延されたクロック信号ＤＣＬＫ（遅延信号）を出力する。即ち、遅延回路１２２は、異なる出力電流ＣＴＯに基づいて、クロック信号ＣＬＫと遅延されたクロック信号ＤＣＬＫとの間にそれぞれ異なる時間遅延を生じさせるようにするものである。そして、論理ゲートユニット１２４が、クロック信号ＣＬＫおよび遅延されたクロック信号ＤＣＬＫを受け取って、パルス幅変調信号ＰＷＭ＿ｏｕｔを生成し、ディスプレイ装置の対応する画素に出力することにより、輝度制御が実現されることとなる。つまり、論理ゲートユニット１２４は、クロック信号ＣＬＫと遅延されたクロック信号ＤＣＬＫとの間の異なる遅延時間に応じて、それぞれ異なるパルス幅のパルス幅変調信号ＰＷＭ＿ｏｕｔを生成するのである。

実施例１
図３Ａに示すのは、本発明実施例１による輝度制御回路１００Ｃである。図示されるように、電流制御ＤＡＣ１１０は、第１および第２の差動ペアとバイアス回路１１２とを含んでおり、外部タイミングコントローラ（図示されていない）からデジタルコードＤＩＣ（Ｃ１，Ｃ０）を受け取って、対応する出力電流ＣＴＯを出力するものである。第１の差動ペアはトランジスタＴ１〜Ｔ４およびインバータＩＮＶ１から構成され、第２の差動ペアはトランジスタＴ５〜Ｔ８およびインバータＩＮＶ２から構成されている。バイアス回路１１２は、電流制御ＤＡＣ１１０が出力する出力電流ＣＴＯが接地端ＶＳＳの干渉を受けないように、トランジスタＴ３、Ｔ４、Ｔ７およびＴ８にバイアスをかける。なお、この実施例では、第２の差動ペアの電流を第１の差動ペアの電流の２倍としてするが、本発明がこれに限定されないことは言うまでもない。また、本発明は、Ｎ組の差動ペアを用いることにより、デジタルコードＤＩＣを受けて対応する出力電流ＣＴＯに変換することも可能である。

遅延回路１２２は、４つの電流制御型（current-controlled）電流源Ｉ１〜Ｉ４、ならびに２つの遅延段Ｄ１およびＤ２を含み、出力電流ＣＴＯに基づいて所定の時間間隔だけクロック信号ＣＬＫを遅延させて、遅延されたクロック信号ＤＣＬＫ（遅延信号）を出力するものである。遅延段Ｄ１は、トランジスタＴ９およびＴ１０を含むと共に、クロック信号ＣＬＫに接続する入力端を持っており、遅延段Ｄ２は、トランジスタＴ１１およびＴ１２を含むと共に、遅延段Ｄ１の出力端と接続する入力端、および遅延されたクロック信号ＤＣＬＫを出力する出力端を持っている。電流制御型電流源Ｉ１は、電源端ＶＤＤとトランジスタＴ９のソースとの間に接続されており、電流制御型電流源Ｉ２は、接地端ＶＳＳとトランジスタＴ１０のソースとの間に接続されている。電流制御型電流源Ｉ３は、電源端ＶＤＤとトランジスタＴ１１のソースとの間に接続されており、電流制御型電流源Ｉ４は、接地端ＶＳＳとトランジスタＴ１２のソースとの間に接続されている。電流制御型電流源Ｉ１〜Ｉ４の制御端はいずれも、電流制御ＤＡＣ１１０が出力する出力電流ＣＴＯに接続される。これら電流制御型電流源Ｉ１〜Ｉ４は、出力電流ＣＴＯに基づいて遅延段Ｄ１およびＤ２を充放電させることにより、遅延段Ｄ２の遅延されたクロック信号ＤＣＬＫの出力を制御する。これによって、クロック信号ＣＬＫと遅延されたクロック信号ＤＣＬＫとの間で時間遅延が生じることとなる。

論理ゲートユニット１２４は、インバータＩＮＶ３およびＡＮＤゲートＡＮＤ１を含み、クロック信号ＣＬＫと遅延されたクロック信号ＤＣＬＫとに基づき、対応するパルス幅変調信号ＰＷＭ＿ｏｕｔを生成する。クロック信号ＣＬＫは、ＡＮＤゲートＡＮＤ１の一方の入力端ＩＴ１に接続され、遅延されたクロック信号ＤＣＬＫは、ＡＮＤゲートＡＮＤ１のもう一方の入力端ＩＴ２に接続される。クロック信号ＣＬＫと遅延されたクロック信号ＤＣＬＫとの間には時間的な遅延があるため、ＡＮＤゲートＡＮＤ１がパルス幅変調信号ＰＷＭ＿ｏｕｔを生成してディスプレイ装置の対応する画素に出力することによって、輝度の制御が実現されることになる。この実施例では、パルス幅変調信号ＰＷＭ＿ｏｕｔのパルス幅は、外部のタイミングコントローラからのクロック信号ＣＬＫと、遅延回路１２２からの遅延されたクロック信号ＤＣＬＫとの間の時間遅延によって決まる。

図４Ａ〜４Ｃには、異なるデジタルコードに対する輝度制御回路１００Ｃの各波形図がそれぞれ示されている。図４Ａは、デジタルコード（Ｃ１，Ｃ０）が“０１”であるときの輝度制御回路１００Ｃの波形図を、図４Ｂは、デジタルコード（Ｃ１，Ｃ０）が“１０”であるときの輝度制御回路１００Ｃの波形図を、図４Ｃは、デジタルコード（Ｃ１，Ｃ０）が“１１”であるときの輝度制御回路１００Ｃの波形図をそれぞれ示している。電流制御ＤＡＣ１１０は、異なるデジタルコード（Ｃ１およびＣ０）に基づいてそれぞれ異なる出力電流ＣＴＯを生成し、遅延回路１２２は、異なる出力電流ＣＴＯに基づいてそれぞれ異なる時間間隔だけクロック信号ＣＬＫを遅延させる。

例えば、電流制御ＤＡＣ１１０は、デジタルコード（Ｃ１，Ｃ０）が“０１”、“１０”および“１１”のときに、出力電流ＣＴＯ＿０１、ＣＴＯ＿１０およびＣＴＯ＿１１をそれぞれ生成する。この実施例においては、ＣＴＯ＿０１＜ＣＴＯ＿１０＜ＣＴＯ＿１１であり、かつ、出力電流ＣＴＯが大きいほど、クロック信号ＣＬＫと遅延されたクロック信号ＤＣＬＫとの間の時間遅延はより短くなる。つまり、出力電流ＣＴＯがより大きいほど、遅延回路１２２は、遅延されたクロック信号ＤＣＬＫをより速やかに出力するのである。図４Ａ〜４Ｃに示されるように、遅延回路１２２は、出力電流ＣＴＯ＿０１、ＣＴＯ＿１０およびＣＴＯ＿１１に基づいて、クロック信号ＣＬＫを時間間隔ｄｔ１、ｄｔ２およびｄｔ３だけそれぞれ遅延させる。出力電流はＣＴＯ＿０１＜ＣＴＯ＿１０＜ＣＴＯ＿１１であるため、時間間隔はｄｔ１＞ｄｔ２＞ｄｔ３となる。

仮に、時間ｔ０になる前にクロック信号ＣＬＫが「ｈｉｇｈ」のレベルにあるとする。この場合、ＡＮＤゲートＡＮＤ１の出力端が「ｌｏｗ」のレベルに保持されるように、ＡＮＤゲートＡＮＤ１の入力端ＩＴ１およびＩＴ２はそれぞれ「ｌｏｗ」および「ｈｉｇｈ」のレベルに保たれている。時間ｔ０になると、クロック信号ＣＬＫは「ｌｏｗ」のレベルに引き下げられ、入力端ＩＴ１がｈｉｇｈレベルとなる。このとき、遅延回路１２２によって、入力端ＩＴ２は依然ｈｉｇｈレベルに保たれるため、ＡＮＤゲートＡＮＤ１の出力端は「ｈｉｇｈ」のレベルに変わる。

クロック信号ＣＬＫが所定の時間間隔だけ遅延され、例えば時間ｔ１、ｔ２またはｔ３になると、遅延されたクロック信号ＤＣＬＫが入力端ＩＴ２に出力される、つまり、入力端ＩＴ２が「ｌｏｗ」のレベルに変わる。このとき、ＡＮＤゲートＡＮＤ１の出力端もこれに伴ってｌｏｗレベルになる。図４Ａ〜４Ｃを見るとわかるように、パルス幅変調信号ＰＷＭ＿ｏｕｔ１、ＰＷＭ＿ｏｕｔ２およびＰＷＭ＿ｏｕｔ３のパルス幅ＰＷ１、ＰＷ２およびＰＷ３は、各々の対応する遅延時間間隔ｄｔ１、ｄｔ２およびｄｔ３にそれぞれほぼ等しいものとなっている。また、この実施例においては、遅延時間間隔をｄｔ３：ｄｔ２：ｄｔ１＝１：２：３として、パルス幅ＰＷ３：ＰＷ２：ＰＷ１＝１：２：３を得るために、第２の差動ペア（Ｔ５およびＴ６）の電流が第１の差動ペア（Ｔ１およびＴ２）の電流の２倍となるように設計することができる。したがって、デジタルコードＤＩＣによって表わされるデジタル値ＤＶとパルス幅ＰＷとの間には、図５Ａに示すごとくの反比例関係ができる。即ち、デジタルコードＤＩＣによって表わされるデジタル値ＤＶが大きくなるほど、パルス幅ＰＷは小さくなる。

実施例２
図３Ｂに示すのは、本発明実施例２による輝度制御回路１００Ｄである。図示されているように、この輝度制御回路１００Ｄは、インバータＩＮＶ３が、クロック信号ＣＬＫとＡＮＤゲートＡＮＤ１の入力端ＩＴ１との間に接続される代わりに、遅延回路１２２の出力端とＡＮＤゲートＡＮＤ１の入力端ＩＴ２との間に接続されることを除いて、図３Ａの輝度制御回路１００Ｃに類似している。

図１０Ａ〜１０Ｃには、異なるデジタルコードに対する輝度制御回路１００Ｄの各波形図がそれぞれ示されている。図１０Ａは、デジタルコード（Ｃ１，Ｃ０）が“０１”であるときの輝度制御回路１００Ｄの波形図を、図１０Ｂは、デジタルコード（Ｃ１，Ｃ０）が“１０”であるときの輝度制御回路１００Ｄの波形図を、図１０Ｃは、デジタルコード（Ｃ１，Ｃ０）が“１１”であるときの輝度制御回路１００Ｄの波形図をそれぞれ示している。電流制御ＤＡＣ１１０は、異なるデジタルコード（Ｃ１およびＣ０）に基づいてそれぞれ異なる出力電流ＣＴＯを生成し、遅延回路１２２は、異なる出力電流ＣＴＯに基づいてそれぞれ異なる時間間隔だけクロック信号ＣＬＫを遅延させる。

例えば、電流制御ＤＡＣ１１０は、デジタルコード（Ｃ１，Ｃ０）が“０１”、“１０”および“１１”のときに、出力電流ＣＴＯ＿０１、ＣＴＯ＿１０およびＣＴＯ＿１１をそれぞれ生成する。この実施例においては、ＣＴＯ＿０１＜ＣＴＯ＿１０＜ＣＴＯ＿１１であり、かつ、出力電流ＣＴＯが大きいほど、クロック信号ＣＬＫと遅延されたクロック信号ＤＣＬＫとの間の時間遅延はより短くなる。つまり、出力電流ＣＴＯがより大きいほど、遅延回路１２２は、遅延されたクロック信号ＤＣＬＫをより速やかに出力するのである。図１０Ａ〜１０Ｃに示されるように、遅延回路１２２は、出力電流ＣＴＯ＿０１、ＣＴＯ＿１０およびＣＴＯ＿１１に基づいて、クロック信号ＣＬＫを時間間隔ｄｔ１、ｄｔ２およびｄｔ３だけそれぞれ遅延させる。出力電流はＣＴＯ＿０１＜ＣＴＯ＿１０＜ＣＴＯ＿１１であるため、時間間隔はｄｔ１＞ｄｔ２＞ｄｔ３となる。

仮に、時間ｔ０になる前にクロック信号ＣＬＫがｌｏｗにあるとする。この場合、ＡＮＤゲートＡＮＤ１の出力端が「ｌｏｗ」のレベルに保持されるように、ＡＮＤゲートＡＮＤ１の入力端ＩＴ１およびＩＴ２はそれぞれｌｏｗおよびｈｉｇｈレベルに保たれている。時間ｔ０になると、クロック信号ＣＬＫはｈｉｇｈに引き上げられ、入力端ＩＴ１がｈｉｇｈレベルとなる。このとき、遅延回路１２２およびインバータＩＮＶ３によって、入力端ＩＴ２は依然として「ｈｉｇｈ」のレベルに保たれるため、ＡＮＤゲートＡＮＤ１の出力端はｈｉｇｈレベルに変わる。

クロック信号ＣＬＫが所定の時間間隔だけ遅延され、例えば時間ｔ１、ｔ２またはｔ３になると、遅延されたクロック信号ＤＣＬＫが入力端ＩＴ２に出力される、つまり、入力端ＩＴ２は「ｌｏｗ」のレベルに変わる。このとき、ＡＮＤゲートＡＮＤ１の出力端もこれに伴って「ｌｏｗ」のレベルになる。図１０Ａ〜１０Ｃを見るとわかるように、パルス幅変調信号ＰＷＭ＿ｏｕｔ１、ＰＷＭ＿ｏｕｔ２およびＰＷＭ＿ｏｕｔ３のパルス幅ＰＷ１、ＰＷ２およびＰＷ３は、各々の対応する遅延時間間隔ｄｔ１、ｄｔ２およびｄｔ３にそれぞれほぼ等しいものとなっている。また、この実施例においては、遅延時間間隔をｄｔ３：ｄｔ２：ｄｔ１＝１：２：３として、パルス幅ＰＷ３：ＰＷ２：ＰＷ１＝１：２：３を得るために、第２の差動ペア（Ｔ５およびＴ６）の電流が第１の差動ペア（Ｔ１およびＴ２）の電流の２倍となるように設計することができる。したがって、デジタルコードＤＩＣによって表わされるデジタル値ＤＶとパルス幅ＰＷとの間に、図５Ａに示すごとくの反比例関係ができる。即ち、デジタルコードＤＩＣによって表わされるデジタル値ＤＶが大きくなるほど、パルス幅ＰＷは小さくなる。

実施例３
図３Ｃに示すのは、本発明実施例３による輝度制御回路１００Ｅである。図示されているように、この輝度制御回路１００Ｅは、論理ゲートユニット１２４がＡＮＤゲートＡＮＤ１だけを含みインバータＩＮＶ３を備えずになること、ならびに、遅延回路１２２が２つの電流源Ｉ５とＩ６および遅延段Ｄ３をさらに備えることを除いて、図３Ａおよび３Ｂにそれぞれ示される輝度制御回路１００Ｃおよび１００Ｄに類似している。遅延段Ｄ３は遅延段Ｄ２の出力端とＡＮＤゲートＡＮＤ１の入力端ＩＴ２との間に接続される。電流制御型電流源Ｉ５は電源端ＶＤＤとトランジスタＴ１３のソースとの間に接続され、電流制御型電流源Ｉ６は接地端ＶＳＳとトランジスタＴ１４のソースとの間に接続され、かつ、電流制御型電流源Ｉ５およびＩ６の制御端はいずれも電流制御ＤＡＣ１１０の出力電流ＣＴＯに接続される。輝度制御回路１００Ｅによっても同じように、図５Ａに示すごとくの線形関係が得られ、また、輝度制御回路１００Ｅの動作は、回路１００Ｃおよび１００Ｄの動作と似通っているので、簡単のためにその説明は省くこととする。

実施例４
図３Ｄに示すのは、本発明実施例４による輝度制御回路１００Ｆである。図示されているように、この輝度制御回路１００Ｆは、クロック信号ＣＬＫと入力端ＩＴ１との間に接続されるインバータＩＮＶ３を省いたことを除いて、図３Ａに示される輝度制御回路１００Ｃに類似している。

図１１Ａ〜１１Ｃには、異なるデジタルコードに対する輝度制御回路１００Ｆの各波形図が示されている。図１１Ａは、デジタルコード（Ｃ１，Ｃ０）が“０１”であるときの輝度制御回路１００Ｆの波形図を、図１１Ｂは、デジタルコード（Ｃ１，Ｃ０）が“１０”であるときの輝度制御回路１００Ｆの波形図を、図１１Ｃは、デジタルコード（Ｃ１，Ｃ０）が“１１”であるときの輝度制御回路１００Ｆの波形図をそれぞれ示している。電流制御ＤＡＣ１１０は、異なるデジタルコード（Ｃ１およびＣ０）にそれぞれ基づいて異なる出力電流ＣＴＯを生成し、遅延回路１２２は、異なる出力電流ＣＴＯに基づいてそれぞれ異なる時間間隔だけクロック信号ＣＬＫを遅延させる。

例えば、電流制御ＤＡＣ１１０は、デジタルコード（Ｃ１，Ｃ０）が“０１”、“１０”および“１１”のときに、出力電流ＣＴＯ＿０１、ＣＴＯ＿１０およびＣＴＯ＿１１をそれぞれ生成する。この実施例においては、ＣＴＯ＿０１＜ＣＴＯ＿１０＜ＣＴＯ＿１１であり、かつ、出力電流ＣＴＯが大きいほど、クロック信号ＣＬＫと遅延されたクロック信号ＤＣＬＫとの間の時間遅延はより短くなる。つまり、出力電流ＣＴＯがより大きいほど、遅延回路１２２は、遅延されたクロック信号ＤＣＬＫをより速やかに出力するのである。図１１Ａ〜１１Ｃに示されるように、遅延回路１２２は、出力電流ＣＴＯ＿０１、ＣＴＯ＿１０およびＣＴＯ＿１１に基づいて、クロック信号ＣＬＫを時間間隔ｄｔ１、ｄｔ２およびｄｔ３だけそれぞれ遅延させる。出力電流はＣＴＯ＿０１＜ＣＴＯ＿１０＜ＣＴＯ＿１１であるため、時間間隔はｄｔ１＞ｄｔ２＞ｄｔ３となる。

仮に、時間ｔ０になる前にクロック信号ＣＬＫが「ｌｏｗ」のレベルにあるとする。この場合、ＡＮＤゲートＡＮＤ１の出力端が「ｌｏｗ」のレベルに保持されるように、ＡＮＤゲートＡＮＤ１の入力端ＩＴ１およびＩＴ２はいずれも「ｌｏｗ」のレベルに保たれている。時間ｔ０になると、クロック信号ＣＬＫは「ｈｉｇｈ」のレベルに引き上げられ、入力端ＩＴ１は「ｈｉｇｈ」のレベルとなる。このとき、遅延回路１２２によって、入力端ＩＴ２は依然として「ｌｏｗ」のレベルに保たれるため、ＡＮＤゲートＡＮＤ１の出力端も「ｌｏｗ」のレベルに保たれる。

クロック信号ＣＬＫが所定の時間間隔だけ遅延され、例えば時間ｔ１、ｔ２またはｔ３になると、遅延されたクロック信号ＤＣＬＫが入力端ＩＴ２に出力される、つまり、入力端ＩＴ２は「ｈｉｇｈ」のレベルに変わる。このときに、ＡＮＤゲートＡＮＤ１の出力端もこれに伴って「ｈｉｇｈ」のレベルになる。さらに、時間ｔ１'、ｔ２'またはｔ３'になると、クロック信号ＣＬＫは引き下げられ、入力端ＩＴ１は「ｌｏｗ」のレベルに変わる。このとき、ＡＮＤゲートＡＮＤ１の出力端もこれに伴って「ｌｏｗ」のレベルに変わる。

図１１Ａ〜１１Ｃを見るとわかるように、パルス幅変調信号ＰＷＭ＿ｏｕｔ１、ＰＷＭ＿ｏｕｔ２およびＰＷＭ＿ｏｕｔ３のパルス幅ＰＷ１、ＰＷ２およびＰＷ３は、各々の対応する遅延時間間隔ｄｔ１、ｄｔ２およびｄｔ３によってそれぞれ決定されている。また、この実施例においては、遅延時間間隔をｄｔ３：ｄｔ２：ｄｔ１＝１：２：３として、パルス幅ＰＷ１：ＰＷ２：ＰＷ３＝１：２：３を得るために、第２の差動ペア（Ｔ５およびＴ６）の電流が第１の差動ペア（Ｔ１およびＴ２）の電流の２倍となるように設計することができる。したがって、デジタルコードＤＩＣによって表わされるデジタル値ＤＶとパルス幅ＰＷとの間には、図５Ｂに示すごとくの正比例関係ができる。すなわち、デジタルコードＤＩＣによって表わされるデジタル値ＤＶが大きくなるほど、パルス幅ＰＷも大きくなる。

実施例５
図２Ｂに示すのは、本発明実施例５による輝度制御回路１００Ｂである。図示されているように、この輝度制御回路１００Ｂは、デジタルコードＤＩＣと電流制御ＤＡＣ１１０との間にデジタルコード変換ユニット１０５が接続されることを除いて、図２Ａに示される輝度制御回路１００Ａに類似している。デジタルコード変換ユニット１０５は、デジタルコードＤＩＣを反転してから、反転されたデジタルコードＤＩＣ'を電流制御ＤＡＣ１１０に出力するものである。デジタルコード変換ユニット１０５が反転を行うことにより、デジタルコードＤＩＣによって表わされるデジタル値ＤＶとパルス幅ＰＷとの間には、図５Ｂに示すような正比例関係ができる。即ち、デジタルコードＤＩＣによって表わされるデジタル値ＤＶが大きくなるほど、パルス幅ＰＷも大きくなる。

上述からわかるように、本発明に係る輝度制御回路１００Ａ〜１００Ｆは、外部タイミングコントローラ（未図示）からの異なるデジタルコードＤＩＣに基づいて、それぞれ異なるパルス幅のＰＷＭ信号を生成することができるものである。さらに、本発明は、サンプルホールド回路により電圧値をラッチしてパルス幅変調信号に変換する必要がないため、動作がより速くなると共に、大型および高解像度のディスプレイ装置に適用され得ることとなる。加えて、本発明に係る輝度制御回路１００Ａ〜１００Ｆはサンプルホールド回路を必要としないため、電荷共有およびクロックフィードスルーに起因して不正確なパルス幅変調信号が生じるのを回避することもできる。

しかしながら、人の目は、時間の長短によって作り出される輝度を、積分されたものとして感じるとされている。つまり、図６に示されるようにパルス幅がＰＷｎ−１よりも大きくなると、人の目には、パルス幅と輝度との非線形関係が再現されることとなる。

このことを考慮に入れて、本発明に係る輝度制御回路１００Ａ〜１００Ｆでは、遅延回路１２２における素子、例えばトランジスタＴ９〜Ｔ１４または電流源Ｉ１〜Ｉ６のサイズを調整することにより、デジタルコードＤＩＣによって表わされるデジタル値ＤＶと、遅延回路１２２によって遅延されたクロック信号ＤＣＬＫの遅延時間間隔との間に、指数関係ができるようにしている。パルス幅変調信号のパルス幅ＰＷは、対応する遅延されたクロック信号ＤＣＬＫの遅延時間間隔によって決まるため、デジタルコードＤＩＣによって表わされるデジタル値ＤＶと、対応するパルス幅変調信号のパルス幅ＰＷとの間にも、図７に示されるような指数関係ができる。かかるデジタルコードＤＩＣによって表わされるデジタル値Ｖとパルス幅ＰＷとの間の指数関係により、図６に示されるようなパルス幅ＰＷと輝度Ｂとの間の非線形関係が補償されて、図８に示されるごとくのデジタルコードＤＩＣによって表わされるデジタル値ＤＶと輝度Ｂとの間に線形関係が得られることとなる。なお、本発明においては、例えば、遅延回路１２２を抵抗器−コンデンサネットワーク（RC network）に置き換えることによって、デジタル値ＤＶと輝度Ｂとの間に線形関係を作ることも可能である。

図９に示すのは、本発明の１実施形態によるディスプレイ装置２００である。図示されているように、このディスプレイ装置２００は、インタフェース２１０、タイミングコントローラ２２０、データドライバ２３０、走査ドライバ２４０および表示パネル２５０を含んでいる。インタフェース２１０は、例えばＲＧＢデータ、水平走査信号ＨＳ、垂直走査信号ＶＳなどといったアナログデータ信号ＡＤＳを、ホストシステム３００から受け取って、このアナログデータ信号ＡＤＳをデジタル信号に変換したのち、タイミングコントローラ２２０に出力する。本発明において、インタフェース２１０はアナログデジタルコンバータ（ＡＤＣ）とすることができ、これが出力するデジタル信号には、デジタルコードＤＩＣ、ならびに走査信号ＨＳＸおよびＶＳＸが含まれる。

タイミングコントローラ２２０は、デジタルコードＤＩＣおよび走査信号ＨＳＸをデータドライバ２３０に出力し、走査信号ＶＳＸを走査ドライバ２４０に出力する。データドライバ２３０は、図２Ａ〜２Ｂまたは図３Ａ〜３Ｄに示される輝度制御回路１００＿１〜１００＿ＮをＮ個備えており、これら輝度制御回路は、タイミングコントローラ２００からのデジタルコードＤＩＣを、対応するパルス幅変調信号に変換して、バッファ段２３２に出力するものである。例えば、各輝度制御回路は、ＮビットのデジタルコードＤＩＣを対応するパルス幅変調信号に変換してから、バッファ段２３２に出力する。走査ドライバ２４０は、表示パネル２５０を駆動するものであり、バッファ段２３２からのおよびパルス幅変調信号に基づいて、その画素の輝度を制御する。表示パネル２５０は、アクティブマトリクス型液晶表示パネルであり得るが、プラズマ表示パネルやＯＬＥＤなどの表示パネルであってもよい。

以上、好ましい実施例により本発明を説明したが、これによって本発明が限定されることはなく、当業者であれば、本発明の思想および範囲を逸脱しない限りにおいて、各種変更および修正を加えることができる。すなわち、本発明の保護範囲は、添付の特許請求の範囲によって定義されたものにより決定される。

ディスプレイ装置のデータドライバにおける従来の輝度制御回路である。本発明に係る輝度制御回路の説明図である。本発明の実施例５による輝度制御回路の説明図である。本発明の実施例１による輝度制御回路である。本発明の実施例２による輝度制御回路である。本発明の実施例３による輝度制御回路である。本発明の実施例４による輝度制御回路である。異なるデジタルコードに対する、実施例１による輝度制御回路の各波形図である。異なるデジタルコードに対する、実施例１による輝度制御回路の各波形図である。異なるデジタルコードに対する、実施例１による輝度制御回路の各波形図である。デジタルコードによって表わされるデジタル値とパルス幅との反比例関係を示す図である。デジタルコードによって表わされるデジタル値とパルス幅との正比例関係を示す図である。パルス幅と輝度との非線形関係を示す図である。デジタルコードＤＩＣによって表わされるデジタル値とパルス幅との指数関係を示す図である。デジタルコードＤＩＣによって表わされるデジタル値と輝度との線形関係を示す図である。本発明の１実施形態によるディスプレイ装置である。異なるデジタルコードに対する、実施例２による輝度制御回路の各波形図である。異なるデジタルコードに対する、実施例２による輝度制御回路の各波形図である。異なるデジタルコードに対する、実施例２による輝度制御回路の各波形図である。異なるデジタルコードに対する、実施例４による輝度制御回路の各波形図である。異なるデジタルコードに対する、実施例４による輝度制御回路の各波形図である。異なるデジタルコードに対する、実施例４による輝度制御回路の各波形図である。

符号の説明

１００Ａ〜１００Ｆ輝度制御回路
１１０電流デジタルアナログコンバータ（ＤＡＣ）
１２０ワンショット回路
１２２遅延回路
１２４論理ゲートユニット
ＤＩＣ、Ｃ１、Ｃ０デジタルコード
ＣＴＯ出力電流
ＣＬＫクロック信号
ＤＣＬＫ遅延されたクロック信号
ＰＷＭ＿ｏｕｔ、ＰＷＭ＿ｏｕｔ１〜ＰＷＭ＿ｏｕｔ３パルス幅変調信号
Ｔ１〜Ｔ１４トランジスタ
Ｄ１、Ｄ２、Ｄ３遅延段
ＩＮＶ１〜ＩＮＶ３インバータ
１１２バイアス回路
Ｉ１〜Ｉ６制御型電流源
ＡＮＤ１ＡＮＤゲート
ＩＴ１、ＩＴ２ＡＮＤゲートの入力端
ＶＤＤ電源端
ＶＳＳ接地端
ｄｔ１〜ｄｔ３遅延時間間隔
ｔ１〜ｔ３時間
ＰＷ、ＰＷ１〜ＰＷ３パルス幅
ＤＶデジタル値
Ｂ輝度
２００ディスプレイ装置
２１０インタフェース
２２０タイミングコントローラ
２３０データドライバ
１００＿１〜１００＿Ｎ輝度制御回路
２３２出力バッファ段
２４０走査ドライバ
２５０表示パネル
３００ホストシステム
ＡＤＳアナログデータ信号
ＨＳ、ＶＳ、ＨＳＸ、ＶＳＸ走査信号

Claims

デジタルコードを受け取って、制御電流を生成する電流制御デジタルアナログコンバータと、
前記電流制御デジタルアナログコンバータに接続されて、前記制御電流およびクロック信号に基づきパルス幅変調信号を生成するワンショット回路と、
を含む輝度制御回路。
前記ワンショット回路がパルス幅変調器である請求項１記載の輝度制御回路。
前記デジタルコードおよび前記パルス幅変調信号の間には指数関係がある請求項１記載の輝度制御回路。
前記電流制御デジタルアナログコンバータが並列接続された複数の差動ペアを含んでおり、該差動ペアは、入力端が前記デジタルコードに接続され、前記制御電流を生成して前記ワンショット回路に出力するものである請求項１記載の輝度制御回路。
前記ワンショット回路が、
前記電流制御デジタルアナログコンバータに接続されて、前記制御電流に基づき、前記クロック信号を所定の時間間隔だけ遅延させてから、遅延されたクロック信号を出力する遅延回路と、
前記遅延回路に接続されて、前記クロック信号および前記遅延されたクロック信号に基づき、前記パルス幅変調信号を生成する論理ゲートユニットと、
を含む請求項２記載の輝度制御回路。
前記パルス幅変調信号のパルス幅が前記所定の時間間隔にほぼ等しい請求項５記載の輝度制御回路。
前記制御電流と前記パルス幅変調信号との間には指数関係がある請求項５記載の輝度制御回路。
前記遅延回路が抵抗器−コンデンサネットワークである請求項５記載の輝度制御回路。
前記遅延回路が、
電源端に接続される第１端と、前記制御電流に接続される制御端と、第２端とを有する第１の電流制御型電流源、
前記第１の電流制御型電流源の第２端に接続される第１端と、前記クロック信号に接続される入力端と、第２端と、出力端とを有する第１の遅延段、
前記第１の遅延段の第２端に接続される第１端と、接地端に接続される第２端と、前記制御電流に接続される制御端とを有する第２の電流制御型電流源、
前記電源端に接続される第１端と、前記制御電流に接続される制御端と、第２端とを有する第３の電流制御型電流源、
前記第１の電流制御型電流源の第２端に接続される第１端と、前記第１の遅延段の出力端に接続される入力端と、前記遅延されたクロック信号を出力する出力端と、第２端とを有する第２の遅延段、および、
前記第２の遅延段の第２端に接続される第１端と、前記接地端に接続される第２端と、前記制御電流に接続される制御端とを有する第４の電流制御型電流源、
を含む請求項５記載の輝度制御回路。
前記論理ゲートユニットが、前記クロック信号に接続される第１入力端と、前記遅延されたクロック信号に接続される第２入力端と、前記パルス幅変調信号を出力する出力端とを有するＡＮＤゲートを含む請求項９記載の輝度制御回路。
前記論理ゲートユニットが、前記クロック信号と前記ＡＮＤゲートの第１入力端との間に接続される第１のインバータをさらに含む請求項１０記載の輝度制御回路。
前記遅延回路が、
前記電源端に接続される第１端と、前記制御電流に接続される制御端と、第２端とを有する第５の電流制御型電流源、
前記第５の電流制御型電流源の第２端に接続される第１端と、前記第２の遅延段の出力端に接続される入力端と、前記遅延されたクロック信号を出力する出力端と、第２端とを有する第３の遅延段、および、
前記第３の遅延段の第２端に接続される第１端と、前記接地端に接続される第２端と、前記制御電流に接続される制御端とを有する第６の電流制御型電流源、
をさらに含む請求項９記載の輝度制御回路。
前記論理ゲートユニットが、前記クロック信号に接続される第１入力端と、前記第３の遅延段からの前記遅延されたクロック信号に接続される第２入力端と、前記パルス幅変調信号を出力する出力端とを有するＡＮＤゲートを含む請求項１２記載の輝度制御回路。
前記デジタルコードに基づいて前記パルス幅変調信号を生成する、請求項１に記載の輝度制御回路と、
前記輝度制御回路に接続されて、前記パルス幅変調信号を受け取る出力バッファと、を含むデータドライバ。
複数の画素を含む表示パネルと、
ホストシステムからのアナログデータ信号を前記デジタルコードに変換するインタフェースユニットと、
前記デジタルコードに基づき、前記パルス幅変調信号を生成して前記表示パネルの前記画素を制御する、請求項１４に記載のデータドライバと、
を含むディスプレイ装置。
前記表示パネルがアクティブマトリクス型の液晶表示パネルである請求項１５記載のディスプレイ装置。
前記インタフェースユニットがアナログデジタルコンバータである請求項１５記載のディスプレイ装置。
前記表示パネルがプラズマ表示パネルである請求項１５記載のディスプレイ装置。
前記表示パネルが有機発光ダイオード表示パネルである請求項１５記載のディスプレイ装置。