JP4225005B2 - Method for forming wiring using electrolytic plating - Google Patents
Method for forming wiring using electrolytic plating Download PDFInfo
- Publication number
- JP4225005B2 JP4225005B2 JP2002238300A JP2002238300A JP4225005B2 JP 4225005 B2 JP4225005 B2 JP 4225005B2 JP 2002238300 A JP2002238300 A JP 2002238300A JP 2002238300 A JP2002238300 A JP 2002238300A JP 4225005 B2 JP4225005 B2 JP 4225005B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- forming
- resist
- rewiring
- electrolytic plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Electroplating Methods And Accessories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、電解めっきを用いた配線の形成方法に関し、例えばCSP(チップサイズパッケージ)の再配線などの形成に適用することができる。
【0002】
【従来の技術】
従来の一般的な配線の形成方法についてウェハレベルCSPを例にとって示す。ウェハレベルCSPは、半導体製造工程においてチップを切断することなくウェハ状態のままではんだバンプまで形成し、完成したウェハをダイシングしてチップ化するものである。
【0003】
図5は、このウェハレベルCSPの要部概略断面図であり、図6(a)、(b)は、このウェハレベルCSPにおける再配線を形成する従来工程を示す概略断面図である。
【0004】
図5に示すように、半導体基板10の取出電極12とはんだバンプ40との間が再配線30によって電気的に接続されている。この再配線30の形成方法は次のようである。
【0005】
まず、半導体基板10に、通常の半導体プロセスにてトランジスタなどの半導体素子やアルミニウムなどからなる配線11や取出電極12などを形成し、この半導体基板10の上に、半導体素子や配線11を保護するパッシベーション膜13を形成する。
【0006】
このパッシベーション膜13の上にポリイミドなどからなる層間膜14を形成し、続いて、基板10上の取出電極12の上部にて層間膜14をエッチングなどにより除去して開口部15を形成する(層間膜形成工程)。
【0007】
次に、この開口部15から露出する取出電極12を含む層間膜14の全面に、CrやCuなどのスパッタなどにより成膜されたシード層16を形成する(シード層形成工程)。
【0008】
次に、図6(a)に示すように、シード層16の表面のうち再配線30を形成する予定の部位に開口部21を有するレジスト20を、露光・エッチングなどによりパターニング形成し(レジスト形成工程)、レジスト20の開口部21から露出するシード層16の表面に、電解めっき法により再配線30を形成する(配線形成工程)。
【0009】
その後、剥離液などを用いて上記レジストを除去し(レジスト除去工程)、レジストが除去された部分におけるシード層16を酸などのエッチング液を用いてエッチングし除去する(シード層エッチング工程)。こうして、残ったシード層16とともに再配線30が形成される。
【0010】
その後、図6(b)に示すように、半導体基板10の上に、ポリイミドなどからなる保護膜50を形成する(保護膜形成工程)。なお、上記図5に示すように、この保護膜50は、再配線30におけるはんだバンプ40との接続部を開口させた状態で形成する。
【0011】
そして、印刷、はんだボールなどの手法を用いてはんだバンプ40を形成し、保護膜50の開口部51を介して再配線30とはんだバンプ40とを電気的・機械的に接続する(はんだバンプ形成工程)。こうして、上記図5に示すCSP構造ができあがる。なお、この後ダイシングによるチップ化が行われる。
【0012】
【発明が解決しようとする課題】
しかしながら、例えば、上記CSPなどにおいて特に大電流を流すパワー素子を内蔵するパワーICを有するような場合、配線の電流容量の確保や配線抵抗の低減を目的として配線の膜厚を厚くする必要が生じる。例えば、上記ウェハレベルCSPでは再配線30の膜厚を6〜12μm程度にする。
【0013】
このため、上記図6(b)に示すように、保護膜50のうち再配線30の肩部30aの上に形成された部分では、その膜厚(以下、カバレッジ膜厚という)50aが薄くなる。例えば、この部分に導電性異物Kが付着した場合など、隣同士の再配線30間の絶縁信頼性が低下する。
【0014】
これを回避するために、従来では保護膜50を2回塗布形成して、保護膜そのものの膜厚を厚くしてカバレッジ膜厚を確保する方法もあるが、工程数が増加するためコストアップにつながってしまう。また、保護膜の粘度を高くして保護膜50を厚く形成する方法もあるが、配線の段差部などにボイドが発生しやすいという問題がある。
【0015】
そこで、電解めっきにより金属配線を形成した後、この金属配線をエッチング処理することにより配線の肩部をテーパ形状もしくはR形状とする方法が考えられる。このようにすれば、配線の肩部が外周に向かってすそ広がり形状となるため、その上に保護膜を形成した場合、上記カバレッジ膜厚50aを確保できる。
【0016】
しかし、この場合、厚い金属配線の肩部にテーパを形成するには、エッチング処理にかなりの時間がかかったり、エッチングにより配線の膜厚や幅が小さくなってしまうなどの問題がある。
【0017】
本発明は上記問題に鑑み、電解めっきを用いた配線の形成方法において、配線を電解めっきで形成するのと同時に当該配線の肩部にテーパ(R形状含む)を形成することを目的とする。
【0018】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、基板(10)の一面上に電解めっきを用いて配線(30)を形成する配線の形成方法において、基板の一面上において配線を形成する予定の部位に開口部(21)を有するレジスト(20)を形成する工程と、開口部から露出する基板の一面上に電解めっき法により配線を形成する工程と、その後、レジストを除去する工程とを備え、レジストを形成する工程で、レジストにおける開口部の端面を下方から上方に向かって拡がるテーパ形状とすることにより、配線を形成する工程で、配線の肩部を円弧状に形成することを特徴とする。
【0019】
それによれば、レジストをこのようなテーパ形状とすることで、配線を電解めっきで形成するときに、レジストのテーパ面にて配線は円弧状に形成していき、この円弧状部分が配線の肩部となる。そのため、本発明によれば、配線を電解めっきで形成するのと同時に当該配線の肩部にR形状に近いテーパを形成することができる。
【0023】
請求項2に記載の発明では、請求項1に記載の配線の形成方法において、レジストを形成する工程では、レジストのテーパ形状を円弧状に形成することを特徴とし、請求項3に記載の発明では、請求項1または2に記載の配線の形成方法において、配線を形成する工程では、レジストの厚さよりも薄く配線を形成することを特徴とする。また、請求項4に記載の発明では、基板(10)の一面上に電解めっきを用いて配線(30)を形成する配線の形成方法において、基板の一面上において配線を形成する予定の部位に開口部(21)を有するレジスト(20)を形成する工程と、開口部から露出する基板の一面上に電解めっき法により配線を形成する工程と、その後、レジストを除去する工程とを備え、レジストを形成する工程では、レジストの厚さを電解めっき法により形成すべき配線の厚さよりも薄くなるようにし、配線を形成する工程では、レジストの厚さよりも厚く配線を形成し、配線をレジストの開口部の縁部の上にもはみ出して形成することにより、配線の肩部を円弧状に形成することを特徴とする。
【0024】
それによれば、レジストの厚さを形成すべき配線の厚さよりも薄くすることで、配線を電解めっきで形成するときに、レジストの高さを超えるとともに開口部の縁部上にはみ出して形成される配線部分は、外周に向かってすそ拡がりの円弧状に形成されていく。そしてこの円弧状部分が配線の肩部となる。
【0025】
そのため、本発明によっても、電解めっきを用いた配線の形成方法において、配線を電解めっきで形成するのと同時に当該配線の肩部にテーパを形成することができる。
【0026】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【0027】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。限定するものではないが、本実施形態では、電解めっきで形成される配線としてウェハレベルCSPの再配線に適用した例を説明する。
【0028】
本実施形態に係るCSPの基本構成は上記図5に示した構成と同様である。多少重複する部分もあるが、本実施形態のCSPの基本構成について図5を参照して説明する。
【0029】
半導体基板10は、シリコン基板などから構成されており、この半導体基板10には、図示しないトランジスタなどの半導体素子が形成されている。また、半導体基板10の一面側には上記半導体素子と導通するアルミなどからなる配線11や取出電極(パッド)12が形成されている。
【0030】
半導体基板10の一面上には、半導体素子や配線11を被覆して保護するシリコン窒化膜などからなるパッシベーション膜13が形成されている。ここで、パッシベーション膜13は取出電極12上には開口している。なお、これら半導体素子、配線11、取出電極12、パッシベーション膜13は周知の半導体プロセスにより形成することができる。
【0031】
このパッシベーション膜13の上には、絶縁性の膜材料からなる層間膜14が形成されている。この層間膜14は上部の再配線30と半導体基板10との応力緩和などの役割をなすもので、例えば、ポリイミドなどを塗布して硬化させることで形成できる。また、取出電極12の上部にて層間膜14はエッチングなどにより除去されて開口部15が形成されている。
【0032】
そして、層間膜14の上には、シード層16を介して金属を含む材料からなる再配線30が所定のパターンにて形成されている。この再配線30は、CSPにおいて所定のピッチで整列配置されるはんだバンプ40と取出電極12とを電気的に接続するために必要なものである。
【0033】
なお、シード層16は、再配線30の下地となるもので、CuやCrなどの膜をスパッタ法などにて成膜できる。このシード層16は再配線30と一致したパターンをなしている。
【0034】
再配線30は、層間膜14の開口部15を介して取出電極12と電気的に導通しており、層間膜14の開口部15からはんだバンプ40の配置部分まで所定の配線パターンを有して延びている。
【0035】
この再配線30は電解めっきを用いて形成される配線であり、例えば下地側からCu、Ni、Auなどの各めっき層が積層された多層構造やCuなどの単層の配線構造にすることができる。
【0036】
また、再配線30および層間膜14の上には、ポリイミドなどの絶縁性膜からなる保護膜50が形成されている。保護膜50のうち再配線30上の所定部位には、開口部51が形成されており、この開口部51を介して再配線30とはんだバンプ40とが電気的・機械的に接続されている。
【0037】
ここで、本実施形態の再配線30の詳細な断面構成について図1に示しておく。図1は保護膜に覆われた部分の再配線30において、再配線30の長手方向と直交する方向に沿った断面を示すものである。シード層16の上に再配線30が形成されており、再配線30の肩部30aはR形状に近いテーパ形状となっている。
【0038】
各部の膜厚寸法の一例を挙げておく。シード層16を含めた再配線30の膜厚T1は例えば6〜12μm、層間膜14上の保護膜50の厚さT2は5μm程度、再配線30上の保護膜50の厚さT3は3〜4μm程度、肩部30a上の保護膜50の膜厚(カバレッジ膜厚)T4は1μm以上が確保されている。
【0039】
このようなウェハレベルCSPは、プリント基板やセラミック基板などの配線基板上にはんだバンプ40側にて搭載され、はんだバンプ40をリフローさせることにより上記配線基板に実装される。
【0040】
また、本実施形態のCSPは、「従来技術」の欄にて述べたように、パッシベーション膜13まで形成された半導体基板10に対し、層間膜形成、シード層形成、レジスト形成、配線形成、レジスト除去、シード層エッチング、保護膜形成の各工程を行うことにより製造することができる。
【0041】
ここにおいて、上記図1に示した肩部30aにテーパが形成された再配線30は、次の図2、図3、図4に示すようにして形成される。大きくは、本発明者らが見出した次の三つの形成方法がある。
【0042】
図2に示す第1の方法では、レジスト20を形成する工程において、レジスト20における開口部21の端面を下方から上方に向かって拡がるテーパ形状とすることを特徴とするものである。
【0043】
ここで、このレジスト20のテーパは、アクリル系樹脂などの材質からなるレジストをフォトリソグラフ技術を用いて露光およびエッチングしてパターニング形成するときに露光量を狙い値よりも多めにすることで形成できる。また、レジストを露光した後の現像、エッチング時間を短めにすることでもレジストのテーパを形成することができる。
【0044】
例えば、図2のテーパ形状は、合成ゴム系などのネガレジストであれば露光をオーバーに行うことで達成できるし、フェノールノボラック系のポジ型レジストであれば現像をアンダーに行うことで容易に形成が可能である。
【0045】
この第1の方法によれば、レジスト20をこのようなテーパ形状とすることで、再配線30を電解めっきで形成するときに、レジスト20のテーパ面にて再配線30となるめっき膜は円弧状に形成してく。そして、この円弧状部分が再配線30の肩部30aとなる。こうして、再配線30を電解めっきで形成するのと同時に再配線30の肩部30aにR形状に近いテーパを形成することができる。
【0046】
図3に示す第2の方法では、レジスト20を形成する工程において、レジスト20としてフィルムレジストを用いることによりレジスト20における開口部21の端面を上方から下方に向かって拡がるテーパ形状とすることを特徴とするものである。
【0047】
本発明者らは、レジスト20として感光性樹脂フィルム(例えばアクリルメタクリルエステル重合物など)などからなるフィルムレジストを用い、これをNa2CO3(炭酸ソーダ)水溶液などからなる現像液を用いてエッチングすることにより、レジスト20における開口部21の端面を上方から下方に向かって拡がるテーパ形状とできることを実験的に確認した。
【0048】
より具体的には、アクリル系のドライフィルムレジストを用い、投影露光の焦点を表面付近に設定してアンダー露光し、現像をオーバーに行うことで、レジスト20における開口部21の端面を上方から下方に向かって拡がるテーパ形状とできることを実験的に確認した。
【0049】
そして、図3に示すように、この第2の方法では、開口部21の端面がこのようなテーパ形状をなすレジスト20をマスクとして、電解めっきを行うことにより、再配線30を電解めっきで形成するのと同時に再配線30の肩部30aにテーパを形成することができる。
【0050】
図4に示す第3の方法では、レジスト20を形成する工程において、レジスト20の厚さを電解めっき法により形成すべき再配線30の厚さよりも薄くなるようにし、再配線30を形成する工程では、レジスト20の厚さよりも厚く再配線30を形成することにより、再配線30をレジスト20の開口部21の縁部の上にもはみ出して形成するようにしたことを特徴とするものである。
【0051】
それによれば、再配線30を電解めっきで形成するときに、レジスト20の高さを超えるとともに開口部21の縁部上にはみ出して形成される再配線30の部分は、外周に向かってすそ拡がりの円弧状に形成されていく。そしてこの円弧状部分が再配線30の肩部30aとなる。
【0052】
そのため、この第3の方法によっても、再配線30を電解めっきで形成するのと同時に再配線30の肩部30aにテーパを形成することができる。
【0053】
以上述べてきたように、本実施形態では、基板10の一面上において配線30を形成する予定の部位に開口部21を有するレジスト20を形成する工程と、開口部21から露出する基板10の一面上に電解めっき法により配線30を形成する工程と、その後、レジスト20を除去する工程とを備える配線30の形成方法において、上記第1から第3の方法のいずれかを採用することにより、配線30を電解めっきで形成するのと同時に当該配線30の肩部30aにテーパを形成することができる。
【0054】
そして、このように肩部30aがテーパ形状(R形状も含む)配線30の上に、保護膜50を形成することにより、絶縁信頼性などを確保可能な、すなわち保護膜特性を十分に確保可能なカバレッジ膜厚を実現することができる。
【0055】
なお、配線30の肩部30aにテーパを形成することは、電解めっき時の電流密度を標準条件よりも増加させることでも可能であることを実験的に確認している。例えば、電流密度を標準条件よりも3〜4A/sd程度に増加させることにより、再配線30の厚さを配線中央部に比べて配線端部が約0.5〜0.7μm程度薄くなるようにできる。
【0056】
これにより、再配線30の肩部30aにテーパを形成することができ、この上に形成した保護膜50のカバレッジ膜厚を1μm以上にすることができた。
【0057】
なお、本発明は、CSPの再配線以外にも、電解めっきを用いた配線の形成方法であれば適用可能である。例えば、プリント基板上の銅箔配線に電解めっきを行い、それにより形成されるめっき膜からなる配線に対しても適用することができる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る配線の断面形状を示す図である。
【図2】上記実施形態において配線を形成する第1の方法を示す概略断面図である。
【図3】上記実施形態において配線を形成する第2の方法を示す概略断面図である。
【図4】上記実施形態において配線を形成する第3の方法を示す概略断面図である。
【図5】ウェハレベルCSPの要部を示す概略断面図である。
【図6】従来の配線の形成方法を示す図である。
【符号の説明】
10…半導体基板、20…レジスト、21…開口部、30…再配線。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for forming wiring using electrolytic plating, and can be applied to, for example, formation of rewiring of a CSP (chip size package).
[0002]
[Prior art]
A conventional general wiring forming method will be described by taking a wafer level CSP as an example. In the wafer level CSP, in the semiconductor manufacturing process, the solder bumps are formed in the wafer state without cutting the chips, and the completed wafer is diced into chips.
[0003]
FIG. 5 is a schematic cross-sectional view of a main part of the wafer level CSP, and FIGS. 6A and 6B are schematic cross-sectional views showing a conventional process for forming rewiring in the wafer level CSP.
[0004]
As shown in FIG. 5, the
[0005]
First, a semiconductor element such as a transistor, a
[0006]
An
[0007]
Next, a
[0008]
Next, as shown in FIG. 6A, a
[0009]
Thereafter, the resist is removed using a stripping solution or the like (resist removing step), and the
[0010]
Thereafter, as shown in FIG. 6B, a
[0011]
Then,
[0012]
[Problems to be solved by the invention]
However, for example, when the CSP has a power IC with a built-in power element that allows a large current to flow, it is necessary to increase the thickness of the wiring for the purpose of securing the current capacity of the wiring and reducing the wiring resistance. . For example, in the wafer level CSP, the film thickness of the rewiring 30 is set to about 6 to 12 μm.
[0013]
Therefore, as shown in FIG. 6B, the thickness (hereinafter referred to as coverage thickness) 50a of the portion of the
[0014]
In order to avoid this, conventionally, there is a method in which the
[0015]
In view of this, it is conceivable to form a metal wiring by electrolytic plating and then etching the metal wiring so that the shoulder portion of the wiring is tapered or rounded. In this way, since the shoulder portion of the wiring flares toward the outer periphery, when the protective film is formed thereon, the
[0016]
However, in this case, in order to form a taper on the shoulder portion of the thick metal wiring, there are problems that it takes a considerable time for the etching process, and the film thickness and width of the wiring are reduced by the etching.
[0017]
In view of the above problems, an object of the present invention is to form a taper (including an R shape) at the shoulder portion of the wiring simultaneously with the formation of the wiring by electrolytic plating in the wiring forming method using electrolytic plating.
[0018]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, in the wiring forming method for forming the wiring (30) using electrolytic plating on one surface of the substrate (10), the wiring is formed on one surface of the substrate. Forming a resist (20) having an opening (21) at a site to be formed, forming a wiring by electrolytic plating on one surface of the substrate exposed from the opening, and then removing the resist In the step of forming the resist, in the step of forming the resist, the end surface of the opening in the resist is formed into a tapered shape that expands from below to above, so that the shoulder portion of the wiring is formed in an arc shape in the step of forming the wiring It is characterized by.
[0019]
According to this, by forming the resist in such a tapered shape, when the wiring is formed by electroplating, the wiring is formed in an arc shape on the tapered surface of the resist, and this arc-shaped portion is the shoulder of the wiring. Part. Therefore, according to the present invention, at the same time when the wiring is formed by electrolytic plating, a taper close to the R shape can be formed on the shoulder portion of the wiring.
[0023]
According to a second aspect of the present invention, in the method for forming a wiring according to the first aspect , in the step of forming the resist, the tapered shape of the resist is formed in an arc shape, and the invention according to the third aspect of the present invention. Then, in the method for forming a wiring according to claim 1 or 2 , in the step of forming the wiring, the wiring is formed thinner than the thickness of the resist. According to a fourth aspect of the present invention, in the wiring forming method for forming the wiring (30) on one surface of the substrate (10) using electrolytic plating, the wiring is formed on the surface of the substrate on which the wiring is to be formed. A step of forming a resist (20) having an opening (21), a step of forming wiring on one surface of the substrate exposed from the opening by an electrolytic plating method, and a step of removing the resist thereafter. In the step of forming the resist, the thickness of the resist is made thinner than the thickness of the wiring to be formed by electrolytic plating. In the step of forming the wiring, the wiring is formed thicker than the thickness of the resist, and the wiring is resisted. by also be formed to protrude over the edge of the opening of, and forming a shoulder portion of the wiring in a circular arc shape.
[0024]
According to this, by forming the resist thinner than the thickness of the wiring to be formed, when the wiring is formed by electrolytic plating, the resist exceeds the height of the resist and protrudes over the edge of the opening. The wiring portion to be formed is formed in a circular arc shape spreading toward the outer periphery. This arc-shaped portion becomes the shoulder portion of the wiring.
[0025]
Therefore, according to the present invention, in the method for forming a wiring using electrolytic plating, a taper can be formed on the shoulder portion of the wiring simultaneously with the formation of the wiring by electrolytic plating.
[0026]
In addition, the code | symbol in the parenthesis of each said means is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments shown in the drawings will be described below. Although not limited, in this embodiment, an example in which the wiring formed by electrolytic plating is applied to rewiring of a wafer level CSP will be described.
[0028]
The basic configuration of the CSP according to this embodiment is the same as the configuration shown in FIG. Although there are some overlapping parts, the basic configuration of the CSP of this embodiment will be described with reference to FIG.
[0029]
The
[0030]
On one surface of the
[0031]
An
[0032]
A rewiring 30 made of a material containing metal is formed in a predetermined pattern on the
[0033]
The
[0034]
The
[0035]
The
[0036]
A
[0037]
Here, FIG. 1 shows a detailed cross-sectional configuration of the rewiring 30 of the present embodiment. FIG. 1 shows a cross section of a portion of the
[0038]
An example of the film thickness dimension of each part is given. The film thickness T1 of the
[0039]
Such a wafer level CSP is mounted on a wiring board such as a printed board or a ceramic board on the
[0040]
In addition, as described in the section of “Prior Art”, the CSP of this embodiment performs interlayer film formation, seed layer formation, resist formation, wiring formation, resist formation on the
[0041]
Here, the
[0042]
The first method shown in FIG. 2 is characterized in that, in the step of forming the resist 20, the end surface of the
[0043]
Here, the taper of the resist 20 can be formed by making the exposure amount larger than the target value when patterning the resist made of a material such as an acrylic resin by exposure and etching using a photolithographic technique. . The taper of the resist can also be formed by shortening the development and etching time after exposing the resist.
[0044]
For example, the taper shape of FIG. 2 can be achieved by over-exposing a negative resist such as a synthetic rubber type, and can be easily formed by under-developing a phenol novolac type positive resist. Is possible.
[0045]
According to the first method, by forming the resist 20 in such a tapered shape, when the
[0046]
In the second method shown in FIG. 3, in the step of forming the resist 20, a film resist is used as the resist 20 so that the end surface of the
[0047]
The inventors use a film resist made of a photosensitive resin film (for example, acrylic methacrylic ester polymer) or the like as the resist 20, and this is etched using a developer made of an aqueous solution of Na 2 CO 3 (sodium carbonate) or the like. By doing so, it was experimentally confirmed that the end surface of the
[0048]
More specifically, an acrylic dry film resist is used, the focus of projection exposure is set near the surface, underexposure is performed, and development is performed over, so that the end surface of the
[0049]
As shown in FIG. 3, in this second method, the
[0050]
In the third method shown in FIG. 4, in the step of forming the resist 20, the step of forming the
[0051]
According to this, when the
[0052]
Therefore, also by this third method, the
[0053]
As described above, in the present embodiment, the step of forming the resist 20 having the opening 21 at the portion where the
[0054]
In addition, by forming the
[0055]
It has been experimentally confirmed that the taper can be formed on the
[0056]
Thereby, the taper can be formed on the
[0057]
The present invention can be applied to any wiring forming method using electrolytic plating other than CSP rewiring. For example, the present invention can also be applied to a wiring made of a plating film formed by performing electrolytic plating on a copper foil wiring on a printed board.
[Brief description of the drawings]
FIG. 1 is a diagram showing a cross-sectional shape of a wiring according to an embodiment of the present invention.
FIG. 2 is a schematic cross-sectional view showing a first method for forming a wiring in the embodiment.
FIG. 3 is a schematic cross-sectional view showing a second method of forming a wiring in the embodiment.
FIG. 4 is a schematic cross-sectional view showing a third method for forming a wiring in the embodiment.
FIG. 5 is a schematic cross-sectional view showing a main part of a wafer level CSP.
FIG. 6 is a diagram illustrating a conventional method for forming a wiring.
[Explanation of symbols]
DESCRIPTION OF
Claims (4)
前記基板の一面上において前記配線を形成する予定の部位に開口部(21)を有するレジスト(20)を形成する工程と、
前記開口部から露出する前記基板の一面上に電解めっき法により前記配線を形成する工程と、
その後、前記レジストを除去する工程とを備え、
前記レジストを形成する工程で、前記レジストにおける前記開口部の端面を下方から上方に向かって拡がるテーパ形状とすることにより、前記配線を形成する工程で、前記配線の肩部を円弧状に形成することを特徴とする配線の形成方法。In the wiring formation method of forming the wiring (30) using electrolytic plating on one surface of the substrate (10),
Forming a resist (20) having an opening (21) at a site where the wiring is to be formed on one surface of the substrate;
Forming the wiring by electrolytic plating on one surface of the substrate exposed from the opening;
Thereafter, the step of removing the resist,
In the step of forming the resist, by forming the end surface of the opening in the resist into a tapered shape that expands from below to above, the shoulder of the wiring is formed in an arc shape in the step of forming the wiring. A method of forming a wiring characterized by the above.
前記基板の一面上において前記配線を形成する予定の部位に開口部(21)を有するレジスト(20)を形成する工程と、
前記開口部から露出する前記基板の一面上に電解めっき法により前記配線を形成する工程と、
その後、前記レジストを除去する工程とを備え、
前記レジストを形成する工程では、前記レジストの厚さを前記電解めっき法により形成すべき前記配線の厚さよりも薄くなるようにし、
前記配線を形成する工程では、前記レジストの厚さよりも厚く前記配線を形成し、前記配線を前記レジストの開口部の縁部の上にもはみ出して形成することにより、前記配線の肩部を円弧状に形成することを特徴とする配線の形成方法。In the wiring formation method of forming the wiring (30) using electrolytic plating on one surface of the substrate (10),
Forming a resist (20) having an opening (21) at a site where the wiring is to be formed on one surface of the substrate;
Forming the wiring by electrolytic plating on one surface of the substrate exposed from the opening;
Thereafter, the step of removing the resist,
In the step of forming the resist, the thickness of the resist is made thinner than the thickness of the wiring to be formed by the electrolytic plating method,
The wiring in the step of forming, said wire thicker than the thickness of the resist is formed, by forming the wiring protrudes also on the edge of the opening of the resist, the shoulder of the front Symbol wiring Is formed in an arc shape .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002238300A JP4225005B2 (en) | 2002-08-19 | 2002-08-19 | Method for forming wiring using electrolytic plating |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002238300A JP4225005B2 (en) | 2002-08-19 | 2002-08-19 | Method for forming wiring using electrolytic plating |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004079797A JP2004079797A (en) | 2004-03-11 |
JP4225005B2 true JP4225005B2 (en) | 2009-02-18 |
Family
ID=32021758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002238300A Expired - Fee Related JP4225005B2 (en) | 2002-08-19 | 2002-08-19 | Method for forming wiring using electrolytic plating |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4225005B2 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006339189A (en) * | 2005-05-31 | 2006-12-14 | Oki Electric Ind Co Ltd | Semiconductor wafer and semiconductor device using the same |
JP4913456B2 (en) * | 2006-03-22 | 2012-04-11 | 株式会社テラミクロス | Manufacturing method of semiconductor device |
JP5350830B2 (en) * | 2009-02-16 | 2013-11-27 | 日本特殊陶業株式会社 | Multilayer wiring board and manufacturing method thereof |
JP2014187337A (en) * | 2013-03-25 | 2014-10-02 | Disco Abrasive Syst Ltd | Wafer level package structure and manufacturing method of the same |
JP2014187339A (en) * | 2013-03-25 | 2014-10-02 | Disco Abrasive Syst Ltd | Wafer level package structure and manufacturing method of the same |
JP2014187338A (en) * | 2013-03-25 | 2014-10-02 | Disco Abrasive Syst Ltd | Wafer level package structure and manufacturing method of the same |
JP6099591B2 (en) * | 2014-03-26 | 2017-03-22 | 三菱電機株式会社 | Semiconductor device and manufacturing method of semiconductor device |
CN109219868B (en) | 2016-06-10 | 2022-12-06 | 三菱电机株式会社 | Semiconductor device and method for manufacturing semiconductor device |
-
2002
- 2002-08-19 JP JP2002238300A patent/JP4225005B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004079797A (en) | 2004-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7294933B2 (en) | Semiconductor wafer, semiconductor device and method of manufacturing the same, circuit board, and electronic equipment | |
JP3538029B2 (en) | Method for manufacturing semiconductor device | |
JP2004104103A (en) | Semiconductor device and its manufacturing method, circuit substrate and electronic apparatus | |
JP4225005B2 (en) | Method for forming wiring using electrolytic plating | |
US7183645B2 (en) | Semiconductor device with external terminal joined to concave portion of wiring layer | |
CN109727942B (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP3678239B2 (en) | Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus | |
JP2004281898A (en) | Semiconductor device and its producing method, circuit board and electronic apparatus | |
JP2004235420A (en) | Electronic device, manufacturing method thereof, circuit board, manufacturing method thereof, electronic device, and manufacturing method thereof | |
KR100713912B1 (en) | Flip chip package by wafer level process and manufacture method thereof | |
US20080203569A1 (en) | Semiconductor device and manufacturing method thereof | |
JP3972211B2 (en) | Semiconductor device and manufacturing method thereof | |
JP3664707B2 (en) | Semiconductor device and manufacturing method thereof | |
JP4049127B2 (en) | Manufacturing method of semiconductor device | |
JP4238694B2 (en) | Manufacturing method of semiconductor wafer and semiconductor chip | |
JP4725626B2 (en) | Manufacturing method of electronic device | |
JP2007329508A (en) | Semiconductor device | |
JP3918941B2 (en) | Manufacturing method of semiconductor device | |
JP3726906B2 (en) | Semiconductor device and manufacturing method thereof, circuit board, and electronic apparatus | |
JP3722784B2 (en) | Semiconductor device | |
JP2007258354A (en) | Process for manufacturing semiconductor device | |
JP2005236318A (en) | Semiconductor device, its manufacturing method, circuit board, and electronic apparatus | |
JP4913456B2 (en) | Manufacturing method of semiconductor device | |
JP2016009745A (en) | Electronic component, method for manufacturing electronic component, and electronic device | |
JP3640781B2 (en) | Semiconductor device and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041104 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060823 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061020 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071211 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081104 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081117 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131205 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |