JP3722784B2

JP3722784B2 - Semiconductor device

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Publication number: JP3722784B2
Application number: JP2002168078A
Authority: JP
Inventors: 嘉文中村; 隆一佐原; 望下石坂; 憲幸戒能; 啓司三木; 勝喜内海; 和美渡瀬
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-06-10
Filing date: 2002-06-10
Publication date: 2005-11-30
Anticipated expiration: 2022-06-10
Also published as: JP2004014893A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップに形成された集積回路部を保護すると共に該集積回路部と外部装置との電気的な接続をチップ状態で確保し、さらに高密度な実装を可能とする半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置は、電子機器の小型化及び高機能化に伴い、半導体チップに設けられる入出力（Ｉ／Ｏ）ピンの数が増加し、さらには半導体チップの小型化を実現するために、端子間のピッチが狭小化してきている。その結果、従来の半導体装置を代表するＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）型の半導体装置で用いられてきたワイヤボンディング法による半導体チップと外部接続端子であるリードとを接続する接続法に限界が出てきている。そこで、半導体装置の裏面に外部接続端子を有するＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）型の半導体装置や、ＣＳＰ（ＣｈｉｐＳｃａｌｅＰａｃｋａｇｅ）型の半導体装置等が開発され台頭してきている。しかしながら、これらのパッケージにおいても、半導体チップにおける端子間の狭小化には問題が生じている。そこで、半導体チップの上に端子からさらに配線を形成し、外部端子同士の間隔を広げて再配線するという技術も開発されている。この技術によりＣＳＰ型等の半導体装置の小型パッケージの開発が加速されている。
【０００３】
以下、半導体チップ上に再配線された配線を有する従来のＣＳＰ型半導体装置について図面を参照しながら説明する。
【０００４】
図９（ａ）及び図９（ｂ）は第１の従来例に係るＣＳＰ型の半導体装置であって、図９（ａ）は上面のソルダレジスト膜を剥がした状態の平面構成を示し、図９（ｂ）は図９（ａ）のIXｂ−IXｂ線における断面構成を示している。
【０００５】
図９（ａ）及び図９（ｂ）に示すように、上部及び上面に形成された集積回路（図示せず）と、該集積回路と接続された複数のパッド電極１０２と、集積回路を覆うパッシベーション膜１０３とが形成された半導体チップ１０１には、パッシベーション膜１０３上に延びると共に一端が各パッド電極１０２と接続され且つ他端がそれぞれランド部１０４ａとなる複数の配線１０４が設けられている。
【０００６】
複数の配線１０４を含むパッシベーション膜１０３の上には、絶縁性樹脂材からなり、各ランド部１０４ａを露出する複数の開口部１０６ａを有するソルダレジスト膜１０６が形成されており、このソルダレジスト膜１０６により、配線１０４及び集積回路が封止されている。
【０００７】
図１０は第２の従来例に係るＣＳＰ型の半導体装置の断面構成を示している。図１０に示すように、第１の従来例との相違点は、配線１０４がパッシベーション膜１０３の上に形成した絶縁性樹脂材からなる絶縁膜１０７の上に形成されており、ソルダレジスト膜１０６は、配線１０４を含む絶縁膜１０７の上に形成されている点にある。さらに、ソルダレジスト膜１０６の開口部１０６ａから露出する各ランド１０４ａ上には、外部電極であるボールバンプ１０８がそれぞれ形成されている。
【０００８】
第１及び第２の従来例に係る半導体装置は、ソルダレジスト膜１０６が半導体チップ１０１の主面上の端部にまで形成されており、このため、半導体チップ１０１の主面はソルダレジスト膜１０６に完全に覆われている。
【０００９】
【発明が解決しようとする課題】
ＣＳＰ型の半導体装置の製造方法の一例として、特開平１０−７９３６２号公報には、図１０に示すような構造をウエハ状態で形成した後に、半導体ウエハをチップ状に切断する方法が開示されている。
【００１０】
しかしながら、ソルダレジスト膜１０６を形成した後に、例えばダイシングソー等を用いて、半導体ウエハをソルダレジスト膜１０６と共に切断すると、半導体ウエハとソルダレジスト膜１０６との引っ張り弾性率の差や、半導体ウエハのチッピングによって、ソルダレジスト膜１０６が半導体ウエハの切断面の近傍から剥離し易いという問題がある。その結果、半導体装置の環境信頼性試験等を行なうと、半導体ウエハにおける切断面の近傍部分からソルダレジスト膜１０６の剥離が伸長して配線１０４が破断することにより、電気的に不良を起こすおそれがある。
【００１１】
本発明は、前記従来の問題を解決し、ＣＳＰ型の半導体装置の素子形成面を封止する絶縁性樹脂膜の剥離に起因する不具合を防止できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、ＣＳＰ型の半導体装置において、集積回路部を封止する絶縁性樹脂材を半導体ウエハにおけるダイシング領域（ストリート）の上に設けない構成とする。
【００１３】
具体的に、本発明に係る第１の半導体装置は、主面に形成された集積回路部、主面上に形成され且つ集積回路部と電気的に接続された電極、及び集積回路部を覆うように形成された第１の絶縁膜を有する半導体チップと、第１の絶縁膜の上に形成され、一方の端部が電極と接続され、他方の端部が外部端子となる配線と、半導体チップの上に、配線及び第１の絶縁膜を覆うと共に外部端子を露出するように形成された絶縁性樹脂材からなる第２の絶縁膜とを備え、第２の絶縁膜は半導体チップの主面の周縁部上には形成されておらず、第１の絶縁膜の周縁部は、半導体チップの側端面から間隔をおいて形成され且つ第２の絶縁膜の側部から露出している。
【００１４】
第１の半導体装置によると、第１の絶縁膜の上に形成した新たな配線を覆う絶縁性樹脂材からなる第２の絶縁膜（ソルダレジスト膜）は、半導体チップの主面の周縁部上には形成されていないため、半導体チップと第２の絶縁膜との接触面積が小さくなるので、半導体チップが第２の絶縁膜から受ける硬化時の収縮応力が低減する。さらに、半導体チップをウエハ状態からの切断（ダイシング）により得た場合に、第２の絶縁膜に切断用治具が触れることがないため、第２の絶縁膜が半導体チップから外力により剥離することをも防止できるので、第２の絶縁膜の温度収縮及び剥離に起因する配線不良等の不具合を防止することができるようになる。
【００１６】
第１の半導体装置において、第２の絶縁膜はその側面上部が半導体チップの内側に傾いたテーパ形状を有していることが好ましい。
【００１７】
第１の半導体装置において、第２の絶縁膜はその厚さが約３μｍ以上で且つ約１５０μｍ以下であることが好ましい。
【００１８】
第１の半導体装置は、外部端子の上に形成され、第２の絶縁膜から突出する突起電極をさらに備えていることが好ましい。
【００１９】
本発明に係る第２の半導体装置は、主面に形成された集積回路部、主面上に形成され且つ集積回路部と電気的に接続された電極、及び集積回路部を覆うように形成された第１の絶縁膜を有する半導体チップと、半導体チップの上に、電極を露出し且つ第１の絶縁膜を覆うように形成された絶縁性樹脂材からなる第２の絶縁膜と、第２の絶縁膜の上に形成され、一方の端部が電極と接続され、他方の端部が外部端子となる配線と、半導体チップの上に、配線及び第２の絶縁膜を覆うと共に外部端子を露出するように形成された絶縁性樹脂材からなる第３の絶縁膜とを備え、第３の絶縁膜は半導体チップの主面の周縁部上には形成されておらず、第１の絶縁膜の周縁部は、半導体チップの側端面から間隔をおいて形成され且つ第２の絶縁膜及び第３の絶縁膜の側部から露出している。
【００２０】
第２の半導体装置によると、第２の絶縁膜の上に形成した新たな配線を覆う絶縁性樹脂材からなる第３の絶縁膜（ソルダレジスト膜）は、半導体チップの主面の周縁部上には形成されていないため、半導体チップと第３の絶縁膜との接触面積が小さくなるので、半導体チップが第３の絶縁膜から受ける硬化時の収縮応力が低減する。さらに、半導体チップをウエハ状態からの切断（ダイシング）により得た場合に、第３の絶縁膜に切断用治具が触れることがないため、第３の絶縁膜が半導体チップから外力により剥離することをも防止できるので、第３の絶縁膜の温度収縮及び剥離に起因する配線不良等の不具合を防止することができるようになる。
【００２２】
第２の半導体装置において、第２の絶縁膜又は第３の絶縁膜は、それぞれの側面上部が半導体チップの内側に傾いたテーパ形状を有していることが好ましい。
【００２３】
第２の半導体装置において、第３の絶縁膜は、その端部が第１の絶縁膜と接触するように形成され、該端部の厚さは約３μｍ以上で且つ約１５０μｍ以下であることが好ましい。
【００２４】
第２の半導体装置は、外部端子の上に形成され、第３の絶縁膜から突出する突起電極をさらに備えていることが好ましい。
【００３３】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３４】
図１は本発明の第１の実施形態に係るＣＳＰ型の半導体装置の断面構成を示している。
【００３５】
図１に示すように、半導体チップ１０には、その上部又は上面に形成された集積回路部１１と、該集積回路部１１と接続されると共に集積回路部１１の周囲に配置された複数のパッド電極１２と、集積回路部１１を覆う第１の絶縁膜としての窒化シリコン（Ｓｉ₃Ｎ₄）等からなるパッシベーション膜１３とが形成されている。
【００３６】
パッシベーション膜１３の上には、一端が各パッド電極１２と接続され且つ他端がそれぞれ外部端子１４ａとなる複数の配線１４が選択的に設けられている。
【００３７】
さらに、複数の配線を含むパッシベーション膜１３の上には、絶縁性樹脂材からなり、各外部端子１４ａを露出する複数の開口部１６ａを有する第２の絶縁膜としてのソルダレジスト膜１６が形成されており、該ソルダレジスト膜１６により、配線１４及び集積回路部１１が共に封止されている。
【００３８】
第１の実施形態の特徴として、ソルダレジスト膜１６は、半導体チップ１０の主面の周縁部１０ａの上には形成されていない。
【００３９】
ここで、ソルダレジスト膜１６は、その側面がパッド電極１２を覆う範囲において、できる限り半導体チップ１０の内側に位置するように形成することが好ましい。このようにすると、ソルダレジスト膜１６の面積及び体積が小さくなるため、配線１４が受ける、ソルダレジスト膜１６を構成する絶縁性樹脂材の硬化時の収縮応力が小さくなる。その結果、ソルダレジスト膜１６の剥離が生じにくくなるので、配線不良等を防止することができる。また、ソルダレジスト膜１６の膜厚においても、硬化時の収縮応力を小さくすると共に、成膜及び開口部１６ａの形成のし易さの観点から薄くする方が好ましい。
【００４０】
本発明の効果を評価する指標として、第１の実施形態に係る半導体装置を−４０℃〜８０℃の温度範囲環境に繰り返してさらす温度サイクル試験（環境信頼性試験）を行なった。具体的には、ソルダレジスト膜１６の側部の位置を半導体チップ１０の側端面から３０μｍ程度だけ内側とし、その膜厚をそれぞれ１０μｍ、５０μｍ、１５０μｍ、及び２００μｍの４種類のサンプルを用意した。さらに比較用として、第１の従来例と同様に半導体チップ１０の周縁部１０ａの上にソルダレジスト膜１６を残した状態のそれぞれ上記４種類の膜厚を持つ４種類のサンプルを用意し、併せて８種類のサンプルを用いて温度サイクル試験を行なった。その結果、本発明の構成を持つサンプルは、温度サイクル試験を１０００サイクル行なった場合でも、膜厚が１５０μｍ以下の構成ではいずれもソルダレジスト膜１６に剥離や割れ等の不良が生じなかった。しかしながら、膜厚が２００μｍの構成を持つサンプルは４００サイクルでサンプルの一部に剥離が生じた。これに対し、従来の構成を持つサンプルは、膜厚が１５０μｍ以上の構成で１００サイクルでも剥離が生じた。また、膜厚が５０μｍの構成のサンプルも４００サイクルで剥離が生じた。
【００４１】
このように、第１の実施形態によると、半導体チップ１０の主面に形成された集積回路部１１を封止し、且つその上に外部端子１４ａを持つ配線（再配線）１４を形成するためのソルダレジスト膜１６は、半導体チップ１０の主面の周縁部上には形成されない構成としているため、温度変化による熱収縮及び熱膨張による剥離が生じにくくなり、配線１４のソルダレジスト膜１６に対する密着信頼性が確実に向上する。
【００４２】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例について図面を参照しながら説明する。
【００４３】
図２は本発明の第１の実施形態の第１変形例に係るＣＳＰ型の半導体装置の断面構成を示している。図２において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００４４】
図２に示すように、各外部端子１４ａの上に、それぞれソルダレジスト膜１６の上面から突出する突起電極としての半田材等からなる金属バンプ１８を設けている。このようにすると、本発明の半導体装置を実装用基板に実装する場合に、半導体装置の外部端子１４ａと実装用基板との間の電気的な接続を確実に行なえるようになる。
【００４５】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例について図面を参照しながら説明する。
【００４６】
図３は本発明の第１の実施形態の第２変形例に係るＣＳＰ型の半導体装置の断面構成を示している。図３において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００４７】
図３に示すように、半導体チップ１０の周縁部１０ａ上において、パッシベーション膜１３の周縁部を半導体チップ１０の側端面から間隔をおいて形成し、且つソルダレジスト膜１６の側部を、パッシベーション膜１３の周縁部が露出するように形成している。このようにすると、半導体ウエハから半導体チップ１０をダイシング等により分割して得る際に、半導体チップ１０の切断面で発生し易いチッピング等の影響を受けにくくすることができる。
【００４８】
より具体的には、パッシベーション膜１３の端部は、半導体チップ１０の側端面から間隔をおいて、すなわち半導体チップ１０の主面の内側に形成されているため、パッシベーション膜１３自体が半導体チップ１０の周縁部に生じたチッピングの影響を受けにくくなる。
【００４９】
さらに、パッシベーション膜１３には、通常窒化シリコン等の比較的に硬い材料が用いられるため、半導体チップ１０に生じたチッピングがこの比較的に硬い材料からなるパッシベーション膜１３の端部で止まり易い。その上、ソルダレジスト膜１６の側部は、パッシベーション膜１３の周縁部が露出するように、すなわちパッシベーション膜１３の内側に形成されているため、たとえパッシベーション膜１３にチッピングが及んだとしても、ソルダレジスト膜１６の側部はチッピングの影響を受けにくくなる。
【００５０】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例について図面を参照しながら説明する。
【００５１】
図４は本発明の第１の実施形態の第３変形例に係るＣＳＰ型の半導体装置の断面構成を示している。図４において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５２】
図４に示すように、本変形例に係るソルダレジスト膜１６は、その四方の各側面の上部がその下部と比べて半導体チップ１０の内側に傾いたテーパ形状としている。
【００５３】
一般に、ソルダレジスト膜１６が、温度サイクル試験等の環境信頼性試験にさらされた場合に、半導体チップ１０の熱膨張係数とソルダレジスト膜１６を構成する絶縁性樹脂材の熱膨張係数との差から発生する応力により、半導体チップ１０の主面から、ソルダレジスト膜１６が剥離し易くなる。
【００５４】
しかしながら、本変形例においては、ソルダレジスト膜１６の側面の形状をその上部が半導体チップ１０の内側に傾斜して、半導体チップ１０の周縁部１０ａの上に載置する樹脂材の量を減らすことにより、該半導体チップ１０とソルダレジスト膜１６との熱膨張係数の差に起因する応力を緩和している。
【００５５】
第３変形例においては、ソルダレジスト膜１６の側面の上部が半導体チップ１０の外側に傾斜した比較例と共に環境信頼性試験を行ない、第３変形例に係る半導体装置の信頼性は比較例と比べてその信頼性が約３倍も向上することを確認している。
【００５６】
（第１の実施形態の製造方法）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００５７】
図５（ａ）〜図５（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の構成を模式的に示している。
【００５８】
まず、図５（ａ）に示すように、それぞれダイシングライン（ダイシング領域）１０ｂに囲まれた複数の集積回路部１１と、該複数の集積回路部１１とそれぞれ電気的に接続された複数のパッド電極１２と、複数の集積回路部１１をそれぞれ覆うように形成されたパッシベーション膜１３とを有する半導体ウエハ１０Ａを用意する。続いて、パッシベーション膜１３の上に配線１４を形成する。
【００５９】
具体的には、ダイシングライン１０ａに囲まれた１つのチップ領域を拡大した断面図に示すように、例えばスパッタ法により、半導体ウエハ１０Ａの全面に、チタン（Ｔｉ）とタングステン（Ｗ）との合金からなる下部層を成膜し、続いて、スパッタ法により、下部層の上に銅（Ｃｕ）からなる配線本体層を成膜して、下部層及び配線本体層からなり、膜厚が約４μｍの配線形成膜を形成する。ここで、配線材料は、銅、チタン及びタングステン以外にも、クロム（Ｃｒ）又はアルミニウム（Ａｌ）等を主成分とする金属材料が好ましく、さらには、他の導電性を有する金属材料であればよい。また、成膜方法はスパッタ法に限られず、めっき法又はスクリーン印刷法等を用いてもよい。続いて、配線形成膜の上にレジスト膜を塗布し、リソグラフィ法及びアルゴン（Ａｒ）ガス等を用いたドライエッチング法により、配線形成膜に対して、一方の端部が各パッド電極１２と接続され且つ他方の端部がそれぞれ外部端子１４ａとなるように、配線本体層及び下部層に対して順次パターニングを行なって、配線形成膜から複数の配線１４を形成する。
【００６０】
次に、図５（ｂ）に示すように、半導体ウエハ１０Ａの上に、複数の配線１４及びパッシベーション膜１３を含む全面にわたって、例えば感光性を有する絶縁性樹脂材を塗布して、ソルダレジスト形成膜を成膜する。続いて、成膜したソルダレジスト形成膜に対して、リソグラフィ法により露光及び現像を行なって、配線１４の外部端子１４ａを開口する開口部１６ａを形成することにより、ソルダレジスト形成膜からソルダレジスト膜１６を形成する。これと同時に、ソルダレジスト形成膜におけるダイシングライン１０ｂの上側部分をも除去する。ここでは、例えば、ソルダレジスト形成膜に対する露光量を約１０００ｍＪ／ｃｍ² とし、現像時間を約６０秒としている。また、半導体チップ１０のチップサイズは約１０ｍｍ×１０ｍｍであり、ソルダレジスト膜１６の側面がダイシング後のチップ状態の周囲から約０．１ｍｍだけ内側に位置するようにパターニングする。続いて、パターニングしたソルダレジスト膜１６に対して加熱による硬化処理（ポストキュア）を行なう。ソルダレジスト膜１６の膜厚は、ポストキュア後に約２０μｍとなるように設定している。但し、ソルダレジスト膜１６の膜厚は２０μｍに限られず、３μｍ〜１５０μｍ程度であれば良い。なぜなら、膜厚が３μｍよりも小さいと、配線１４等に対する被覆（カバレッジ）が不十分となり易く、また、１５０μｍよりも大きいと、ソルダレジスト膜１６がその端部から剥離し易くなるからである。続いて、ダイシングソー５０により、半導体ウエハ１０Ａの各ダイシングライン（ダイシング領域）１０ｂに沿って半導体ウエハ１０Ａを切断することにより、半導体ウエハ１０Ａから複数の半導体チップ１０を得る。
【００６１】
次に、図５（ｃ）に示すように、ソルダレジスト膜１６の各開口部１６ａに、外部接続端子として半田ボール等からなる金属バンプ１８を形成する。なお、半田ボールの代わりに、銅ボール等を用いてもよく、さらには、メタル印刷法により半田ペースト材（クリーム半田材）を印刷し、その後リフロー処理を行なうことにより、半田材からなる突起電極を形成することもできる。
【００６２】
なお、金属バンプ１８は、開口部１６ａを有するソルダレジスト膜１６を形成した後で且つ半導体ウエハ１０Ａをダイシングするよりも前に形成してもよい。但し、金属バンプ１８は必ずしも設ける必要はない。
【００６３】
なお、ソルダレジスト形成膜に開口部１６ａを開口するパターニングと、ソルダレジスト形成膜のダイシングライン１０ｂの上側部分を除去するパターニングとは同一の露光工程及び同一の現像工程で行なうことが好ましいが、必ずしも同一の工程で行なう必要はない。すなわち、ダイシングライン１０ｂの上側部分を除去する工程は、開口部１６ａを形成する工程よりも先に行なってもよく、また後に行なってもよい。
【００６４】
また、ソルダレジスト膜１６を構成する絶縁性樹脂材には、本実施形態のように、感光性を有する樹脂材を用いることが好ましく、これにより、リソグラフィ法によって微細なパターンを確実に形成することが可能となる。なお、非感光性樹脂材を用いる場合には、メタル印刷法等によりソルダレジスト膜１６の形成が可能である。
【００６５】
また、第３変形例のように、ソルダレジスト膜１６の側面上部が内側に傾くテーパ形状を持たせるには、現像工程における現像時間を所定時間よりも短縮したり、又はポストキュア処理の加熱時間を所定時間よりも長くしたりする。このように現像時間又は加熱時間を調整することにより、ソルダレジスト膜１６の各側面にテーパ形状を持たせることができる。
【００６６】
以上説明したように、第１の実施形態に係る製造方法よると、半導体ウエハ１０Ａをダイシングする際に、ソルダレジスト膜１６にダイシングソー５０等の切断用治具が触れることがないため、半導体チップ１０からソルダレジスト膜１６が剥離することを防止できる。その結果、ソルダレジスト膜１６の剥離に起因する配線不良等の不具合を防止することができる。
【００６７】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００６８】
図６は本発明の第２の実施形態に係るＣＳＰ型の半導体装置の断面構成を示している。図６において、図１に示す構成部材と同一の構成部材には同一の符号を付している。
【００６９】
図６に示すように、第２の実施形態に係る半導体装置は、半導体チップ１０の主面に形成された集積回路部１１を保護する第１の絶縁膜としてのパッシベーション膜１３の上に、絶縁性樹脂材からなる第２の絶縁膜としての配線下地絶縁膜２６が複数のパッド電極１２を露出するように、すなわちパッド電極１２の内側に形成されている。
【００７０】
配線１４は配線下地絶縁膜２６の上に、一端が各パッド電極１２と接続され且つ他端がそれぞれ外部端子１４ａとなるように形成されている。
【００７１】
さらに、第３の絶縁膜としてのソルダレジスト膜２７は、配線１４及び配線下地絶縁膜２６を覆うと共に、配線１４の外部端子１４ａを露出する開口部２７ａを持つように形成されている。
【００７２】
第２の実施形態においても、ソルダレジスト膜２７は、半導体チップ１０の主面の周縁部１０ａの上には形成されていない。
【００７３】
ここで、ソルダレジスト膜２７は、その側面がパッド電極１２を覆う範囲において、できる限り半導体チップ１０の内側に位置するように形成することが好ましい。このようにすると、ソルダレジスト膜２７の面積及び体積が小さくなるため、配線１４が受ける、ソルダレジスト膜２７を構成する絶縁性樹脂材の硬化時の収縮応力が小さくなる。その結果、ソルダレジスト膜２７の剥離が生じにくくなるので、配線不良等を防止することができる。
【００７４】
なお、各外部端子１４ａの上に、ソルダレジスト膜２７の上面から突出する突起電極としての半田材等からなる金属バンプを設けてもよい。
【００７５】
（第２の実施形態の第１変形例）
以下、本発明の第２の実施形態の第１変形例について図面を参照しながら説明する。
【００７６】
図７（ａ）は本発明の第２の実施形態の第１変形例に係るＣＳＰ型の半導体装置の断面構成を示している。図７（ａ）において、図６に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７７】
図７（ａ）に示すように、配線下地絶縁膜２６がパッド電極１２の外側にまで形成されており、この場合でも、配線下地絶縁膜２６は半導体チップ１０の周縁部１０ａを露出するように形成されている。ここで、配線下地絶縁膜２６の側面は、ソルダレジスト膜２７の側面の内側にあっても外側にあってもよく、さらには両方の側面が揃っていてもよい。但し、半導体チップ１０の周縁部１０ａ上及びその近傍に位置する樹脂材は、該樹脂材の硬化時の収縮応力により剥がれやすいため、樹脂材の量を減らす方が好ましい。従って、ソルダレジスト膜２７の底面積が配線下地絶縁膜２６の底面積よりも小さくなるように、ソルダレジスト膜２７の側面を配線下地絶縁膜２６の側面よりも内側に位置するように形成することが好ましい。
【００７８】
なお、各外部端子１４ａの上に、ソルダレジスト膜２７の上面から突出する突起電極としての半田材等からなる金属バンプを設けてもよい。
【００７９】
第１変形例においては、ソルダレジスト膜２７の端部の厚さは、配線下地絶縁膜２６の厚さと合わせて３μｍ〜１５０μｍ程度であれば良い。なぜなら、ソルダレジスト膜２７の端部の厚さが配線下地絶縁膜２６と合わせて３μｍよりも小さいと、配線下地絶縁膜２６に十分な弾性変形量を得ることができないため、半導体装置を実装用基板に実装した後に、該半導体装置と実装用基板との熱膨張量の差を配線下地絶縁膜２６が吸収することができなくなるからである。また、逆に、ソルダレジスト膜２７の端部の厚さが配線下地絶縁膜２６と合わせて１５０μｍよりも大きいと、該ソルダレジスト膜２７及び配線下地絶縁膜２６が剥離しやすくなるからである。
【００８０】
さらに、図７（ｂ）に第２変形例に係る半導体装置を示す。
【００８１】
図７（ｂ）に示すように、パッシベーション膜１３の周縁部は半導体チップ１０の側端面から間隔をおいて形成されている。
【００８２】
さらに、ソルダレジスト膜２７の側面は配線下地絶縁膜２６の側面よりも内側に位置するように形成されていると共に、ソルダレジスト膜２７及び配線下地絶縁膜２６の各側面は、それぞれ半導体チップ１０の内側に傾いたテーパ形状に形成されている。このようにすると、半導体チップ１０の周縁部１０ａ上及びその近傍に位置する樹脂材の量が減るため、半導体チップ１０と、配線下地絶縁膜２６及びソルダレジスト膜２７との熱膨張係数の差に起因する応力が緩和する。ここでも、第２変形例に係る半導体装置と、配線下地絶縁膜２６及びソルダレジスト膜２７の側面の上部が半導体チップ１０の外側に傾斜した比較例と比較する環境信頼性試験を行なった結果、第２変形例に係る半導体装置は、比較例と比べてその信頼性が約３倍も向上することを確認している。
【００８３】
（第２の実施形態の製造方法）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００８４】
図８（ａ）〜図８（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の構成を示している。
【００８５】
まず、図８（ａ）に示すように、それぞれダイシングライン（ダイシング領域）１０ｂに囲まれた複数の集積回路部１１と、該複数の集積回路部１１とそれぞれ電気的に接続された複数のパッド電極１２と、複数の集積回路部１１をそれぞれ覆うように形成されたパッシベーション膜１３とを有する半導体ウエハ１０Ａを用意する。続いて、パッシベーション膜１３の上に、低弾性樹脂材からなる配線下地形成膜を塗布する。ここで、低弾性樹脂材として感光性絶縁樹脂を用いると、リソグラフィ法により、配線下地形成膜に対してパッド電極１２を露出するようにパターニングして、配線下地形成膜から配線下地絶縁膜２６を形成することができる。ここでは、例えば、配線下地形成膜に対する露光量を約１０００ｍＪ／ｃｍ² とし、現像時間を約６０秒としている。その後、パターニングされた配線下地絶縁膜２６に対してポストキュアを行なう。このポストキュア後の配線下地絶縁膜２６の膜厚は約１０μｍであり、そのヤング率は約０．３ＧＰａ〜約７Ｇｐａである。但し、配線下地絶縁膜２６の膜厚は１０μｍに限られず、３μｍ〜１００μｍ程度であれば良い。
【００８６】
なお、配線下地絶縁膜２６の側面及び上面には配線１４が形成されるため、その側面上部が内側に傾いたテーパ形状とすることが好ましい。このようにすると、配線下地絶縁膜２６における上側の角部で配線１４が断線する等の配線不良を生じにくくなる。
【００８７】
次に、図８（ｂ）のダイシングライン１０ａに囲まれた１つのチップ領域を拡大した断面図に示すように、配線下地絶縁膜２６の上に配線１４を形成する。具体的には、例えばスパッタ法により、半導体ウエハ１０Ａの全面に、チタンとタングステンとの合金からなる下部層を成膜し、続いて、スパッタ法により銅からなる配線本体層を成膜して、膜厚が約４μｍの配線形成膜を形成する。ここで、配線材料は、銅、チタン及びタングステン以外にも、クロム（Ｃｒ）又はアルミニウム（Ａｌ）等を主成分とする金属材料が好ましく、さらには、他の導電性を有する金属材料であればよい。また、成膜方法はスパッタ法に限られず、めっき法又はスクリーン印刷法等を用いてもよい。続いて、配線形成膜の上にレジスト膜を塗布し、リソグラフィ法及びアルゴンガス等を用いたドライエッチング法により、配線形成膜に対して、一方の端部が各パッド電極１２と接続され且つ他方の端部がそれぞれ外部端子１４ａとなるように、配線本体層及び下部層に対して順次パターニングを行なって、配線形成膜から複数の配線１４を形成する。
【００８８】
次に、図８（ｃ）に示すように、半導体ウエハ１０Ａの上に、複数の配線１４及び配線下地絶縁膜２６を含む全面にわたって、例えば感光性を有する絶縁性樹脂材を塗布して、ソルダレジスト形成膜を成膜する。続いて、成膜したソルダレジスト形成膜に対して、リソグラフィ法により露光及び現像を行なって、配線１４の外部端子１４ａを開口する開口部２７ａを形成することにより、ソルダレジスト形成膜からソルダレジスト膜２７を形成する。これと同時に、ソルダレジスト形成膜におけるダイシングライン１０ｂの上側部分をも除去する。ここでは、例えば、ソルダレジスト形成膜に対する露光量を約１０００ｍＪ／ｃｍ² とし、現像時間を約６０秒としている。また、半導体チップ１０のチップサイズは約１０ｍｍ×１０ｍｍであり、ソルダレジスト膜２７の側面がダイシング後のチップ状態の周囲から約０．１ｍｍだけ内側に位置するようにパターニングする。続いて、パターニングしたソルダレジスト膜２７に対してポストキュアを行なう。ソルダレジスト膜２７の膜厚は、ポストキュア後に約８μｍとなるように設定している。但し、ソルダレジスト膜２７の膜厚は８μｍに限られず、第１の実施形態と同様の理由から３μｍ〜１５０μｍ程度であれば良い。続いて、ダイシングソー５０により、半導体ウエハ１０Ａの各ダイシングライン（ダイシング領域）１０ｂに沿って半導体ウエハ１０Ａを切断することにより、半導体ウエハ１０Ａから複数の半導体チップ１０を得る。
【００８９】
次に、図８（ｄ）に示すように、ソルダレジスト膜２７の各開口部２７ａに、外部接続端子として半田ボール等からなる金属バンプ１８を形成する。なお、半田ボールの代わりに、銅ボール等を用いても良く、さらには、メタル印刷法により半田ペースト材（クリーム半田材）を印刷し、その後リフロー処理を行なうことにより、半田材からなる突起電極を形成することもできる。
【００９０】
なお、金属バンプ１８は、開口部２７ａを有するソルダレジスト膜２７を形成した後で且つ半導体ウエハ１０Ａをダイシングするよりも前に形成しても良い。但し、金属バンプ１８は必ずしも設ける必要はない。
【００９１】
なお、ソルダレジスト形成膜に開口部２７ａを開口するパターニングと、ソルダレジスト形成膜のダイシングライン１０ｂの上側部分を除去するパターニングとは同一の露光工程及び同一の現像工程で行なうことが好ましいが、必ずしも同一の工程で行なう必要はない。すなわち、ダイシングライン１０ｂの上側部分を除去する工程は、開口部２７ａを形成する工程よりも先に行なってもよく、また後に行なってもよい。
【００９２】
また、配線下地絶縁膜２６及びソルダレジスト膜２７を構成する絶縁性樹脂材には、本実施形態のように、感光性を有する樹脂材を用いることが好ましく、これにより、リソグラフィ法によって微細なパターンを確実に形成することが可能となる。なお、非感光性樹脂材を用いる場合には、メタル印刷法等により配線下地絶縁膜２６及びソルダレジスト膜２７の形成が可能である。
【００９３】
また、第２の実施形態においては、配線下地絶縁膜２６及びソルダレジスト膜２７に同一の感光性絶縁樹脂材を用いたが、互いに異なる絶縁性樹脂材を用いてもよい。
【００９４】
このように、第２の実施形態に係る製造方法よると、半導体ウエハ１０Ａをダイシングする際に、ソルダレジスト膜２７にダイシングソー５０等の切断用治具が触れることがないため、半導体チップ１０からソルダレジスト膜２７が剥離することを防止できる。その結果、ソルダレジスト膜２７の剥離に起因する配線不良等の不具合を防止することができる。
【００９５】
なお、本発明の第１及び第２の実施形態並びに各変形例に係る半導体装置は、その用途を限定されないが、特に情報通信機器又は事務用電子機器等に用いると各機器の小型が容易となる。
【００９６】
【発明の効果】
本発明の半導体装置によると、半導体チップの上に形成した新たな配線（再配線）を覆う絶縁性樹脂材からなる絶縁膜（ソルダレジスト膜）は、半導体チップの主面の周縁部上には形成されないため、半導体チップと絶縁膜との接触面積が小さくなる。さらに、半導体チップをウエハ状態からの切断により得た場合に、該絶縁膜に切断用治具が触れることがないため、半導体チップから絶縁膜が剥離することを防止でき、その結果、絶縁膜の温度収縮及び剥離に起因する新たな配線の配線不良等の不具合を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示す構成断面図である。
【図２】本発明の第１の実施形態の第１変形例に係る半導体装置を示す構成断面図である。
【図３】本発明の第１の実施形態の第２変形例に係る半導体装置を示す構成断面図である。
【図４】本発明の第１の実施形態の第３変形例に係る半導体装置を示す構成断面図である。
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の模式的な構成図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す構成断面図である。
【図７】（ａ）は本発明の第２の実施形態の第１変形例に係る半導体装置を示す構成断面図である。（ｂ）は本発明の第２の実施形態の第２変形例に係る半導体装置を示す構成断面図である。
【図８】（ａ）〜（ｄ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の模式的な構成図である。
【図９】（ａ）及び（ｂ）は第１の従来例に係るＣＳＰ型の半導体装置を示し、（ａ）はソルダレジスト膜を剥がした状態の平面図であり、（ｂ）は（ａ）のIXｂ−IXｂ線における構成断面図である。
【図１０】第２の従来例に係るＣＳＰ型の半導体装置を示す構成断面図である。
【符号の説明】
１０半導体チップ
１０Ａ半導体ウエハ
１０ａ周縁部
１０ｂダイシングライン（ダイシング領域）
１１集積回路部
１２パッド電極（電極）
１３パッシベーション膜（第１の絶縁膜）
１４配線
１４ａ外部端子
１６ソルダレジスト膜（第２の絶縁膜）
１８金属バンプ（突起電極）
２６配線下地絶縁膜（第２の絶縁膜）
２７ソルダレジスト膜（第３の絶縁膜）
５０ダイシングソー[0001]
BACKGROUND OF THE INVENTION
  The present invention protects an integrated circuit portion formed on a semiconductor chip, secures electrical connection between the integrated circuit portion and an external device in a chip state, and enables a high-density mounting.In placeRelated.
[0002]
[Prior art]
In recent years, the number of input / output (I / O) pins provided in a semiconductor chip has increased with the downsizing and enhancement of functionality of electronic devices, and in order to realize further downsizing of the semiconductor chip, The pitch between terminals is becoming narrower. As a result, there is a limit to a connection method for connecting a semiconductor chip and a lead, which is an external connection terminal, by a wire bonding method used in a QFP (Quad Flat Package) type semiconductor device that represents a conventional semiconductor device. Yes. Therefore, BGA (Ball Grid Array) type semiconductor devices having an external connection terminal on the back surface of the semiconductor device, CSP (Chip Scale Package) type semiconductor devices, and the like have been developed and emerged. However, even in these packages, there is a problem in narrowing the terminals between the semiconductor chips. Therefore, a technique has been developed in which wiring is further formed from the terminals on the semiconductor chip, and rewiring is performed by widening the interval between the external terminals. Development of a small package of a semiconductor device such as a CSP type is accelerated by this technology.
[0003]
Hereinafter, a conventional CSP type semiconductor device having wiring rewired on a semiconductor chip will be described with reference to the drawings.
[0004]
FIGS. 9A and 9B are CSP type semiconductor devices according to the first conventional example, and FIG. 9A shows a planar configuration in a state where the solder resist film on the upper surface is peeled off. 9 (b) shows a cross-sectional configuration along the line IXb-IXb in FIG. 9 (a).
[0005]
As shown in FIGS. 9A and 9B, an integrated circuit (not shown) formed on the upper and upper surfaces, a plurality of pad electrodes 102 connected to the integrated circuit, and the integrated circuit are covered. The semiconductor chip 101 on which the passivation film 103 is formed is provided with a plurality of wirings 104 extending on the passivation film 103 and having one end connected to each pad electrode 102 and the other end serving as a land portion 104a.
[0006]
A solder resist film 106 made of an insulating resin material and having a plurality of openings 106a exposing the respective land portions 104a is formed on the passivation film 103 including the plurality of wirings 104. The solder resist film 106 Thus, the wiring 104 and the integrated circuit are sealed.
[0007]
FIG. 10 shows a cross-sectional structure of a CSP type semiconductor device according to the second conventional example. As shown in FIG. 10, the difference from the first conventional example is that the wiring 104 is formed on the insulating film 107 made of an insulating resin material formed on the passivation film 103, and the solder resist film 106. Is formed on the insulating film 107 including the wiring 104. Further, ball bumps 108 as external electrodes are formed on the lands 104a exposed from the openings 106a of the solder resist film 106, respectively.
[0008]
In the semiconductor device according to the first and second conventional examples, the solder resist film 106 is formed up to the end portion on the main surface of the semiconductor chip 101, and therefore the main surface of the semiconductor chip 101 is the solder resist film 106. Completely covered.
[0009]
[Problems to be solved by the invention]
As an example of a method for manufacturing a CSP type semiconductor device, Japanese Patent Laid-Open No. 10-79362 discloses a method of forming a structure as shown in FIG. 10 in a wafer state and then cutting the semiconductor wafer into chips. Yes.
[0010]
However, if the semiconductor wafer is cut together with the solder resist film 106 using, for example, a dicing saw after the solder resist film 106 is formed, a difference in tensile elastic modulus between the semiconductor wafer and the solder resist film 106, chipping of the semiconductor wafer, or the like. Therefore, there is a problem that the solder resist film 106 is easily peeled from the vicinity of the cut surface of the semiconductor wafer. As a result, when an environmental reliability test or the like of the semiconductor device is performed, peeling of the solder resist film 106 from the vicinity of the cut surface of the semiconductor wafer extends and the wiring 104 breaks, which may cause an electrical failure. is there.
[0011]
An object of the present invention is to solve the above-described conventional problems and to prevent problems caused by peeling of an insulating resin film that seals an element formation surface of a CSP type semiconductor device.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, in a CSP type semiconductor device, an insulating resin material for sealing an integrated circuit portion is not provided on a dicing region (street) in a semiconductor wafer.
[0013]
  Specifically, a first semiconductor device according to the present invention covers an integrated circuit portion formed on a main surface, an electrode formed on the main surface and electrically connected to the integrated circuit portion, and the integrated circuit portion. A semiconductor chip having a first insulating film formed as above, a wiring formed on the first insulating film, one end of which is connected to an electrode and the other end serving as an external terminal, and a semiconductor On the chip, a second insulating film made of an insulating resin material is formed so as to cover the wiring and the first insulating film and to expose the external terminal, and the second insulating film is a main part of the semiconductor chip. Formed on the peripheral edge of the surfaceIn addition, the peripheral edge portion of the first insulating film is formed at a distance from the side end face of the semiconductor chip and is exposed from the side portion of the second insulating film.
[0014]
According to the first semiconductor device, the second insulating film (solder resist film) made of an insulating resin material covering the new wiring formed on the first insulating film is formed on the peripheral portion of the main surface of the semiconductor chip. Since the contact area between the semiconductor chip and the second insulating film is reduced, the shrinkage stress during curing that the semiconductor chip receives from the second insulating film is reduced. Further, when the semiconductor chip is obtained by cutting (dicing) from the wafer state, the cutting jig does not touch the second insulating film, so that the second insulating film is peeled off from the semiconductor chip by an external force. Therefore, it is possible to prevent problems such as defective wiring due to temperature shrinkage and peeling of the second insulating film.
[0016]
In the first semiconductor device, the second insulating film preferably has a tapered shape in which an upper portion of the side surface is inclined inward of the semiconductor chip.
[0017]
In the first semiconductor device, the second insulating film preferably has a thickness of about 3 μm or more and about 150 μm or less.
[0018]
The first semiconductor device preferably further includes a protruding electrode formed on the external terminal and protruding from the second insulating film.
[0019]
  A second semiconductor device according to the present invention is formed so as to cover an integrated circuit portion formed on the main surface, an electrode formed on the main surface and electrically connected to the integrated circuit portion, and the integrated circuit portion. A semiconductor chip having a first insulating film, a second insulating film made of an insulating resin material formed on the semiconductor chip so as to expose the electrode and cover the first insulating film, Formed on the insulating film, with one end connected to the electrode and the other end serving as an external terminal, and on the semiconductor chip covering the wiring and the second insulating film and providing the external terminal A third insulating film made of an insulating resin material so as to be exposed, and the third insulating film is formed on the peripheral portion of the main surface of the semiconductor chip.In addition, the peripheral edge portion of the first insulating film is formed at a distance from the side end face of the semiconductor chip and is exposed from the side portions of the second insulating film and the third insulating film.
[0020]
According to the second semiconductor device, the third insulating film (solder resist film) made of an insulating resin material covering the new wiring formed on the second insulating film is formed on the peripheral portion of the main surface of the semiconductor chip. Since the contact area between the semiconductor chip and the third insulating film is small, the shrinkage stress during curing that the semiconductor chip receives from the third insulating film is reduced. Further, when the semiconductor chip is obtained by cutting (dicing) from the wafer state, the third insulating film does not touch the third insulating film, so that the third insulating film is peeled off from the semiconductor chip by an external force. Therefore, it is possible to prevent problems such as defective wiring due to temperature contraction and peeling of the third insulating film.
[0022]
In the second semiconductor device, the second insulating film or the third insulating film preferably has a tapered shape in which the upper part of each side surface is inclined inward of the semiconductor chip.
[0023]
In the second semiconductor device, the third insulating film is formed so that the end portion thereof is in contact with the first insulating film, and the thickness of the end portion is about 3 μm or more and about 150 μm or less. preferable.
[0024]
The second semiconductor device preferably further includes a protruding electrode formed on the external terminal and protruding from the third insulating film.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A first embodiment of the present invention will be described with reference to the drawings.
[0034]
FIG. 1 shows a cross-sectional configuration of a CSP type semiconductor device according to the first embodiment of the present invention.
[0035]
As shown in FIG. 1, the semiconductor chip 10 includes an integrated circuit portion 11 formed on an upper portion or an upper surface thereof, and a plurality of pads connected to the integrated circuit portion 11 and disposed around the integrated circuit portion 11. Silicon nitride (Si) as a first insulating film covering the electrode 12 and the integrated circuit portion 11_ThreeN_Four) And the like are formed.
[0036]
On the passivation film 13, a plurality of wirings 14 having one end connected to each pad electrode 12 and the other end serving as an external terminal 14 a are selectively provided.
[0037]
Further, on the passivation film 13 including a plurality of wirings, a solder resist film 16 is formed as a second insulating film made of an insulating resin material and having a plurality of openings 16a exposing the external terminals 14a. The wiring 14 and the integrated circuit portion 11 are both sealed by the solder resist film 16.
[0038]
As a feature of the first embodiment, the solder resist film 16 is not formed on the peripheral edge portion 10 a of the main surface of the semiconductor chip 10.
[0039]
Here, it is preferable to form the solder resist film 16 so that the side surface of the solder resist film 16 covers the pad electrode 12 as much as possible inside the semiconductor chip 10. In this case, since the area and volume of the solder resist film 16 are reduced, the shrinkage stress received by the wiring 14 during curing of the insulating resin material constituting the solder resist film 16 is reduced. As a result, the solder resist film 16 is less likely to be peeled off, and wiring defects and the like can be prevented. Also, the solder resist film 16 is preferably thin from the viewpoint of ease of film formation and formation of the opening 16a while reducing the shrinkage stress during curing.
[0040]
As an index for evaluating the effect of the present invention, a temperature cycle test (environmental reliability test) in which the semiconductor device according to the first embodiment was repeatedly exposed to a temperature range of −40 ° C. to 80 ° C. was performed. Specifically, four types of samples were prepared, with the side portion of the solder resist film 16 being positioned about 30 μm from the side end surface of the semiconductor chip 10 and having a thickness of 10 μm, 50 μm, 150 μm, and 200 μm, respectively. Further, for comparison, four types of samples having the above four types of film thicknesses are prepared in a state where the solder resist film 16 is left on the peripheral portion 10a of the semiconductor chip 10 as in the first conventional example. A temperature cycle test was conducted using 8 types of samples. As a result, in the samples having the configuration of the present invention, even when the temperature cycle test was performed for 1000 cycles, the solder resist film 16 did not have any defects such as peeling or cracking when the thickness was 150 μm or less. However, a sample having a thickness of 200 μm peeled off part of the sample after 400 cycles. On the other hand, in the sample having the conventional structure, peeling occurred even in 100 cycles with a film thickness of 150 μm or more. Further, the sample having a film thickness of 50 μm was peeled off in 400 cycles.
[0041]
As described above, according to the first embodiment, the integrated circuit portion 11 formed on the main surface of the semiconductor chip 10 is sealed, and the wiring (rewiring) 14 having the external terminals 14a is formed thereon. Since the solder resist film 16 is not formed on the peripheral portion of the main surface of the semiconductor chip 10, it is difficult to cause thermal contraction and thermal expansion due to temperature change, and the wiring 14 adheres to the solder resist film 16. Reliability is definitely improved.
[0042]
(First modification of the first embodiment)
Hereinafter, a first modification of the first embodiment of the present invention will be described with reference to the drawings.
[0043]
FIG. 2 shows a cross-sectional structure of a CSP type semiconductor device according to a first modification of the first embodiment of the present invention. In FIG. 2, the same components as those shown in FIG.
[0044]
As shown in FIG. 2, a metal bump 18 made of a solder material or the like as a protruding electrode protruding from the upper surface of the solder resist film 16 is provided on each external terminal 14a. In this way, when the semiconductor device of the present invention is mounted on the mounting substrate, the electrical connection between the external terminal 14a of the semiconductor device and the mounting substrate can be reliably performed.
[0045]
(Second modification of the first embodiment)
Hereinafter, a second modification of the first embodiment of the present invention will be described with reference to the drawings.
[0046]
FIG. 3 shows a cross-sectional configuration of a CSP type semiconductor device according to a second modification of the first embodiment of the present invention. In FIG. 3, the same components as those shown in FIG.
[0047]
As shown in FIG. 3, on the peripheral edge portion 10 a of the semiconductor chip 10, the peripheral edge portion of the passivation film 13 is formed at a distance from the side end face of the semiconductor chip 10, and the side portion of the solder resist film 16 is formed on the passivation film. It forms so that the peripheral part of 13 may be exposed. In this way, when the semiconductor chip 10 is obtained by dividing the semiconductor chip 10 by dicing or the like from the semiconductor wafer, it can be made less susceptible to the influence of chipping or the like that is likely to occur on the cut surface of the semiconductor chip 10.
[0048]
More specifically, since the end portion of the passivation film 13 is formed at a distance from the side end surface of the semiconductor chip 10, that is, inside the main surface of the semiconductor chip 10, the passivation film 13 itself is the semiconductor chip 10. It becomes difficult to receive the influence of the chipping which arose in the peripheral part.
[0049]
Further, since a relatively hard material such as silicon nitride is usually used for the passivation film 13, chipping generated in the semiconductor chip 10 is likely to stop at the end of the passivation film 13 made of this relatively hard material. In addition, the side portion of the solder resist film 16 is formed so that the peripheral edge portion of the passivation film 13 is exposed, that is, inside the passivation film 13, so that even if the passivation film 13 is chipped, The side portions of the solder resist film 16 are less susceptible to chipping.
[0050]
(Third Modification of First Embodiment)
Hereinafter, a third modification of the first embodiment of the present invention will be described with reference to the drawings.
[0051]
FIG. 4 shows a cross-sectional configuration of a CSP type semiconductor device according to a third modification of the first embodiment of the present invention. In FIG. 4, the same components as those shown in FIG.
[0052]
As shown in FIG. 4, the solder resist film 16 according to this modification has a tapered shape in which the upper part of each side surface of the four sides is inclined inward of the semiconductor chip 10 as compared with the lower part.
[0053]
In general, when the solder resist film 16 is subjected to an environmental reliability test such as a temperature cycle test, the difference between the thermal expansion coefficient of the semiconductor chip 10 and the thermal expansion coefficient of the insulating resin material constituting the solder resist film 16. The solder resist film 16 is easily peeled off from the main surface of the semiconductor chip 10 due to the stress generated from.
[0054]
However, in this modification, the shape of the side surface of the solder resist film 16 is inclined with the upper portion thereof inward of the semiconductor chip 10 to reduce the amount of the resin material placed on the peripheral edge portion 10a of the semiconductor chip 10. Thus, the stress caused by the difference in thermal expansion coefficient between the semiconductor chip 10 and the solder resist film 16 is relaxed.
[0055]
In the third modification, an environmental reliability test is performed together with a comparative example in which the upper part of the side surface of the solder resist film 16 is inclined to the outside of the semiconductor chip 10, and the reliability of the semiconductor device according to the third modification is higher than that of the comparative example. It has been confirmed that the reliability is improved about 3 times.
[0056]
(Manufacturing method of the first embodiment)
Hereinafter, a semiconductor device manufacturing method according to a first embodiment of the present invention will be described with reference to the drawings.
[0057]
FIG. 5A to FIG. 5C schematically show the order of steps of the semiconductor device manufacturing method according to the first embodiment of the present invention.
[0058]
First, as shown in FIG. 5A, a plurality of integrated circuit portions 11 each surrounded by a dicing line (dicing region) 10b, and a plurality of pads electrically connected to the plurality of integrated circuit portions 11 respectively. A semiconductor wafer 10A having an electrode 12 and a passivation film 13 formed so as to cover each of the plurality of integrated circuit portions 11 is prepared. Subsequently, a wiring 14 is formed on the passivation film 13.
[0059]
Specifically, as shown in the enlarged sectional view of one chip region surrounded by the dicing line 10a, an alloy of titanium (Ti) and tungsten (W) is formed on the entire surface of the semiconductor wafer 10A by, for example, sputtering. Then, a lower layer and a wiring body layer made of copper (Cu) are formed on the lower layer by sputtering, and the lower layer and the wiring body layer are formed. The film thickness is about 4 μm. The wiring formation film is formed. Here, the wiring material is preferably a metal material mainly composed of chromium (Cr) or aluminum (Al) in addition to copper, titanium, and tungsten, and further, if it is a metal material having other conductivity. Good. Further, the film forming method is not limited to the sputtering method, and a plating method, a screen printing method, or the like may be used. Subsequently, a resist film is applied on the wiring formation film, and one end of the wiring formation film is connected to each pad electrode 12 by lithography and dry etching using argon (Ar) gas or the like. Then, the wiring main body layer and the lower layer are sequentially patterned so that the other end portion becomes the external terminal 14a, thereby forming a plurality of wirings 14 from the wiring forming film.
[0060]
Next, as shown in FIG. 5B, for example, a photosensitive insulating resin material is applied over the entire surface including the plurality of wirings 14 and the passivation film 13 on the semiconductor wafer 10A to form a solder resist. A film is formed. Subsequently, the solder resist film formed is exposed and developed by a lithography method to form an opening 16a that opens the external terminal 14a of the wiring 14, thereby forming the solder resist film from the solder resist film. 16 is formed. At the same time, the upper portion of the dicing line 10b in the solder resist forming film is also removed. Here, for example, the exposure amount for the solder resist forming film is about 1000 mJ / cm.² The development time is about 60 seconds. Further, the chip size of the semiconductor chip 10 is about 10 mm × 10 mm, and patterning is performed so that the side surface of the solder resist film 16 is positioned about 0.1 mm inside from the periphery of the chip state after dicing. Subsequently, the patterned solder resist film 16 is cured by heating (post-cure). The film thickness of the solder resist film 16 is set to be about 20 μm after post-curing. However, the film thickness of the solder resist film 16 is not limited to 20 μm and may be about 3 μm to 150 μm. This is because if the film thickness is smaller than 3 μm, the coating (coverage) on the wiring 14 or the like is likely to be insufficient, and if it is larger than 150 μm, the solder resist film 16 is easily peeled off from the end. Subsequently, the semiconductor wafer 10A is cut along the dicing lines (dicing regions) 10b of the semiconductor wafer 10A by the dicing saw 50, thereby obtaining a plurality of semiconductor chips 10 from the semiconductor wafer 10A.
[0061]
Next, as shown in FIG. 5C, metal bumps 18 made of solder balls or the like are formed as external connection terminals in the openings 16 a of the solder resist film 16. In addition, a copper ball etc. may be used instead of a solder ball, Furthermore, the solder paste material (cream solder material) is printed by the metal printing method, and the reflow process is performed after that, and the bump electrode which consists of solder materials Can also be formed.
[0062]
Note that the metal bumps 18 may be formed after the solder resist film 16 having the openings 16a is formed and before the semiconductor wafer 10A is diced. However, the metal bumps 18 are not necessarily provided.
[0063]
The patterning for opening the opening 16a in the solder resist forming film and the patterning for removing the upper portion of the dicing line 10b of the solder resist forming film are preferably performed in the same exposure process and the same development process, but not necessarily. It is not necessary to carry out in the same process. That is, the step of removing the upper portion of the dicing line 10b may be performed before or after the step of forming the opening 16a.
[0064]
Further, as the insulating resin material constituting the solder resist film 16, it is preferable to use a resin material having photosensitivity as in this embodiment, and thereby, a fine pattern can be surely formed by a lithography method. Is possible. When using a non-photosensitive resin material, the solder resist film 16 can be formed by a metal printing method or the like.
[0065]
In addition, as in the third modification, in order to have a tapered shape in which the upper part of the side surface of the solder resist film 16 is inclined inward, the development time in the development process is shortened from a predetermined time, or the heating time of the post-cure process Or longer than a predetermined time. Thus, by adjusting the development time or the heating time, each side surface of the solder resist film 16 can be tapered.
[0066]
As described above, according to the manufacturing method according to the first embodiment, when the semiconductor wafer 10A is diced, the cutting tool such as the dicing saw 50 does not touch the solder resist film 16, so the semiconductor chip 10 can prevent the solder resist film 16 from being peeled off. As a result, it is possible to prevent defects such as defective wiring due to the peeling of the solder resist film 16.
[0067]
(Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
[0068]
FIG. 6 shows a cross-sectional configuration of a CSP type semiconductor device according to the second embodiment of the present invention. In FIG. 6, the same components as those shown in FIG.
[0069]
As shown in FIG. 6, the semiconductor device according to the second embodiment has an insulating layer formed on a passivation film 13 as a first insulating film that protects the integrated circuit portion 11 formed on the main surface of the semiconductor chip 10. A wiring base insulating film 26 as a second insulating film made of a conductive resin material is formed so as to expose the plurality of pad electrodes 12, that is, inside the pad electrodes 12.
[0070]
The wiring 14 is formed on the wiring base insulating film 26 so that one end is connected to each pad electrode 12 and the other end is an external terminal 14a.
[0071]
Further, the solder resist film 27 as the third insulating film is formed so as to cover the wiring 14 and the wiring base insulating film 26 and to have an opening 27 a exposing the external terminal 14 a of the wiring 14.
[0072]
Also in the second embodiment, the solder resist film 27 is not formed on the peripheral edge portion 10 a of the main surface of the semiconductor chip 10.
[0073]
Here, it is preferable to form the solder resist film 27 so that the side surface of the solder resist film 27 covers the pad electrode 12 as much as possible inside the semiconductor chip 10. In this case, since the area and volume of the solder resist film 27 are reduced, the shrinkage stress received by the wiring 14 during curing of the insulating resin material constituting the solder resist film 27 is reduced. As a result, it is difficult for the solder resist film 27 to be peeled off, so that a wiring defect or the like can be prevented.
[0074]
A metal bump made of a solder material or the like as a protruding electrode protruding from the upper surface of the solder resist film 27 may be provided on each external terminal 14a.
[0075]
(First Modification of Second Embodiment)
Hereinafter, a first modification of the second embodiment of the present invention will be described with reference to the drawings.
[0076]
FIG. 7A shows a cross-sectional configuration of a CSP type semiconductor device according to a first modification of the second embodiment of the present invention. In FIG. 7A, the same components as those shown in FIG.
[0077]
As shown in FIG. 7A, the wiring base insulating film 26 is formed even outside the pad electrode 12. Even in this case, the wiring base insulating film 26 exposes the peripheral portion 10a of the semiconductor chip 10. Is formed. Here, the side surface of the wiring base insulating film 26 may be inside or outside the side surface of the solder resist film 27, and further, both side surfaces may be aligned. However, it is preferable to reduce the amount of the resin material because the resin material located on and around the peripheral edge portion 10a of the semiconductor chip 10 is easily peeled off by the shrinkage stress at the time of curing of the resin material. Therefore, the side surface of the solder resist film 27 is formed so as to be located inside the side surface of the wiring base insulating film 26 so that the bottom area of the solder resist film 27 is smaller than the bottom area of the wiring base insulating film 26. Is preferred.
[0078]
A metal bump made of a solder material or the like as a protruding electrode protruding from the upper surface of the solder resist film 27 may be provided on each external terminal 14a.
[0079]
In the first modification, the thickness of the end portion of the solder resist film 27 may be about 3 μm to 150 μm together with the thickness of the wiring base insulating film 26. This is because if the thickness of the end portion of the solder resist film 27 together with the wiring base insulating film 26 is smaller than 3 μm, a sufficient amount of elastic deformation cannot be obtained in the wiring base insulating film 26, so that the semiconductor device is mounted. This is because the wiring base insulating film 26 cannot absorb the difference in thermal expansion between the semiconductor device and the mounting substrate after being mounted on the substrate. Conversely, if the thickness of the end portion of the solder resist film 27 together with the wiring base insulating film 26 is larger than 150 μm, the solder resist film 27 and the wiring base insulating film 26 are easily peeled off.
[0080]
Further, FIG. 7B shows a semiconductor device according to a second modification.
[0081]
As shown in FIG. 7B, the peripheral edge portion of the passivation film 13 is formed at a distance from the side end surface of the semiconductor chip 10.
[0082]
Further, the side surfaces of the solder resist film 27 are formed so as to be located inside the side surfaces of the wiring base insulating film 26, and the side surfaces of the solder resist film 27 and the wiring base insulating film 26 are respectively formed on the semiconductor chip 10. It is formed in a tapered shape inclined inward. In this way, the amount of resin material located on and around the peripheral edge 10a of the semiconductor chip 10 is reduced, resulting in a difference in thermal expansion coefficient between the semiconductor chip 10 and the wiring base insulating film 26 and solder resist film 27. The resulting stress is relaxed. Also here, as a result of conducting an environmental reliability test comparing the semiconductor device according to the second modification and the comparative example in which the upper portions of the side surfaces of the wiring base insulating film 26 and the solder resist film 27 are inclined to the outside of the semiconductor chip 10, It has been confirmed that the reliability of the semiconductor device according to the second modification is improved about three times as compared with the comparative example.
[0083]
(Manufacturing method of the second embodiment)
A semiconductor device manufacturing method according to the second embodiment of the present invention will be described below with reference to the drawings.
[0084]
FIG. 8A to FIG. 8D show the configuration in the order of steps of the semiconductor device manufacturing method according to the second embodiment of the present invention.
[0085]
First, as shown in FIG. 8A, a plurality of integrated circuit portions 11 each surrounded by a dicing line (dicing region) 10b, and a plurality of pads electrically connected to the plurality of integrated circuit portions 11 respectively. A semiconductor wafer 10A having an electrode 12 and a passivation film 13 formed so as to cover each of the plurality of integrated circuit portions 11 is prepared. Subsequently, a wiring base formation film made of a low elastic resin material is applied on the passivation film 13. Here, when a photosensitive insulating resin is used as the low-elasticity resin material, patterning is performed so that the pad electrode 12 is exposed to the wiring base forming film by lithography, and the wiring base insulating film 26 is formed from the wiring base forming film. Can be formed. Here, for example, the exposure amount for the wiring underlayer forming film is about 1000 mJ / cm.² The development time is about 60 seconds. Thereafter, post-cure is performed on the patterned wiring base insulating film 26. The film thickness of the wiring base insulating film 26 after the post cure is about 10 μm, and its Young's modulus is about 0.3 GPa to about 7 Gpa. However, the film thickness of the wiring base insulating film 26 is not limited to 10 μm and may be about 3 μm to 100 μm.
[0086]
In addition, since the wiring 14 is formed on the side surface and the upper surface of the wiring base insulating film 26, it is preferable to have a tapered shape in which the upper portion of the side surface is inclined inward. In this case, it is difficult to cause a wiring defect such as the wiring 14 being disconnected at the upper corner of the wiring base insulating film 26.
[0087]
Next, as shown in an enlarged cross-sectional view of one chip region surrounded by the dicing line 10a in FIG. 8B, the wiring 14 is formed on the wiring base insulating film 26. Specifically, a lower layer made of an alloy of titanium and tungsten is formed on the entire surface of the semiconductor wafer 10A by, for example, a sputtering method, and subsequently, a wiring main body layer made of copper is formed by a sputtering method, A wiring formation film having a thickness of about 4 μm is formed. Here, the wiring material is preferably a metal material mainly composed of chromium (Cr) or aluminum (Al) in addition to copper, titanium, and tungsten, and further, if it is a metal material having other conductivity. Good. Further, the film forming method is not limited to the sputtering method, and a plating method, a screen printing method, or the like may be used. Subsequently, a resist film is applied on the wiring formation film, and one end of the wiring formation film is connected to each pad electrode 12 by the lithography method and a dry etching method using argon gas or the like, and the other A plurality of wirings 14 are formed from the wiring formation film by sequentially patterning the wiring main body layer and the lower layer so that the end portions of the wirings become external terminals 14a.
[0088]
Next, as shown in FIG. 8C, an insulating resin material having photosensitivity, for example, is applied over the entire surface including the plurality of wirings 14 and the wiring base insulating film 26 on the semiconductor wafer 10A, and solder is applied. A resist formation film is formed. Subsequently, the formed solder resist film is exposed and developed by a lithography method to form an opening 27a that opens the external terminal 14a of the wiring 14, thereby forming the solder resist film from the solder resist film. 27 is formed. At the same time, the upper portion of the dicing line 10b in the solder resist forming film is also removed. Here, for example, the exposure amount for the solder resist forming film is about 1000 mJ / cm.² The development time is about 60 seconds. The chip size of the semiconductor chip 10 is about 10 mm × 10 mm, and patterning is performed so that the side surface of the solder resist film 27 is positioned about 0.1 mm from the periphery of the chip state after dicing. Subsequently, post cure is performed on the patterned solder resist film 27. The film thickness of the solder resist film 27 is set to be about 8 μm after the post cure. However, the film thickness of the solder resist film 27 is not limited to 8 μm and may be about 3 μm to 150 μm for the same reason as in the first embodiment. Subsequently, the semiconductor wafer 10A is cut along the dicing lines (dicing regions) 10b of the semiconductor wafer 10A by the dicing saw 50, thereby obtaining a plurality of semiconductor chips 10 from the semiconductor wafer 10A.
[0089]
Next, as shown in FIG. 8D, metal bumps 18 made of solder balls or the like are formed as external connection terminals in the openings 27 a of the solder resist film 27. In addition, a copper ball etc. may be used instead of a solder ball, Furthermore, the solder paste material (cream solder material) is printed by the metal printing method, and the reflow process is performed after that, and the bump electrode which consists of solder materials Can also be formed.
[0090]
The metal bump 18 may be formed after the solder resist film 27 having the opening 27a is formed and before the semiconductor wafer 10A is diced. However, the metal bumps 18 are not necessarily provided.
[0091]
The patterning for opening the opening 27a in the solder resist formation film and the patterning for removing the upper portion of the dicing line 10b of the solder resist formation film are preferably performed in the same exposure process and the same development process, but not necessarily. It is not necessary to carry out in the same process. That is, the step of removing the upper portion of the dicing line 10b may be performed before or after the step of forming the opening 27a.
[0092]
Further, as the insulating resin material constituting the wiring base insulating film 26 and the solder resist film 27, it is preferable to use a resin material having photosensitivity as in this embodiment, whereby a fine pattern is formed by a lithography method. Can be reliably formed. When a non-photosensitive resin material is used, the wiring base insulating film 26 and the solder resist film 27 can be formed by a metal printing method or the like.
[0093]
In the second embodiment, the same photosensitive insulating resin material is used for the wiring base insulating film 26 and the solder resist film 27, but different insulating resin materials may be used.
[0094]
As described above, according to the manufacturing method according to the second embodiment, when the semiconductor wafer 10A is diced, a cutting jig such as the dicing saw 50 does not touch the solder resist film 27. The solder resist film 27 can be prevented from peeling off. As a result, it is possible to prevent problems such as wiring defects due to the peeling of the solder resist film 27.
[0095]
Note that the semiconductor device according to the first and second embodiments of the present invention and the modifications thereof is not limited in its application. However, when used in an information communication device or an office electronic device, the size of each device can be easily reduced. Become.
[0096]
【The invention's effect】
  Semiconductor device of the present inventionIn placeAccording to the semiconductor chip, an insulating film (solder resist film) made of an insulating resin material covering a new wiring (re-wiring) formed on the semiconductor chip is not formed on the peripheral portion of the main surface of the semiconductor chip. The contact area between the chip and the insulating film is reduced. Further, when the semiconductor chip is obtained by cutting from the wafer state, since the cutting jig does not touch the insulating film, the insulating film can be prevented from peeling from the semiconductor chip. Problems such as a wiring failure of a new wiring due to temperature shrinkage and peeling can be prevented.
[Brief description of the drawings]
FIG. 1 is a structural cross-sectional view showing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a structural sectional view showing a semiconductor device according to a first modification of the first embodiment of the present invention.
FIG. 3 is a structural cross-sectional view showing a semiconductor device according to a second modification of the first embodiment of the present invention.
FIG. 4 is a structural cross-sectional view showing a semiconductor device according to a third modification of the first embodiment of the present invention.
FIGS. 5A to 5C are schematic configuration diagrams in the order of steps showing the method for manufacturing a semiconductor device according to the first embodiment of the present invention. FIGS.
FIG. 6 is a structural sectional view showing a semiconductor device according to a second embodiment of the present invention.
FIG. 7A is a structural cross-sectional view showing a semiconductor device according to a first modification of the second embodiment of the present invention. (B) is a cross-sectional view showing a semiconductor device according to a second modification of the second embodiment of the present invention.
FIGS. 8A to 8D are schematic configuration diagrams in order of steps showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention. FIGS.
FIGS. 9A and 9B show a CSP type semiconductor device according to a first conventional example, FIG. 9A is a plan view of a state where a solder resist film is peeled off, and FIG. 2 is a sectional view taken along line IXb-IXb.
FIG. 10 is a structural sectional view showing a CSP type semiconductor device according to a second conventional example.
[Explanation of symbols]
10 Semiconductor chip
10A semiconductor wafer
10a peripheral edge
10b Dicing line (Dicing area)
11 Integrated circuit section
12 Pad electrode (electrode)
13 Passivation film (first insulating film)
14 Wiring
14a External terminal
16 Solder resist film (second insulating film)
18 Metal bump (projection electrode)
26 Wiring substrate insulating film (second insulating film)
27 Solder resist film (third insulating film)
50 Dicing saw

Claims

An integrated circuit portion formed on the main surface; an electrode formed on the main surface and electrically connected to the integrated circuit portion; and a first insulating film formed so as to cover the integrated circuit portion A semiconductor chip;
A wiring formed on the first insulating film, having one end connected to the electrode and the other end serving as an external terminal;
On the semiconductor chip, a second insulating film made of an insulating resin material is formed so as to cover the wiring and the first insulating film and expose the external terminal,
The second insulating film is not formed on the peripheral edge of the main surface of the semiconductor chip ,
The peripheral portion of the first insulating film is formed at a distance from a side end surface of the semiconductor chip and is exposed from the side portion of the second insulating film .

2. The semiconductor device according to claim 1 , wherein the second insulating film has a tapered shape in which an upper portion of a side surface is inclined inward of the semiconductor chip.

The semiconductor device according to claim 1, wherein the second insulating film has a thickness of about 3 μm or more and about 150 μm or less.

The semiconductor device according to claim 1 , further comprising a protruding electrode formed on the external terminal and protruding from the second insulating film.

An integrated circuit portion formed on the main surface; an electrode formed on the main surface and electrically connected to the integrated circuit portion; and a first insulating film formed so as to cover the integrated circuit portion A semiconductor chip;
A second insulating film made of an insulating resin material formed on the semiconductor chip so as to expose the electrode and cover the first insulating film;
A wiring formed on the second insulating film, having one end connected to the electrode and the other end serving as an external terminal;
A third insulating film made of an insulating resin material is formed on the semiconductor chip so as to cover the wiring and the second insulating film and to expose the external terminal,
The third insulating film is not formed on the peripheral portion of the main surface of the semiconductor chip ,
A peripheral edge portion of the first insulating film is formed at a distance from a side end surface of the semiconductor chip, and is exposed from the side portions of the second insulating film and the third insulating film. Semiconductor device.

6. The semiconductor device according to claim 5 , wherein each of the second insulating film and the third insulating film has a tapered shape in which an upper portion of each side surface is inclined inward of the semiconductor chip.

Claim wherein the third insulating film is formed so that its end is in contact with said first insulating film, a thickness of said end portion, characterized in that less than about 150μm to about 3μm or more The semiconductor device according to 5 or 6 .

The semiconductor device according to claim 5 , further comprising a protruding electrode that is formed on the external terminal and protrudes from the third insulating film.