JP4223283B2 - 電気的に書き込み可能な不揮発性記憶素子を備えた半導体装置 - Google Patents

電気的に書き込み可能な不揮発性記憶素子を備えた半導体装置 Download PDF

Info

Publication number
JP4223283B2
JP4223283B2 JP2002553247A JP2002553247A JP4223283B2 JP 4223283 B2 JP4223283 B2 JP 4223283B2 JP 2002553247 A JP2002553247 A JP 2002553247A JP 2002553247 A JP2002553247 A JP 2002553247A JP 4223283 B2 JP4223283 B2 JP 4223283B2
Authority
JP
Japan
Prior art keywords
wire
semiconductor device
fuse
memory element
nonvolatile memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002553247A
Other languages
English (en)
Other versions
JP2004516683A (ja
Inventor
グオキアオ、タオ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of JP2004516683A publication Critical patent/JP2004516683A/ja
Application granted granted Critical
Publication of JP4223283B2 publication Critical patent/JP4223283B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

【0001】
【発明の属する技術分野】
この発明は、電気的に書き換え可能な不揮発性記憶素子を備えた半導体装置に関する。
【0002】
【従来の技術】
サイズの小さい書き換え可能な不揮発性記憶素子は、例えばダイや製品が特定される論理回路やアナログ装置等多くのマイクロエレクトロニクス製品に用いられている。他の応用としては、セキュリティビット、電子キー、ネットワークアドレスビット、低密度オペレーティングシステムコード等がある。
【0003】
サイズの小さい書き換え可能な不揮発性記憶素子を製造する方法としては様々な方法が知られている。例えば、微細配線パターン用レーザカッティング、単一ポリ(E)EPROM、EPROM、EEPROM、フラッシュメモリ等への応用、ワイヤヒューズへの応用等である。
【0004】
【発明が解決しようとする課題】
通常これらの方法はコスト、信頼性、サイズにおける柔軟性に欠ける。例えばレーザカッティングでは半導体装置の保護層にダメージを与える可能性がある。さらにはレーザカッティングは比較的時間を要し、全体的なプロセススループットに影響を与える。
【0005】
EPROM、EEPROM、フラッシュメモリ等ではさらなる工程が必要となり製品のコストアップにつながる。
【0006】
単一ポリ(E)EPROMでは、データ維持、低リーク電流を達成するためのトンネル酸化の限界は約7nmである。サブミクロンでのプロセスで、例えば、0.25μm以下ではゲート酸化は通常7nm以下である。従って、(E)EPROMではさらなる工程が必要となり製造コストがあがることとなる。
【0007】
ワイヤヒューズにより比較的簡単な構造のメモリ素子が提供される。このようなメモリでは、ワイヤヒューズに流れる電流により生ずるジュール熱によりデータ書き込みが行われる。この書き込みの間にワイヤヒューズが溶融して切れる。
【0008】
しかし、ワイヤヒューズを溶融ためのエネルギを生み出すには非常に大きな電流が必要となる。この改善策として、ワイヤヒューズ・メモリ素子の書き込みにおいては加熱ワイヤをワイヤヒューズの近傍に設け、加熱ワイヤからのジュール熱によりワイヤヒューズの書き込みを行う方法が知られている。
【0009】
米国特許番号3,699,403には半導体上のダイオードマトリクスにおけるワイヤヒューズ素子が開示されている。このワイヤヒューズ素子はマトリクス中のダイオードにさらなる熱を加えるべく平面ワイヤとして形成されている。電流が流れることによりダイオードに書き込みがなされるのであるが、加熱ワイヤからの熱と合わさって生じるエネルギはダイオードを溶融するには十分である。
【0010】
米国特許番号4,814,853には書き込み可能なヒューズを備えた半導体装置が開示されている。プラナー加熱ワイヤが基板上に形成されており、加熱ワイヤの上面には、絶縁層で分離されたプラナーワイヤヒューズが形成されている。ワイヤヒューズは加熱ワイヤに直交する方向の延びている。ワイヤヒューズと加熱ワイヤが直交しているので加熱ワイヤからの熱がワイヤヒューズの直交部分のみに与えられる。これにより信頼性高い局部的加熱が達成される。
【0011】
米国特許番号5,444,287には熱的に活性でノイズに強いヒューズを備えた半導体装置が開示されている。このヒューズはワイヤヒューズと、結合層により熱的にワイヤヒューズに結合する加熱ワイヤとにより構成されている。加熱ワイヤからの熱が結合層によりワイヤヒューズに与えられて書き込みが行われる。加熱ワイヤとワイヤヒューズは同じ平面上に平行に配置されてもよい。また、ワイヤヒューズを形成する平面の下又は上に直交するように加熱ワイヤを配置してもよい。米国特許番号5,444,287に開示されたヒューズはワイヤへのスパイク電圧(ノイズ)による不慮の書き込みに強い。
【0012】
しかしこれらのワイヤヒューズによる書き込みは、素子サイズがサブミクロンレベルに達した場合その信頼性に問題が生じる。というのは、マイクロエレクトロニクス素子サイズが縮小するに従いその供給電圧(Vcc)も低くなり0.25μmレベルでは、(Vcc=2.5V)ではエネルギ消費がすでに限界に達する。将来0.25μmレベル以下のプロセスになると供給電圧がさらに下がり、ワイヤヒューズ・メモリ素子の書き込みはさらに困難になると思われる。さらには、線幅の縮小によりワイヤヒューズと加熱ワイヤの重なる面積が小さくなり熱交換面積も小さくり、従って、熱損失が大きくなり効率が悪くなる。
【0013】
この発明の目的は、低電圧で動作する電気的に書き込み可能な不揮発性メモリ素子を備えた半導体装置を提供することである。
【0014】
この発明は、半導体上に形成されてビットデ−タを記憶する電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置であって、前記不揮発性メモリ素子は、ワイヤフューズと加熱ワイヤとを備え、前記ワイヤフューズは平面上に直線上に形成され、且つ、電流により生じるジュール熱により溶融してプログラムされるメモリ素子を成し、前記加熱ワイヤは前記電流によるジュール熱によりさらなる熱を発生し、該発生した熱をプログラミング中に前記ワイヤフューズに供給し、前記加熱ワイヤは前記ワイヤフューズを囲むヒータとして配され、前記ワイヤフューズを囲む前記ヒータは前記ワイヤフューズ周囲の一連のオープンループとして形成され、該オープンループは前記ワイヤフューズに平行な方向にツイストされていることを特徴とした電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置を提供する。
さらに、この発明は、半導体上に形成されてビットデ−タを記憶する電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置であって、前記不揮発性メモリ素子は、ワイヤフューズと加熱ワイヤとを備え、前記ワイヤフューズは平面上に直線上に形成され、且つ、電流により生じるジュール熱により溶融してプログラムされるメモリ素子を成し、前記加熱ワイヤは前記電流によるジュール熱によりさらなる熱を発生し、該発生した熱をプログラミング中に前記ワイヤフューズに供給し、前記加熱ワイヤは前記ワイヤフューズを囲むヒータとして配され、前記ワイヤフューズを囲む前記ヒータは前記ワイヤフューズ周囲の一連のハーフループとして形成され、該ハーフループは前記ワイヤフューズに平行な方向にツイストされていることを特徴とした電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置を提供する。
【0015】
この発明の電気的に書き込み可能な不揮発性メモリ素子を備えた半導体装置では、さらに、加熱ワイヤは水平ワイヤ部分と垂直ワイヤ部分とにより形成されている。これら水平ワイヤ部分と垂直ワイヤ部分は直列に接続されて加熱ワイヤを形成している。
【0016】
この発明の電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置では、さらに、水平ワイヤ部分は半導体装置の局部相互接続部と金属層として水平線状に形成され、垂直ワイヤ部分は半導体装置の垂直コネクタとバイアとして形成されている。
【0017】
この発明の電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置では、さらに、半導体装置の局部相互接続部と金属層としての水平線と垂直コネクタとバイアとは半導体装置においてサブミクロンサイズの部品として形成されている。
【0018】
”Metal One”として知られている金属層のような半導体装置の金属層を不揮発性メモリ素子が備える場合、この発明の電気的に書き込み可能な不揮発性メモリ素子を備えた半導体装置では、ワイヤヒューズは半導体装置の金属層として形成される。
【0020】
ワイヤヒューズは半導体装置の局部相互接続層として形成してもよい。従ってこの発明の電気的に書き込み可能な不揮発性メモリ素子を備えた半導体装置では半導体装置の局部相互接続層として形成されたワイヤヒューズを備える。
【0022】
この発明の半導体装置では不揮発性メモリ素子に対する書き込みが信頼性高く行われる。
【0023】
【発明の実施の形態】
この発明の電気的に書き込み可能な不揮発性メモリ素子を備えた半導体装置はワイヤヒューズと加熱ワイヤを備える。この実施形態ではワイヤヒューズでのエネルギ消散は局部で大きくなる。加熱ワイヤはワイヤヒューズを取り囲むように又はワイヤヒューズに沿って湾曲して形成され両者間に空間が形成される。書き込みにおいてはワイヤヒューズを溶融するに十分な熱が発生される。図1は、この発明の電気的に書き込み可能な不揮発性メモリ素子を備えた半導体装置の第1の実施の形態を示す斜視図である。
【0024】
不揮発性メモリ素子1が半導体表面2上に形成されている。ワイヤヒューズ3がループ状加熱ワイヤ4に囲まれている。ワイヤヒューズ3と加熱ワイヤ4は、ここでは図示しないが好ましくは絶縁体に埋め込まれている。加熱ワイヤ4は第1の底部水平ワイヤ6,第1の垂直ワイヤ7,第1の上部水平ワイヤ8,第2の垂直ワイヤ9,第2の底部水平ワイヤ10により構成されている。
【0025】
ここで、”水平”、”垂直”とは半導体表面2に対するもので大地とは無関係である。さらには、あるワイヤ部分は半導体表面2に対して傾斜していてもよい。
【0026】
加熱ワイヤ4は第1の底部水平ワイヤ6,第1の垂直ワイヤ7,第1の上部水平ワイヤ8,第2の垂直ワイヤ9,第2の底部水平ワイヤ10を直列に接続して形成されている。水平ワイヤは実質的に直線状であり、ワイヤヒューズ3に対して平行に小さなステップが形成されていて加熱ワイヤ4がオープンループを成している。垂直ワイヤも直線であり、ワイヤヒューズ3に対して平行に小さなステップが形成されてもよい。
【0027】
ワイヤヒューズ3と加熱ワイヤ4は共に、図示しない電気的接続のための接続パッドを備えている。当業者であれば理解できるように、ワイヤヒューズ3と加熱ワイヤ4は、所望のワイヤヒューズに対する書き込み又は読み出しのための図示しない選択回路に接続される。
【0028】
不揮発性メモリ素子1は通常の半導体装置(集積回路)を製造するプロセスで形成でき、特に工程を追加する必要はない。以下に不揮発性メモリ素子1の製造プロセスを簡単に説明する。
【0029】
第1の底部水平ワイヤ6と第2の底部水平ワイヤ10は、不揮発性メモリ素子1が組み込まれる半導体装置の局部相互接続線を形成する際に同じ工程で形成される。
【0030】
第1の垂直ワイヤ7と第2の垂直ワイヤ9は各々複数の部分から成る。即ち、第1の垂直ワイヤ7は接続部分11,金属部分13,媒介部分15とにより構成される。第2の垂直ワイヤ9は接続部分12,金属部分14,媒介部分16とにより構成される。図に示すように、金属部分13により接続部分11と媒介部分15が接続され、金属部分14により接続部分12と媒介部分16が接続される。これら、接続部分11,12,金属部分13,14,媒介部分15、16は一連の工程により形成される。第1ステップで第1の底部水平ワイヤ6と第2の底部水平ワイヤ10を含む面が絶縁層好ましくはSiOにより覆われる。
【0031】
リソグラヒィとエッチングによるパターンニング工程でコンタクト用開口が形成される。このコンタクト用開口は従来より知られるプロセスで金属が充填される。
【0032】
金属層の堆積、リソグラヒィ、エッチング、誘電層の堆積より成る次の工程で金属部分13,14が形成される。この工程ではさらに誘電層にワイヤヒューズ3が形成される。
【0033】
なおこの工程では、絶縁層の堆積、リソグラヒィ、エッチングによる一連の工程で金属部分13,14を確定する開口を形成してもよい。ここでは、ワイヤヒューズ3を確定するトレンチを絶縁層に形成し、続いて、開口とトレンチに金属を充填して金属部分13,14、ワイヤヒューズ3をそれぞれ形成する。この充填工程は従来から知られている方法が用いられる。
【0034】
次の絶縁層の堆積、リソグラヒィ、パターンニングによる一連の工程で媒介部分15、16を形成すべき開口が確定されて第1の垂直ワイヤ7と第2の垂直ワイヤ9が完成する。媒介部分15、16は従来から知られている方法で金属が充填されて形成される。
【0035】
最終工程で、従来から知られている金属加工、パターンニングにより第1の上部水平ワイヤ8が形成される。例えば、金属層が堆積され、リソグラヒィ、エッチングにより第1の上部水平ワイヤ8が確定され、誘電層が堆積される。
【0036】
なお、第1の上部水平ワイヤ8を確定するためにパターンニングによりトレンチ内に絶縁層を堆積してもよい。この後、金属を充填して第1の上部水平ワイヤ8を形成する。
【0037】
この第1の実施形態では、加熱ワイヤはワイヤヒューズに局部的に熱を発生するための一つのループを備えているが、実際の熱消散を考慮した場合、二つ以上のループを備えてもよい。この場合、底部、上部にさらなる水平、垂直ワイヤを形成する必要がある。
【0038】
なお、上記説明した各工程は図1に示す不揮発性メモリ素子1の基本的工程のみを示しており、従来から知られている、例えば、平坦化工程を加えてもよい。
【0039】
第1の実施形態では、ワイヤヒューズ3を”Metal One”として知られている第1の金属平面に金属線として形成される。ワイヤヒューズ3をより高い金属平面内に金属線として形成してもよい。この場合、ワイヤヒューズ3の下部の金属平面から同ワイヤの上部の金属平面へループするように加熱ワイヤ4でワイヤヒューズ3を取り囲むようにしてもよい。
【0040】
さらには第2の実施形態のように、局部相互接続平面内に(ドープ)ポリシリコン又はシリサイド(例えばチタニウムディシリサイド)線をワイヤヒューズ3として形成してもよい。図2に示すのはこの発明の電気的に書き込み可能な不揮発性メモリ素子を備えた半導体装置の第2の実施の形態を示す斜視図である。
【0041】
不揮発性メモリ素子1が半導体表面2上に形成されている。湾曲した加熱ワイヤ4のハーフループでワイヤヒューズ3側部、上部を取り囲んでいる。ワイヤヒューズ3と加熱ワイヤ4は、ここでは図示しないが好ましくは絶縁体に埋め込まれている。加熱ワイヤ4は第1の底部水平ワイヤ20,第2の底部水平ワイヤ21,第3の底部水平ワイヤ22,第4の底部水平ワイヤ23により構成されている。各ワイヤは局部相互接続面に配置されている。加熱ワイヤ4はさらに垂直部分として、第1の垂直ワイヤ24,第2の垂直ワイヤ25,第3の垂直ワイヤ26,第4の垂直ワイヤ27,第5の垂直ワイヤ28,第6の垂直ワイヤ29,第7の垂直ワイヤ30,第8の垂直ワイヤ31より構成されている。ワイヤヒューズ3の上部において、加熱ワイヤ4はさらに水平部分として、第1の水平ワイヤ32,第2の水平ワイヤ33,第3の水平ワイヤ34,第4の水平ワイヤ35,第5の水平ワイヤ36により構成されている。図2にでは、第2の底部水平ワイヤ21と第4の垂直ワイヤ27のみが部分的に示されている。第3の垂直ワイヤ26は図2では点線で示すように隠れている。
【0042】
ここで、”水平”、”垂直”とは半導体表面2に対するもので大地とは無関係である。
【0043】
加熱ワイヤ4は第1の上部水平ワイヤ32,第1の垂直ワイヤ24,第1の底部水平ワイヤ20、第2の垂直ワイヤ25,第2の上部水平ワイヤ33,第3の垂直ワイヤ26,第2の低部水平ワイヤ21、第4の垂直ワイヤ27,第3の上部水平ワイヤ34,第5の垂直ワイヤ28,第3の底部水平ワイヤ22、第6の垂直ワイヤ29,第4の上部水平ワイヤ35,第7の垂直ワイヤ30,第4の底部水平ワイヤ23,第8の垂直ワイヤ31,第5の上部水平ワイヤ36を直列に接続して形成されている。
【0044】
ワイヤヒューズ3と加熱ワイヤ4は、上述した選択回路への電気的素子の図示しない接続部分を成している。
【0045】
第2の実施形態では、局部相互接続平面に配されるワイヤヒューズ3の第1の下部水平ワイヤ20,第2の底部水平ワイヤ21、第3の低部水平ワイヤ22、第4の底部水平ワイヤ23が、不揮発性メモリ素子1が組み込まれる半導体装置の局部相互接続線が形成されるときに同様な工程で形成される。
【0046】
ワイヤヒューズ3の第1の下部水平ワイヤ20,第2の底部水平ワイヤ21、第3の低部水平ワイヤ22、第4の底部水平ワイヤ23はポリシリコン又はシリサイドで形成してもよい。各構成要素の材料は実際の製造工程に応じて適宜選択すればよい。
【0047】
第1の垂直ワイヤ24と第2の垂直ワイヤ25の各々が第1の下部水平ワイヤ20に接続される接続部分を成す。第3の垂直ワイヤ26と第4の垂直ワイヤ27の各々が第2の下部水平ワイヤ21に接続される接続部分を成す。第5の垂直ワイヤ28と第6の垂直ワイヤ29の各々が第3の下部水平ワイヤ22に接続される接続部分を成す。第7の垂直ワイヤ30と第8の垂直ワイヤ31の各々が第4の下部水平ワイヤ23に接続される接続部分を成す。これらの接続部分は、従来から知られるコンタクト充填工程で用いられるAl、W等の金属で形成できるが、実際の製造工程に応じて適宜選択すればよい。
【0048】
第1の工程で、ワイヤヒューズ3の第1の下部水平ワイヤ20,第2の底部水平ワイヤ21、第3の低部水平ワイヤ22、第4の低部水平ワイヤ23を含む平面が絶縁層、好ましくはSiOにより覆われる。
【0049】
第2の工程で、リソグラヒィとエッチングによるパターンニング工程で、第1の下部水平ワイヤ20に接続される第1の垂直ワイヤ24と第2の垂直ワイヤ25、第2の下部水平ワイヤ21に接続される第3の垂直ワイヤ26と第4の垂直ワイヤ27、第3の下部水平ワイヤ22に接続される第5の垂直ワイヤ28と第6の垂直ワイヤ29、第4の下部水平ワイヤ23に接続される第7の垂直ワイヤ30と第8の垂直ワイヤ31を各々形成するためのコンタクト開口が形成される。これら開口は従来から知られている方法で金属が充填される。
【0050】
次の絶縁層堆積、リソグラヒィ、エッチングを含む工程で各垂直ワイヤに水平ワイヤを接続するための開口が確定される。この工程でさらに、上部水平ワイヤ32、33、34、35,36を確定するためのトレンチが絶縁層内にパターニングされる。
【0051】
次に、開口とトレンチを金属で充填して上部水平ワイヤとこれらワイヤと垂直ワイヤとの接続部分が形成される。金属充填工程は従来から知られる方法で行われる。
【0052】
なお、上部水平ワイヤ32、33、34、35,36は従来から知られる金属充填、成長、リソグラヒィ、エッチング、絶縁層堆積の一連の工程により形成してもよい。
【0053】
第2の実施形態では、加熱ワイヤ4はワイヤヒューズに局部的に熱を発生させるための三つのハーフループを備えているが、実際のエネルギ消散に応じてこれ以外の個数のハーフループを備えてもよい。それにより、底部、上部水平、垂直ワイヤの個数は変えられる。
【0054】
第2の実施形態では、加熱ワイヤ4の水平、垂直部分は直線状に形成されが、ワイヤヒューズ3の方向に平行な小さなステップを有しても良い。この場合も上記製造工程に何ら影響を与えるものではないことは当業者であれば理解できるところである。
【0055】
上記説明した不揮発性メモリ1の製造工程は、これが組み込まれる所定の半導体装置のある製造工程で用いられる従来の通常の工程に相当し、特別な工程を必要としない。
【0056】
さらには、ワイヤヒューズ3上の上部水平ワイヤ32、33,34,35を構成するフルループ又は複数のハーフループに不揮発性メモリ1の形状は限定されない。例えば、ハーフループの上部水平ワイヤは”U”形状にワイヤヒューズ3の下部のみに構成してもよい。さらには、各ハーフループは、ワイヤヒューズ3の片側に90度回転させた”U”形状に垂直ワイヤを一つだけ備えるようにしてもよい。
【0057】
不揮発性メモリ1は例えば製品テスタにより又はパッケージ後に電気的に書き込み可能である。書き込みの間に、電流により加熱ワイヤ4が加熱され、加熱ワイヤループ(又はハーフループ)周辺にさらなる熱が発生する。これにより、十分な書き込みのためにワイヤヒューズ3に必要なエネルギ消散は非常に少なくなり、低電圧動作に見合うものとなる。不揮発性メモリ1からの読み出しの最中に、ワイヤヒューズの電気的導通が観測される。この段階でワイヤヒューズが導通状態であれば、ヒータは加熱されずワイヤヒューズ周辺でのエネルギ消散は小さくワイヤヒューズ自体の発熱のみとなる(ワイヤヒューズが切れることもある)。この結果、信頼性高い読み出し動作が行われる。
【0058】
なお、ヒューズは基本的に受動的な素子なのでダイオードやトランジスタ等能動的な素子とは直接関係しない。従って、この発明のコンセプトは不揮発性メモリ1を備えた半導体装置に適用されるものである。
【0059】
この発明はさらに書き込みに必要なジュール熱又は温度勾配に関する応用に適用できるものである。
【図面の簡単な説明】
【図1】 この発明の電気的に書き込み可能な不揮発性メモリ素子を備えた半導体装置の第1の実施の形態を示す斜視図である。
【図2】 この発明の電気的に書き込み可能な不揮発性メモリ素子を備えた半導体装置の第2の実施の形態を示す斜視図である。

Claims (7)

  1. 半導体上に形成されてビットデ−タを記憶する電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置であって、前記不揮発性メモリ素子は、ワイヤフューズと加熱ワイヤとを備え、前記ワイヤフューズは平面上に直線上に形成され、且つ、電流により生じるジュール熱により溶融してプログラムされるメモリ素子を成し、前記加熱ワイヤは前記電流によるジュール熱によりさらなる熱を発生し、該発生した熱をプログラミング中に前記ワイヤフューズに供給し、前記加熱ワイヤは前記ワイヤフューズを囲むヒータとして配され
    前記ワイヤフューズを囲む前記ヒータは前記ワイヤフューズ周囲の一連のオープンループとして形成され、該オープンループは前記ワイヤフューズに平行な方向にツイストされていることを特徴とした電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置。
  2. 半導体上に形成されてビットデ−タを記憶する電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置であって、前記不揮発性メモリ素子は、ワイヤフューズと加熱ワイヤとを備え、前記ワイヤフューズは平面上に直線上に形成され、且つ、電流により生じるジュール熱により溶融してプログラムされるメモリ素子を成し、前記加熱ワイヤは前記電流によるジュール熱によりさらなる熱を発生し、該発生した熱をプログラミング中に前記ワイヤフューズに供給し、前記加熱ワイヤは前記ワイヤフューズを囲むヒータとして配され、
    前記ワイヤフューズを囲む前記ヒータは前記ワイヤフューズ周囲の一連のハーフループとして形成され、該ハーフループは前記ワイヤフューズに平行な方向にツイストされていることを特徴とした電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置。
  3. 前記加熱ワイヤは複数の水平ワイヤ部分と垂直ワイヤ部分とを備え、前記水平ワイヤ部分と前記垂直ワイヤ部分とが直列に接続されて前記加熱ワイヤを構成することを特徴とした請求項1又は2に記載の電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置。
  4. 前記水平ワイヤ部分は前記半導体装置の局部相互接続部分と金属層における水平線として形成され、前記垂直ワイヤ部分は前記半導体装置の垂直接続部分とバイアとして形成されることを特徴とした請求項3記載の電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置。
  5. 前記半導体装置の前記局部相互接続部分と前記金属層における前記水平線と前記半導体装置の前記垂直接続部分と前記バイアとは前記半導体装置のサブミクロンサイズ部分として形成されることを特徴とした請求項4記載の電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置。
  6. 前記ワイヤフューズは前記半導体装置の金属層として形成されることを特徴とした請求項1乃至5記載の電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置。
  7. 前記ワイヤフューズは前記半導体装置の局部相互接続層内に形成されることを特徴とした請求項1乃至記載の電気的にプログラミング可能な不揮発性メモリ素子を備えた半導体装置。
JP2002553247A 2000-12-22 2001-12-07 電気的に書き込み可能な不揮発性記憶素子を備えた半導体装置 Expired - Fee Related JP4223283B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP00204786 2000-12-22
PCT/IB2001/002474 WO2002052647A2 (en) 2000-12-22 2001-12-07 Semiconductor device comprising an arrangement of an electrically programmable non-volatile memory element

Publications (2)

Publication Number Publication Date
JP2004516683A JP2004516683A (ja) 2004-06-03
JP4223283B2 true JP4223283B2 (ja) 2009-02-12

Family

ID=8172545

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002553247A Expired - Fee Related JP4223283B2 (ja) 2000-12-22 2001-12-07 電気的に書き込み可能な不揮発性記憶素子を備えた半導体装置

Country Status (8)

Country Link
US (1) US6559483B2 (ja)
EP (1) EP1346412B1 (ja)
JP (1) JP4223283B2 (ja)
KR (1) KR100800637B1 (ja)
CN (1) CN1222997C (ja)
AT (1) ATE389239T1 (ja)
DE (1) DE60133218T2 (ja)
WO (1) WO2002052647A2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60327551D1 (de) 2002-12-05 2009-06-18 Nxp Bv Programmierbare nichtflüchtige halbleiterspeicheranordnung
US20060035474A1 (en) * 2004-08-10 2006-02-16 Pavel Komilovich Increasing retention time for memory devices
KR100871697B1 (ko) * 2007-01-17 2008-12-08 삼성전자주식회사 열발산 구조를 포함하는 전기 퓨즈
US9318607B2 (en) * 2013-07-12 2016-04-19 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN104659013A (zh) * 2013-11-19 2015-05-27 中芯国际集成电路制造(上海)有限公司 电熔丝结构及半导体器件
CN104701296B (zh) * 2013-12-05 2018-10-16 中芯国际集成电路制造(上海)有限公司 电熔丝结构及其形成方法和半导体器件
US9791499B2 (en) * 2014-05-20 2017-10-17 International Business Machines Corporation Circuit to detect previous use of computer chips using passive test wires
DE102015121044B4 (de) 2015-12-03 2020-02-06 Infineon Technologies Ag Anschlussblock mit zwei Arten von Durchkontaktierungen und elektronische Vorrichtung, einen Anschlussblock umfassend
CN109244040B (zh) * 2018-07-23 2021-08-20 珠海市杰理科技股份有限公司 芯片熔丝结构及芯片

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4814853A (en) * 1981-10-28 1989-03-21 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device with programmable fuse
US4507756A (en) * 1982-03-23 1985-03-26 Texas Instruments Incorporated Avalanche fuse element as programmable device
GB2260219B (en) * 1991-10-01 1995-08-30 Northern Telecom Ltd Improvements in integrated circuits
US5444287A (en) * 1994-08-10 1995-08-22 International Business Machines Corporation Thermally activated noise immune fuse
TW317643B (ja) * 1996-02-23 1997-10-11 Handotai Energy Kenkyusho Kk
JPH10275905A (ja) * 1997-03-31 1998-10-13 Mitsubishi Electric Corp シリコンウェーハの製造方法およびシリコンウェーハ
JP3244037B2 (ja) * 1997-10-31 2002-01-07 日本電気株式会社 半導体装置及びその製造方法
JPH11234823A (ja) * 1998-02-10 1999-08-27 Hitachi Ltd ガス絶縁開閉装置
US6259146B1 (en) * 1998-07-17 2001-07-10 Lsi Logic Corporation Self-aligned fuse structure and method with heat sink
US6496416B1 (en) * 2000-12-19 2002-12-17 Xilinx, Inc. Low voltage non-volatile memory cell

Also Published As

Publication number Publication date
US6559483B2 (en) 2003-05-06
ATE389239T1 (de) 2008-03-15
EP1346412A2 (en) 2003-09-24
KR20020076321A (ko) 2002-10-09
CN1404628A (zh) 2003-03-19
WO2002052647A3 (en) 2002-10-31
WO2002052647A2 (en) 2002-07-04
KR100800637B1 (ko) 2008-02-01
DE60133218T2 (de) 2008-07-31
CN1222997C (zh) 2005-10-12
US20020079513A1 (en) 2002-06-27
DE60133218D1 (de) 2008-04-24
JP2004516683A (ja) 2004-06-03
EP1346412B1 (en) 2008-03-12

Similar Documents

Publication Publication Date Title
TW228036B (ja)
US7531388B2 (en) Electrically programmable fuse structures with narrowed width regions configured to enhance current crowding and methods of fabricating thereof
US5614440A (en) Method of forming a thermally activated noise immune fuse
US7960808B2 (en) Reprogrammable fuse structure and method
KR100694644B1 (ko) 프로그래머블 반도체 전자 퓨즈
US7645645B2 (en) Electrically programmable fuse structures with terminal portions residing at different heights, and methods of fabrication thereof
US20030160297A1 (en) System for programming fuse structure by electromigration of silicide enhanced by creating temperature gradient
JPH06260558A (ja) プログラミング可能なアンチヒューズ要素
JP2003115575A (ja) 縦形ヒューズおよびダイオードに基づくワンタイムプログラマブル単位メモリセルおよびそれを用いるワンタイムプログラマブルメモリ
JP4223283B2 (ja) 電気的に書き込み可能な不揮発性記憶素子を備えた半導体装置
US7745855B2 (en) Single crystal fuse on air in bulk silicon
JP2000091438A (ja) 半導体デバイスとその製造方法
CN103681603A (zh) 金属通孔熔丝
US6472253B1 (en) Programmable semiconductor device structures and methods for making the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070403

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080620

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080612

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080922

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081021

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081119

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111128

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111128

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121128

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121128

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131128

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees