JP4221397B2

JP4221397B2 - Field effect transistor

Info

Publication number: JP4221397B2
Application number: JP2005187391A
Authority: JP
Inventors: 康之升元; 英司安田; 賢一日高; 厚司渡邊
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-07-29
Filing date: 2005-06-27
Publication date: 2009-02-12
Anticipated expiration: 2025-06-27
Also published as: JP2006066887A

Description

本発明は、電界効果トランジスタに関し、特に電界効果トランジスタを安定に動作させ、また微細化させるプロセスに関するものである。 The present invention relates to a field effect transistor, and more particularly to a process for stably operating and miniaturizing a field effect transistor.

電界効果トランジスタ（以下、ＦＥＴという）としては、特許文献１に示すようなガリウム砒素電界効果トランジスタ（以下、ＧａＡｓＦＥＴという）がある。図５は、特許文献１に記載のＧａＡｓＦＥＴの構造を示す断面図である。 As a field effect transistor (hereinafter referred to as FET), there is a gallium arsenide field effect transistor (hereinafter referred to as GaAsFET) as shown in Patent Document 1. FIG. 5 is a cross-sectional view showing the structure of the GaAsFET described in Patent Document 1. As shown in FIG.

このＧａＡｓＦＥＴでは、半絶縁性基板１４０の上にチャネル層（活性層）を有するメサ１４１が形成され、メサ１４１上にゲート電極１４２、ソース電極１４３及びドレイン電極１４４が形成されている。 In this GaAsFET, a mesa 141 having a channel layer (active layer) is formed on a semi-insulating substrate 140, and a gate electrode 142, a source electrode 143, and a drain electrode 144 are formed on the mesa 141.

図６は、上記のような構造を有するＧａＡｓＦＥＴの上面図である。
このＧａＡｓＦＥＴは、複数の単位ＦＥＴが電気的に並列接続したマルチフィンガー型のＦＥＴであって、櫛形状のソース電極１４３及びドレイン電極１４４の指状部が互いに組み合わさるように対向して形成され、そのソース電極１４３とドレイン電極１４４との間に櫛形状のゲート電極１４２の指状部が形成された配線レイアウトを有する。 FIG. 6 is a top view of a GaAsFET having the above structure.
This GaAsFET is a multi-finger type FET in which a plurality of unit FETs are electrically connected in parallel, and is formed to face each other so that the fingers of the comb-shaped source electrode 143 and drain electrode 144 are combined with each other. A wiring layout in which finger-like portions of a comb-shaped gate electrode 142 are formed between the source electrode 143 and the drain electrode 144 is provided.

ところで、図６に示すような配線レイアウトを有するＧａＡｓＦＥＴにおいては、ゲート電極１４２の指状部の基部となる共通部（図６におけるＡ部）を形成するためのスペースをトランジスタの外部に確保する必要がある。従って、このＧａＡｓＦＥＴでは、チップサイズの縮小が困難となる。 Incidentally, in a GaAsFET having a wiring layout as shown in FIG. 6, it is necessary to secure a space outside the transistor for forming a common portion (A portion in FIG. 6) which becomes a base of the finger-like portion of the gate electrode 142. There is. Therefore, with this GaAsFET, it is difficult to reduce the chip size.

上記のような問題を解決する従来のＧａＡｓＦＥＴとしては、例えば図７Ａ、７Ｂ、７Ｃ、７Ｄに示すような構成を有するものがある（例えば、特許文献２参照）。図７ＡはＧａＡｓＦＥＴの外観図を示し、図７ＢはＧａＡｓＦＥＴの上面図を示し、図７ＣはＧａＡｓＦＥＴの断面図（図７Ａのｂｂ’線における断面図）を示し、図７ＤはＧａＡｓＦＥＴの断面図（図７Ａのａａ’線における断面図）を示している。 As a conventional GaAsFET that solves the above problems, there is one having a configuration as shown in FIGS. 7A, 7B, 7C, and 7D (see, for example, Patent Document 2). 7A shows an external view of the GaAsFET, FIG. 7B shows a top view of the GaAsFET, FIG. 7C shows a cross-sectional view of the GaAsFET (cross-sectional view taken along line bb ′ in FIG. 7A), and FIG. 7D shows a cross-sectional view of the GaAsFET 7A is a sectional view taken along line aa ′ in FIG.

このＧａＡｓＦＥＴでは、半絶縁性ＧａＡｓからなる基板１３１上に、ＧａＡｓエピタキシャル層１３２と、動作層となるＧａＡｓ層１３３と、キャリア供給層となるＡｌＧａＡｓ層１３４と、低抵抗のコンタクト層となるｎ型ＧａＡｓ層１３５とが順次積層されている。このとき、ｎ型ＧａＡｓ層１３５上には、ソース電極１２３及びドレイン電極１２４が形成され、ＡｌＧａＡｓ層１３４上には、ゲート電極１２２が形成されている。また、ＧａＡｓエピタキシャル層１３２、ＧａＡｓ層１３３、ＡｌＧａＡｓ層１３４及びｎ型ＧａＡｓ層１３５により、メサ１２１が形成されている。 In this GaAsFET, on a substrate 131 made of semi-insulating GaAs, a GaAs epitaxial layer 132, a GaAs layer 133 serving as an operation layer, an AlGaAs layer 134 serving as a carrier supply layer, and an n-type GaAs serving as a low resistance contact layer. A layer 135 is sequentially stacked. At this time, the source electrode 123 and the drain electrode 124 are formed on the n-type GaAs layer 135, and the gate electrode 122 is formed on the AlGaAs layer 134. A mesa 121 is formed by the GaAs epitaxial layer 132, the GaAs layer 133, the AlGaAs layer 134, and the n-type GaAs layer 135.

ＧａＡｓＦＥＴは、櫛形状のソース電極１２３及びドレイン電極１２４の指状部１２３ａ、１２４ａが互いに組み合わさるように対向して形成され、ミアンダ形状のゲート電極１２２がソース電極１２３とドレイン電極１２４との間に形成された配線レイアウトを有する。 The GaAsFET is formed so that the finger-like portions 123 a and 124 a of the comb-shaped source electrode 123 and the drain electrode 124 are combined with each other, and the meander-shaped gate electrode 122 is interposed between the source electrode 123 and the drain electrode 124. It has a formed wiring layout.

ここで、ソース電極１２３及びドレイン電極１２４の指状部１２３ａ、１２４ａとゲート電極１２２の直線部１２２ａとはメサ１２１上に形成されているが、ソース電極１２３及びドレイン電極１２４の指状部１２３ａ、１２４ａの基部となる共通部１２３ｂ、１２４ｂとゲート電極１２２の屈曲部１２２ｂとは基板１３１上に形成されている。 Here, the finger-like portions 123a and 124a of the source electrode 123 and the drain electrode 124 and the linear portion 122a of the gate electrode 122 are formed on the mesa 121, but the finger-like portions 123a of the source electrode 123 and the drain electrode 124, Common portions 123b and 124b serving as a base portion of 124a and a bent portion 122b of the gate electrode 122 are formed on the substrate 131.

上記構造を有するＧａＡｓＦＥＴは、ミアンダ形状のゲート電極１２２がソース電極１２３とドレイン電極１２４との間に形成された配線レイアウトを有する。従って、ゲート電極１２２の共通部を無くすことができるので、チップサイズの縮小が可能なＧａＡｓＦＥＴを実現することができる。 The GaAsFET having the above structure has a wiring layout in which a meander-shaped gate electrode 122 is formed between a source electrode 123 and a drain electrode 124. Therefore, since the common part of the gate electrode 122 can be eliminated, a GaAsFET capable of reducing the chip size can be realized.

また、上記構造を有するＧａＡｓＦＥＴでは、ゲート電極１２２の屈曲部１２２ｂがチャネル層を含むメサ１２１上には形成されない。従って、安定なＦＥＴとして動作しないゲート電極１２２の屈曲部１２２ｂの下方に位置する部分がＦＥＴとして動作するのを抑えることができる。その結果、全体として安定して動作させて所望の特性を得ることが可能なＧａＡｓＦＥＴを実現できる。
特開平６−１６３６０４号公報特開２００５−７２６７１号公報 In the GaAsFET having the above structure, the bent portion 122b of the gate electrode 122 is not formed on the mesa 121 including the channel layer. Therefore, it is possible to suppress the portion located below the bent portion 122b of the gate electrode 122 that does not operate as a stable FET from operating as an FET. As a result, it is possible to realize a GaAsFET that can operate stably as a whole and obtain desired characteristics.
JP-A-6-163604 JP 2005-72671 A

ところで、従来のＧａＡｓＦＥＴでは、ソース電極１２３及びドレイン電極１２４の指状部１２３ａ、１２４ａは、メサ１２１のｎ型ＧａＡｓ層１３５上に形成されているために、半導体層と金属−金属結合を形成し、オーミック接合しているが、ソース電極１２３及びドレイン電極１２４の共通部１２３ｂ、１２４ｂは、基板１３１上に形成されているために、半導体層と金属−半導体接合を形成し、ショットキー接合している。ソース電極１２３が半導体層とショットキー接合していると、ドレイン・ソース間に電位差が生じた場合に、ソース側から電子がドレイン側に移動し、その結果、漏洩電流が流れてしまう（サイドゲート効果）。従って、従来のＧａＡｓＦＥＴでは、電界効果トランジスタ特性が劣化する。具体的には、移動した電子が空乏層の拡がりを抑制してしまい、挿入損失やアイソレーション等の様々な高周波特性の劣化を引き起こす。このサイドゲート効果を抑えるためにはドレイン・ソース間をある程度の距離に保たなくてはならず、微細化の妨げになっている。 By the way, in the conventional GaAsFET, since the finger-like portions 123a and 124a of the source electrode 123 and the drain electrode 124 are formed on the n-type GaAs layer 135 of the mesa 121, a metal-metal bond is formed with the semiconductor layer. However, since the common portions 123b and 124b of the source electrode 123 and the drain electrode 124 are formed on the substrate 131, the semiconductor layer and the metal-semiconductor junction are formed, and the Schottky junction is formed. Yes. When the source electrode 123 is in Schottky junction with the semiconductor layer, when a potential difference occurs between the drain and the source, electrons move from the source side to the drain side, and as a result, leakage current flows (side gate). effect). Therefore, the field effect transistor characteristics are degraded in the conventional GaAsFET. Specifically, the moved electrons suppress the spread of the depletion layer, causing various high-frequency characteristics such as insertion loss and isolation. In order to suppress the side gate effect, it is necessary to maintain a certain distance between the drain and the source, which hinders miniaturization.

そこで、本発明は、かかる問題点に鑑み、電界効果トランジスタ特性の劣化を低減することが可能な小型の電界効果トランジスタを提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a small-sized field effect transistor capable of reducing deterioration of field effect transistor characteristics.

上記目的を達成するために、本発明の電界効果トランジスタは、基板と、チャネル層を含み、前記基板上に形成されたメサと、前記メサ上に形成された櫛形状のソース電極及びドレイン電極と、ミアンダ形状のゲート電極とを備え、前記メサ上には、前記ソース電極及びドレイン電極の指状部が互いに組み合わさるように対向して位置し、かつメサとオーミック接合しており、さらに、前記ゲート電極が前記ソース電極とドレイン電極との間に位置する形状の上面パターンが形成され、前記ソース電極及びドレイン電極の指状部の基部となる共通部は、前記メサ上面に形成され、かつメサとオーミック接合しており、前記ゲート電極における前記指状部と平行な直線部の下方に位置する部分は、前記ゲート電極における隣り合う前記直線部をつなぐ屈曲部の下方に位置する部分と電気的に分離されており、前記ソース電極及びドレイン電極における指状部と共通部とを接続する部分は、メサとオーミック接合していることを特徴とする。ここで、前記メサにおける前記ゲート電極の屈曲部の下方に位置する部分は、トランジスタとして機能しなくてもよい。また、前記メサには、前記チャネル層を横切る溝が形成されており、前記ゲート電極の屈曲部は、前記溝上に形成されてもよいし、前記メサには、前記チャネル層を横切る高抵抗領域が形成されており、前記ゲート電極の屈曲部は、前記高抵抗領域上に形成されてもよい。 In order to achieve the above object, a field effect transistor according to the present invention includes a substrate, a channel layer, a mesa formed on the substrate, and a comb-shaped source electrode and drain electrode formed on the mesa. A meander-shaped gate electrode, and on the mesa, the finger-like portions of the source electrode and the drain electrode are opposed to each other and are in ohmic contact with the mesa, and A top surface pattern having a shape in which a gate electrode is positioned between the source electrode and the drain electrode is formed, and a common portion serving as a base of finger portions of the source electrode and the drain electrode is formed on the top surface of the mesa and a mesa The portion located below the straight line portion parallel to the finger-like portion in the gate electrode is connected to the adjacent straight line portion in the gate electrode. Nag are partially electrically isolated located below the bent portion, the portion for connecting the common portion and the fingers of the source electrode and the drain electrode, characterized that you have mesa ohmic contact . Here, a portion of the mesa located below the bent portion of the gate electrode may not function as a transistor. The mesa may be formed with a groove that crosses the channel layer, and the bent portion of the gate electrode may be formed on the groove. The mesa may have a high resistance region that crosses the channel layer. The bent portion of the gate electrode may be formed on the high resistance region.

これによって、ゲート電極がミアンダ形状となり、チップサイズを縮小することができる。また、ソース電極及びドレイン電極の指状部及び共通部が共にメサ上に形成されるので、サイドゲート効果を無くすことができ、電界効果トランジスタ特性の劣化を抑制することができる。また同時に、サイドゲート効果が起こらないので、ドレイン・ソース間の距離を縮めることができ、ＧａＡｓＦＥＴを微細化することができる。すなわち、電界効果トランジスタ特性の劣化を低減することが可能な小型の電界効果トランジスタを実現することができる。 As a result, the gate electrode has a meander shape, and the chip size can be reduced. In addition, since the finger-like portion and the common portion of the source electrode and the drain electrode are both formed on the mesa, the side gate effect can be eliminated and the deterioration of the field effect transistor characteristics can be suppressed. At the same time, since the side gate effect does not occur, the distance between the drain and the source can be reduced, and the GaAsFET can be miniaturized. That is, it is possible to realize a small-sized field effect transistor capable of reducing the deterioration of the field effect transistor characteristics.

また、溝又は高抵抗領域によりゲート電極の直線部下方の部分とゲート電極の屈曲部下方の部分とが分離され、ゲート電極の屈曲部の配置部分のトランジスタ動作が停止されるので、電界効果トランジスタを安定に動作させることができる。 In addition, since the groove or the high resistance region separates the portion below the straight portion of the gate electrode and the portion below the bent portion of the gate electrode, the transistor operation of the arrangement portion of the bent portion of the gate electrode is stopped. Can be operated stably.

また、前記メサは、バッファ層と、チャネル層と、キャリア供給層と、ショットキー層と、コンタクト層とが順次積層されて構成され、前記溝は、前記バッファ層が露出するように前記コンタクト層に対してエッチングを行って形成され、前記ソース電極及びドレイン電極の指状部及び共通部は、前記コンタクト層上に形成され、前記ゲート電極の屈曲部は、前記溝により露出したバッファ層上に形成されてもよい。また、前記メサは、バッファ層と、チャネル層と、キャリア供給層と、ショットキー層と、コンタクト層とが順次積層されて構成され、前記高抵抗領域は、前記バッファ層に達するように前記コンタクト層から不純物を注入して形成され、前記ソース電極及びドレイン電極の指状部及び共通部は、前記コンタクト層上に形成され、前記ゲート電極の屈曲部は、前記コンタクト層に形成された高抵抗領域上に形成されてもよい。 In addition, the mesa is configured by sequentially stacking a buffer layer, a channel layer, a carrier supply layer, a Schottky layer, and a contact layer, and the groove includes the contact layer so that the buffer layer is exposed. The finger and common portions of the source and drain electrodes are formed on the contact layer, and the bent portion of the gate electrode is formed on the buffer layer exposed by the groove. It may be formed. The mesa is configured by sequentially stacking a buffer layer, a channel layer, a carrier supply layer, a Schottky layer, and a contact layer, and the high resistance region reaches the buffer layer to reach the contact layer. Impurities are implanted from a layer, finger-like portions and common portions of the source electrode and drain electrode are formed on the contact layer, and a bent portion of the gate electrode is a high resistance formed in the contact layer. It may be formed on the region.

これによって、電界効果トランジスタ特性の劣化を低減することが可能な小型のＨＥＭＴを実現することができる。また、安定に動作させることが可能なＨＥＭＴを実現することができる。 As a result, a small HEMT capable of reducing the deterioration of the field effect transistor characteristics can be realized. In addition, a HEMT that can be stably operated can be realized.

また、前記ソース電極及びドレイン電極の指状部と、前記ソース電極及びドレイン電極の共通部とは、同一平面上に形成されていてもよい。 The finger-like portions of the source and drain electrodes and the common portion of the source and drain electrodes may be formed on the same plane.

これによって、製造が容易になるので、低コストの電界効果トランジスタを実現することができる。 As a result, manufacturing becomes easy, and a low-cost field effect transistor can be realized.

また、前記基板の上面は、（１００）平面であり、前記ゲート電極の直線部の方向と、前記基板の〈０ −１ −１〉方向とのなす角度θは、４５゜とされていてもよい。 The top surface of the substrate is a (1 0 0) plane, and the angle θ formed by the direction of the straight line portion of the gate electrode and the <0 −1 −1> direction of the substrate is 45 °. May be.

これによって、ピエゾ効果に起因する電界効果トランジスタの閾値電圧のばらつきの発生を防止し、電界効果トランジスタ特性を安定させることができる。 As a result, the occurrence of variations in threshold voltage of the field effect transistor due to the piezo effect can be prevented, and the field effect transistor characteristics can be stabilized.

本発明に係る電界効果トランジスタによれば、チップサイズを縮小することができる。また、ソース電極又はドレイン電極のサイドゲート効果による電界効果トランジスタ特性の劣化を抑制できる。すなわち、電界効果トランジスタ特性の劣化を低減することが可能な小型の電界効果トランジスタを実現することができる。さらに、ゲート電極の向きの違いによる動作の不安定さを解消することができ、電界効果トランジスタ特性を安定させることができる。 According to the field effect transistor of the present invention, the chip size can be reduced. In addition, it is possible to suppress the deterioration of the field effect transistor characteristics due to the side gate effect of the source electrode or the drain electrode. That is, it is possible to realize a small-sized field effect transistor capable of reducing the deterioration of the field effect transistor characteristics. Further, the instability of operation due to the difference in the direction of the gate electrode can be eliminated, and the field effect transistor characteristics can be stabilized.

以下、本発明の実施の形態におけるＧａＡｓＦＥＴについて、図面を参照しながら説明する。 Hereinafter, a GaAsFET according to an embodiment of the present invention will be described with reference to the drawings.

（第１の実施の形態）
図１Ａは本実施の形態のＧａＡｓＦＥＴの外観図を示し、図１Ｂは同ＧａＡｓＦＥＴの上面図を示し、図１Ｃは同ＧａＡｓＦＥＴの断面図（図１Ａのｂｂ’線における断面図）を示し、図１Ｄは同ＧａＡｓＦＥＴの断面図（図１Ａのａａ’線における断面図）を示している。 (First embodiment)
1A shows an external view of the GaAsFET of the present embodiment, FIG. 1B shows a top view of the GaAsFET, FIG. 1C shows a cross-sectional view of the GaAsFET (cross-sectional view taken along line bb ′ in FIG. 1A), and FIG. Shows a cross-sectional view (cross-sectional view taken along the line aa ′ in FIG. 1A) of the GaAsFET.

このＧａＡｓＦＥＴは、半絶縁性ＧａＡｓからなる基板３１と、基板３１上に半導体層を結晶成長させた後、素子分離領域によりメサ分離して形成されたエピタキシャル層３０とから構成される。エピタキシャル層３０は、エピタキシャル層３０と基板３１との間の格子不整合を緩和するための、アンドープＧａＡｓで構成された厚さ１μｍのバッファ層３２と、アンドープＡｌＧａＡｓで構成されたバッファ層３３と、厚さ２０ｎｍのアンドープＩｎ_0.2Ｇａ_0.8Ａｓで構成され、キャリアが走行するチャネル層３４と、厚さ５ｎｍのアンドープＡｌＧａＡｓで構成されたスペーサ層３５と、ｎ型不純物イオンであるＳｉが１原子層のみプレーナードーピングされたＡｌＧａＡｓで構成されたキャリア供給層３６と、厚さ３０ｎｍのアンドープＡｌＧａＡｓで構成されたショットキー層３７と、厚さ１００ｎｍのｎ⁺型ＧａＡｓで構成されたコンタクト層３８とが順次積層されて構成される。このとき、コンタクト層３８上には、ソース電極１３及びドレイン電極１４が形成されている。また、ソース電極１３とドレイン電極１４との間の領域において、コンタクト層３８はショットキー層３７がエピタキシャル層３０表面に露出する深さまでエッチングされており、露出するショットキー層３７上には、ゲート電極１２が形成されている。 This GaAsFET is composed of a substrate 31 made of semi-insulating GaAs and an epitaxial layer 30 formed by mesa-isolating an element isolation region after crystal growth of a semiconductor layer on the substrate 31. The epitaxial layer 30 includes a 1 μm-thick buffer layer 32 made of undoped GaAs and a buffer layer 33 made of undoped AlGaAs for relaxing lattice mismatch between the epitaxial layer 30 and the substrate 31. A channel layer 34 made of undoped In _0.2 Ga _0.8 As with a thickness of 20 nm and carrying carriers, a spacer layer 35 made of undoped AlGaAs with a thickness of 5 nm, and Si as an n-type impurity ion are only one atomic layer. A carrier supply layer 36 composed of planar-doped AlGaAs, a Schottky layer 37 composed of undoped AlGaAs with a thickness of 30 nm, and a contact layer 38 composed of n ⁺ type GaAs with a thickness of 100 nm are sequentially stacked. Configured. At this time, the source electrode 13 and the drain electrode 14 are formed on the contact layer 38. Further, in the region between the source electrode 13 and the drain electrode 14, the contact layer 38 is etched to a depth at which the Schottky layer 37 is exposed on the surface of the epitaxial layer 30. An electrode 12 is formed.

ＧａＡｓＦＥＴは、複数の単位ＦＥＴが電気的に並列接続したマルチフィンガー型のＦＥＴであって、櫛形状のソース電極１３及びドレイン電極１４の指状部１３ａ、１４ａが互いに組み合わさるように対向して形成され、そのソース電極１３とドレイン電極１４との間にミアンダ形状の１本のゲート電極１２が形成された配線レイアウトを有する。すなわち、ソース電極１３の指状部１３ａとドレイン電極１４の指状部１４ａが交互に配置され、ソース電極１３の複数の指状部１３ａとドレイン電極１４の複数の指状部１４ａとが指状部１４ａの基部となる共通部１３ｂと指状部１４ａの基部となる共通部１４ｂとにそれぞれ接続された配線レイアウトを有する。 The GaAsFET is a multi-finger type FET in which a plurality of unit FETs are electrically connected in parallel, and is formed to face each other so that the finger-like portions 13a and 14a of the comb-shaped source electrode 13 and drain electrode 14 are combined with each other. The wiring layout has a meander-shaped gate electrode 12 formed between the source electrode 13 and the drain electrode 14. That is, the finger-like portions 13a of the source electrode 13 and the finger-like portions 14a of the drain electrode 14 are alternately arranged, and the plurality of finger-like portions 13a of the source electrode 13 and the plurality of finger-like portions 14a of the drain electrode 14 are finger-like. Wiring layouts are respectively connected to the common portion 13b serving as the base of the portion 14a and the common portion 14b serving as the base of the finger-like portion 14a.

ここで、ソース電極１３及びドレイン電極１４の指状部１３ａ、１４ａ及び共通部１３ｂ、１４ｂと、ゲート電極１２における指状部１３ａと略平行な直線部１２ａ及びゲート電極１２における隣り合う直線部１２ａをつなぐ屈曲部１２ｂとは、同一のメサ１１上に形成されている。 Here, the finger-like portions 13 a and 14 a and the common portions 13 b and 14 b of the source electrode 13 and the drain electrode 14, the linear portion 12 a that is substantially parallel to the finger-like portion 13 a of the gate electrode 12, and the adjacent straight portion 12 a of the gate electrode 12. Are formed on the same mesa 11.

また、バッファ層３２、バッファ層３２３３、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８により、メサ１１が形成されている。このとき、ゲート電極１２の方向が屈曲部１２ｂと直線部１２ａとで異なるため、ピエゾ効果に起因する電界効果トランジスタの閾値電圧のばらつきが発生し、電界効果トランジスタ特性が安定しない。従って、メサ１１におけるゲート電極１２の屈曲部１２ｂの下方に位置する部分には、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８を横切り、バッファ層３３まで達するゲート電極分離溝１５がエッチングにより形成されており、屈曲部１２ｂ下方に位置する部分は、直線部１２ａ下方に位置する部分と電気的に分離され、トランジスタとして機能しないようにされている。また同時に、基板３１の上面が（１００）平面であり、前記ゲート電極１２の直線部１２ａの方向と、基板の〈０ −１ −１〉方向とのなす角度θが４５゜となるように、ゲート電極１２の直線部１２ａの方向（図１ＡにおけるＡ方向）がそろえられている。 The mesa 11 is formed by the buffer layer 32, the buffer layer 3233, the channel layer 34, the spacer layer 35, the carrier supply layer 36, the Schottky layer 37, and the contact layer 38. At this time, since the direction of the gate electrode 12 is different between the bent portion 12b and the straight portion 12a, variation in threshold voltage of the field effect transistor due to the piezoelectric effect occurs, and the field effect transistor characteristics are not stable. Therefore, the channel layer 34, the spacer layer 35, the carrier supply layer 36, the Schottky layer 37, and the contact layer 38 are traversed to reach the buffer layer 33 at a portion of the mesa 11 located below the bent portion 12 b of the gate electrode 12. The gate electrode isolation trench 15 is formed by etching, and the portion located below the bent portion 12b is electrically separated from the portion located below the straight portion 12a so as not to function as a transistor. At the same time, the upper surface of the substrate 31 is a (1 0 0) plane, and the angle θ formed by the direction of the straight portion 12a of the gate electrode 12 and the <0 −1 −1> direction of the substrate is 45 °. In addition, the direction of the straight portion 12a of the gate electrode 12 (direction A in FIG. 1A) is aligned.

次に、上記構造を有するＧａＡｓＦＥＴの製造方法について図面を参照しながら説明する。 Next, a method for manufacturing a GaAsFET having the above structure will be described with reference to the drawings.

図２（ａ）〜（ｅ）は、ＧａＡｓＦＥＴの断面図である。
まず、基板３１上に、ＭＯＣＶＤ法またはＭＢＥ法等を用いてバッファ層３２、バッファ層３３、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８を順次エピタキシャル成長させてエピタキシャル層３０を形成する（図２（ａ））。 2A to 2E are cross-sectional views of the GaAsFET.
First, the buffer layer 32, the buffer layer 33, the channel layer 34, the spacer layer 35, the carrier supply layer 36, the Schottky layer 37, and the contact layer 38 are sequentially epitaxially grown on the substrate 31 using the MOCVD method or the MBE method. An epitaxial layer 30 is formed (FIG. 2A).

次に、フォトレジスト５１によりパターンを形成して所定の位置を保護し、エピタキシャル層３０に対して例えばリン酸、過酸化水素水及び水の混合液を用いたウェットエッチングを行い、コンタクト層３８、ショットキー層３７、キャリア供給層３６、スペーサ層３５、チャネル層３４及びバッファ層３３の所定領域を除去して素子分離領域と、ゲート電極分離溝１５とを形成する（図２（ｂ））。 Next, a pattern is formed by the photoresist 51 to protect a predetermined position, and the epitaxial layer 30 is wet-etched using, for example, a mixed solution of phosphoric acid, hydrogen peroxide solution, and water, and the contact layer 38, The predetermined regions of the Schottky layer 37, the carrier supply layer 36, the spacer layer 35, the channel layer 34, and the buffer layer 33 are removed to form an element isolation region and a gate electrode isolation trench 15 (FIG. 2B).

次に、フォトレジスト５１を除去した後、新たなフォトレジストによりパターンを形成し、全面にＮｉ／Ａｕ／Ｇｅ合金からなるオーミック金属を蒸着し、リフトオフすることによりソース電極１３及びドレイン電極１４を形成する（図２（ｃ））。 Next, after removing the photoresist 51, a pattern is formed with a new photoresist, an ohmic metal made of a Ni / Au / Ge alloy is deposited on the entire surface, and lift-off forms the source electrode 13 and the drain electrode 14. (FIG. 2C).

次に、フォトレジスト５２を形成した後、ソース電極１３とドレイン電極１４との間の所定領域のコンタクト層３８に対して、リセスエッチングを行うことにより、開口を形成する（図２（ｄ））。なお、ＳｉＣｌ₄、ＳＦ₆及びＮ₂の混合ガスを用いたドライエッチングでもコンタクト層３８をショットキー層３７に対して異方性かつ選択的に除去することができるため、この方法によっても微細なパターンの開口を形成することが可能である。 Next, after forming a photoresist 52, an opening is formed by recess etching the contact layer 38 in a predetermined region between the source electrode 13 and the drain electrode 14 (FIG. 2D). . The contact layer 38 can be removed anisotropically and selectively with respect to the Schottky layer 37 even by dry etching using a mixed gas of SiCl ₄ , SF ₆ and N _2. Pattern openings can be formed.

最後に、例えばＴｉ／Ｐｔ／Ａｕ合金からなるゲート金属を全面に蒸着し、リフトオフすることにより、開口の露出したショットキー層３７上及びゲート電極分離溝１５の露出したバッファ層３３上にゲート電極１２を形成する（図２（ｅ））。 Finally, a gate metal made of, for example, a Ti / Pt / Au alloy is deposited on the entire surface and lifted off, whereby the gate electrode is formed on the Schottky layer 37 where the opening is exposed and the buffer layer 33 where the gate electrode isolation groove 15 is exposed. 12 is formed (FIG. 2E).

以上のように本実施の形態のＧａＡｓＦＥＴによれば、ソース電極１３及びドレイン電極１４の指状部１３ａ、１４ａ及び共通部１３ｂ、１４ｂは、共にメサ１１上に形成され、半導体層とオーミック接合している。よって、サイドゲート効果を無くすことができるので、電界効果トランジスタ特性の劣化を抑制することができる。また同時に、サイドゲート効果が起こらないので、ドレイン・ソース間の距離を縮めることができ、ＧａＡｓＦＥＴを微細化することができる。 As described above, according to the GaAsFET of the present embodiment, the finger-like portions 13a and 14a and the common portions 13b and 14b of the source electrode 13 and the drain electrode 14 are both formed on the mesa 11 and are in ohmic contact with the semiconductor layer. ing. Therefore, the side gate effect can be eliminated, so that deterioration of the field effect transistor characteristics can be suppressed. At the same time, since the side gate effect does not occur, the distance between the drain and the source can be reduced, and the GaAsFET can be miniaturized.

また、本実施の形態のＧａＡｓＦＥＴによれば、ゲート電極分離溝１５によりゲート電極１２の直線部１２ａ下方の部分とゲート電極１２の屈曲部１２ｂ下方の部分とを層分離し、ゲート電極１２の屈曲部１２ｂがトランジスタのゲートとして機能しないようにしている。つまり、ゲート電極１２の屈曲部１２ｂの配置部分のトランジスタ動作を停止させている。よって、電界効果トランジスタを安定に動作させることができる。 Further, according to the GaAsFET of the present embodiment, the gate electrode separation groove 15 separates the portion of the gate electrode 12 below the straight portion 12a and the portion of the gate electrode 12 below the bent portion 12b, thereby bending the gate electrode 12. The part 12b is prevented from functioning as the gate of the transistor. That is, the transistor operation of the arrangement portion of the bent portion 12b of the gate electrode 12 is stopped. Therefore, the field effect transistor can be operated stably.

（第２の実施の形態）
図３Ａは本実施の形態のＧａＡｓＦＥＴの外観図を示し、図３Ｂは同ＧａＡｓＦＥＴの上面図を示し、図３Ｃは同ＧａＡｓＦＥＴの断面図（図３Ａのｂｂ’線における断面図）を示し、図３Ｄは同ＧａＡｓＦＥＴの断面図（図３Ａのａａ’線における断面図）を示している。 (Second Embodiment)
3A shows an external view of the GaAsFET of the present embodiment, FIG. 3B shows a top view of the GaAsFET, FIG. 3C shows a cross-sectional view of the GaAsFET (cross-sectional view taken along the line bb ′ in FIG. 3A), and FIG. Shows a cross-sectional view of the GaAsFET (cross-sectional view taken along the line aa ′ in FIG. 3A).

このＧａＡｓＦＥＴは、基板３１と、エピタキシャル層３０とから構成される。エピタキシャル層３０は、バッファ層３２、バッファ層３３、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８が順次積層されて構成される。このとき、コンタクト層３８上には、ソース電極１３及びドレイン電極１４が形成されている。また、ソース電極１３とドレイン電極１４との間の領域において、コンタクト層３８はショットキー層３７がエピタキシャル層３０表面に露出する深さまでエッチングされており、露出するショットキー層３７上には、ゲート電極１２が形成されている。 This GaAsFET is composed of a substrate 31 and an epitaxial layer 30. The epitaxial layer 30 is configured by sequentially stacking a buffer layer 32, a buffer layer 33, a channel layer 34, a spacer layer 35, a carrier supply layer 36, a Schottky layer 37, and a contact layer 38. At this time, the source electrode 13 and the drain electrode 14 are formed on the contact layer 38. Further, in the region between the source electrode 13 and the drain electrode 14, the contact layer 38 is etched to a depth at which the Schottky layer 37 is exposed on the surface of the epitaxial layer 30. An electrode 12 is formed.

ＧａＡｓＦＥＴは、複数の単位ＦＥＴが電気的に並列接続したマルチフィンガー型のＦＥＴであって、櫛形状のソース電極１３及びドレイン電極１４の指状部１３ａ、１４ａが互いに組み合わさるように対向して形成され、そのソース電極１３とドレイン電極１４との間にミアンダ形状の１本のゲート電極１２が形成された配線レイアウトを有する。 The GaAsFET is a multi-finger type FET in which a plurality of unit FETs are electrically connected in parallel, and is formed to face each other so that the finger-like portions 13a and 14a of the comb-shaped source electrode 13 and drain electrode 14 are combined with each other. The wiring layout has a meander-shaped gate electrode 12 formed between the source electrode 13 and the drain electrode 14.

ここで、ソース電極１３及びドレイン電極１４の指状部１３ａ、１４ａ及び共通部１３ｂ、１４ｂと、ゲート電極１２の直線部１２ａ及び屈曲部１２ｂとは、同一のメサ１１上に形成されている。 Here, the finger-like portions 13 a and 14 a and the common portions 13 b and 14 b of the source electrode 13 and the drain electrode 14, and the linear portion 12 a and the bent portion 12 b of the gate electrode 12 are formed on the same mesa 11.

また、バッファ層３２、バッファ層３３、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８により、メサ１１が形成されている。このとき、メサ１１におけるゲート電極１２の屈曲部１２ｂの下方に位置する部分には、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８を横切り、バッファ層３３まで達する高抵抗領域１６が形成されており、屈曲部１２ｂ下方に位置する部分は、直線部１２ａ下方に位置する部分と電気的に分離され、トランジスタとして機能しないようにされている。この高抵抗領域１６は、Ｏ（酸素）、Ｂ（ボロン）あるいはＨｅ（ヘリウム）等の不純物をエピタキシャル層３０にイオン注入し、エピタキシャル層３０の結晶性を壊して部分的に高抵抗にすることで形成される。 The mesa 11 is formed by the buffer layer 32, the buffer layer 33, the channel layer 34, the spacer layer 35, the carrier supply layer 36, the Schottky layer 37, and the contact layer 38. At this time, the channel layer 34, the spacer layer 35, the carrier supply layer 36, the Schottky layer 37, and the contact layer 38 are traversed in the portion of the mesa 11 located below the bent portion 12 b of the gate electrode 12 and up to the buffer layer 33. The reaching high resistance region 16 is formed, and the portion located below the bent portion 12b is electrically separated from the portion located below the straight portion 12a so as not to function as a transistor. In the high resistance region 16, impurities such as O (oxygen), B (boron), or He (helium) are ion-implanted into the epitaxial layer 30 to break the crystallinity of the epitaxial layer 30 and partially increase the resistance. Formed with.

図４（ａ）〜（ｅ）は、ＧａＡｓＦＥＴの断面図である。
まず、基板３１上に、ＭＯＣＶＤ法またはＭＢＥ法等を用いてバッファ層３２、バッファ層３３、チャネル層３４、スペーサ層３５、キャリア供給層３６、ショットキー層３７及びコンタクト層３８を順次エピタキシャル成長させてエピタキシャル層３０を形成する（図４（ａ））。 4A to 4E are cross-sectional views of the GaAsFET.
First, the buffer layer 32, the buffer layer 33, the channel layer 34, the spacer layer 35, the carrier supply layer 36, the Schottky layer 37, and the contact layer 38 are sequentially epitaxially grown on the substrate 31 using the MOCVD method or the MBE method. The epitaxial layer 30 is formed (FIG. 4A).

次に、エピタキシャル層３０に対して例えばリン酸、過酸化水素水及び水の混合液を用いたウェットエッチングを行い、素子分離領域を形成する。その後、フォトレジスト５３によりパターンを形成して所定の位置を保護し、例えばボロンをイオン注入することでチャネル層３４より下のバッファ層３３まで到達する高抵抗領域１６を、コンタクト層３８、ショットキー層３７、キャリア供給層３６、スペーサ層３５、チャネル層３４及びバッファ層３３の所定領域内に形成する（図４（ｂ））。 Next, wet etching using, for example, a mixed solution of phosphoric acid, hydrogen peroxide solution, and water is performed on the epitaxial layer 30 to form an element isolation region. Thereafter, a pattern is formed by a photoresist 53 to protect a predetermined position. For example, boron is ion-implanted, so that the high resistance region 16 reaching the buffer layer 33 below the channel layer 34 is contacted with the contact layer 38, the Schottky. A layer 37, a carrier supply layer 36, a spacer layer 35, a channel layer 34, and a buffer layer 33 are formed in predetermined regions (FIG. 4B).

次に、フォトレジスト５３を除去した後、新たなフォトレジストによりパターンを形成し、全面にＮｉ／Ａｕ／Ｇｅ合金からなるオーミック金属を蒸着し、リフトオフすることによりソース電極１３及びドレイン電極１４を形成する（図４（ｃ））。 Next, after removing the photoresist 53, a pattern is formed with a new photoresist, an ohmic metal made of Ni / Au / Ge alloy is deposited on the entire surface, and lift-off forms the source electrode 13 and the drain electrode 14. (FIG. 4C).

次に、フォトレジスト５４を形成した後、ソース電極１３とドレイン電極１４との間の所定領域のコンタクト層３８に対して、リセスエッチングを行うことにより、開口を形成する（図４（ｄ））。なお、ＳｉＣｌ₄、ＳＦ₆及びＮ₂の混合ガスを用いたドライエッチングでもコンタクト層３８をショットキー層３７に対して異方性かつ選択的に除去することができるため、この方法によっても微細なパターンの開口を形成することが可能である。 Next, after forming a photoresist 54, an opening is formed by recess etching the contact layer 38 in a predetermined region between the source electrode 13 and the drain electrode 14 (FIG. 4D). . The contact layer 38 can be removed anisotropically and selectively with respect to the Schottky layer 37 even by dry etching using a mixed gas of SiCl ₄ , SF ₆ and N _2. Pattern openings can be formed.

最後に、例えばＴｉ／Ｐｔ／Ａｕ合金からなるゲート金属を全面に蒸着し、リフトオフすることにより、開口の露出したショットキー層３７上及び高抵抗領域１６上にゲート電極１２を形成する（図４（ｅ））。 Finally, a gate metal made of, for example, a Ti / Pt / Au alloy is deposited on the entire surface and lifted off to form the gate electrode 12 on the Schottky layer 37 and the high resistance region 16 where the openings are exposed (FIG. 4). (E)).

以上のように本実施の形態のＧａＡｓＦＥＴによれば、第１の実施の形態のＧａＡｓＦＥＴと同様に、電界効果トランジスタ特性の劣化を抑制することができ、かつＧａＡｓＦＥＴを微細化することができる。 As described above, according to the GaAsFET of the present embodiment, as in the GaAsFET of the first embodiment, it is possible to suppress the deterioration of the field effect transistor characteristics and to miniaturize the GaAsFET.

また、本実施の形態のＧａＡｓＦＥＴによれば、高抵抗領域１６によりゲート電極１２の直線部１２ａとゲート電極１２の屈曲部１２ｂとを注入分離し、ゲート電極１２の屈曲部１２ｂがトランジスタのゲートとして機能しないようにしている。すなわち、ゲート電極１２の屈曲部１２ｂの配置部分のトランジスタ動作を停止させている。よって、電界効果トランジスタを安定に動作させることができる。 Further, according to the GaAsFET of the present embodiment, the straight line portion 12a of the gate electrode 12 and the bent portion 12b of the gate electrode 12 are injected and separated by the high resistance region 16, and the bent portion 12b of the gate electrode 12 serves as the gate of the transistor. It doesn't work. That is, the transistor operation of the arrangement portion of the bent portion 12b of the gate electrode 12 is stopped. Therefore, the field effect transistor can be operated stably.

以上、本発明のＦＥＴについて、実施の形態に基づいて説明したが、本発明は、この実施の形態の限定されるものではなくてもよい。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。 Although the FET of the present invention has been described based on the embodiment, the present invention may not be limited to this embodiment. The present invention includes various modifications made by those skilled in the art without departing from the scope of the present invention.

例えば、本発明のＦＥＴは、ダブルヘテロＦＥＴであってもよい。 For example, the FET of the present invention may be a double hetero FET.

本発明は、ＦＥＴに利用でき、特にＦＥＴを用いたＲＦ増幅器、発振器及び電力増幅器等に利用することができる。 The present invention can be used for FETs, and in particular, can be used for RF amplifiers, oscillators, power amplifiers, and the like using FETs.

本発明の第１の実施の形態のＧａＡｓＦＥＴの外観図である。1 is an external view of a GaAsFET according to a first embodiment of the present invention. 同ＧａＡｓＦＥＴの上面図である。It is a top view of the GaAsFET. 同ＧａＡｓＦＥＴの断面図（図１Ａのｂｂ’線における断面図）である。FIG. 2 is a cross-sectional view (cross-sectional view taken along line bb ′ of FIG. 1A) of the GaAsFET. 同ＧａＡｓＦＥＴの断面図（図１Ａのａａ’線における断面図）である。FIG. 2 is a cross-sectional view (cross-sectional view taken along line aa ′ of FIG. 1A) of the GaAsFET. （ａ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｂ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｃ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｄ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｅ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。(A) It is sectional drawing of GaAsFET for demonstrating the manufacturing method of the GaAsFET. (B) It is sectional drawing of GaAsFET for demonstrating the manufacturing method of the GaAsFET. (C) It is sectional drawing of GaAsFET for demonstrating the manufacturing method of the GaAsFET. (D) It is sectional drawing of GaAsFET for demonstrating the manufacturing method of the GaAsFET. (E) It is sectional drawing of GaAsFET for demonstrating the manufacturing method of the GaAsFET. 本発明の第２の実施の形態のＧａＡｓＦＥＴの外観図である。It is an external view of GaAsFET of the 2nd Embodiment of this invention. 同ＧａＡｓＦＥＴの上面図である。It is a top view of the GaAsFET. 同ＧａＡｓＦＥＴの断面図（図３Ａのｂｂ’線における断面図）である。FIG. 3B is a cross-sectional view of the GaAsFET (a cross-sectional view taken along line bb ′ in FIG. 3A). 同ＧａＡｓＦＥＴの断面図（図３Ａのａａ’線における断面図）である。FIG. 3B is a cross-sectional view (cross-sectional view taken along the line aa ′ of FIG. 3A) of the GaAsFET. （ａ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｂ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｃ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｄ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。（ｅ）同ＧａＡｓＦＥＴの製造方法を説明するためのＧａＡｓＦＥＴの断面図である。(A) It is sectional drawing of GaAsFET for demonstrating the manufacturing method of the GaAsFET. (B) It is sectional drawing of GaAsFET for demonstrating the manufacturing method of the GaAsFET. (C) It is sectional drawing of GaAsFET for demonstrating the manufacturing method of the GaAsFET. (D) It is sectional drawing of GaAsFET for demonstrating the manufacturing method of the GaAsFET. (E) It is sectional drawing of GaAsFET for demonstrating the manufacturing method of the GaAsFET. 特許文献１に記載のＧａＡｓＦＥＴの断面図である。2 is a cross-sectional view of a GaAsFET described in Patent Document 1. FIG. 従来のＧａＡｓＦＥＴの上面図である。It is a top view of the conventional GaAsFET. 従来のＧａＡｓＦＥＴの外観図である。It is an external view of the conventional GaAsFET. 同ＧａＡｓＦＥＴの上面図である。It is a top view of the GaAsFET. 同ＧａＡｓＦＥＴの断面図（図７Ａのｂｂ’線における断面図）である。FIG. 7B is a cross-sectional view (cross-sectional view taken along the line bb ′ in FIG. 7A) of the GaAsFET. 同ＧａＡｓＦＥＴの断面図（図７Ａのａａ’線における断面図）である。FIG. 7B is a cross-sectional view (cross-sectional view taken along the line aa ′ in FIG. 7A) of the GaAsFET.

Explanation of symbols

１１、１２１、１４１メサ
１２、１２２、１４２ゲート電極
１２ａ、１２２ａ直線部
１２ｂ、１２２ｂ屈曲部
１３、１２３、１４３ソース電極
１３ａ、１４ａ、１２３ａ、１２４ａ指状部
１３ｂ、１４ｂ、１２３ｂ、１２４ｂ共通部
１４、１２４、１４４ドレイン電極
１５ゲート電極分離溝
１６高抵抗領域
３０エピタキシャル層
３１、１３１、１４０基板
３２、３３バッファ層
３４チャネル層
３５スペーサ層
３６キャリア供給層
３７ショットキー層
３８コンタクト層
５１、５２、５３、５４フォトレジスト
１３２ＧａＡｓエピタキシャル層
１３３ＧａＡｓ層
１３４ＡｌＧａＡｓ層
１３５ｎ型ＧａＡｓ層 11, 121, 141 Mesa 12, 122, 142 Gate electrode 12a, 122a Linear portion 12b, 122b Bending portion 13, 123, 143 Source electrode 13a, 14a, 123a, 124a Finger portion 13b, 14b, 123b, 124b Common portion 14 , 124, 144 Drain electrode 15 Gate electrode isolation groove 16 High resistance region 30 Epitaxial layer 31, 131, 140 Substrate 32, 33 Buffer layer 34 Channel layer 35 Spacer layer 36 Carrier supply layer 37 Schottky layer 38 Contact layer 51, 52, 53, 54 Photoresist 132 GaAs epitaxial layer 133 GaAs layer 134 AlGaAs layer 135 n-type GaAs layer

Claims

A substrate,
A mesa comprising a channel layer and formed on the substrate;
Comb-shaped source and drain electrodes formed on the mesa, and a meander-shaped gate electrode,
On the mesa, the finger portions of the source electrode and the drain electrode are positioned so as to be combined with each other, and are in ohmic contact with the mesa, and further, the gate electrode includes the source electrode and the drain electrode. An upper surface pattern having a shape located between
The common part that becomes the base of the finger-like part of the source electrode and the drain electrode is formed on the upper surface of the mesa and is in ohmic contact with the mesa
The portion of the gate electrode located below the straight portion parallel to the finger-like portion is electrically separated from the portion of the gate electrode located below the bent portion connecting the adjacent straight portions ,
The field effect transistor according to claim 1, wherein a portion connecting the finger portion and the common portion in the source electrode and the drain electrode is in ohmic contact with a mesa .

The field effect transistor according to claim 1, wherein a portion of the mesa located below the bent portion of the gate electrode does not function as a transistor.

The mesa has a groove formed across the channel layer,
The field effect transistor according to claim 2, wherein the bent portion of the gate electrode is formed on the groove.

The mesa is configured by sequentially stacking a buffer layer, a channel layer, a carrier supply layer, a Schottky layer, and a contact layer,
The groove is formed by etching the contact layer so that the buffer layer is exposed.
Fingers and common parts of the source electrode and the drain electrode are formed on the contact layer,
The field effect transistor according to claim 3, wherein the bent portion of the gate electrode is formed on the buffer layer exposed by the groove.

The mesa is formed with a high resistance region across the channel layer,
The field effect transistor according to claim 2, wherein the bent portion of the gate electrode is formed on the high resistance region.

The mesa is configured by sequentially stacking a buffer layer, a channel layer, a carrier supply layer, a Schottky layer, and a contact layer,
The high resistance region is formed by implanting impurities from the contact layer to reach the buffer layer,
Fingers and common parts of the source electrode and the drain electrode are formed on the contact layer,
The field effect transistor according to claim 5, wherein the bent portion of the gate electrode is formed on a high resistance region formed in the contact layer.

The field effect transistor according to claim 1, wherein the finger-like portions of the source electrode and the drain electrode and the common portion of the source electrode and the drain electrode are formed on the same plane.

The upper surface of the substrate is a (1 0 0) plane;
2. The field effect transistor according to claim 1, wherein an angle θ formed by a direction of the straight portion of the gate electrode and a <0 −1 −1> direction of the substrate is 45 °.