JP4210289B2 - デジタル‐アナログ変換装置 - Google Patents

Description

本発明は、デジタル‐アナログ（Ｄ／Ａ）変換装置に関するものである。特に、本発明は、レベルシフトユニットを用いないＤ／Ａ変換装置に関するものである。

デジタル入力データをアナログ出力データに変換するのに、通常、デジタル‐アナログ（Ｄ／Ａ）変換器が用いられている。図１は、従来のＤ／Ａ変換器を示すブロック線図である。この図１を参照するに、Ｄ／Ａ変換器はデータラッチユニット１０１と、Ｄ／Ａ変換ユニット１０４と、レベルシフトユニット１０８及び１０９と、スイッチＳ１及びＳ２と、ユニティゲイン増幅器１０７とを有している。データラッチユニット１０１は、第１データラッチ部１０２と、第２データラッチ部１０３とを有している。Ｄ／Ａ変換ユニット１０４は、基準電圧供給源１０５と、スイッチ制御ユニット１０６とを有している。

図１Ａは、図１に用いる、互いに重なっていないクロック信号ＣＫ１及びＣＫ２を表わすタイミングシーケンス線図である。図１及び図１Ａを参照するに、位相１中（すなわち、クロック信号ＣＫ１が高レベル位相にある際）、デジタル入力データ（Ｄin）がデータラッチ部１０２内に読込まれ、前のデジタル入力データは依然としてデータラッチ部１０３内にラッチ（保持）されている。この時点で、スイッチＳ２がクロック信号ＣＫ１により制御されて、ターンオン（閉成）される。従って、以前にデータラッチ部１０３内にラッチされていた前のデジタル入力データが、レベルシフトユニット１０９及びスイッチＳ２を介してスイッチ制御ユニット１０６に送られてＤ／Ａ変換が行われる。これに対応するアナログ電圧が（基準電圧供給源１０５から）ユニティゲイン増幅器１０７に送られてアナログ出力データＡout となる。

位相２中（すなわち、クロック信号ＣＫ２が高レベル位相にある際）、次のデジタル入力データ（Ｄin）がデータラッチ部１０３内に読込まれ、位相１中に入力されたデジタルデータは依然としてデータラッチ部１０２内にラッチされている。この時点で、スイッチＳ１がクロック信号ＣＫ２により制御されて、ターンオンされる。従って、位相１中に入力されてデータラッチ部１０２内にラッチされたデジタル入力データがレベルシフトユニット１０８及びスイッチＳ１を経てスイッチ制御ユニット１０６に送られて、Ｄ／Ａ変換が行われる。これに対応するアナログ電圧が（基準電圧供給源１０５から）ユニティゲイン増幅器１０７に送られて他のアナログ出力データＡout となる。

データラッチ部１０２及び１０３は双方とも第１電圧ＶＤＤ１及び第２電圧ＶＳＳ１で動作する。基準電圧供給源１０５は第３電圧ＶＤＤ２及び第４電圧ＶＳＳ２で動作して、Ｄ／Ａ変換に対する複数の電圧を生じる。レベルシフトユニット１０８及び１０９は、デジタル入力データの電圧レベルを増大させて、スイッチ制御ユニット１０６内のスイッチを完全にターンオンさせうるようにするのに用いられる。第５電圧ＶＤＤ３及び第６電圧ＶＳＳ３に結合されたユニティゲイン増幅器１０７は、出力負荷に対する駆動能力を高めるために用いられる。データラッチユニット１０１の場合、従来の電圧ＶＤＤ１及びＶＳＳ１は常に小さな電圧振幅の範囲内にあり、この電圧振幅は電圧ＶＤＤ２及びＶＳＳ２よりも小さい（且つ電圧ＶＤＤ３及びＶＳＳ３よりも小さい）。従って、従来の技術によれば、入力データの電圧レベルを、レベルシフトユニットを介して増大させる必要がある。レベルシフトユニット１０８及び１０９は電圧ＶＤＤ４及びＶＳＳ４で動作する（電圧ＶＤＤ２及びＶＳＳ２の電圧振幅よりも小さくならないようにする必要がある）為、スイッチ制御ユニット１０６のスイッチは完全にターンオン又はターンオフしうる。

図２は、従来の他のＤ／Ａ変換器を示すブロック線図である。この図２を参照するに、Ｄ／Ａ変換器は、データラッチユニット２０１と、Ｄ／Ａ変換ユニット２０４と、ユニティゲイン増幅器２０７とを有する。データラッチユニット２０１は第１データラッチ部２０２及び第２データラッチ部２０３を有する。Ｄ／Ａ変換ユニット２０４は基準電圧供給源２０５及びスイッチ制御ユニット２０６を有する。クロック信号ＣＫ１及びＣＫ２のタイミングシーケンスとしては図１を参照しうる。クロック信号ＣＫ１が高レベルにあると、デジタル入力データ（Ｄin）が第１データラッチ部２０２内に読込まれ、前のデジタル入力データは依然として第２データラッチ部２０３内にラッチされており、常にレベルシフトユニット２０８に送られている。クロック信号ＣＫ２が高レベルになると、デジタル入力データ（Ｄin）が第１データラッチ部２０２内にラッチされ、同時に第２データラッチ部２０３内に読込まれる。従って、もともと第２データラッチ部２０３内にラッチされていた前のデジタル入力データが更新され、これと同時に、レベルシフトユニット２０８に送られる。第２データラッチ部２０３から出力されるラッチされたデータは電圧ＶＤＤ１及びＶＳＳ１間で動作する為、このラッチされたデータはスイッチ制御ユニット２０６内のスイッチを駆動するのに充分ではない。従って、レベルシフトユニット２０８がデジタル入力データを高電圧レベルに変換し、スイッチ制御ユニット２０６におけるスイッチを完全にターンオン及びターンオフさせるようにする。Ｄ／Ａ変換ユニット２０４は、基準電圧供給源２０５と、レベルシフトユニット２０８から出力されるデジタルデータとに応じてアナログ電圧を発生する。この場合、対応するアナログ電圧が（基準電圧供給源２０５から）ユニティゲイン増幅器２０７に送られ、これがアナログ出力データＡout となる。ユニティゲイン増幅器２０７は出力負荷に対する駆動能力を高めるのに用いられる。

次に、クロック信号ＣＫ１が再び高レベルになると、次の新たなデジタル入力データがデータラッチ部２０２内に読込まれ、前のデジタル入力データは依然として第２データラッチ部２０３内にラッチされておりレベルシフトユニット２０８に送られている。クロック信号ＣＫ２が再び高レベルになると、前記次の新たなデジタル入力データは依然として第１データラッチ部２０２内にラッチされており、第２データラッチ部２０３及びレベルシフトユニット２０８に送られている。これに応じて、第２データラッチ部２０３内に記憶されている前のデジタル入力データが更新される。従って、Ｄ／Ａ変換ユニット２０４が次の新たなアナログ電圧を出力する。最後に、新たなアナログ電圧がユニティゲイン増幅器２０７から出力される。

図２に示すように、データラッチ部２０２及び２０３は電圧ＶＤＤ１及びＶＳＳ１で動作する。基準電圧供給源２０５は電圧ＶＤＤ２及びＶＳＳ２で動作する。ユニティゲイン増幅器２０７は電圧ＶＤＤ３及びＶＳＳ３で動作し、レベルシフトユニット２０８は電圧ＶＤＤ４及びＶＳＳ４で動作する。Ｄ／Ａ変換器の動作原理は、図１につき説明したのと同様である。図１及び図２間の主たる相違は、図２においてはデータラッチユニット２０１におけるデータラッチ部２０２及び２０３が互いに直列に接続されており、従って、レベルシフトユニット２０８は１つのみで足りるということである。

図３は、更なる従来のＤ／Ａ変換装置を線図的に示す。この図３を参照するに、このＤ／Ａ変換装置は複数のチャネルを有し、各チャネルにＤ／Ａ変換器（すなわち、ＤＡＣ１〜ＤＡＣｍ）が設けられ、基準電圧供給源は１つのみが用いられている。ｍ番目のＤ／Ａ変換器（ＤＡＣｍ）を例にとるに、これにはデータラッチユニット３０１と、レベルシフトユニット３０９と、Ｄ／Ａ変換ユニット３０５と、ユニティゲイン増幅器３０８とが設けられている。データラッチユニット３０１は、シフトレジスタ３０２と、第１データラッチ部３０３と、第２データラッチ部３０４とを有する。Ｄ／Ａ変換ユニット３０５は、基準電圧供給源３０６と、スイッチ制御ユニット３０７とを有する。第２制御信号ＣＴ２は、データラッチ部３０４を制御するのに用いられ、第１クロック信号ＣＫ１及び第１制御信号ＣＴ１は、シフトレジスタ３０２を動作させるのに用いられる。

図３Ａは、図３における信号のタイミングシーケンス関係を示す線図である。図３及び図３Ａを参照するに、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣｍのシフトレジスタは順次に、第１クロック信号ＣＫ１のタイミングシーケンスに応じて第１制御信号ＣＴ１を送出する。高レベルの第１クロック信号ＣＫ１により、第１制御信号ＣＴ１が高レベルとして検出されると、シフトレジスタ３０２は第１イネーブリング（許可）信号を第１データラッチ部３０３に出力する。従って、第１デジタル入力データＤinが、第１データラッチ部３０３で受けられてラッチされる。換言すれば、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣｍにおいてシフトレジスタがクロック信号ＣＫ１に応じて一連のイネーブリング信号を第１データラッチ部に出力し、一連のデジタル入力データＤinが順次に第１ラッチ部で受けられてラッチされる。直列のデジタル入力データＤinが完全に第１データラッチ部３０３で受けられてラッチされると、次に第２制御信号ＣＴ２が高レベルに変化する。高レベルの第１クロック信号ＣＫ１により、この第２制御信号ＣＴ２が高レベルとして検出されると、第１データラッチ部（例えば、３０３）にラッチされていたデータが第２データラッチ部（例えば、３０４）内に送られてラッチされる。レベルシフトユニット（例えば、３０９）はデジタル入力データを高電圧レベルに変換し、スイッチ制御ユニット（例えば、３０７）におけるスイッチをターンオン又はターンオフさせる。スイッチ制御ユニットは、レベルシフトユニットから出力されるデジタルコードに応じて、基準電圧供給源３０６により出力される対応する基準電圧を選択し、アナログ電圧を出力する。ユニティゲイン増幅器（例えば、３０８）は、出力負荷に対する駆動能力を高めるのに用いられる。

次に、第１制御信号ＣＴ１が再び高レベルに変化し、この第１制御信号ＣＴ１が高レベルにある際に第１クロック信号ＣＫ１によりこの第１制御信号ＣＴ１が検出され、従って、第１データラッチ部内のデータが更新され、ラッチされる。次に、上述したデータラッチ動作が繰返される。Ｄ／Ａ変換動作の原理は、図１及び図２に関する説明に類似している。主たる相違は、図３の装置は複数のデジタル入力データを第１データラッチ部にラッチさせることができ、第１データラッチ部３０３がシフトレジスタ３０２による命令に応じてデジタル入力データＤinをラッチするということである。図３に示すように、データラッチ部３０２、３０３及びシフトレジスタ３０２は電圧ＶＤＤ１及びＶＳＳ１で動作するが、基準電圧供給源３０６は電圧ＶＤＤ２及びＶＳＳ２で動作する。ユニティゲイン増幅器３０８は電圧ＶＤＤ３及びＶＳＳ３で動作し、レベルシフトユニット３０９は電圧ＶＤＤ４及び電圧ＶＳＳ４で動作する。

図１、図２及び図３に示される従来の技術では、電圧が、
ＶＤＤ１＜ＶＤＤ２≦ＶＤＤ４≦ＶＤＤ３
ＶＳＳ３≦ＶＳＳ４≦ＶＳＳ２≦ＶＳＳ１
の関係にある為、従来の技術では、デジタル入力データの電圧レベルを増大させて、スイッチ制御ユニットにおけるスイッチを完全にターンオン及びターンオフさせ、Ｄ／Ａ変換を達成するようにするのに、レベルシフトユニットが必要となる。

本発明の目的は、レベルシフトユニットを用いることなく、Ｄ／Ａ変換を達成しうるデジタル‐アナログ（Ｄ／Ａ）変換装置を提供することにある。

上述した目的及びその他の目的に基づいて、本発明は、デジタル入力データをアナログ出力データに変換するＤ／Ａ変換装置を提供する。Ｄ／Ａ変換装置は、データラッチユニットと、第１スイッチと、第２スイッチと、Ｄ／Ａ変換ユニットと、利得増幅器とを有する。データラッチユニットは、入力端子と、第１出力端子と、第２出力端子とを有する。又、データラッチユニットは、入力端子からデジタル入力データを受け、第２期間中にデジタル入力データをラッチするとともに、ラッチされたデータを第１出力端子から出力する。第１期間中は、デジタル入力データをラッチするとともにラッチされたデータを第２出力端子から出力する。第１スイッチの第１端子はデータラッチユニットの第１出力端子に結合され、この第１スイッチの第１端子及び第２端子は、第１期間中互いに分離されるとともに、第２期間中互いに接続されてラッチされたデータを第１スイッチの第２端子に伝達させる。第２スイッチの第１端子はデータラッチユニットの第２出力端子に結合され、この第２スイッチの第１端子及び第２端子は、第２期間中互いに分離されるとともに、第１期間中互いに接続されてラッチされたデータを第２スイッチの第２端子に伝達する。Ｄ／Ａ変換ユニットはその入力端子が第１スイッチ及び第２スイッチの第２端子に結合され、データラッチユニットから出力された前記ラッチされたデータを変換して対応するアナログ電圧を出力させる。利得増幅器は、その入力端子がＤ／Ａ変換ユニットの出力端子に結合され、アナログ電圧を増幅してこの利得増幅器の出力端子からアナログ出力データを発生させる。この場合、アナログ出力データのレベルは第５電圧と第６電圧との間にあるようにする。

本発明は、他の観点から見た、デジタル入力データをアナログ出力データに変換するＤ／Ａ変換装置をも提供する。このＤ／Ａ変換装置は、データラッチユニットと、Ｄ／Ａ変換ユニットと、利得増幅器とを有している。データラッチユニットはその入力端子でデジタル入力データを受けてラッチし、その出力端子から第２のラッチされたデータを出力する。Ｄ／Ａ変換ユニットはその入力端子がデータラッチユニットの出力端子に結合され、データラッチユニットから出力された第２のラッチされたデータを変換して対応するアナログ電圧を出力する。利得増幅器はその入力端子をＤ／Ａ変換ユニットの出力端子に結合し、アナログ電圧を増幅してこの利得増幅器の出力端子からアナログ出力データを発生させる。この場合、アナログ出力データのレベルを第５電圧と第６電圧との間となるようにする。

本発明は、デジタル入力データをアナログ出力データに変換する更なるＤ／Ａ変換装置を提供する。このＤ／Ａ変換装置は、シフトレジスタと、データラッチユニットと、Ｄ／Ａ変換ユニットと、利得増幅器とを有する。シフトレジスタは、受けた第１制御信号をシフトさせ、このシフトした少なくとも１つの制御信号を第１クロック信号に応じて出力させる。データラッチユニットは、レベルシフトしたこの制御信号に応じてその入力端子からデジタル入力データを受けてラッチし、第２制御信号に応じて出力端子から第２のラッチされたデータを出力する。Ｄ／Ａ変換ユニットはその入力端子がデータラッチユニットの出力端子に結合され、データラッチユニットから出力された第２のラッチされたデータを変換して対応するアナログ電圧を出力させる。利得増幅器はその入力端子がＤ／Ａ変換ユニットの出力端子に結合され、アナログ電圧を増幅して利得増幅器の出力端子からアナログ出力データを発生させる。この場合、アナログ出力データのレベルを第５電圧と第６電圧との間となるようにする。

本発明は、Ｄ／Ａ変換ユニットの動作電圧をデータラッチユニットの動作電圧よりも大きくならないようにする為、レベルシフト回路を用いずに、データラッチユニットの出力により、Ｄ／Ａ変換ユニットを完全に駆動することができる。又、利得増幅器の信号増幅機能を用いて、充分な電圧レベルを有するアナログ出力データを出力負荷に与えることができる。従って、本発明によれば、レベルシフト回路分の回路費用を節約することができる。

図４は、本発明によるＤ／Ａ変換装置の実施例を示す。この図４を参照するに、Ｄ／Ａ変換装置はデジタル入力データＤinをアナログ出力データＡout に変換する。このＤ／Ａ変換装置は、データラッチユニット４０１と、第１スイッチＳ１と、第２スイッチＳ２と、Ｄ／Ａ変換ユニット４０４と、利得増幅器４０７とを有する。データラッチユニット４０１の入力端子はデジタル入力データＤinを受け、第２期間中にデジタル入力データＤinをラッチするとともにラッチされたデータを第１出力端子から第１スイッチＳ１に出力し、第１期間中にデジタル入力データＤinをラッチするとともにラッチされたデータを第２出力端子から第２スイッチＳ２に出力する。第１期間中第２スイッチＳ２がターンオンしている間、第１スイッチＳ１がターンオフされ、第２期間中第２スイッチがターンオフしている間、第１スイッチＳ１がターンオンされる。Ｄ／Ａ変換ユニット４０４はその入力端子が第１スイッチＳ１及び第２スイッチＳ２の第２端子に結合され、データラッチユニット４０１から出力された前記ラッチされたデータを変換して対応するアナログ電圧を利得増幅器４０７に出力する。利得増幅器４０７は、Ｄ／Ａ変換ユニット４０４から出力されたアナログ電圧を増幅してアナログ出力データＡout を出力させるために用いる。この場合、アナログ出力データＡout の電圧レベルは第５電圧ＶＤＤ３と第６電圧ＶＳＳ３との間となるようにする。

上述したデータラッチユニット４０１は、第１データラッチ部４０２と、第２データラッチ部４０３とを有する。第１データラッチ部４０２及び第２データラッチ部４０３の第１端子はそれぞれ、第１期間及び第２期間中にデジタル入力データＤinを受け、デジタル入力データをそれぞれ第２期間及び第１期間中にラッチして第１スイッチＳ１及び第２スイッチＳ２に出力する。この場合、第１データラッチ部４０２及び第２データラッチ部４０３から出力された前記ラッチされたデータの電圧レベルは第１電圧ＶＤＤ１と第２電圧ＶＳＳ１との間となるようにする。本例での、第１期間と第２期間との間のタイミングシーケンス関係は、図１Ａを参照して説明しうる。第１期間中（すなわち、クロック信号ＣＫ１が高レベルにある際）、デジタル入力データＤinが第１データラッチ部４０２内に読込まれ、これと同時に、クロック信号ＣＫ１により制御される第２スイッチがターンオンされる。従って、その前に第２データラッチ４０３内にラッチされていたデジタルデータが第２スイッチＳ２を経てＤ／Ａ変換ユニット４０４に送られてＤ／Ａ変換される。第２期間中（すなわち、クロック信号ＣＫ２が高レベルにある際）、次のデジタル入力データＤinが第２データラッチ部４０３内に読込まれ、これと同時に、クロック信号ＣＫ２により制御される第１スイッチＳ１がターンオンされる。その前の最後に読込まれたデジタル入力データは依然として第１データラッチ部４０２内にラッチされており、第１スイッチＳ１を経てＤ／Ａ変換ユニット４０４に送られて、この第２期間中にＤ／Ａ変換される。

上述したＤ／Ａ変換ユニット４０４は基準電圧供給源４０５と、スイッチ制御ユニット４０６とを有する。基準電圧供給源４０５は、スイッチ制御ユニット４０６に対する複数の基準電圧（その電圧レベルは第３電圧ＶＤＤ２と第４電圧ＶＳＳ２との間にある）を生じる。スイッチ制御ユニット４０６は、第１スイッチＳ１及び第２スイッチＳ２から受けた前記ラッチされたデータに応じて（基準電圧供給源４０５から）対応する基準電圧の１つをアナログ電圧として選択し、これを利得増幅器４０７に出力する。利得増幅器４０７（利得は１よりも大きい）は、Ｄ／Ａ変換ユニット４０４から出力されたアナログ電圧を増幅して、Ａout をアナログ出力データとして出力する。

本発明の精神に基づき、基準電圧供給源４０５に対する電圧ＶＤＤ２及びＶＳＳ２の電圧振幅はデータラッチユニット４０１にとって必要とする電圧ＶＤＤ１及びＶＳＳ１よりも大きくせずに、スイッチ制御ユニット４０６内のスイッチが完全にターンオン又はターンオフしうるようにする。従って、図１のレベルシフトユニット１０８及び１０９が不要となる。出力負荷の条件に適合するアナログ出力電圧のノーマルレンジを得るために、利得増幅器４０７がＤ／Ａ変換ユニット４０４の出力信号を増幅しうるようにする必要がある。図４に示すように、利得増幅器４０７の電圧利得は、
（ＶＤＤ−ＶＳＳ）／（ＶＤＤ２−ＶＳＳ２）
として設定する。ここで、ＶＤＤ及びＶＳＳは予期される出力のアナログ出力電圧範囲であり、すなわち、
（ＶＤＤ−ＶＳＳ）≦（ＶＤＤ３−ＶＳＳ３）
となる。

本例では、
第３電圧ＶＤＤ２≦第１電圧ＶＤＤ１≦第５電圧ＶＤＤ３
である。更に、
第６電圧ＶＳＳ３≦第２電圧ＶＳＳ１≦第４電圧ＶＳＳ２
である。

本例と従来技術との相違の１つは、本例ではレベルシフトユニットを省略しうるということである。更に、本例では、利得増幅器４０７の利得が１（ユニティゲイン）ではないということ、すなわち、本例の増幅器４０７の利得が１よりも大きいということである。その結果、本発明はレベルシフトユニットを必要とせず、従って、システムコストを低減させることができる。

本発明の精神によれば、本発明の実現方法は、上述した実施例に限定されるものではない。図５は、本発明によるＤ／Ａ変換装置の他の実施例を示す。図５を参照するに、このＤ／Ａ変換装置には、データラッチユニット５０１と、Ｄ／Ａ変換ユニット５０４と、利得増幅器５０７とが含まれている。データラッチユニット５０１は第１データラッチ部５０２と、第２データラッチ部５０３とを有する。Ｄ／Ａ変換ユニット５０４は基準電圧供給源５０５と、スイッチ制御ユニット５０６とを有する。

第１データラッチ部５０２及び第２データラッチ部５０３はそれぞれ、第２クロック信号ＣＫ２及び第１クロック信号ＣＫ１に応じてデータをラッチする。本例では、第１クロック信号ＣＫ１及び第２クロック信号ＣＫ２間のタイミングシーケンス関係は、図１Ａを参照して説明しうる。第１期間中（すなわち、第１クロック信号ＣＫ１が高レベルにある際）、デジタル入力データＤinが第１データラッチ部５０２内に読込まれる。第２期間中（すなわち、第２クロック信号ＣＫ２が高レベルにある際）デジタル入力データが第１データラッチ部５０２内にラッチされ、これと同時に、デジタル入力データが絶えず第２データラッチ部５０３及びスイッチ制御ユニット５０６に送られる。スイッチ制御ユニット５０６は、基準電圧供給源５０５から出力される対応する基準電圧の１つを、第２データラッチ部５０３から出力されるデータに応じて選択し、この選択したアナログ基準電圧を利得増幅器５０７に出力する。

次に、第１クロック信号ＣＫ１が再び高レベルになると、次の新たなデジタル入力データＤinが第１データラッチ部５０２内に読込まれ、その前の最後のデジタル入力データは依然として第２データラッチ部５０３内にラッチされている。この時点で、Ｄ／Ａ変換ユニット５０４は、第２データラッチ部５０３から出力された前のデジタル入力であるラッチされたデータに応じて前のアナログ電圧を絶えず出力している。第２クロック信号ＣＫ２が再び高レベルになった場合、デジタル入力データは依然として第１データラッチ部５０２内にラッチされており、従って、その間に、第２データラッチ部５０３内に記憶されたデータが更新され、Ｄ／Ａ変換ユニット５０４に送られる。従って、それに応じて、Ｄ／Ａ変換ユニット５０４が次の新たなアナログ電圧を出力する。最後に、利得増幅器５０７が新たなアナログ出力データＡout を出力する。

図５に示すように、データラッチ部５０２及び５０３は第１電圧ＶＤＤ１及び第２電圧ＶＳＳ１で動作し、基準電圧供給源５０５は第３電圧ＶＤＤ２及び第４電圧ＶＳＳ２で動作し、利得増幅器５０７は第５電圧ＶＤＤ３及び第６電圧ＶＳＳ３で動作する。変換動作中は、
第３電圧ＶＤＤ２≦第１電圧ＶＤＤ１≦第５電圧ＶＤＤ３
および
第６電圧ＶＳＳ３≦第２電圧ＶＳＳ１≦第４電圧ＶＳＳ２
である為、レベルシフタは不必要となる。従って、図５のＤ／Ａ変換装置は電圧利得を達成する利得増幅器５０７を必要とする。

図６は、本発明によるＤ／Ａ変換装置の他の実施例を示す。この図６を参照するに、この図６には、複数のチャネルを有するＤ／Ａ変換装置を示している。この場合、これらチャネルの各々は、デジタル入力データＤinをアナログ出力データＡout1〜Ａoutmにそれぞれ変換し、対応する負荷（例えば、ＬＣＤパネルのデータチャネル）をそれぞれ駆動するＤ／Ａ変換器（すなわち、６００‐１〜６００‐ｍ）をもって構成する。基準電圧供給源は、この構成で共有させることができる。シフトレジスタは第１制御信号ＣＴ１を受け、シフトさせた制御信号を、第１クロック信号ＣＫ１に応じて対応する第１データラッチ部に順次出力する。例えば、Ｄ／Ａ変換器６００‐１を考慮するに、デジタル入力データＤinはアナログ出力データＡout に変換される。Ｄ／Ａ変換器６００‐１はシフトレジスタ６０２と、データラッチユニット６０１と、Ｄ／Ａ変換ユニット６０５と、利得増幅器６０８とを有する。データラッチユニット６０１は第１データラッチ部６０３と、第２データラッチ部６０４とを有する。Ｄ／Ａ変換ユニット６０５は基準電圧供給源６０６と、スイッチ制御ユニット６０７とを有する。第２制御信号ＣＴ２は第２データラッチ部６０４を制御するのに用いられ、第１クロック信号ＣＫ１及び第１制御信号ＣＴ１はシフトレジスタ６０２を動作させるのに用いられる。

本例では、第１クロック信号ＣＫ１、第１制御信号ＣＴ１及び第２制御信号ＣＴ２のタイミングシーケンス関係を、図３Ａを参照して説明しうる。図６Ａ及び図３Ａを参照するに、Ｄ／Ａ変換器（すなわち、６００‐１〜６００‐ｍ）のシフトレジスタは、第１クロック信号ＣＫ１のタイミングシーケンスに応じて、第１制御信号ＣＴ１を段歩的に伝達する。高レベルにある第１クロック信号ＣＫ１により、第１制御信号ＣＴ１が高レベルとして検出されると、シフトレジスタ６０２は第１イネーブリング信号を第１データラッチ部６０３に出力する。従って、第１デジタル入力データＤinが第１データラッチ部６０３で受けられてラッチされる。すなわち、Ｄ／Ａ変換器（すなわち、６００‐１〜６００‐ｍ）では、シフトレジスタが第１クロック信号ＣＫ１に応じて第１データラッチ部に一連のイネーブリング信号を出力し、従って、一連のデジタル入力データＤinが順次に第１データラッチ部で受けられてラッチされる。一連のデジタル入力データＤinが第１データラッチ部で完全に受けられてラッチされると、これに続いて第２制御信号ＣＴ２が高レベルに変換され、これに続いて第１データラッチ部内にラッチされたデータが第２データラッチ部（例えば、６０４）に送られてラッチされる。スイッチ制御ユニット（例えば、６０７）は、基準電圧供給源６０６から出力される基準電圧Ｖr1〜Ｖrnの１つを第２データラッチ部（例えば、６０４）から出力されるデジタルコードに応じて選択し、アナログ電圧を利得増幅器（例えば、６０８）に出力するようにする。利得増幅器は、対応するスイッチ制御ユニットから出力されるアナログ電圧を増幅し（電圧レベルを高め）、アナログ出力データＡout1〜Ａoutmをそれぞれ出力するようにする。

次に、第１制御信号ＣＴ１及びクロック信号ＣＫ１が再び高レベルに変換され、従って、第１データラッチ部内のデータデータが更新されてラッチされる。次に、上述したデータラッチ動作が繰返される。Ｄ／Ａ変換の動作原理は図４及び図５で説明したのと類似している。主たる相違は、図６の装置は第１データラッチ部内に複数のデジタル入力データをラッチできるとともに、デジタルデータＤinはシフトレジスタ６０２による指令に応じて第１データラッチ部６０３により受けられてラッチされるということである。

図６に示すように、データラッチ部６０３及び６０４とシフトレジスタ６０２とは電圧ＶＤＤ１及びＶＳＳ１で動作し、基準電圧供給源６０６は電圧ＶＤＤ２及びＶＳＳ２で動作し、利得増幅器６０８は電圧ＶＤＤ３及びＶＳＳ３で動作する。変換動作中は、
第３電圧ＶＤＤ２≦第１電圧ＶＤＤ１≦第５電圧ＶＤＤ３
および
第６電圧ＶＳＳ３≦第２電圧ＶＳＳ１≦第４電圧ＶＳＳ２
である為、レベルシフタは不必要となる。従って、図６のＤ／Ａ変換装置は電圧利得を達成する利得増幅器６０８を必要とする。

以上要するに、本発明によれば、Ｄ／Ａ変換ユニットの動作電圧をデータラッチユニットの動作電圧よりも大きくしない為、レベルシフト回路を用いることなく、データラッチユニットの出力によりＤ／Ａ変換ユニットを完全に駆動することができる。しかも、利得増幅器の増幅機能により、出力負荷に対し、充分な電圧レベルを有するアナログ出力データを与えることができる。従って、本発明は、レベルシフト回路分の費用を節約しうる。

本発明の範囲又は精神を逸脱することなく、本発明の構成に対し種々の変更及び変形を施すことができること、当業者にとって明らかである。このことは、特許請求の範囲に入る限り、本発明の構成の変更及び変形も本発明により保護されるものであることを意図するものである。

図１は、従来のＤ／Ａ変換器を示すブロック線図である。 図１Ａは、図１で用いられる、互いに重複していないクロック信号を線図的に示すタイミングシーケンス図である。 図２は、他の従来のＤ／Ａ変換器を示すブロック線図である。 図３は、他の従来のＤ／Ａ変換装置を示すブロック線図である。 図３Ａは、図３で用いられる信号のタイミングシーケンス関係を示す線図である。 図４は、本発明によるＤ／Ａ変換装置の一実施例を示すブロック線図である。 図５は、本発明によるＤ／Ａ変換装置の他の実施例を示すブロック線図である。 図６は、本発明によるＤ／Ａ変換装置の更に他の実施例を示すブロック線図である。

符号の説明

１０１、２０１、３０１、４０１、５０１、６０１ データラッチユニット
１０２、１０３、２０２、２０３、３０３、３０４、４０２、４０３、５０２、５０３、６０３、６０４ データラッチ部
１０４、２０４、３０５、４０４、５０４、６０５ Ｄ／Ａ変換ユニット
１０５、２０５、３０６、４０５、５０５、６０６ 基準電圧供給源
１０６、２０６、３０７、４０６、５０６、６０７ スイッチ制御ユニット
１０７、２０７、３０８、４０７、５０７、６０８ ユニティゲイン増幅器
１０８、１０９、２０８、３０９ レベルシフトユニット
３０２、６０２ シフトレジスタ

Claims (15)

1. デジタル入力データをアナログ出力データに変換するのに用いるデジタル‐アナログ変換装置において、この装置が、
   入力端子、第１出力端子及び第２出力端子を有するデータラッチユニットであって、このデータラッチユニットは、前記入力端子からデジタル入力データを受け、第２期間中にデジタル入力データをラッチするとともにこのラッチされたデータを前記第１出力端子から出力させ、第１期間中にデジタル入力データをラッチするとともにこのラッチされたデータを前記第２出力端子から出力させるのに用いられ、このデータラッチユニットの出力電圧レベルは第１電圧と第２電圧との間となるようにした当該データラッチユニットと、
   第１スイッチであって、この第１スイッチの第１端子がデータラッチユニットの第１出力端子に結合され、前記第１期間中この第１スイッチの第１端子及び第２端子が互いに分離され、前記第２期間中この第１スイッチの第１端子及び第２端子が互いに接続されてラッチされたデータをこの第１スイッチの第２端子に送る当該第１スイッチと、
   第２スイッチであって、この第２スイッチの第１端子がデータラッチユニットの第２出力端子に結合され、前記第２期間中この第２スイッチの第１端子及び第２端子が互いに分離され、前記第１期間中この第２スイッチの第１端子及び第２端子が互いに接続されてラッチされたデータをこの第２スイッチの第２端子に送る当該第２スイッチと、
   デジタル‐アナログ変換ユニットであって、このデジタル‐アナログ変換ユニットの入力端子が前記第１スイッチ及び第２スイッチの第２端子に結合され、前記データラッチユニットから出力された前記ラッチされたデジタルデータを受けて、これに対応するアナログ電圧をこのデジタル‐アナログ変換ユニットの出力端子から出力させ、このアナログ電圧のレベルは第３電圧と第４電圧との間となるようにする当該デジタル‐アナログ変換ユニットと、
   利得増幅器であって、この利得増幅器の入力端子が前記デジタル‐アナログ変換ユニットの出力端子に結合され、この利得増幅器がアナログ入力電圧を増幅してこの利得増幅器の出力端子からアナログ出力データを発生させ、このアナログ出力データの電圧レベルは第５電圧と第６電圧との間となるようにする当該利得増幅器と
   を具えているデジタル‐アナログ変換装置。
2. 請求項１に記載のデジタル‐アナログ変換装置において、
   前記データラッチユニットが、
   第１データラッチ部であって、この第１データラッチ部の第１端子が前記データラッチユニットの入力端子に結合されてデジタル入力データを受け、この第１データラッチ部の第２端子が前記データラッチユニットの第１出力端子に結合され、この第１データラッチ部が第１期間中にデジタル入力データを受け、第２期間中にデジタル入力データをラッチするとともに、このラッチされたデータをこの第１データラッチ部の第２端子から出力させ、ラッチされたデータの電圧レベルは第１電圧と第２電圧との間となるようにする当該第１データラッチ部と、
   第２データラッチ部であって、この第２データラッチ部の第１端子が前記データラッチユニットの入力端子に結合されてデジタル入力データを受け、この第２データラッチ部の第２端子が前記データラッチユニットの第２出力端子に結合され、この第２データラッチ部が第２期間中にデジタル入力データを受け、第１期間中にデジタル入力データをラッチするとともに、このラッチされたデータをこの第２データラッチ部の第２端子から出力させ、ラッチされたデータの電圧レベルは第１電圧と第２電圧との間となるようにする当該第２データラッチ部と
   を具えているデジタル‐アナログ変換装置。
3. 請求項１に記載のデジタル‐アナログ変換装置において、
   前記デジタル‐アナログ変換ユニットが基準電圧供給源とスイッチ制御ユニットとを有し、
   前記基準電圧供給源の出力端子が前記スイッチ制御ユニットの第１端子に結合され、この基準電圧供給源はこのスイッチ制御ユニットに対する複数の基準電圧を生じるものであり、これら基準電圧のレベルは第３電圧と第４電圧との間にあるようにし、
   前記スイッチ制御ユニットの第１端子が前記基準電圧供給源の出力端子に結合され、このスイッチ制御ユニットの第２端子が前記第１スイッチ及び第２スイッチの第２端子に結合され、このスイッチ制御ユニットは、これが受けた前記ラッチされたデータに応じて基準電圧の１つを選択し、この選択したアナログ基準電圧を出力させるのに用いられるようになっている
   デジタル‐アナログ変換装置。
4. 請求項１に記載のデジタル‐アナログ変換装置において、
   前記第３電圧≦前記第１電圧
   前記第１電圧≦前記第５電圧
   前記第６電圧≦前記第２電圧
   前記第２電圧≦前記第４電圧
   であるデジタル‐アナログ変換装置。
5. 請求項１に記載のデジタル‐アナログ変換装置において、
   前記データラッチユニットから出力された前記ラッチされたデータの電圧レベルは、前記デジタル‐アナログ変換ユニットを駆動するのに充分であり、
   前記第１電圧≦前記第５電圧
   前記第６電圧≦前記第２電圧
   であるデジタル‐アナログ変換装置。
6. デジタル入力データをアナログ出力データに変換するのに用いるデジタル‐アナログ変換装置において、この装置が、
   入力端子及び出力端子を有するデータラッチユニットであって、このデータラッチユニットは、前記入力端子からデジタル入力データを受け、このデータラッチユニットの出力端子から第２のラッチされたデータを出力するのに用いられ、この第２のラッチされたデータの出力電圧レベルは第１電圧と第２電圧との間にあるようにする当該データラッチユニットと、
   デジタル‐アナログ変換ユニットであって、このデジタル‐アナログ変換ユニットの入力端子が前記データラッチユニットの出力端子に結合され、前記データラッチユニットから出力された第２のラッチされたデータを受けて、これに対応するアナログ電圧をこのデジタル‐アナログ変換ユニットの出力端子から出力させ、このアナログ電圧のレベルは第３電圧と第４電圧との間にあるようにする当該デジタル‐アナログ変換ユニットと、
   利得増幅器であって、この利得増幅器の入力端子が前記デジタル‐アナログ変換ユニットの出力端子に結合され、この利得増幅器がアナログ入力電圧を増幅してこの利得増幅器の出力端子からアナログ出力データを発生させ、このアナログ出力データの電圧レベルは第５電圧と第６電圧との間となるようにする当該利得増幅器と
   を具えているデジタル‐アナログ変換装置。
7. 請求項６に記載のデジタル‐アナログ変換装置において、
   前記データラッチユニットが、
   第１データラッチ部であって、この第１データラッチ部の第１端子が前記データラッチユニットの入力端子に結合され、第１期間中にデジタル入力データを受け、第２期間中にデジタル入力データをラッチするとともに第１のラッチされたデータをこの第１データラッチ部の第２端子から出力させ、この第１のラッチされたデータの電圧レベルは第１電圧と第２電圧との間にあるようにする当該第１データラッチ部と、
   第２データラッチ部であって、この第２データラッチ部の第１端子が第１データラッチ部の第２端子に結合され、第２期間中に第１のラッチされたデータを受け、第１期間中にこの第１のラッチされたデータをラッチするとともに第２データラッチ部の第２端子から第２のラッチされたデータを出力させ、この第２のラッチされたデータの電圧レベルは第１電圧と第２電圧との間にあるようにする当該第２データラッチ部と
   を具えているデジタル‐アナログ変換装置。
8. 請求項６に記載のデジタル‐アナログ変換装置において、
   前記デジタル‐アナログ変換ユニットが基準電圧供給源とスイッチ制御ユニットとを有し、
   前記基準電圧供給源の出力端子が前記スイッチ制御ユニットの第１端子に結合され、このスイッチ制御ユニットに対する複数の基準電圧を生じるようになっており、これら基準電圧のレベルは第３電圧と第４電圧との間にあるようにし、
   前記スイッチ制御ユニットの第１端子が前記基準電圧供給源の出力端子に結合され、このスイッチ制御ユニットの第２端子が前記データラッチユニットの出力端子に結合され、このスイッチ制御ユニットは、これが受けた前記第２のラッチされたデータに応じて基準電圧の１つを選択し、この選択したアナログ基準電圧を出力させるのに用いられるようになっている
   デジタル‐アナログ変換装置。
9. 請求項６に記載のデジタル‐アナログ変換装置において、
   前記第３電圧≦前記第１電圧
   前記第１電圧≦前記第５電圧
   前記第６電圧≦前記第２電圧
   前記第２電圧≦前記第４電圧
   であるデジタル‐アナログ変換装置。
10. 請求項６に記載のデジタル‐アナログ変換装置において、
    前記第２のラッチされたデータの電圧レベルは、前記デジタル‐アナログ変換ユニットを駆動するのに充分であり、
    前記第１電圧≦前記第５電圧
    前記第６電圧≦前記第２電圧
    であるデジタル‐アナログ変換装置。
11. デジタル入力データをアナログ出力データに変換するのに用いるデジタル‐アナログ変換装置において、この装置が、
    シフトレジスタであって、このシフトレジスタの第１端子が第１制御信号を受け、このシフトレジスタの第２端子が第１クロック信号を受けるようになっており、このシフトレジスタは、受けた第１制御信号を第１クロック信号に応じて順次シフトさせて、少なくとも１つのシフトされた制御信号をこのシフトレジスタの出力端子から出力させるようになっている当該シフトレジスタと、
    データラッチユニットであって、このデータラッチユニットの第１端子がデジタル入力データを受け、このデータラッチユニットの第２端子が前記シフトレジスタの出力端子に結合され、このデータラッチユニットは、シフトされた制御信号と第２制御信号とに応じてデジタル入力データを受けてラッチし、第２のラッチされたデータをこのデータラッチユニットの出力端子から出力させるのに用いられ、この第２のラッチされたデータの電圧レベルは第１電圧と第２電圧との間にあるようにする当該データラッチユニットと、
    デジタル‐アナログ変換ユニットであって、このデジタル‐アナログ変換ユニットの第１端子が前記データラッチユニットの出力端子に結合され、前記データラッチユニットから出力された前記第２のラッチされたデータを受け、これに対応するアナログ電圧をこのデジタル‐アナログ変換ユニットの出力端子から出力させ、このアナログ電圧のレベルは第３電圧と第４電圧との間となるようにする当該デジタル‐アナログ変換ユニットと、
    利得増幅器であって、この利得増幅器の入力端子が前記デジタル‐アナログ変換ユニットの出力端子に結合され、この利得増幅器がアナログ入力電圧を増幅してこの利得増幅器の出力端子からアナログ出力データを発生させ、このアナログ出力データの電圧レベルは第５電圧と第６電圧との間となるようにする当該利得増幅器と
    を具えているデジタル‐アナログ変換装置。
12. 請求項１１に記載のデジタル‐アナログ変換装置において、
    前記データラッチユニットが、
    第１データラッチ部であって、この第１データラッチ部の第１端子が前記データラッチユニットの第１端子に結合されてデジタル入力データを受け、この第１データラッチ部の第２端子が前記データラッチユニットの第２端子に結合されて前記シフトされた制御信号を受け、このシフトされた制御信号に応じてデジタル入力データをラッチするとともに第１のラッチされたデータをこの第１データラッチ部の出力端子から出力させ、この第１のラッチされたデータの電圧レベルは第１電圧と第２電圧との間にあるようにする当該第１データラッチ部と、
    第２データラッチ部であって、この第２データラッチ部の出力端子が前記データラッチユニットの出力端子に結合され、この第２データラッチ部の第１端子が第２制御信号を受け、この第２データラッチ部の第２端子が前記第１データラッチ部の出力端子に結合され、この第２データラッチ部が第２制御信号に応じて前記第１のラッチされたデータを受けてラッチするとともに第２データラッチ部の出力端子から第２のラッチされたデータを出力させ、この第２のラッチされたデータの電圧レベルは第１電圧と第２電圧との間にあるようにする当該第２データラッチ部と
    を具えているデジタル‐アナログ変換装置。
13. 請求項１１に記載のデジタル‐アナログ変換装置において、
    前記デジタル‐アナログ変換ユニットが基準電圧供給源とスイッチ制御ユニットとを有し、
    前記基準電圧供給源の出力端子が前記スイッチ制御ユニットの第１端子に結合され、このスイッチ制御ユニットに対する複数の基準電圧を生じるようになっており、これら基準電圧のレベルは第３電圧と第４電圧との間にあるようにし、
    前記スイッチ制御ユニットの第１端子が前記基準電圧供給源の出力端子に結合され、このスイッチ制御ユニットの第２端子が前記データラッチユニットの出力端子に結合され、このスイッチ制御ユニットは、これが受けた前記第２のラッチされたデータに応じて基準電圧の１つを選択し、この選択したアナログ基準電圧を出力させるのに用いられるようになっている
    デジタル‐アナログ変換装置。
14. 請求項１１に記載のデジタル‐アナログ変換装置において、
    前記第３電圧≦前記第１電圧
    前記第１電圧≦前記第５電圧
    前記第６電圧≦前記第２電圧
    前記第２電圧≦前記第４電圧
    であるデジタル‐アナログ変換装置。
15. 請求項１１に記載のデジタル‐アナログ変換装置において、
    前記第２のラッチされたデータの電圧レベルは、前記デジタル‐アナログ変換ユニットを駆動するのに充分であり、
    前記第１電圧≦前記第５電圧
    前記第６電圧≦前記第２電圧
    であるデジタル‐アナログ変換装置。

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