JP4209771B2 - 汎用コンピュータアーキテクチャ - Google Patents

Description

本発明は、制御プログラムを処理するためのマイクロプロセッサと、その処理中に計算されるデータのための記憶手段と、輸送手段内でコンピュータをデータバスに接続できるようにするインターフェースとを備えた輸送手段のための汎用コンピュータであって、輸送手段内に備えられ、かつそれを介して制御命令が制御されるべき装置に送信される、装置および装置インターフェースを制御するための制御プログラムを有するコンピュータに関する。

特許文献１では、マイクロプロセッサと、さまざまな記憶手段と、ＣＡＮバスへの接続を可能にするインターフェースとが備えられた、輸送手段のためのコンピュータについて開示している。このような制御装置はまた、一様に装置インターフェースを備え、それを介して装置インターフェースに結合できる装置、たとえば携帯電話やナビゲーション装置を結合できる。

従来の制御装置の欠点は、これらのコンピュータが車両の全耐用期間中車両内に設置されたままであるので、コンピュータのハードウェアが定義済みであることである。車両内に６０までのコンピュータを備えた最新のネットワークシステムでは、構成にかなりの費用がかかっているので、使用されている車両内のハードウェアのその後の交換を実施することができない。その結果、現在まで考慮されてきたことは、ソフトウェアが状況の変化に適応するように、車両の耐用期間中にさまざまなソフトウェアモジュールを交換することでしかなかった。

次いで、柔軟に適応できるような方式でハードウェアの部品を構成することも必要である。特に遠隔通信市場において、たとえば携帯電話の場合には、装置のハウジングおよびインターフェースの設計が、短期間に変わる。このことにより、比較的最新式の携帯電話をその後に接続し、それを車両内の制御装置に接続することが、現在では事実上不可能であるという状況となっている。

特許文献２では、自動車内のデータ処理保護された電子制御システムのためのプロセッサユニットについて開示している。そこに提示されているコンピュータは、スケーラブル演算ユニット、すなわち異なるプロセッサパワーを有するパワー要件を満たすよう設計された１つのハードウェアを構成し、必要により、より高速またはより低速のマイクロプロセッサと取り替えることができる。コンピュータ内で比較的高いプロセッサパワーが必要な場合には、マイクロプロセッサはより強力なものに取り替えることができ、スケーラブルプロセッサを同じプロセッサコネクタにプラグで接続することが可能である。しかしここでは、ハードウェア全体が取り替えられる。このことは、制御装置が開けられ、ハードウェアが交換され、ソフトウェアプログラムがそれに相応して入力された場合に可能となる。

フィールドプログラマブルゲートアレイ（ＦＰＧＡ）と呼ばれるものが、再構成可能なハードウェアとして知られており、それに関して、以下、単に例示として特許文献３、特許文献４、特許文献５について言及する。このようなＦＰＧＡは、製造後にその機能を変更できるフリップフロップなどのメモリセルを有する。これらのメモリセルは、相互に自由に構成可能であり、様々な論理回路を確立することができるように導電接続を新たに配線する。このようなＦＰＧＡを用いて論理回路をシミュレートすることが可能であり、特に電気フィルタを構築したり、またはそれらを単に記憶手段として使用することができる。

非特許文献１には、ＦＰＧＡフィールドが、複雑な計算タスクを実施するために再プログラミング可能なハードウェアとして設けられることが開示されている。

特許文献６では、ＦＰＧＡを有するインターフェースモジュールを備えたマイクロプロセッサについて開示している。ＦＰＧＡを使用すると、異なる構成要素に適応できるように、これらのインターフェースモジュールを再構成することが可能となる。

独国特許発明第１９７４８５３６Ｃ２号明細書 独国特許出願公開第１９７５０６６２Ａ１号明細書 米国特許第５４５７４１０号明細書 米国特許第６０１４５０９号明細書 国際公開パンフレット第ＷＯ９５／２８７６９号 欧州特許出願公開第８０１３５１Ａ２号明細書 「Ｍｉｔ ｐｒｏｇｒａｍｍｉｅｒｂａｒｅｒ Ｌｏｇｉｋ ｖｅｒｈｅｉｒａｔｅｔ（Ｗｅｄｄｅｄ ｔｏ ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ）（プログラマブル論理との融合）」、エレクトロニック（Ｅｌｅｋｔｒｏｎｉｋ（Ｅｌｅｃｔｒｏｉｃｓ））３８ページ、１９９８年７月

本発明の目的は、一方ではハードウェアを新しいインターフェース要件またはその後に交換可能な装置に変更することなく車両内で調整できるデータバスおよび他の制御装置とともに使用するのに適切であり、また同時にハードウェアを構成するためにアルゴリズムの特定の記憶領域を供する、輸送手段のための汎用コンピュータを提供することである。

この目的は、請求項１の特徴を用いて達成される。請求項１の特徴によれば、コンピュータは、周辺構成要素またはインターフェースに関係するハードウェアを再構成するための処理を実施できるように、ハードウェアを再構成するためのアルゴリズムを輸送手段内の記憶手段に送信する送信手段を有する。ハードウェアを再構成するためのアルゴリズムを輸送手段内の記憶手段に自動的に送信する記憶制御手段が備えられ、ハードウェアを構成するための複数のデータページが格納され、これらのデータページの１つのみが現在の装置構成において有効なものとして分類され、記憶制御手段がその構成に従って適用可能なデータページを検索するメモリが備えられる。

本発明によれば、コンピュータは、車両が製造され、他の制御装置とともに輸送手段内でネットワークを形成する場合に、制御装置の形式で輸送手段内に設置される。さまざまな制御装置は、データバスを介して相互に通信することができ、ネットワークに結合できる装置を装置インターフェースを介して作動させるための制御プログラムが提供される。

本発明によれば、車両が顧客に納入されてから数年経った後でさえも、アルゴリズムをダウンロードすることにより再構成できる再構成可能なハードウェアの使用が実現される。アルゴリズムは、各ハードウェアの構成を記述するハードウェア記述言語であり得る。再構成可能なハードウェアは、ハードウェアの変更により特にしばしば影響を受けるすべてのインターフェースおよび周辺構成要素内で、特に使用される。周辺構成要素とは、割込みコントローラ、論理モジュール、回路、接続された装置を制御するフィルタおよび出力段作動回路を意味すると理解されたい。さらに、これらには、インターフェースドライバ、アドレス指定構成要素、データバスを作動させるための装置、または記憶装置を制御するための論理ユニットが含まれる。マイクロコンピュータ自体も、ＦＰＧＡモジュールによってシミュレートすることができる。

たとえば、車両の内部に車両用セントラルディスプレイを配置し、制御装置を用いて作動させることができる。さまざまなテレマティックス装置、たとえば携帯電話、ナビゲーションシステム、あるいはさまざまなオーディオまたはビデオ装置が、装置インターフェースを介して輸送手段内でネットワークに接続される。次いで、追加の装置が、ネットワークに接続されるか、あるいは制御装置または比較的古い装置が、新しい標準による装置と取り替えられると、一方では、必要なドライバソフトウェアは、送信手段を使用して外部からコンピュータ内の記憶手段に送信される。しかし、他方では、装置インターフェースとコンピュータとの間の配線も、ハードウェアを再構成するためのアルゴリズムを使用して再構成可能なハードウェアによって変更できるので、従来のように装置インターフェース全体を交換する必要がなく、ハードウェアを再構成することができる。さらに、サービスセンターを再構成するためのアルゴリズムがコンピュータの記憶手段に送信されるという事実により、さまざまなディジタルフィルタおよび論理回路を再構成するかまたは新たに接続することができる。

このようにして、ＦＰＧＡのための複数の構成アルゴリズムがコンピュータの記憶領域内に格納でき、ＦＰＧＡモジュールはメモリアクセスを用いて記憶制御手段によって構成される。次いで、記憶制御手段は、同じメモリアドレスで瞬時に適用可能なデータページにアクセスでき、それに相応してＦＰＧＡハードウェアを構成する。メモリ内のメモリアドレス指定領域においては、瞬時に適用可能なデータページは、ハードウェアを構成するための代替形態として使用できるが、現在は既存の装置回路のために必要ではない他のページ上に、それぞれ重畳される。

この新しい汎用コンピュータアーキテクチャの利点は、標準論理要素およびそれらの配線が変更できるまたはその後に再配線できるように、特定のハードウェア要素を再構成できることである。このようにして、将来は、新しい装置が車両内に追加設置された場合にもハードウェアをもはや交換する必要がなくなり、ハードウェアは、ハードウェアを再構成するためのアルゴリズムを用いてそれに相応して適応することができる。このようにして、装置を変更した場合常に新しいハードウェアを備える必要がなく、新しい装置を使用した場合には再構成可能なハードウェアを用いて適応することができる。他方、その機能を再構成することにより、車両内に存在する長寿命のコンピュータアーキテクチャを新しい状況に適応させることも可能である。

再構成可能なハードウェアは、車両に設置された状態でハードウェアを再構成するためのアルゴリズムに従って、その後新たに接続できる再構成可能な電気接続を有する自由に接続可能なメモリセルを有することが好ましい。再構成可能なハードウェアは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）と呼ばれるものであり得る。このようなＦＰＧＡタイプは、停電した場合にも情報が保持され、ハードウェアは紫外線または電子処理で変更できるＲＯＭベースによるもの、または停電した場合にはその情報が失われるＲＡＭベースのＦＰＧＡのいずれかであり得る。このようなＦＰＧＡを、アルゴリズム、たとえばディジタル論理機能をプログラミングするための１組の命令を用いて、適宜再プログラミングすることができる。ＦＰＧＡはまた、状態機械として使用することもできる。本明細書では、信号は、今日、状態機械の形式で輸送手段内に実施されているものなど、永久に定義済みのさまざまな状態を想定している。

本発明の好ましい一展開形態では、コンピュータのマイクロプロセッサは、標準セルブロック（ＳＣＢ）を有し、さまざまな電子製造業者の論理構成要素を１つのマイクロプロセッサ内で組み合わせ、ユーザ特定のモジュール（ＡＳＩＣ）と呼ばれるものの形式で実施できるように、さまざまな定義済み論理ブロックから構築される。次いで、本発明は、標準セルブロックマイクロプロセッサコアの利点を再プログラミング可能なハードウェアと組み合わせ、ハードウェアを再構成するためのソフトウェアおよびアルゴリズムを、ワイヤレスインターフェースを介してコンピュータの記憶手段に送信することが可能となる。ワイヤレスインターフェースを介してサービスセンターから送信される情報のために、アルゴリズムに従ってハードウェアに関して汎用コンピュータを再構成し、したがって、それを新しい外部装置またはさらなるハードウェア要件に適応させることが可能となる。

本発明の他の展開形態では、マイクロプロセッサのプロセッサ時間に影響を及ぼすことなく、ハードウェアを再構成するためのアルゴリズムを、輸送手段内の記憶手段に自動的に送信する記憶制御手段が備えられる。必要な場合には、記憶制御手段は、サービスセンターまたはマイクロプロセッサによって起動されて、ハードウェアの再構成のためのアルゴリズムの送信を要求し、次いで、たとえばフラッシュメモリと呼ばれるものに結果データを格納することができる。データをコンピュータに送信できるワイヤレスインターフェースは、たとえば
ＧＳＭ標準でまたはブルートゥース標準に従って実施できる。したがって、本発明による記憶制御手段は、動作している時に制御プログラムで占有されているコンピュータに対するロードを軽減し、マイクロプロセッサとは無関係に、ハードウェアを再構成するためのアルゴリズムをフラッシュメモリ内に送信する。フラッシュメモリは、サービスセンターから輸送手段に送信できるデータの長期間記憶装置として適切なものである。ワイヤレスインターフェースを介して再構成アルゴリズムを送信し、データおよびアルゴリズムをフラッシュメモリ内に読み取ることにより、その後のハードウェアの再構成を可能にする、非常に柔軟で有効なコンピュータアーキテクチャが作られる。

マイクロコンピュータが、好ましくは標準セルブロックから構成されるので、ハードウェア構造は、モジュラー化でき、再構成可能なハードウェア（ＦＰＧＡ）に容易に転送することもできる。次いで、このような標準セルブロックが、マイクロコンピュータのハードウェアから削除され、再構成アルゴリズムを用いてＦＰＧＡの形式でプログラミングされる。しかし、標準セルブロックはマイクロプロセッサ内に備えることもでき、次いで、再構成可能なハードウェアを介して装置インターフェースにいろいろな方式で配線することができる。他方、再構成可能なハードウェアはまた、マイクロプロセッサに隣接した周辺装置として配置することもでき、電気信号の配線および処理を実施することができる。

記憶制御手段は、データ送信の制御ばかりでなく、データ保護をも担う場合がある。インターフェース、たとえば装置インターフェースや再構成のためのアルゴリズムを送信するためのインターフェースを介してコンピュータに送信されるすべてのデータが、このため、記憶制御手段を介して走る。次いで、記憶制御手段は、暗号化方式に従って特定の使用可能番号または秘密鍵および公開鍵をチェックし、そのチェックに合格するまで、データ、
すなわちハードウェアを再構成するためのアルゴリズムはコンピュータに送信できない。外部サービスセンターからまたは装置インターフェースに結合されている装置からコンピュータにアルゴリズムを送信すべきである場合には、まず再構成データを送信するための要求がこのために必要となろう。

さらに、マイクロプロセッサが電源投入された後、システムが外部データ送信に対して作動可能であるという信号を送るために、記憶制御手段に対する使用可能信号が必要となることがあり、記憶制御手段は、フラッシュメモリへのまたはオーバーレイメモリへのアルゴリズムの送信を独立して実施できる。ハードウェアアルゴリズムの外部送信が完全に禁止されている状態を実現することが可能である。

たとえば、ハードウェア構成データがメモリの特定のメモリ領域内に格納されている場合は、前記データのすべてが同じアドレスで検索でき、メモリページの１つのみがアクティブであり、前記ページが接続された装置のための現在のハードウェア構成を表すことを実現することが可能となる。他のデータページは、別の装置を接続すべき場合は、ハードウェア構成言語の形式でアルゴリズムを提供できる。次いで、以前にイナクティブであったメモリページの１つのみがアクティブとなり、その結果、新しい装置のためのハードウェア構成が自動的に設定される。再構成可能なモジュールは、個々のメモリセル間の接続に対してはハードウェア記述言語によって自動的に再配線され、メモリセルに対しては異なる方式で配線され、その結果、たとえば、インターフェースは新しいピン対ピン接続で構成される。

本発明の教示を有利に構成し展開するさまざまな方法が考えられる。この点に関して、一方では従属請求項について、他方では以下の実施形態について言及する。

本発明による汎用コンピュータは、マイクロプロセッサ１と、再構成可能なハードウェアとしてのＦＰＧＡモジュール２と、計算され読み取られるデータがデータ記憶経路４を介してその中に格納できる記憶手段（データ記憶装置）３とを備える。さらに、スライディング１０進法を計算するための浮動小数点演算ユニット５と、内部バスを介してコンピュータ内のデータを送信でき、またはデータの送信を制御できるバスインターフェースユニット６とが備えられる。周辺装置を制御し、特定の信号を評価するために、割込みコントローラ８が内部データバス７上に備えられ、前記コントローラを使用して、ウォッチドッグユニット９およびタイマのサポートにより、さまざまな制御プログラムを制御する。

内部データバス７は、周辺構成要素およびさまざまなインターフェース１５〜１９を作動させるために、ブリッジ１０と呼ばれるものを介して内部データバス１１に接続される。周辺構成要素は、リアルタイム制御装置（リアルタイムエンジンコントローラ）１２と、様々に使用するためのさらなるタイマ１３と、パルス幅変調器１４と、複数の装置インターフェース１５、１６と、複数のデータバスインターフェース１７〜１９とを含む。データバスインターフェース１７の１つはＣＡＮバスインターフェースであり、さらなるインターフェース１９は、光学データバスを接続するのに適切である。フラッシュメモリ２１上にワイヤレス方式で、ハードウェアを再構成するためのソフトウェア、データ、アルゴリズムを格納するために、特にブルートゥース標準に従って、ワイヤレスインターフェース２０が備えられる。特に、たとえばベリログ（Ｖｅｒｉｌｏｇ）標準によるハードウェア記述言語が、ハードウェアを再構成するためのアルゴリズムとして使用される。

輸送手段内で、再構成アルゴリズム、データまたはソフトウェアをフラッシュメモリ２１に自動的に送信するための記憶制御手段（コントローラ）２２が備えられる。記憶制御手段２２は、マイクロプロセッサ１とは無関係に、ブルートゥースインターフェース２０を介してデータの送信を実施でき、その結果、マイクロプロセッサ１は、外部からインターフェース１５〜１９に接続された装置までの制御処理のために、その計算時間を使用することができる。フラッシュメモリ２１は、一方ではＦＰＧＡの再プログラミングアルゴリズムを、他方では正常なオペレーション中の開始時にＦＰＧＡモジュール２の初期設定を可能にする特別なソフトウェア項目をロードするために備えられる。さらに、記憶制御手段２２は、計算処理に対してデータ同期でまたは非同期で、記憶手段３からマイクロプロセッサ１内に送信することができる。

記憶制御手段２２は、まずデータを送信するための許可チェックを実施し、許可が与えられると、フラッシュメモリ２１内に送信されるべきアルゴリズム、データまたはソフトウェアを提供するフラッシュメモリ再プログラミングモードを提供する。記憶制御手段２２はまた、システムユーザの第１の許可チェックを実施し、次いで再構成アルゴリズムをロードするＦＰＧＡ再構成モードも提供する。アルゴリズムは、たとえば、ハードウェアが再構成される方式の記述があるハードウェア記述言語（ＨＤＬ）で書き込むことができる。

記憶制御手段２２はまた、データページ上にアルゴリズムおよびデータを格納する特定のメモリを作動させることもできる。これらのデータページには選択値が指定され、それぞれのアクセス時には、選択値後のその特定時間に有効なページのみが、記憶制御手段２２によって考慮される。このようにして、ＦＰＧＡ２のための複数の構成アルゴリズムがメモリ領域内に格納でき、ＦＰＧＡモジュール２は記憶制御手段２２によりメモリアクセスによって構成される。次いで選択値により、記憶制御手段２２は、同じメモリアドレスでその特定時間に有効なデータページにアクセスし、よってＦＰＧＡハードウェア２を構成する。メモリ内のメモリアドレス領域においては、その特定時間に有効なデータページは、ハードウェアを構成するための代替形態として使用できるが、既存の装置配線のためにその特定時間に必要でない他のページ上に、それぞれ重畳される。

ハードウェア２を再構成するために考えられる１つの方法は、インターフェース１７〜１９をデータバスに変更することである。本明細書では、インターフェースモジュール１７〜１９の個々の論理要素の配線を変更し、次いでＦＰＧＡメモリセル２の形式で具体化する。たとえば、インターフェース１９は、ハードウェアを再構成することにより新しいデータバスに適応することができる。しかし他方、インターフェース１６は、インターフェースモジュール１６内の論理セルおよび配線が変更されるように、新しい装置に適応することもできる。ネットワーク内の装置の数が多ければ多いほど、輸送手段の寿命中の再構成処理がますます必要となる。このため、装置自体がハードウェアを再構成するための適切なアルゴリズムを既に提供しており、次いでアルゴリズムが、対応するインターフェースを介して記憶制御手段２２に送信され、インターフェースモジュール１５〜１９の再構成を自動的に提供することを実現することが可能となる。ハードウェア２のこの自動再構成は、許可チェック後に記憶制御モジュール２２によって実施できる。

汎用コンピュータは、それ自体のアーキテクチャを再構成し、ネットワーク作動手段を再構成するよう設計できる。たとえば、コンピュータアーキテクチャに基づいて、インターフェース１５〜１９への配線または個々の装置間の配線を変更することが可能である。他方、インターフェースは、コンピュータアーキテクチャを再構成し送信するためのアルゴリズムが使用可能になった場合に、自動的に装置に適応でき、記憶制御手段２２は、これらのアルゴリズムに基づいて、再構成されるべきＦＰＧＡ２内で具体化される回路を自動的に提供する。

本発明による汎用コンピュータの一実施形態によるさまざまな機能ブロックを示す概略図である。

Claims (10)

1. 制御プログラムを処理するためのマイクロプロセッサ（１）と、前記処理中に計算されるデータのための記憶手段（３）と、輸送手段内でコンピュータがデータバスに接続されることを可能にするインターフェース（１７）とを備えた、輸送手段のための汎用コンピュータであって、前記コンピュータが、輸送手段内に備えられた装置を制御するための制御プログラムを有し、制御命令が、装置インターフェース（１５、１６）を介して制御されるべき前記装置に送信され、かつ前記コンピュータが、前記コンピュータが設置された状態で、周辺構成要素またはインターフェース（１５〜２０）のその後の再構成を可能にする再構成可能なハードウェア（２）を有し、
   前記インターフェースを介して前記輸送手段内に追加の装置または新しい標準による装置を接続する場合に、前記周辺構成要素または前記インターフェース（１５〜２０）に関係する前記ハードウェア（２）を再構成するための処理を実施できるように、輸送手段内の前記記憶手段（３、２１）に前記ハードウェアを再構成するためのアルゴリズムを送信する送信手段（２０）が備えられ、
   輸送手段内の前記記憶手段（３、２１）に前記ハードウェア（２）を再構成するための前記アルゴリズムを自動的に送信する記憶制御手段（２２）が備えられ、
   前記ハードウェア（２）を構成するための複数のデータページが格納され、これらのデータページの１つのみが現在の装置構成内で有効なものとして分類されているメモリが備えられ、
   前記記憶制御手段（２２）が、前記構成中に前記適用可能なデータページを検索することを特徴とする汎用コンピュータ。
2. 前記再構成可能なハードウェア（２）が、前記コンピュータが設置された状態で、前記ハードウェア（２）を再構成するための前記アルゴリズムに従って、その後に新たに接続できる再構成可能な電気接続を有する自由に接続可能なメモリセルを有することを特徴とする請求項１に記載のコンピュータ。
3. 前記再構成可能なハードウェア（２）が、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）と呼ばれるものであることを特徴とする請求項１あるいは２に記載のコンピュータ。
4. 前記マイクロプロセッサ（１）のプロセッサ時間に影響を及ぼすことなく、輸送手段内の前記記憶手段（３、２１）に前記ハードウェア（２）を再構成するための前記アルゴリズムを自動的に送信する記憶制御手段（２２）が備えられることを特徴とする請求項１あるいは２に記載のコンピュータ。
5. 前記記憶手段は、フラッシュメモリ（２１）であって、ワイヤレスインターフェース（２０）に接続され、それを介して前記ハードウェアを再構成するための前記アルゴリズムが前記フラッシュメモリ（２１）に送信されることを特徴とする請求項１あるいは４に記載のコンピュータ。
6. 前記コンピュータの一部が、再構成可能なハードウェアとして具体化された標準セルブロックから構成されることを特徴とする請求項１あるいは４に記載のコンピュータ。
7. 前記マイクロプロセッサ（１）が、様々な方式で前記再構成可能なハードウェアを介してインターフェース（１５、１６、１７、１８、２０）に配線される標準セルブロックを有することを特徴とする請求項６に記載のコンピュータ。
8. 前記装置インターフェース（１５、１６）の外部で結合されるべき装置に必要な前記ハードウェアの前記構成が、前記装置内の前記コンピュータに送信するためにハードウェア記述言語の形式で格納されることを特徴とする請求項１あるいは４に記載のコンピュータ。
9. 前記装置インターフェースが、前記コンピュータの周辺装置およびインターフェースのための前記ハードウェア記述言語を、前記コンピュータおよび／または前記記憶制御手段（２２）に送信することを特徴とする請求項８に記載のコンピュータ。
10. 送信側が前記ハードウェア（２）を再構成するための新しいアルゴリズムを送信することが許可されているかどうかを判断するためのチェックの後にのみ、前記ハードウェア（２）を再構成するためのアルゴリズムの送信が可能となる、記憶制御手段（２２）が備えられることを特徴とする請求項１あるいは４に記載のコンピュータ。

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