JP4206727B2 - 自己走査型発光素子アレイ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、自己走査型発光素子アレイ、特に、電源ラインと半導体素子との接続部分が開放状態になりにくい構造、あるいは接続部分が開放状態になっても、動作の信頼性を低下させない構造に関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてＰＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特許文献１，２，３，４参照）し、光プリンタ用ヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイを作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特許文献５参照）。
【０００４】
【特許文献１】
特開平１−２３８９６２号公報
【０００５】
【特許文献２】
特開平２−１４５８４号公報
【０００６】
【特許文献３】
特開平２−９２６５０号公報
【０００７】
【特許文献４】
特開平２−９２６５１号公報
【０００８】
【特許文献５】
特開平２−２６３６６８号公報
図１に、シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップ１０の等価回路図を示す。この自己走査型発光素子アレイは、スイッチ素子Ｔ1 ，Ｔ2 ，Ｔ3 …、発光素子Ｌ1 ，Ｌ2 ，Ｌ3 …からなる。スイッチ素子および発光素子のいずれも３端子発光サイリスタが用いられる。シフト部の構成は、ダイオード接続を用いている。すなわち、スイッチ素子のゲート電極間は、ダイオードＤ1 ，Ｄ2 ，…で結合されている。ＶGAは電源（通常−５Ｖ）であり、電源ライン１３から負荷抵抗ＲL を経て各スイッチ素子のゲート電極に接続されている。また、スイッチ素子のゲート電極は、発光素子のゲート電極にも接続される。スイッチ素子Ｔ1 のゲート電極は、スタートパルス端子φS に接続されている。スイッチ素子のカソード電極は、交互に転送用クロックパルスライン１１，１２を経て、クロックパルス端子φ１，φ２に接続されている。抵抗Ｒ１，Ｒ２は、ライン１１，１２にそれぞれ挿入された電流制限用抵抗である。また、発光素子のカソード電極は、発光信号ライン１４を経て、発光信号端子φI に接続されている。抵抗ＲI は、ライン１４に挿入された電流制限用抵抗である。
【０００９】
スイッチ素子アレイおよび発光素子アレイは、ｐ型半導体基板上にＰＮＰＮ構造を形成し、素子分離を行って、電極を設けた後、全体を絶縁膜で被覆し、コンタクトホールを開けて、ＶGA配線，φ１配線，φ２配線，φI 配線などをＡｌ配線で形成し、全体に保護膜を形成することにより作製される。ダイオードは、ＰＮＰＮ構造の最上層のｎ型半導体層と次層のｐ型半導体層とを用いて形成され、負荷抵抗は、ＰＮＰＮ構造の次層のｐ型半導体層を用いて形成される。
【００１０】
図２は、チップ上に形成された図１の自己走査型発光素子アレイの平面図である。図３は、図２に点線１７で示す部分の断面図であるが、図面を簡単にするため、ｐ型半導体層１８上の配線部分の断面を示している。
【００１１】
図２において、Ｌは発光素子、Ｔはスイッチ素子、Ｄはダイオード、Ｃはコンタクトホール、ＲL は負荷抵抗を、１５は負荷抵抗ＲL とダイオードＤとスイッチ素子Ｔのゲート電極とを接続するＡｌ配線、２０ａ，２０ｂはＡｕ系電極を示す。１１，１２，１３，１４は、図１に示すφ１ライン，φ２ライン，ＶGAライン，φI ラインである。図３において、２２はＳｉＯ2 絶縁膜，２４はＳｉＯ2 保護膜である。
【００１２】
【発明が解決しようとする課題】
図３からわかるように、Ａｌ配線よりなるＶGAライン１３のＡｌ配線は、絶縁膜２２に開けられたコンタクトＣを通ってｐ型半導体層１８上のＡｕ系電極２０ａと接続されている。一般に、ＡｌとＡｕはパープルプラグで代表される合金を形成することが知られていて、これら合金の抵抗値は、ＡｌおよびＡｕ単体のときの抵抗値の数倍から十数倍になり通電の阻害となる。また、これらの合金は、ＡｌおよびＡｕの持つ延性がなくなり脆くなる。ＡｌとＡｕの接合部は、ＶGAライン以外にも存在するが、ＶGAラインは電源ラインであり、常時電圧が印加されている点が他の接続部と異なる。
【００１３】
また、異種金属の接合による電池発生、常時電圧印加によるエレクトロマイグレーションなどの電気化学作用の促進、接合部の機械的脆性、自然環境下における水分・塩分等の作用で、ＡｌとＡｕとの間の接合が不良となる。不良となった接続部分を電子線顕微鏡で観察すると、コンタクトホール部分が盛り上がり、接合の内部に空孔ができ開放状態となっているのが認められる。このような開放状態は、動作の信頼性を低下させる。
【００１４】
本発明は、このような従来の問題点に着目してなされたもので、その目的は、自己走査型発光素子アレイにおいて、ＶGAラインと半導体素子とを接続させる接続部分について開放状態となりにくい構造を提供することにある。
【００１５】
他の目的は、ＶGAラインと半導体素子とを接続させる接続部分が開放状態となった場合でも、自己走査型発光素子アレイの動作を継続させることができる構造を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は、ＰＮＰＮ構造の３端子発光サイリスタが複数個１次元に配列された発光素子アレイと、前記各サイリスタに、前記ＰＮＰＮ構造の半導体層により形成される半導体抵抗素子をそれぞれ介して、電源を供給するＡｌ配線よりなる電源ラインとを少なくとも備える自己走査型発光素子アレイにおいて、前記各半導体抵抗素子上に設けられ、前記電源ラインに接続されるＡｕ系電極は、表面にＡｌに対する接触防止膜が形成されていることを特徴とする。
【００１７】
本発明は、次のような考えに基づいている。
【００１８】
ＡｌとＡｕを接触させただけでは合金化しない。Ａｕ上にＡｌを成膜する方法として、スパッタ法を使用しており、Ａｕ電極上にＡｌを堆積するときの、Ａｌ元素の有するエネルギーが原因で合金化が進む。したがって、合金化を防ぐには、Ａｌ元素がＡｕ電極に触れないように、接触防止膜を設ければよい。接触防止膜には、Ｎｉ，Ｃｒ，Ｃｕなどが有効で、膜厚は、エネルギーを有するＡｌ元素が貫通しないのに充分な１５ｎｍ以上であればよい。
【００１９】
また本発明では、自己走査型発光素子アレイの負荷抵抗を形成する半導体抵抗素子のパターニング工程において、半導体抵抗素子のＶGAライン側を素子分離をせずに、結合した構造とする。
【００２０】
代表的な構造は、ＰＮＰＮ構造の３端子発光サイリスタが複数個１次元に配列された発光素子アレイと、前記各サイリスタに、前記ＰＮＰＮ構造の半導体層により形成される半導体抵抗素子をそれぞれ介して、電源を供給するＡｌ配線よりなる電源ラインとを少なくとも備える自己走査型発光素子アレイにおいて、Ｎ個（Ｎは２以上の整数）以上の隣接する半導体抵抗素子ごとに、前記電源ライン側で結合されていることを特徴とする。
【００２１】
このような構造にすることにより、ＶGAラインと半導体素子とを接続する１つの接続部分が腐食して開放状態となった場合でも、正常な接続部から、結合した半導体抵抗素子を経由して、開放状態になった半導体素子に対する電圧印加を継続することができる。
【００２２】
【発明の実施の形態】
【００２３】
【第１の実施例】
従来の自己走査型発光素子アレイのｐ型半導体層上の電極は、ＡｕＳｂを７５ｎｍ、続いてＡｕＺｎを１５０ｎｍ蒸着し、リフトオフによって作製していた。電極構造は、半導体層側からＡｕＳｂ／ＡｕＺｎの２層構造である。蒸着ソースとしては、ＡｕＳｂ（Ｓｂ含有率は０．５〜５重量％）、ＡｕＺｎ（Ｚｎ含有率は１〜１０重量％）を使用して、１０17ｃｍ-3台の低濃度ｐ型ＡｌＧａＡｓ層１８に良好なオーミック接合を得ていた。１０17ｃｍ-3台の低濃度ｐ型ＡｌＧａＡｓ層に良好なオーミック接合を得るためには、電極形成後に窒素雰囲気中で４００℃約１０分のアニールが必要であった。
【００２４】
本実施例では、図４に示すように、従来の電極蒸着時に、Ａｌとの接触防止膜としてＮｉ層２６を２００ｎｍ追加で成膜し、電極構造を半導体層側からＡｕＳｂ／ＡｕＺｎ／Ｎｉの３層構造とした。１０17ｃｍ-3台の低濃度ｐ型ＡｌＧａＡｓ層１８に良好なオーミック接合を得るためには、電極形成後に窒素雰囲気中で４００℃約１０分のアニールが必要であるが、このアニール時に、接触防止膜であるＮｉ層２６がＡｕＺｎ層に拡散するが、高濃度のＮｉを電極最表面に残留させるためには、少なくとも２００ｎｍの厚みが必要であることを確認している。
【００２５】
一方、このＮｉ層２６を５００ｎｍ以上とすると、アニール時にＡｌＧａＡｓ層１８の表面まで拡散到達し、層素材と過剰反応してオーミック特性を悪化させることが明らかとなった。したがって、Ａｌとの接触防止膜としてＮｉ層を用いる場合は、２００〜５００ｎｍ範囲で、オーミック電極としての機能を維持しつつ、Ａｌとの合金反応を抑制できる。
【００２６】
Ｎｉ成膜のプロセスを追加する以外は従来と同一条件，同一工程で自己走査型発光素子アレイを作製したところ、コンタクトホールもモフォロジが従来よりも明らかにスムーズになっていて、合金化の抑制が達成されていることがわかった。
【００２７】
従来構造の自己走査型発光素子アレイチップおよび本実施例による自己走査型発光素子アレイチップを、それぞれ１００チップパッケージングして、素子が環境に暴露される状態で６０℃，９０％の高温高湿連続動作試験を実施して半数が動作不良となるまでの時間Ｔｈを調査した。その結果、従来構造では、ＶGAラインの開放故障による動作不良でのＴｈ＝２３０時間であったが、本実施例による構造ではＴｈ＝８８０時間であり、動作寿命に関する信頼性が格段に向上した。
【００２８】
以上の実施例では、接触防止膜用の金属として、Ｎｉを用いたが、Ｎｉ以外にもＣｒ，Ｃｕなど、ＡｕおよびＡｌと反応しにくい材料を防壁材料とすることができる。
【００２９】
また、Ｎｉ層は、Ａｌスパッタ直前に蒸着成膜、リフトオフ形成することもできる。
【００３０】
また、Ｎｉ層は、Ａｌスパッタ直前に蒸着もしくはスパッタ成膜して、直後に成膜するＡｌ膜と同時にエッチングし配線形成することも可能である。
【００３１】
【第２の実施例】
次に、ＶGAラインと半導体素子とを接続させる接続部分が開放状態となった場合でも、自己走査型発光素子アレイの動作を継続させることができる構造の実施例を説明する。
【００３２】
図５に示すように、ＶGAライン１３側の半導体抵抗素子ＲL を分離せずに、隣接する半導体抵抗素子を２個ずつ結合した状態の構造を作製した。このような構造は、ＰＮＰＮ構造の次層であるｐ型ＡｌＧａＡｓ層を半導体抵抗素子として作り込むフォトマスクのパターニングを変更することにより容易に実施できる。すなわち、半導体抵抗素子を形成するｐ型ＡｌＧａＡｓ層およびその下層を残して、その他の部分は基板までエッチング除去して、半導体素子分離溝を形成する。
【００３３】
この場合、ＶGAライン１３側には、ｐ型半導体層上に素子数と同一数のオーミック電極２０ａをパターニング形成して、コンタクトホールＣを介してＶGAライン１３と接続させた。これにより、２個の連結された半導体抵抗素子には、２個のオーミック電極２０ａからそれぞれ電圧が印加されることになる。したがって、これら２個の一方のオーミック電極２０ａが例えば腐食により開放状態になり、電気的に非導通になっても、他方のオーミック電極２０ａを通して、連結された２個の半導体抵抗素子に電圧印加を継続することができるので、動作が損なわれることはない。
【００３４】
従来構造の自己走査型発光素子アレイチップおよび本実施例による自己走査型発光素子アレイチップをそれぞれ１００チップパッケージングして、素子が環境に暴露される状態で６０℃，９０％の高温高湿連続動作試験を実施して半数が動作不良となるまでの時間Ｔｈを調査した。その結果、従来構造では、ＶGAラインの開放故障による動作不良でのＴｈ＝２３０時間であったが、本実施例による構造では、Ｔｈ＝１２３０時間であり、動作寿命に関する信頼性が格段に向上した。
【００３５】
本実施例では、隣接する素子２個分について半導体抵抗素子を結合させる構造としたが、図６に示したように３個以上の半導体抵抗素子を結合する構造を採用することもできる。結合させる個数が増加するほど、開放故障には強くなるので、自己走査型発光素子アレイの動作信頼性は高くなる。
【００３６】
本実施例では、ＶGAライン側には素子数と同一数のオーミック電極２０ａをパターニング形成したが、図７に示すように、それ以上の数の電極２０ａを形成することでも同様の効果が得られる。電極数が増加するほど、開放故障には強くなるので、自己走査型発光素子アレイ動作信頼性は高くなる。
【００３７】
また、図８に示すように、数個の素子（図の例では、３素子）にまたがる電極３０を形成し、複数のコンタクトホールＣで結合する構造を採用することもできる。さらに、図９に示すように、電極３０は全素子にわたって引き伸ばしても良い。電極を引き伸ばすことによって、抵抗を大きくせずに、より多くのコンタクトホールで結合させることが可能となるので、開放故障には強くなると同時に、安定した動作の確保などで、自己走査型発光素子アレイの動作信頼性は高くなる。
【００３８】
なお、本実施例において、第１の実施例で説明したように電極にＡｌとの接触防止膜を設ければ、さらに自己走査型発光素子アレイの動作信頼性を高めることが可能となる。
【００３９】
【第３の実施例】
次に、以上に説明した自己走査型発光素子アレイチップを用いた光プリンタヘッド、このような光プリンタヘッドを用いた光プリンタについて説明する。
【００４０】
図１０は、光プリンタヘッドの主要部を示す斜視図である。光プリンタヘッドは、実装基板１３０上に複数個の自己走査型発光素子アレイチップ１３２を千鳥配置で配列して構成された自己走査型発光素子アレイ１３４と、複数個の正立等倍レンズ（ロッドレンズ）１３６を配列して構成された正立等倍レンズアレイ１３８とを備えている。発光素子アレイ１３４から出た光は、レンズアレイ１３８により集光されて、感光ドラム（図示せず）上に照射される。
【００４１】
図１１は、このような光プリンタヘッド１４０を備える光プリンタの構成を示す。円筒形の感光ドラム１４２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１４４で一様に帯電させる。そして、光プリンタヘッド１４０で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器１４８で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１５０でカセット１５２中から送られてきた用紙１５４上に、トナーを転写する。用紙は、定着器１４６にて熱等を加えられ定着され、スタッカ１５８に送られる。一方、転写の終了したドラムは、消去ランプ１６０で帯電が全面にわたって中和され、清掃器１６２で残ったトナーが除去される。
【００４２】
【発明の効果】
本発明によれば、ＶGAラインと半導体素子を接続させる接続部分には、Ａｌとの接触防止膜を設けた電極を用いているので、Ａｌとの合金が形成されないので、合金形成に起因する問題を解決することができる。
【００４３】
また、本発明によれば、ＶGAラインと半導体素子を接続させる接続部分が開放状態となった場合でも、連結された半導体抵抗素子を経由して開放状態になった素子に対する電圧印加を継続することができるようになり、自己走査型発光素子アレイの動作の長期信頼性が向上した。
【図面の簡単な説明】
【図１】シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップの等価回路図である。
【図２】図１の自己走査型発光素子アレイの平面図である。
【図３】図２に点線１７で示す部分の断面図である。
【図４】本発明の電極構造を示す図である。
【図５】本発明に係る半導体抵抗素子の結合状態を示す図である。
【図６】本発明に係る半導体抵抗素子の他の結合状態を示す図である。
【図７】半導体抵抗素子の結合部における電極の配列を示す図である。
【図８】半導体抵抗素子の結合部における１個の電極とコンタクトホールの配列とを示す図である。
【図９】本発明に係る半導体抵抗素子のさらに他の結合状態を示す図である。
【図１０】光プリンタヘッドの主要部を示す斜視図である。
【図１１】光プリンタヘッドを備える光プリンタの構成を示す図である。
【符号の説明】
１１，１２ 転送用クロックパルスライン
１３ 電源ライン
１４ 発光信号ライン
１５ Ａｌ配線
１８ ｐ型ＡｌＧａＡｓ層
２０ａ，２０ｂ Ａｕ系電極
２２ ＳｉＯ2 絶縁膜
２４ ＳｉＯ2 保護膜
２６ Ｎｉ層
【発明の属する技術分野】
本発明は、自己走査型発光素子アレイ、特に、電源ラインと半導体素子との接続部分が開放状態になりにくい構造、あるいは接続部分が開放状態になっても、動作の信頼性を低下させない構造に関する。
【０００２】
【従来の技術】
多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光プリンタヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてＰＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特許文献１，２，３，４参照）し、光プリンタ用ヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイを作製できること等を示した。
【０００３】
さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した構造の自己走査型発光素子アレイを提案している（特許文献５参照）。
【０００４】
【特許文献１】
特開平１−２３８９６２号公報
【０００５】
【特許文献２】
特開平２−１４５８４号公報
【０００６】
【特許文献３】
特開平２−９２６５０号公報
【０００７】
【特許文献４】
特開平２−９２６５１号公報
【０００８】
【特許文献５】
特開平２−２６３６６８号公報
図１に、シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップ１０の等価回路図を示す。この自己走査型発光素子アレイは、スイッチ素子Ｔ1 ，Ｔ2 ，Ｔ3 …、発光素子Ｌ1 ，Ｌ2 ，Ｌ3 …からなる。スイッチ素子および発光素子のいずれも３端子発光サイリスタが用いられる。シフト部の構成は、ダイオード接続を用いている。すなわち、スイッチ素子のゲート電極間は、ダイオードＤ1 ，Ｄ2 ，…で結合されている。ＶGAは電源（通常−５Ｖ）であり、電源ライン１３から負荷抵抗ＲL を経て各スイッチ素子のゲート電極に接続されている。また、スイッチ素子のゲート電極は、発光素子のゲート電極にも接続される。スイッチ素子Ｔ1 のゲート電極は、スタートパルス端子φS に接続されている。スイッチ素子のカソード電極は、交互に転送用クロックパルスライン１１，１２を経て、クロックパルス端子φ１，φ２に接続されている。抵抗Ｒ１，Ｒ２は、ライン１１，１２にそれぞれ挿入された電流制限用抵抗である。また、発光素子のカソード電極は、発光信号ライン１４を経て、発光信号端子φI に接続されている。抵抗ＲI は、ライン１４に挿入された電流制限用抵抗である。
【０００９】
スイッチ素子アレイおよび発光素子アレイは、ｐ型半導体基板上にＰＮＰＮ構造を形成し、素子分離を行って、電極を設けた後、全体を絶縁膜で被覆し、コンタクトホールを開けて、ＶGA配線，φ１配線，φ２配線，φI 配線などをＡｌ配線で形成し、全体に保護膜を形成することにより作製される。ダイオードは、ＰＮＰＮ構造の最上層のｎ型半導体層と次層のｐ型半導体層とを用いて形成され、負荷抵抗は、ＰＮＰＮ構造の次層のｐ型半導体層を用いて形成される。
【００１０】
図２は、チップ上に形成された図１の自己走査型発光素子アレイの平面図である。図３は、図２に点線１７で示す部分の断面図であるが、図面を簡単にするため、ｐ型半導体層１８上の配線部分の断面を示している。
【００１１】
図２において、Ｌは発光素子、Ｔはスイッチ素子、Ｄはダイオード、Ｃはコンタクトホール、ＲL は負荷抵抗を、１５は負荷抵抗ＲL とダイオードＤとスイッチ素子Ｔのゲート電極とを接続するＡｌ配線、２０ａ，２０ｂはＡｕ系電極を示す。１１，１２，１３，１４は、図１に示すφ１ライン，φ２ライン，ＶGAライン，φI ラインである。図３において、２２はＳｉＯ2 絶縁膜，２４はＳｉＯ2 保護膜である。
【００１２】
【発明が解決しようとする課題】
図３からわかるように、Ａｌ配線よりなるＶGAライン１３のＡｌ配線は、絶縁膜２２に開けられたコンタクトＣを通ってｐ型半導体層１８上のＡｕ系電極２０ａと接続されている。一般に、ＡｌとＡｕはパープルプラグで代表される合金を形成することが知られていて、これら合金の抵抗値は、ＡｌおよびＡｕ単体のときの抵抗値の数倍から十数倍になり通電の阻害となる。また、これらの合金は、ＡｌおよびＡｕの持つ延性がなくなり脆くなる。ＡｌとＡｕの接合部は、ＶGAライン以外にも存在するが、ＶGAラインは電源ラインであり、常時電圧が印加されている点が他の接続部と異なる。
【００１３】
また、異種金属の接合による電池発生、常時電圧印加によるエレクトロマイグレーションなどの電気化学作用の促進、接合部の機械的脆性、自然環境下における水分・塩分等の作用で、ＡｌとＡｕとの間の接合が不良となる。不良となった接続部分を電子線顕微鏡で観察すると、コンタクトホール部分が盛り上がり、接合の内部に空孔ができ開放状態となっているのが認められる。このような開放状態は、動作の信頼性を低下させる。
【００１４】
本発明は、このような従来の問題点に着目してなされたもので、その目的は、自己走査型発光素子アレイにおいて、ＶGAラインと半導体素子とを接続させる接続部分について開放状態となりにくい構造を提供することにある。
【００１５】
他の目的は、ＶGAラインと半導体素子とを接続させる接続部分が開放状態となった場合でも、自己走査型発光素子アレイの動作を継続させることができる構造を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は、ＰＮＰＮ構造の３端子発光サイリスタが複数個１次元に配列された発光素子アレイと、前記各サイリスタに、前記ＰＮＰＮ構造の半導体層により形成される半導体抵抗素子をそれぞれ介して、電源を供給するＡｌ配線よりなる電源ラインとを少なくとも備える自己走査型発光素子アレイにおいて、前記各半導体抵抗素子上に設けられ、前記電源ラインに接続されるＡｕ系電極は、表面にＡｌに対する接触防止膜が形成されていることを特徴とする。
【００１７】
本発明は、次のような考えに基づいている。
【００１８】
ＡｌとＡｕを接触させただけでは合金化しない。Ａｕ上にＡｌを成膜する方法として、スパッタ法を使用しており、Ａｕ電極上にＡｌを堆積するときの、Ａｌ元素の有するエネルギーが原因で合金化が進む。したがって、合金化を防ぐには、Ａｌ元素がＡｕ電極に触れないように、接触防止膜を設ければよい。接触防止膜には、Ｎｉ，Ｃｒ，Ｃｕなどが有効で、膜厚は、エネルギーを有するＡｌ元素が貫通しないのに充分な１５ｎｍ以上であればよい。
【００１９】
また本発明では、自己走査型発光素子アレイの負荷抵抗を形成する半導体抵抗素子のパターニング工程において、半導体抵抗素子のＶGAライン側を素子分離をせずに、結合した構造とする。
【００２０】
代表的な構造は、ＰＮＰＮ構造の３端子発光サイリスタが複数個１次元に配列された発光素子アレイと、前記各サイリスタに、前記ＰＮＰＮ構造の半導体層により形成される半導体抵抗素子をそれぞれ介して、電源を供給するＡｌ配線よりなる電源ラインとを少なくとも備える自己走査型発光素子アレイにおいて、Ｎ個（Ｎは２以上の整数）以上の隣接する半導体抵抗素子ごとに、前記電源ライン側で結合されていることを特徴とする。
【００２１】
このような構造にすることにより、ＶGAラインと半導体素子とを接続する１つの接続部分が腐食して開放状態となった場合でも、正常な接続部から、結合した半導体抵抗素子を経由して、開放状態になった半導体素子に対する電圧印加を継続することができる。
【００２２】
【発明の実施の形態】
【００２３】
【第１の実施例】
従来の自己走査型発光素子アレイのｐ型半導体層上の電極は、ＡｕＳｂを７５ｎｍ、続いてＡｕＺｎを１５０ｎｍ蒸着し、リフトオフによって作製していた。電極構造は、半導体層側からＡｕＳｂ／ＡｕＺｎの２層構造である。蒸着ソースとしては、ＡｕＳｂ（Ｓｂ含有率は０．５〜５重量％）、ＡｕＺｎ（Ｚｎ含有率は１〜１０重量％）を使用して、１０17ｃｍ-3台の低濃度ｐ型ＡｌＧａＡｓ層１８に良好なオーミック接合を得ていた。１０17ｃｍ-3台の低濃度ｐ型ＡｌＧａＡｓ層に良好なオーミック接合を得るためには、電極形成後に窒素雰囲気中で４００℃約１０分のアニールが必要であった。
【００２４】
本実施例では、図４に示すように、従来の電極蒸着時に、Ａｌとの接触防止膜としてＮｉ層２６を２００ｎｍ追加で成膜し、電極構造を半導体層側からＡｕＳｂ／ＡｕＺｎ／Ｎｉの３層構造とした。１０17ｃｍ-3台の低濃度ｐ型ＡｌＧａＡｓ層１８に良好なオーミック接合を得るためには、電極形成後に窒素雰囲気中で４００℃約１０分のアニールが必要であるが、このアニール時に、接触防止膜であるＮｉ層２６がＡｕＺｎ層に拡散するが、高濃度のＮｉを電極最表面に残留させるためには、少なくとも２００ｎｍの厚みが必要であることを確認している。
【００２５】
一方、このＮｉ層２６を５００ｎｍ以上とすると、アニール時にＡｌＧａＡｓ層１８の表面まで拡散到達し、層素材と過剰反応してオーミック特性を悪化させることが明らかとなった。したがって、Ａｌとの接触防止膜としてＮｉ層を用いる場合は、２００〜５００ｎｍ範囲で、オーミック電極としての機能を維持しつつ、Ａｌとの合金反応を抑制できる。
【００２６】
Ｎｉ成膜のプロセスを追加する以外は従来と同一条件，同一工程で自己走査型発光素子アレイを作製したところ、コンタクトホールもモフォロジが従来よりも明らかにスムーズになっていて、合金化の抑制が達成されていることがわかった。
【００２７】
従来構造の自己走査型発光素子アレイチップおよび本実施例による自己走査型発光素子アレイチップを、それぞれ１００チップパッケージングして、素子が環境に暴露される状態で６０℃，９０％の高温高湿連続動作試験を実施して半数が動作不良となるまでの時間Ｔｈを調査した。その結果、従来構造では、ＶGAラインの開放故障による動作不良でのＴｈ＝２３０時間であったが、本実施例による構造ではＴｈ＝８８０時間であり、動作寿命に関する信頼性が格段に向上した。
【００２８】
以上の実施例では、接触防止膜用の金属として、Ｎｉを用いたが、Ｎｉ以外にもＣｒ，Ｃｕなど、ＡｕおよびＡｌと反応しにくい材料を防壁材料とすることができる。
【００２９】
また、Ｎｉ層は、Ａｌスパッタ直前に蒸着成膜、リフトオフ形成することもできる。
【００３０】
また、Ｎｉ層は、Ａｌスパッタ直前に蒸着もしくはスパッタ成膜して、直後に成膜するＡｌ膜と同時にエッチングし配線形成することも可能である。
【００３１】
【第２の実施例】
次に、ＶGAラインと半導体素子とを接続させる接続部分が開放状態となった場合でも、自己走査型発光素子アレイの動作を継続させることができる構造の実施例を説明する。
【００３２】
図５に示すように、ＶGAライン１３側の半導体抵抗素子ＲL を分離せずに、隣接する半導体抵抗素子を２個ずつ結合した状態の構造を作製した。このような構造は、ＰＮＰＮ構造の次層であるｐ型ＡｌＧａＡｓ層を半導体抵抗素子として作り込むフォトマスクのパターニングを変更することにより容易に実施できる。すなわち、半導体抵抗素子を形成するｐ型ＡｌＧａＡｓ層およびその下層を残して、その他の部分は基板までエッチング除去して、半導体素子分離溝を形成する。
【００３３】
この場合、ＶGAライン１３側には、ｐ型半導体層上に素子数と同一数のオーミック電極２０ａをパターニング形成して、コンタクトホールＣを介してＶGAライン１３と接続させた。これにより、２個の連結された半導体抵抗素子には、２個のオーミック電極２０ａからそれぞれ電圧が印加されることになる。したがって、これら２個の一方のオーミック電極２０ａが例えば腐食により開放状態になり、電気的に非導通になっても、他方のオーミック電極２０ａを通して、連結された２個の半導体抵抗素子に電圧印加を継続することができるので、動作が損なわれることはない。
【００３４】
従来構造の自己走査型発光素子アレイチップおよび本実施例による自己走査型発光素子アレイチップをそれぞれ１００チップパッケージングして、素子が環境に暴露される状態で６０℃，９０％の高温高湿連続動作試験を実施して半数が動作不良となるまでの時間Ｔｈを調査した。その結果、従来構造では、ＶGAラインの開放故障による動作不良でのＴｈ＝２３０時間であったが、本実施例による構造では、Ｔｈ＝１２３０時間であり、動作寿命に関する信頼性が格段に向上した。
【００３５】
本実施例では、隣接する素子２個分について半導体抵抗素子を結合させる構造としたが、図６に示したように３個以上の半導体抵抗素子を結合する構造を採用することもできる。結合させる個数が増加するほど、開放故障には強くなるので、自己走査型発光素子アレイの動作信頼性は高くなる。
【００３６】
本実施例では、ＶGAライン側には素子数と同一数のオーミック電極２０ａをパターニング形成したが、図７に示すように、それ以上の数の電極２０ａを形成することでも同様の効果が得られる。電極数が増加するほど、開放故障には強くなるので、自己走査型発光素子アレイ動作信頼性は高くなる。
【００３７】
また、図８に示すように、数個の素子（図の例では、３素子）にまたがる電極３０を形成し、複数のコンタクトホールＣで結合する構造を採用することもできる。さらに、図９に示すように、電極３０は全素子にわたって引き伸ばしても良い。電極を引き伸ばすことによって、抵抗を大きくせずに、より多くのコンタクトホールで結合させることが可能となるので、開放故障には強くなると同時に、安定した動作の確保などで、自己走査型発光素子アレイの動作信頼性は高くなる。
【００３８】
なお、本実施例において、第１の実施例で説明したように電極にＡｌとの接触防止膜を設ければ、さらに自己走査型発光素子アレイの動作信頼性を高めることが可能となる。
【００３９】
【第３の実施例】
次に、以上に説明した自己走査型発光素子アレイチップを用いた光プリンタヘッド、このような光プリンタヘッドを用いた光プリンタについて説明する。
【００４０】
図１０は、光プリンタヘッドの主要部を示す斜視図である。光プリンタヘッドは、実装基板１３０上に複数個の自己走査型発光素子アレイチップ１３２を千鳥配置で配列して構成された自己走査型発光素子アレイ１３４と、複数個の正立等倍レンズ（ロッドレンズ）１３６を配列して構成された正立等倍レンズアレイ１３８とを備えている。発光素子アレイ１３４から出た光は、レンズアレイ１３８により集光されて、感光ドラム（図示せず）上に照射される。
【００４１】
図１１は、このような光プリンタヘッド１４０を備える光プリンタの構成を示す。円筒形の感光ドラム１４２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１４４で一様に帯電させる。そして、光プリンタヘッド１４０で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器１４８で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１５０でカセット１５２中から送られてきた用紙１５４上に、トナーを転写する。用紙は、定着器１４６にて熱等を加えられ定着され、スタッカ１５８に送られる。一方、転写の終了したドラムは、消去ランプ１６０で帯電が全面にわたって中和され、清掃器１６２で残ったトナーが除去される。
【００４２】
【発明の効果】
本発明によれば、ＶGAラインと半導体素子を接続させる接続部分には、Ａｌとの接触防止膜を設けた電極を用いているので、Ａｌとの合金が形成されないので、合金形成に起因する問題を解決することができる。
【００４３】
また、本発明によれば、ＶGAラインと半導体素子を接続させる接続部分が開放状態となった場合でも、連結された半導体抵抗素子を経由して開放状態になった素子に対する電圧印加を継続することができるようになり、自己走査型発光素子アレイの動作の長期信頼性が向上した。
【図面の簡単な説明】
【図１】シフト部と発光部を分離したタイプのダイオード結合自己走査型発光素子アレイチップの等価回路図である。
【図２】図１の自己走査型発光素子アレイの平面図である。
【図３】図２に点線１７で示す部分の断面図である。
【図４】本発明の電極構造を示す図である。
【図５】本発明に係る半導体抵抗素子の結合状態を示す図である。
【図６】本発明に係る半導体抵抗素子の他の結合状態を示す図である。
【図７】半導体抵抗素子の結合部における電極の配列を示す図である。
【図８】半導体抵抗素子の結合部における１個の電極とコンタクトホールの配列とを示す図である。
【図９】本発明に係る半導体抵抗素子のさらに他の結合状態を示す図である。
【図１０】光プリンタヘッドの主要部を示す斜視図である。
【図１１】光プリンタヘッドを備える光プリンタの構成を示す図である。
【符号の説明】
１１，１２ 転送用クロックパルスライン
１３ 電源ライン
１４ 発光信号ライン
１５ Ａｌ配線
１８ ｐ型ＡｌＧａＡｓ層
２０ａ，２０ｂ Ａｕ系電極
２２ ＳｉＯ2 絶縁膜
２４ ＳｉＯ2 保護膜
２６ Ｎｉ層
Claims (8)
- ＰＮＰＮ構造の３端子発光サイリスタが複数個１次元に配列された発光素子アレイと、前記各サイリスタに、前記ＰＮＰＮ構造の半導体層により形成される半導体抵抗素子をそれぞれ介して、電源を供給するＡｌ配線よりなる電源ラインとを少なくとも備える自己走査型発光素子アレイにおいて、
前記各半導体抵抗素子上に設けられるＡｕ系電極と、
前記Ａｕ系電極上に設けられ、前記電源ラインと接続されることにより前記Ａｕ系電極と前記電源ラインとが直接接触するのを防止する、Ｎｉ，ＣｒまたはＣｕからなる接触防止膜と
を備えることを特徴とする自己走査型発光素子アレイ。 - ＰＮＰＮ構造の３端子発光サイリスタが複数個１次元に配列された発光素子アレイと、前記各サイリスタに、前記ＰＮＰＮ構造の半導体層により形成される半導体抵抗素子をそれぞれ介して、電源を供給するＡｌ配線よりなる電源ラインとを少なくとも備える自己走査型発光素子アレイにおいて、
前記半導体抵抗素子は、Ｎ個（Ｎは２以上の整数）以上の隣接する半導体抵抗素子ごとに、前記電源ライン側で結合され、前記半導体抵抗素子の前記結合された部分上に設けられたＮ個以上のＡｕ系電極と、
前記Ａｕ系電極上に設けられ、前記電源ラインと接続されることにより前記Ａｕ系電極と前記電源ラインとが直接接触するのを防止する、Ｎｉ，ＣｒまたはＣｕからなる接触防止膜と
を備えることを特徴とする自己走査型発光素子アレイ。 - ＰＮＰＮ構造の３端子発光サイリスタが複数個１次元に配列された発光素子アレイと、前記各サイリスタに、前記ＰＮＰＮ構造の半導体層により形成される半導体抵抗素子をそれぞれ介して、電源を供給するＡｌ配線よりなる電源ラインとを少なくとも備える自己走査型発光素子アレイにおいて、
前記半導体抵抗素子は、Ｎ個（Ｎは２以上の整数）以上の隣接する半導体抵抗素子ごとに、前記電源ライン側で結合され、前記半導体抵抗素子の前記結合された部分上に設けられた各１個のＡｕ系電極と、
前記Ａｕ系電極上に設けられ、前記電源ラインと接続されることにより前記Ａｕ系電極と前記電源ラインとが直接接触するのを防止する、Ｎｉ，ＣｒまたはＣｕからなる接触防止膜と、
前記接触防止膜上に設けられ、前記電源ラインと接続するための２個以上のコンタクトホールが形成された絶縁膜と
を備えることを特徴とする自己走査型発光素子アレイ。 - 前記接触防止膜がＮｉの場合には、Ｎｉの厚さは、２００〜５００ｎｍであることを特徴とする請求項１〜３のいずれかに記載の自己走査型発光素子アレイ。
- 前記各半導体抵抗素子がｐ型ＡｌＧａＡｓであることを特徴とする請求項１〜４のいずれかに記載の自己走査型発光素子アレイ。
- 前記ｐ型ＡｌＧａＡｓの不純物濃度が１０ １７ ｃｍ ―３ 台であることを特徴とする請求項１〜５のいずれかに記載の自己走査型発光素子アレイ。
- 請求項１〜６のいずれかに記載の自己走査型発光素子アレイを備える光プリンタヘッド。
- 請求項７に記載の光プリンタヘッドを備える光プリンタ。
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