JP4206595B2 - Electro-optical device, method of manufacturing electro-optical device, and electronic apparatus - Google Patents

Electro-optical device, method of manufacturing electro-optical device, and electronic apparatus Download PDF

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【０００１】
【発明の属する技術分野】
本発明は、基板上に半導体層を形成した電気光学装置、電気光学装置の製造方法及び電子機器に関する。特に、半導体層のチャネル領域を容量線に接続した電気光学装置、電気光学装置の製造方法及び電子機器に関する。
【０００２】
【従来の技術】
絶縁基体上に単結晶シリコン層からなる半導体層を形成し、その半導体層にトランジスタ素子等の半導体デバイスを形成するＳＯＩ技術は、素子の高速化や低消費電力化、高集積化等の利点を有し、電気光学装置、例えば液晶装置におけるＴＦＴアレイのスイッチング手段に適用することが可能である。
【０００３】
ところで、一般的なバルク半導体部品では、トランジスタ素子のチャネル領域は下地基板を通じて、該チャネル領域を所定の電位に保持することができるため、チャネル部の電位変化によって起こる寄生バイポーラ効果などによって素子の耐圧などの電気的特性を劣化させることがない。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような液晶装置等の電気光学装置では、例えばＴＦＴアレイのスイッチング手段を構成するトランジスタ素子が酸化絶縁膜により完全に分離されているため、トランジスタ素子におけるチャネル領域を上記のように所定の電位に固定させることができず、該チャネル領域が電気的に浮いた状態となる。特に該トランジスタ素子を単結晶シリコン層からなる構造にすると、チャネル内を移動するキャリアの移動度が高いためにドレイン領域近傍の電界で加速されたキャリアと結晶格子との衝突によってインパクトイオン化と呼ばれる現象が起こり、例えばＮチャネルＴＦＴにおいて正孔が発生してチャネルの下部に蓄積する。このようにチャネルに電荷が蓄積すると、ＴＦＴのＮＰＮ（Ｎチャネル型の場合）構造が見かけ上のバイポーラ素子として動作するため、異常電流により素子のソース・ドレイン耐圧が劣化するなど電気的な特性が悪化する、という課題がある。これらのチャネル部が電気的に浮いた状態であることに起因する一連の現象を基板浮遊効果と呼ぶ。
【０００５】
本発明は、かかる課題を解決するためになされたもので、絶縁膜により覆われた単結晶シリコン層からなるトランジスタ素子が基板浮遊効果によりソース・ドレイン耐圧が劣化するのを防止し、素子の電気的特性を安定・向上させることができる電気光学装置、電気光学装置の製造方法及び電子機器を提供することを目的としている。
【０００６】
【課題を解決するための手段】
かかる課題を解決するため、本発明の電気光学装置は、基板上に複数の走査線と、前記複数の走査線に交差する複数のデータ線と、前記各走査線と前記各データ線に接続されたトランジスタと、前記トランジスタに接続された画素電極と蓄積容量とを有する電気光学装置であって、前記トランジスタのチャネル領域となる半導体層の延在部は前記蓄積容量の電極となる容量線に接続されてなることを特徴とする。
【０００７】
本発明のかかる構成によれば、単結晶シリコン層からなる半導体層のチャネル領域が蓄積容量の電極となる容量線と接続されているので、該チャネル領域が容量線の電位に保持され、トランジスタ素子上に異常な電流が流れることはなくなり、素子の電気的特性が安定化する。
【０００８】
本発明の電気光学装置は、前記延在部と容量線とは、前記延在部上に形成された第１コンタクトホールと前記容量線上に形成された第２コンタクトホールとを介して接続配線により接続されてなり、前記走査線と前記容量線とは同一層により並設されるとともに、前記第１コンタクトホールを回避するように形成された回り込み部を有することを特徴とする。
【０００９】
本発明のかかる構成によれば、限られたスペースを有効に利用しながら半導体層のチャネル領域を容量線に接続することができる。また、接続配線やコンタクトホールはデータ線と共に形成できるので、従来の製造プロセス上で形成することが可能となる。従って、本発明の電気光学装置は、前記接続配線が、前記データ線と同一の層上に形成されているのが好ましい。
【００１０】
本発明の電気光学装置は、前記半導体層の厚さが、１００〜１８０ｎｍであることを特徴とする。
【００１１】
本発明のかかる構成によれば、半導体層の厚さが１００ｎｍより大きいことで、画素電極を半導体層のドレイン領域に接続するためのコンタクトホールを形成する際に、半導体層を突き抜けることを防止することができる。また、半導体層の厚さが１８０ｎｍより小さいことで、この半導体層の膜厚に起因する素子基板の段差を必要最小限に抑えることができ、この結果液晶を配向させた際のディスクリネーションを抑制し表示画質を良好に保つことができる。
【００１２】
本発明の電気光学装置は、前記半導体層のチャネル領域と前記走査線のゲート電極領域との間に、厚さ４５０〜６５０ｎｍのゲート絶縁膜が介挿されていることを特徴とする。
【００１３】
本発明のかかる構成によれば、ゲート絶縁膜の厚さが４５０ｎｍより大きいことで、液晶の駆動に必要な電源電圧でもゲート絶縁膜が絶縁破壊することなく駆動することができる。また、ゲート絶縁膜の厚さが６５０ｎｍより小さいことで、ゲート容量を大きくして液晶表示装置の駆動に必要なＴＦＴ素子の動作速度を確保することができる。
【００１４】
本発明の電気光学装置は、前記半導体層のチャネル領域の端部の不純物濃度が、チャネル領域の他の部分に比べより高くなっていることを特徴とする。
【００１５】
本発明のかかる構成によれば、半導体層のチャネル領域の端部の不純物濃度が、チャネル領域の他の部分に比べより高くなっており、この領域における見かけ上のしきい値電圧は高くなるため、半導体層のチャネル領域の端部でゲート電極からの電界が集中してもリーク電流が流れるのを防ぐことができる。
【００１６】
本発明の電気光学装置は、前記走査線の厚さが、３５０ｎｍ〜７００ｎｍであることを特徴とする。
【００１７】
本発明のかかる構成によれば、走査線の厚さが３５０ｎｍより大きいことで、配線抵抗を低減し、配線遅延による画素への信号書き込み速度の低下を十分に抑えることができる。また、走査線の厚さが５５０ｎｍより小さいことで、この走査線の膜厚に起因する素子基板の段差を必要最小限に抑えることができ、この結果液晶を配向させた際のディスクリネーションを抑制し表示画質を良好に保つことができる。
【００１８】
本発明の電気光学装置は、前記走査線がポリシリコン層、あるいはポリシリコン層と導電性金属層の少なくとも２層からなることを特徴とする。本発明のかかる構成によれば、導電性を高めることができるため、配線遅延による画素への信号書き込み速度の低下を十分に抑えることができる。特にポリシリコン層と導電性金属層からなる走査線においては導電性をさらに高めることができるため、膜厚を小さくしても配線遅延の少ない走査線を形成できると同時に、その膜厚に起因する素子基板の段差を必要最小限に抑えることができ、この結果液晶を配向させた際のディスクリネーションを抑制し表示画質を良好に保つことができる。
【００１９】
本発明の電気光学装置は、前記データ線と少なくとも前記走査線との間に、厚さ８００ｎｍ±２００ｎｍの層間絶縁層が介挿されていることを特徴とする。
【００２０】
本発明のかかる構成によれば、層間絶縁層の厚さが６００ｎｍより大きいことで、走査線とデータ線間の容量カップリングを極力抑え画素への信号書き込み特性が劣化するのを防ぐことができる。また、層間絶縁層の厚さが１０００ｎｍより小さいことで、層間膜の堆積工程におけるスループットを向上させることができる。
【００２１】
本発明の電気光学装置は、前記データ線の厚さが、３５０ｎｍ〜７００ｎｍであることを特徴とする。
【００２２】
本発明のかかる構成によれば、データ線の厚さが３５０ｎｍより大きいことで、配線抵抗を低減し、配線遅延による画素への信号書き込み速度の低下を十分に抑えることができる。また、データ線の厚さが７００ｎｍより小さいことで、このデータ線の膜厚に起因する素子基板の段差を必要最小限に抑えることができ、この結果液晶を配向させた際のディスクリネーションを抑制し表示画質を良好に保つことができる。
【００２３】
本発明の電気光学装置は、前記データ線と少なくとも前記画素電極との間に、厚さ８００ｎｍ±２００ｎｍの層間絶縁層が介挿されていることを特徴とする。
【００２４】
本発明のかかる構成によれば、層間絶縁層の厚さが６００ｎｍより大きいことで、前記データ線と前記画素電極との間の容量カップリングを極力抑え画素への信号書き込み特性が劣化するのを防ぐことができる。また、層間絶縁層の厚さが１０００ｎｍより小さいことで、層間膜の堆積工程におけるスループットを向上させることができる。
【００２５】
本発明の電気光学装置は、前記基板と前記半導体層との間に遮光層を更に具備することを特徴とする。
【００２６】
本発明のかかる構成によれば、基板裏面からの直接入射光や、基板裏面で反射した光がトランジスタ素子形成領域に侵入して光リークが発生し、画素への信号書き込み特性が劣化するのを防ぐことができる。
【００２７】
本発明の電気光学装置は、前記遮光層の厚さが、２００ｎｍ〜４００ｎｍであることを特徴とする。
【００２８】
本発明のかかる構成によれば、遮光層の厚さが２００ｎｍより大きいことで、基板裏面からの反射光による光リーク電流を画素への書き込み特性に影響を及ぼさないレベルまで抑制することができる。また、遮光層の厚さが４００ｎｍより小さいことで、この遮光層の膜厚に起因する素子基板の段差を必要最小限に抑えることができ、この結果液晶を配向させた際のディスクリネーションを抑制し表示画質を良好に保つことができる。
【００２９】
本発明の電気光学装置の製造方法は、（ａ）基板上にチャネル領域と前記チャネル領域の延在部と蓄積容量の一方の電極となるなる半導体層を形成する工程と、（ｂ）前記半導体層上に絶縁膜を形成する工程と、（ｃ）前記絶縁膜上に走査線及び前記蓄積容量の他方の電極となる容量線を形成する工程と、（ｃ）前記延在部と前記容量線とを接続する工程とを有することを特徴とする。
【００３０】
本発明のかかる構成によれば、半導体層のチャネル領域と容量線と接続するように形成しているので、該チャネル領域が容量線の電位に固定され、ＳＯＩ構造に起因する基板浮遊効果によってトランジスタ素子のソース・ドレイン耐圧が劣化するなどの問題が解消され、素子の電気的特性が安定化した電気光学装置を製造することができる。
【００３１】
本発明の電気光学装置の製造方法は、前記延在部と前記容量線とを接続する工程において、前記延在部上に形成された第１コンタクトホールと、前記容量線上に形成された第２コンタクトホールを介して接続配線により前記延在部と前記容量線とを接続するとともに、前記半導体層上に形成された第３コンタクトホールを介して前記半導体層に接続されるようにデータ線を形成することを特徴とする。
【００３２】
本発明のかかる構成によれば、接続配線とデータ線とを同時に同一材料で形成することができるので、工程を増やすことなく接続配線を形成することができる。 本発明の電気光学装置の製造方法は、前記工程（ａ）より前に、少なくとも前記半導体層に対応する基板上の位置に遮光層を形成する工程を更に具備することを特徴とする。
【００３３】
本発明のかかる構成によれば、基板裏面からの直接入射光や、基板裏面で反射した光がトランジスタ素子形成領域に侵入して光リークが発生し、画素への信号書き込み特性が劣化するのを防止できる電気光学装置を製造することができる。
【００３４】
本発明の電気光学装置の製造方法は、前記工程（ａ）が、前記基板上に単結晶シリコン基板を貼り合わせる工程と、前記貼り合わされた単結晶シリコン基板から不要部分を除去して単結晶シリコンからなる半導体層を形成する工程とを具備することを特徴とする。
【００３５】
本発明の電気光学装置の製造方法は、前記半導体層の厚さが、１００ｎｍ〜１８０ｎｍであることを特徴とする。
【００３６】
本発明のかかる構成によれば、半導体層の厚さが１００ｎｍより大きいことで、画素電極を半導体層のドレイン領域に接続するためのコンタクトホールを形成する際に、半導体層を突き抜けることを防止することができる。また、半導体層の厚さが１８０ｎｍより小さいことで、この半導体層の膜厚に起因する素子基板の段差を必要最小限に抑えることができ、この結果液晶を配向させた際のディスクリネーションを抑制し表示画質を良好に保つことができる。
【００３７】
本発明の電気光学装置の製造方法は、前記工程（ｂ）において、前記半導体層のうちＰチャネルについては、前記不純物としてｎ型不純物を１ｅ１１〜４ｅ１１／ｃｍ2だけ、前記半導体層に打ち込むことを特徴とする。
【００３８】
本発明のかかる構成によれば、液晶デバイスの駆動に必要なＴＦＴ素子の重要なスイッチング特性の一つであるしきい値電圧を実用条件として最適な−１．０〜−２．０Ｖの間で任意に制御することが可能となる。
【００３９】
本発明の電気光学装置の製造方法は、前記工程（ｂ）において、前記半導体層のうちＮチャネルについては、前記不純物としてｐ型不純物を５ｅ１１〜１５ｅ１１／ｃｍ2だけ、前記半導体層に打ち込むことを特徴とする。
【００４０】
本発明のかかる構成によれば、液晶デバイスの駆動に必要なＴＦＴ素子の重要なスイッチング特性の一つであるしきい値電圧を実用条件として最適な１．０〜２．０Ｖの間で任意に制御することが可能となる。
【００４１】
本発明の電気光学装置の製造方法は、前記工程（ｂ）より前に、前記半導体層上にゲート絶縁膜を形成する工程を具備することを特徴とする。また、前記工程（ｂ）の後に、前記半導体層上にゲート絶縁膜を形成する工程を具備することを特徴とする。これにより、しきい値電圧を制御することが可能となる。
【００４２】
本発明の電気光学装置の製造方法は、前記工程（ｂ）の後に、前記半導体層Ｐチャネルについてはｎ型不純物を、またＮチャネルについてはｐ型不純物をチャネル領域の端部に対してチャネル領域の全体に打ち込んだ不純物の２〜１０倍のドーズ量で打ち込む工程を具備することを特徴とする。
【００４３】
本発明のかかる構成によれば、半導体層のチャネル領域の端部の不純物濃度が、チャネル領域の他の部分に比べより高くなっており、この領域における見かけ上のしきい値電圧は高くなるため、半導体層のチャネル領域の端部でゲート電極からの電界が集中してもリーク電流が流れるのを防ぐことができる。
【００４４】
本発明の電気光学装置は、前記走査線の厚さが、３５０ｎｍ〜７００ｎｍであることを特徴とする。
【００４５】
本発明の電気光学装置の製造方法は、前記工程（ｃ）において、前記半導体層のうちＰチャネルについては、前記不純物としてｐ型不純物を２ｅ１３〜１ｅ１４／ｃｍ2だけ、前記半導体層に打ち込んでＬＤＤ領域を形成し、さらにｐ型不純物を５ｅ１４〜２ｅ１５／ｃｍ2だけ、前記半導体層に打ち込んでソース・ドレイン領域を形成することを特徴とする。
【００４６】
本発明のかかる構成によれば、ＬＤＤ領域の存在によってドレイン近傍の電界強度がなだらかな分布となるため、トランジスタ素子の耐圧を液晶デバイスの駆動に必要な電源電圧１０Ｖ以上確保することができる。さらにソース・ドレイン領域のシート抵抗およびコンタクト抵抗を十分に低くすることができるため、トランジスタ素子の寄生抵抗によるＯＮ電流の減少を抑えることができる。
【００４７】
本発明の電気光学装置の製造方法は、前記工程（ｃ）において、前記半導体層のうちＮチャネルについては、前記不純物としてｎ型不純物を６ｅ１２〜２．５ｅ１３／ｃｍ2だけ、前記半導体層に打ち込んでＬＤＤ領域を形成し、さらにｎ型不純物を１ｅ１５〜４ｅ１５／ｃｍ2だけ、前記半導体層に打ち込んでソース・ドレイン領域を形成することを特徴とする。
【００４８】
本発明のかかる構成によれば、 ＬＤＤ領域の存在によってドレイン近傍の電界強度がなだらかな分布となるため、トランジスタ素子の耐圧を液晶デバイスの駆動に必要な電源電圧１０Ｖ以上確保することができる。さらにソース・ドレイン領域のシート抵抗およびコンタクト抵抗を十分に低くすることができるため、トランジスタ素子の寄生抵抗によるＯＮ電流の減少を抑えることができる。
【００４９】
本発明の電気光学装置の製造方法は、前記工程（ｃ）の後に、８００℃から９００℃の間の温度で活性化アニール処理を行う。
【００５０】
本発明のかかる構成によれば、ＬＤＤ領域およびソース・ドレイン領域に注入された不純物を活性化できる。ここで、８００℃より低いと、注入された不純物を活性化することができない。また９００℃より高いと、アニール処理中に不純物が横方向に著しく拡散し、トランジスタ素子の耐圧を確保するために必要なＬＤＤ構造の不純物プロファイルを形成できない。
【００５１】
本発明の電気光学装置の製造方法は、前記工程（ｄ）において、前記容量線と共に走査線を形成することを特徴とする。
【００５２】
本発明のかかる構成によれば、製造プロセスを簡略化することができる。
【００５３】
本発明の電気光学装置の製造方法は、前記工程（ｅ）が、前記延在部と接続される第１のコンタクト及び前記容量線と接続される第２のコンタクトホールを形成する工程と、前記第１のコンタクトホールと前記第２のコンタクトホールとを接続する接続配線を形成する工程を有することを特徴とする。
【００５４】
本発明のかかる構成によれば、工程数を増やすことなく延在部と容量線とを接続することができる。
【００５５】
本発明の電気光学装置の製造方法は、前記接続配線と共にデータ線を形成することを特徴とする。
【００５６】
本発明のかかる構成によれば、工程数を増やすことなく接続配線を形成することができる。
【００５７】
本発明の電気光学装置は、前記基板の半導体層が形成された面と対向するように配置された他の基板と、これら２枚の基板の間に挟持され、前記半導体層に形成されたトランジスタ素子により駆動される液晶とを更に具備することを特徴とする。
【００５８】
本発明の電子機器は、光源と、前記光源から出射される光が入射されて画像情報に対応した変調を施す、上記の電気光学装置と、前記電気光学装置により変調された光を投射する投射手段とを具備することを特徴とする。
【００５９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００６０】
（電気光学装置の構成）
図１は本発明の一実施形態に係る電気光学装置としての液晶装置の画像形成領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。また、図２は、データ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図３は、図２のＡ−Ａ’断面図であり、図４は、図２のＢ−Ｂ’断面図である。図５は、該液晶装置における半導体層の近傍の構造を概念的に示した斜視図である。尚、図３、図４及び図５においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。また、図２及び図５おいて、Ｘ方向とは走査線と平行する方向を示し、Ｙ方向とはデータ線と平行する方向を示す。
【００６１】
図１において、本実施の形態による液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素は、マトリクス状に複数形成された画素電極９ａと画素電極９aを制御するためのトランジスタとしてのＴＦＴ３０からなり、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされ、全体として液晶装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。これにより、保持特性は更に改善され、コントラスト比の高い液晶装置が実現できる。本実施の形態では特に、このような蓄積容量７０を形成するために、後述の如く走査線と同層あるいは、導電性の遮光膜を利用して低抵抗化された容量線３ｂを設けている。
【００６２】
図２において、液晶装置のＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａ（一点鎖線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは、コンタクトホール５を介して単結晶シリコン層の半導体層１ａのうち後述のソース領域に電気的接続されており、画素電極９ａは、コンタクトホール８を介して半導体層１ａのうち後述のドレイン領域に電気的接続されている。また、半導体層１ａのうちチャネル領域（後述する）に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。
【００６３】
容量線３ｂは、走査線３ａに沿ってほぼ直線状に伸びる本線部（即ち、平面的に見て、走査線３ａに沿って形成された第1領域）と、データ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中、上向き）に突出した突出部（即ち、平面的に見て、データ線６ａに沿って延設された第２領域）とを有する。
【００６４】
そして、図中右上がりの斜線で示した領域には、複数の第１遮光膜１１ａが設けられている。より具体的には、第１遮光膜１１ａは夫々、画素部において半導体層１ａのチャネル領域を含むＴＦＴをＴＦＴアレイ基板の側から見て覆う位置に設けられており、更に、容量線３ｂの本線部に対向して走査線３ａに沿って直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って隣接する段側（即ち、図中下向き）に突出した突出部とを有する。第１遮光膜１１ａの各段（画素行）における下向きの突出部の先端は、データ線６ａ下において次段における容量線３ｂの上向きの突出部の先端と重ねられている。この重なった箇所には、第1遮光膜１１ａと容量線３ｂとを相互に電気的接続するコンタクトホール１３が設けられている。即ち、本実施の形態では、第1遮光膜１１ａは、コンタクトホール１３により前段あるいは後段の容量線３ｂに電気的接続されている。
【００６５】
次に、図３の断面図に示すように、液晶装置は、光透過性基板の一例を構成するＴＦＴアレイ基板１０と、これに対向配置される透明な対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは例えば、ＩＴＯ膜（インジウム・ティン・オキサイド膜）などの透明導電性薄膜からなる。また配向膜１６は例えば、ポリイミド薄膜などの有機薄膜からなる。
【００６６】
他方、対向基板２０には、その全面に渡って対向電極（共通電極）２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜２２は、ポリイミド薄膜などの有機薄膜からなる。
【００６７】
ＴＦＴアレイ基板１０には、図３に示すように、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。
【００６８】
対向基板２０には、更に図３に示すように、各画素部の開口領域以外の領域に第２遮光膜２３が設けられている。このため、対向基板２０の側から入射光が画素スイッチング用ＴＦＴ３０の半導体層１ａのチャネル領域１ａ’やＬＤＤ（Lightly Doped Drain）領域１ｂ及び１ｃに侵入することはない。更に、第２遮光膜２３は、コントラストの向上、色材の混色防止などの機能を有する。
【００６９】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、シール材（図示を省略）により囲まれた空間に液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態を採る。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材は、二つの基板１０及び２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサが混入されている。
【００７０】
図３に示すように、画素スイッチング用ＴＦＴ３０に各々対向する位置においてＴＦＴアレイ基板１０表面の各画素スイッチング用ＴＦＴ３０に対応する位置には第１遮光膜１１ａが各々設けられている。ここで、第１遮光膜１１ａは、好ましくは不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。このような材料から構成すれば、ＴＦＴアレイ基板１０上の第１遮光膜１１ａの形成工程の後に行われる画素スイッチング用ＴＦＴ３０の形成工程における高温処理により、第１遮光膜１１ａが破壊されたり溶融しないようにできる。第１遮光膜１１ａが形成されているので、ＴＦＴアレイ基板１０の側からの戻り光等が画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’やＬＤＤ領域１ｂ、１ｃに入射する事態を未然に防ぐことができ、光電流の発生によりトランジスタ素子としての画素スイッチング用ＴＦＴ３０の特性が劣化することはない。
【００７１】
更に、第１遮光膜１１ａと複数の画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを第１遮光膜１１ａから電気的絶縁するために設けられるものである。更に、第１層間絶縁膜１２は、ＴＦＴアレイ基板１０の全面に形成されることにより、画素スイッチング用ＴＦＴ３０のための下地膜としての機能をも有する。即ち、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用ＴＦＴ３０の特性の劣化を防止する機能を有する。第１層間絶縁膜１２は、例えば、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス又は、酸化シリコン膜、窒化シリコン膜等からなる。第１層間絶縁膜１２により、第１遮光膜１１ａが画素スイッチング用ＴＦＴ３０等を汚染する事態を未然に防ぐこともできる。
【００７２】
本実施の形態では、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、更にこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。より詳細には、半導体層１ａの高濃度ドレイン領域１ｅが、データ線６ａ及び走査線３ａに沿って伸びる容量線３ｂ部分に絶縁膜２を介して対向配置されて、第１蓄積容量電極（半導体層）１ｆとされている。特に蓄積容量７０の誘電体としての絶縁膜２は、高温酸化により単結晶シリコン層上に形成されるＴＦＴ３０のゲート絶縁膜２に他ならないので、薄く且つ高耐圧の絶縁膜とすることができ、蓄積容量７０は比較的小面積で大容量の蓄積容量として構成できる。
【００７３】
更に、蓄積容量７０においては、図２及び図３から分かるように、第１遮光膜１１ａは、第２蓄積容量電極としての容量線３ｂの反対側において第１蓄積容量電極１ｆに第１層間絶縁膜１２を介して第３蓄積容量電極として対向配置されることにより（図３の右側の蓄積容量７０参照）、蓄積容量が更に付与されるように構成されている。即ち、本実施の形態では、第１蓄積容量電極１ｆを挟んで両側に蓄積容量が付与されるダブル蓄積容量構造が構築されており、蓄積容量がより増加する。よって、当該液晶装置が持つ、表示画像におけるフリッカや焼き付きを防止する機能が向上する。
【００７４】
これらの結果、データ線６ａ下の領域及び走査線３ａに沿って液晶のディスクリネーションが発生する領域（即ち、容量線３ｂが形成された領域）という開口領域を外れたスペースを有効に利用して、画素電極９ａの蓄積容量を増やすことが出来る。
【００７５】
また、第１遮光膜１１ａ（及びこれに電気的接続された容量線３ｂ）は定電位源に電気的接続されており、第１遮光膜１１ａ及び容量線３ｂは、定電位とされる。従って、第１遮光膜１１ａに対向配置される画素スイッチング用ＴＦＴ３０に対し第１遮光膜１１ａの電位変動が悪影響を及ぼすことはない。また、容量線３ｂは、蓄積容量７０の第２蓄積容量電極として良好に機能し得る。この場合、定電位源としては、当該液晶装置を駆動するための周辺回路（例えば、走査線駆動回路、データ線駆動回路等）に供給される負電源、正電源等の定電位源、接地電源、対向電極２１に供給される定電位源等が挙げられる。このように周辺回路等の電源を利用すれば、専用の電位配線や外部入力端子を設ける必要なく、遮光膜１１ａ及び容量線３ｂを定電位にできる。
【００７６】
更に、図２及び図３に示したように、コンタクトホール１３を介して第１遮光膜１１ａは、前段あるいは後段の容量線３ｂに電気的接続するように構成されている。従って、各第１遮光膜１１ａが、自段の容量線に電気的接続される場合と比較して、画素部の開口領域の縁に沿って、データ線６ａに重ねて容量線３ｂ及び第１遮光膜１１ａが形成される領域の他の領域に対する段差が少なくて済む。このように画素部の開口領域の縁に沿った段差が少ないと、当該段差に応じて引き起こされる液晶のディスクリネーション（配向不良）を低減できるので、画素部の開口領域を広げることが可能となる。
【００７７】
また、第１遮光膜１１ａは、前述のように直線状に伸びる本線部から突出した突出部にコンタクトホール１３が開孔されている。ここで、コンタクトホール１３の開孔箇所としては、縁に近い程、ストレスが縁から発散される等の理由により、クラックが生じ難いことが判明されている。従ってこの場合、どれだけ突出部の先端に近づけてコンタクトホール１３を開孔するかに応じて（好ましくは、マージンぎりぎりまで先端に近づけるかに応じて）、製造プロセス中に第１遮光膜１１ａにかかる応力が緩和されて、より効果的にクラックを防止し得、歩留まりを向上させることが可能となる。
【００７８】
更に、図２、図４及び図５に示すように、半導体層１ａのチャネル領域１ａ窒ノは、Ｘ方向（半導体層１ａのソース領域、チャネル領域及びドレイン領域と並ぶ方向をＹ方向とし、基板１０平面上でＹ方向と直交する方向をＸ方向とする。）に向けて延在する延在部２０１を有する。この結果、延在部２０１は走査線３ａと対向するように延在している。延在部２０１の終端部は、第２層間絶縁膜４に形成されたコンタクトホール２０２を介して接続配線２０３に接続されている。接続配線２０３は、一端が上記のようにコンタクトホール２０２を介して延在部２０１に接続されると共に、Ｙ方向に向けて容量線３ｂの直上まで配設され、該直上よりコンタクトホール２０４を介して容量線３ｂに接続されている。これにより、半導体層１ａのチャネル領域１ａ窒ヘ上述した定電位源に接続された容量線３ｂの電位に固定され、ＳＯＩ構造に起因する基板浮遊効果によってトランジスタ素子のソース・ドレイン耐圧が劣化するなどの問題が解消され、素子の電気的特性を安定化させることができる。
【００７９】
また、走査線３ａと容量線３ｂは第１層間絶縁膜１２と第２層間絶縁膜４との間に層上に互いに隣接するように並設され、更に延在部２０１が走査線３ａと対向するように延在しているているため、走査線３ａとコンタクトホール２０２とが配置上干渉する。そこで、本実施形態では、特に走査線３ａがコンタクトホール２０２を回避するように形成された回り込み部３ａ’を有する。
【００８０】
また、容量線３ｂと走査線３ａとは、同一のポリシリコン膜からなり、蓄積容量７０の誘電体膜とＴＦＴ３０のゲート絶縁膜２とは、同一の高温酸化膜からなり、第１蓄積容量電極１ｆと、ＴＦＴ３０のチャネル形成領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅ、延在部２０１等とは、同一の半導体層１ａからなり、
データ線６ａと接続配線２０３とは同一の金属膜からなる。このため、ＴＦＴアレイ基板１０上に形成される積層構造を単純化でき、更に、後述の液晶装置の製造方法において、同一の薄膜形成工程で容量線３ｂ及び走査線３ａを同時に形成でき、蓄積容量７０の誘電体膜及びゲート絶縁膜２等を同時に形成できる。
【００８１】
更に、第１遮光膜１１ａは、走査線３ａに沿って夫々伸延しており、しかも、データ線６ａに沿った方向に対し複数の縞状に分断されている。このため、例えば各画素部の開口領域の周りに一体的に形成された格子状の遮光膜を配設した場合と比較して、第１遮光膜１１ａ、走査線３ａ及び容量線３ｂを形成するポリシリコン膜、データ線６ａを形成する金属膜、層間絶縁膜等からなる当該液晶装置の積層構造において、各膜の物性の違いに起因した製造プロセス中の加熱冷却に伴い発生するストレスが格段に緩和される。このため、第１遮光膜１１ａ等におけるクラックの発生防止や歩留まりの向上が図られる。
【００８２】
尚、図２では、第１遮光膜１１ａにおける直線状の本線部分は、容量線３ｂの直線状の本線部分にほぼ重ねられるように形成されているが、第１遮光膜１１ａが、ＴＦＴ３０のチャネル領域を覆う位置に設けられており且つコンタクトホール１３を形成可能なように容量線３ｂと何れかの箇所で重ねられていれば、ＴＦＴに対する遮光機能及び容量線に対する低抵抗化機能を発揮可能である。従って、例えば相隣接した走査線３ａと容量線３ｂとの間にある走査線に沿った長手状の間隙領域や、走査線３ａと若干重なる位置にまでも、当該第１遮光膜１１ａを設けてもよい。
【００８３】
容量線３ｂと第１遮光膜１１ａとは、第１層間絶縁膜１２に開孔されたコンタクトホール１３を介して確実に且つ高い信頼性を持って、両者は電気的接続されているが、このようなコンタクトホール１３は、画素毎に開孔されても良く、複数の画素からなる画素グループ毎に開孔されても良い。
【００８４】
コンタクトホール１３を画素毎に開孔した場合には、第１遮光膜１１ａによる容量線３ｂの低抵抗化を促進でき、更に、両者間における冗長構造の度合いを高められる。他方、コンタクトホール１３を複数の画素からなる画素グループ毎に（例えば２画素毎に或いは３画素毎に）開孔した場合には、容量線３ｂや第１遮光膜１１ａのシート抵抗、駆動周波数、要求される仕様等を勘案しつつ、第１遮光膜１１ａによる容量線３ｂの低抵抗化及び冗長構造による利益と、多数のコンタクトホール１３を開孔することによる製造工程の複雑化或いは当該液晶装置の不良化等の弊害とを適度にバランスできるので、実践上大変有利である。
【００８５】
また、このような画素毎或いは画素グループ毎に設けられるコンタクトホール１３は、対向基板２０の側から見てデータ線６ａの下に開孔されている。このため、コンタクトホール１３は、画素部の開口領域から外れており、しかもＴＦＴ３０や第１蓄積容量電極１ｆが形成されていない第１層間絶縁膜１２の部分に設けられているので、画素領域の有効利用を図りつつ、コンタクトホール１３の形成によるＴＦＴ３０や他の配線等の不良化を防ぐことができる。
【００８６】
再び、図３において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ、該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域（ソース側ＬＤＤ領域）１ｂ及び低濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つが接続されている。ソース領域１ｂ及び１ｄ並びにドレイン領域１ｃ及び１ｅは後述のように、半導体層１ａに対し、ｎ型又はｐ型のチャネルを形成するかに応じて所定濃度のｎ型用又はｐ型用のドーパントをドープすることにより形成されている。ｎ型チャネルのＴＦＴは、動作速度が速いという利点があり、画素のスイッチング素子である画素スイッチング用ＴＦＴ３０として用いられることが多い。データ線６ａは、Ａｌ等の金属膜や金属シリサイド等の合金膜などの遮光性の薄膜から構成されている。また、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜１２の上には、高濃度ソース領域１ｄへ通じるコンタクトホール５及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成された第２層間絶縁膜４が形成されている。このソース領域１ｂへのコンタクトホール５を介して、データ線６ａは高濃度ソース領域１ｄに電気的接続されている。更に、データ線６ａ及び第２層間絶縁膜４の上には、高濃度ドレイン領域１ｅへのコンタクトホール８が形成された第３層間絶縁膜７が形成されている。この高濃度ドレイン領域１ｅへのコンタクトホール８を介して、画素電極９ａは高濃度ドレイン領域１ｅに電気的接続されている。前述の画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。尚、画素電極９ａと高濃度ドレイン領域１ｅとは、データ線６ａと同一のＡｌ膜や走査線３ｂと同一のポリシリコン膜を中継しての電気的接続するようにしてもよい。
【００８７】
画素スイッチング用ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を持ってよいし、ゲート電極３ａをマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。
【００８８】
また、画素スイッチング用ＴＦＴ３０のゲート電極（走査線３ａ）をソース−ドレイン領域１ｂ及び１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにダブルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、更にオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００８９】
ここで、一般には、半導体層１ａのチャネル領域１ａ’、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ等の単結晶シリコン層は、光が入射するとシリコンが有する光電変換効果により光電流が発生してしまい画素スイッチング用ＴＦＴ３０のトランジスタ特性が劣化するが、本実施の形態では、走査線３ａを上側から覆うようにデータ線６ａがＡｌ等の遮光性の金属薄膜から形成されているので、少なくとも半導体層１ａのチャネル領域１ａ’及びＬＤＤ領域１ｂ、１ｃへの入射光の入射を効果的に防ぐことが出来る。また、前述のように、画素スイッチング用ＴＦＴ３０の下側には、第１遮光膜１１ａが設けられているので、少なくとも半導体層１ａのチャネル領域１ａ’及びＬＤＤ領域１ｂ、１ｃへの戻り光の入射を効果的に防ぐことが出来る。
【００９０】
尚、この実施形態では、相隣接する前段あるいは後段の画素に設けられた容量線３ｂと第１遮光膜１１ａとを接続しているため、最上段あるいは最下段の画素に対して第１遮光膜１１ａに定電位を供給するための容量線３ｂが必要となる。そこで、容量線３ｂの数を垂直画素数に対して１本余分に設けておくようにすると良い。
【００９１】
尚、図２２に図５の実施形態においてＴＦＴアレイ基板と対向基板を液晶を介在させて構成した液晶装置の等価回路図を示す。図２２に示されるように、データ線６ａ（Ｓ１，Ｓ２…）と走査線３ａ（Ｇ１，Ｇ２…）とがマトリクス平面上に配設され、この平面上の交差点近傍には画素スイッチング用ＴＦＴ３０がそれぞれ配置される。画素スイッチング用ＴＦＴ３０のソースはデータ線６ａに接続され、ゲート電極は走査線３ａに接続されており、ドレインは画素電極９ａに接続されている。さらに画素電極９ａは対向基板内面に配置された対向電極２１と液晶層を挟んで対向し、両電極間の液晶を極性反転駆動する。尚、ソースとドレインとは入れ替えてもよい。対向電極２１には極性反転駆動の基準電位となる共通電位ＶLCが印加され、画素電極９ａと対向電極２１とは液晶層を誘電体とする液晶容量ＣLCを構成する。また、容量電極１ｆは容量線３ｂとの間に保持容量（蓄積容量）Csを構成する。すなわち、一画素は、画素スイッチング用ＴＦＴとそれに接続された液晶容量と保持容量により構成される。
【００９２】
トランジスタのチャネル領域１ａは、このトランジスタを駆動する容量線３ｂと電気的に接続される。このように各トランジスタのチャネル領域はそのトランジスタに接続される容量の一方の電極である容量線３ｂに電気的に接続され、チャネル領域１ａから蓄積された余剰キャリアを容量線３ｂに引き抜くことにより基板浮遊効果を抑制する。尚、容量線３ｂには、共通電極電位ＶLCが印加される。
【００９３】
（電気光学装置の製造方法）
次に、以上のような構成を持つ液晶装置の製造プロセスについて、図６から図１１を参照して説明する。
【００９４】
尚、図６から図１１は各工程におけるＴＦＴアレイ基板側の各層を、図３と同様に図２のＡ−Ａ’断面に対応させて示す工程図である。
【００９５】
図６の工程（１）に示すように、石英基板、ハードガラス等のＴＦＴアレイ基板１０を用意する。ここで、好ましくはＮ2（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。即ち、製造プロセスにおける最高温で高温処理される温度に合わせて、事前にＴＦＴアレイ基板１０を同じ温度かそれ以上の温度で熱処理しておく。
【００９６】
このように処理されたＴＦＴアレイ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタにより、２００〜４００ｎｍ程度の層厚、好ましくは約２００ｎｍの層厚の遮光膜１１を形成する。
【００９７】
続いて、工程（２）に示すように、該形成された遮光膜１１上にフォトリソグラフィにより第１遮光膜１１ａのパターン（図２参照）に対応するレジストマスクを形成し、該レジストマスクを介して遮光膜１１に対しエッチングを行うことにより、第１遮光膜１１ａを形成する。
【００９８】
次に、工程（３）に示すように、第１遮光膜１１ａの上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜１２を形成する。この第１層間絶縁膜１２の層厚は、例えば、約６００〜１０００ｎｍ、より好ましくは８００ｎｍ程度とする。
【００９９】
次に、工程（４）に示すように、第１層間絶縁膜１２の表面を、グローバルに研磨して平坦化する。研磨による平坦化の手法としては、例えばＣＭＰ（化学的機械研磨）法を用いることができる。
【０１００】
次に、工程（５）に示すように、基板１０と単結晶シリコン基板２０６ａとの貼り合わせを行う。貼り合わせに用いる単結晶シリコン基板２０６ａは、厚さ６００μｍであり、その表面をあらかじめ０．０５〜０．８μｍ程度酸化し、酸化膜層２０６ｂを形成すると共に、水素イオン（Ｈ＋）を例えば加速電圧１００ｋｅＶ、ドーズ量１０ｅ１６／ｃｍ2にて注入したものである。貼り合わせ工程は、例えば３００℃で２時間の熱処理によって２枚の基板を直接貼り合わせる方法が採用できる。
【０１０１】
次に、工程（６）に示すように、貼り合わせた単結晶シリコン基板２０６ａの貼り合わせ面側の酸化膜２０６ｂと単結晶シリコン層２０６を残したまま、単結晶シリコン基板２０６ａを基板１０から剥離するための熱処理を行う。この基板の剥離現象は、単結晶シリコン基板中に導入された水素イオンによって、単結晶シリコン基板の表面近傍のある層でシリコンの結合が分断されるために生じるものである。例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理によって、貼り合わせた単結晶シリコン基板２０６ａが基板１０と分離し、基板１０表面には約２００ｎｍ±５ｎｍ程度の単結晶シリコン層２０６が形成される。なお、基板１０上に貼り合わされる単結晶シリコン層２０６は、前に述べた単結晶シリコン基板に対して行われる水素イオン注入の加速電圧を変えることによって任意の膜厚で形成することが可能である。
【０１０２】
次に、工程（７）に示すように、フォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンの半導体層１ａを形成する。即ち、特にデータ線６ａ下で容量線３ｂが形成される領域及び走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａから延設された第１蓄積容量電極１ｆを形成する。また、同時に半導体層１ａのチャネル領域１ａ’から延在する延在部２０１も形成する。
【０１０３】
次に、工程（８）に示すように、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａと共に第１蓄積容量電極１ｆを約８５０〜１３００℃の温度、好ましくは約１０００℃の温度で７２分程度熱酸化することにより、約６０ｎｍの比較的薄い厚さの熱酸化シリコン膜を形成し、画素スイッチング用ＴＦＴ３０のゲート絶縁膜２と共に容量形成用のゲート絶縁膜２を形成する。この結果、半導体層１ａ及び第１蓄積容量電極１ｆの厚さは、約１７０ｎｍの厚さ、ゲート絶縁膜２の厚さは、約６０ｎｍの厚さとなる。
【０１０４】
次に、図７の工程（９）に示すように、Ｎチャネルの半導体層１ａに対応する位置にレジスト膜３０１を形成し、Ｐチャネルの半導体層１ａにＰなどのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２ｅ１１／ｃｍ2のドーズ量にて）ドープする。
【０１０５】
次に、工程（１０）に示すように、図示を省略するＰチャネルの半導体層１ａに対応する位置にレジスト膜を形成し、Ｎチャネルの半導体層１ａにＢなどのIII族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１ｅ１２／ｃｍ2のドーズ量にて）ドープする。
【０１０６】
ここで、図１７及び図１８のグラフに示すように、ドーパンドの種類及びドーズ量によって、更には工程の順番によって各チャネルのしきい値電圧Ｖｔｈを制御することが可能である。
【０１０７】
図１７はＰチャネルにおけるドーズ量としきい値電圧Ｖｔｈとの関係を示している。図１７▲１▼はドーパンドとしてボロンを用いた場合のシミュレーション結果、図１７▲２▼はドーパンドとしてリンを用いた場合のシミュレーション結果、図１７▲３▼は実験結果を示している。これらの図から分かるように、しきい値電圧Ｖｔｈとして−１．５Ｖを得たい場合にはリンを１ｅ１２／ｃｍ2のドーズ量でドープするのが好適である。
【０１０８】
図１８はＮチャネルにおけるドーズ量としきい値電圧Ｖｔｈとの関係を示している。図１８▲１▼はドーパンドとしてボロンを用いた場合のシミュレーション結果、図１８▲２▼は工程（８）の後に工程（９）及び工程（１０）を行った場合の実験結果、図１８▲３▼は工程（９）及び工程（１０）の後に工程（８）を行った場合の実験結果を示している。これらの図から分かるように、しきい値電圧Ｖｔｈとして１．５Ｖを得たい場合にはボロンを７ｅ１１／ｃｍ2のドーズ量でドープするのが好適である。
【０１０９】
次に、工程（１１）に示すように、Ｐチャネル、Ｎチャネル毎に各半導体層１ａのチャネル領域１ａ’の端部３０４（図１２及び図１３参照）を除く基板１０の表面にレジスト膜３０５を形成し、端部３０４にＰチャネルについて工程（９）の約１〜１０倍のドーズ量のＰなどのＶ族元素のドーパント３０６、Ｎチャネルについて工程（１０）の約１〜１０倍のドーズ量のＢなどのIII族元素のドーパント３０６をドープする。半導体層１ａのチャネル領域１ａ窒フ端部３０４は電界が集中して見かけ上のしきい値電圧が低くなり、リーク電流が流れようとするが、かかるドープ工程により半導体層１ａのチャネル領域１ａ’の端部３０４が、チャネル領域１ａ窒フ不純物濃度が他の部分に比べより高くなっているので、この領域における見かけ上のしきい値電圧は高くなり、前述のように電界が集中してもリーク電流が流れるのを防ぐことができる。
【０１１０】
次に、工程（１２）に示すように、半導体膜１ａを延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板１０の表面の走査線３ａ（ゲート電極）に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３ｅ１４／ｃｍ2のドーズ量にて）ドープする。
【０１１１】
次に、図８の工程（１３）に示すように、第１層間絶縁膜１２に第１遮光膜１１ａに至るコンタクトホール１３を反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより或いはウエットエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール１３等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。但し、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール１３等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【０１１２】
次に、工程（１４）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ〜５５０ｎｍの厚さで堆積した後、リン（Ｐ）を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。そして、走査線のゲート電極領域の厚さが３５０ｎｍより大きいことで、配線抵抗を低減し、配線遅延による画素への信号書き込み速度の低下を十分に抑えることができる。また、走査線のゲート電極領域の厚さが５５０ｎｍより小さいことで、このゲート電極の膜厚に起因する素子基板の段差を必要最小限に抑えることができ、この結果液晶を配向させた際のディスクリネーションを抑制し表示画質を良好に保つことができる。なお、ポリシリコン層３に加えて導電性金属層を積層することでも導電性を高めることができる。
【０１１３】
次に、工程（１５）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンの走査線３ａと共に容量線３ｂを形成する。尚、この後、基板１０の裏面に残存するポリシリコンを基板１０の表面をレジスト膜で覆ってエッチングにより除去する。
【０１１４】
次に、工程（１６）に示すように、半導体層１ａにＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆い（図はＮチャネルの半導体層１ａを示している。）、走査線３ａ（ゲート電極）を拡散マスクとして、まずＢなどのIII族元素のドーパント３１０を低濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、３ｅ１３／ｃｍ2のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成する。
【０１１５】
続いて、工程（１７）に示すように、半導体層１ａにＰチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、Ｎチャネルの半導体層１ａに対応する位置をレジスト膜３０９で覆った状態で、かつ、図示はしていないが走査線３ａよりも幅の広いマスクでレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態、同じくＢなどのIII族元素のドーパント３１１を高濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、２ｅ１５／ｃｍ2のドーズ量にて）ドープする。
【０１１６】
次に、図９の工程（１８）に示すように、半導体層１ａにＮチャネルのＬＤＤ領域を形成するために、Ｐチャネルの半導体層１ａに対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６ｅ１２／ｃｍ2のドーズ量にて）ドープし、Nチャネルの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するする。
【０１１７】
続いて、工程（１９）に示すように、半導体層１ａにＮチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広いマスクでレジスト層６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４ｅ１５／ｃｍ2のドーズ量にて）ドープする。
【０１１８】
ここで、図１９にＬＤＤ領域を３ｅ１３／ｃｍ2のドーズ量のドーパント３１１でドープして形成されたＰチャネルの半導体層１ａの電圧−電流特性を示す。また、図２０にＬＤＤ領域を１ｅ１３／ｃｍ2のドーズ量のドーパント６１でドープして形成されたＮチャネルの半導体層１ａの電圧−電流特性を示す。更に、図２１にＬＤＤ領域を６ｅ１２／ｃｍ2のドーズ量のドーパント６１でドープして形成されたＮチャネルの半導体層１ａの電圧−電流特性を示す。
【０１１９】
次に、工程（２０）に示すように、画素スイッチング用ＴＦＴ３０における走査線３ａと共に容量線３ｂ及び走査線３ａを覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。第２層間絶縁膜４の層厚は、約６００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【０１２０】
この後、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するために約８５０℃のアニール処理を２０分程度行う。
【０１２１】
次に、工程（２１）に示すように、データ線６ａを形成するためのコンタクトホール５及びコンタクトホール２０２、２０４（図４及び図５参照）を、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより或いはウエットエッチングにより形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４に開孔する。
【０１２２】
次に、図１０の工程（２２）に示すように、第２層間絶縁膜４の上に、スパッタ処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積し、更に工程（２３）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。このとき同時に金属膜６により接続配線２０３も形成する（図４及び図５参照）。
【０１２３】
次に、工程（２４）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の層厚は、約６００〜１５００ｎｍが好ましく、更に８００ｎｍがより好ましい。
【０１２４】
次に、図１１の工程（２５）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的接続するためのコンタクトホール８を、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【０１２５】
次に、工程（２６）に示すように、第３層間絶縁膜７の上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積し、更に工程（２７）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。尚、当該液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料により画素電極９ａを形成してもよい。
【０１２６】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６（図３参照）が形成される。
【０１２７】
他方、図３及び図４に示した対向基板２０については、ガラス基板等が先ず用意され、第２遮光膜２３及び後述の額縁としての第２遮光膜が、例えば金属クロムをスパッタした後、フォトリソグラフィ工程、エッチング工程を経て形成される。尚、これらの第２遮光膜は、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。
【０１２８】
その後、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２（図３参照）が形成される。
【０１２９】
最後に、上述のように各層が形成されたＴＦＴアレイ基板１０と対向基板２０とは、配向膜１６及び２２が対面するようにシール材５２により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【０１３０】
（液晶装置の全体構成）
以上のように構成された液晶装置の各実施の形態の全体構成を図１４及び図１５を参照して説明する。尚、図１４は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１５は、対向基板２０を含めて示す図１４のＨ−Ｈ’断面図である。
【０１３１】
図１４において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、例えば第２遮光膜２３と同じ或いは異なる材料から成る額縁としての第２遮光膜５３が設けられている。シール材５２の外側の領域には、データ線駆動回路１０１及び実装端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画面表示領域の辺に沿って両側に配列してもよい。例えば奇数列のデータ線６ａは画面表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画面表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線６ａを櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。更にＴＦＴアレイ基板１０の残る一辺には、画面表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、図１５に示すように、図１３に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【０１３２】
以上の液晶装置のＴＦＴアレイ基板１０上には更に、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。また、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（テープオートメイテッドボンディング基板）上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（デュアルスキャン−ＳＴＮ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
【０１３３】
以上説明した液晶装置は、例えばカラー液晶プロジェクタ（投射型表示装置）に適用される場合には、３枚の液晶装置がＲＧＢ用のライトバルブとして各々用いられ、各パネルには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、その場合には上記実施の形態で示したように、対向基板２０に、カラーフィルタは設けられていない。しかしながら、第２遮光膜２３の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に各実施の形態における液晶装置を適用できる。更に、対向基板２０上に１画素1個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい液晶装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー液晶装置が実現できる。
【０１３４】
以上説明した各実施の形態における液晶装置では、従来と同様に入射光を対向基板２０の側から入射することとしたが、第１遮光膜１１ａを設けているので、ＴＦＴアレイ基板１０の側から入射光を入射し、対向基板２０の側から出射するようにしても良い。即ち、このように液晶装置を液晶プロジェクタに取り付けても、半導体層１ａのチャネル領域１ａ’及びＬＤＤ領域１ｂ、１ｃに光が入射することを防ぐことが出来、高画質の画像を表示することが可能である。ここで、従来は、ＴＦＴアレイ基板１０の裏面側での反射を防止するために、反射防止用のＡＲ（Ａｎｔｉ−ｒｅｆｌｅｃｔｉｏｎ）被膜された偏光手段を別途配置したり、ＡＲフィルムを貼り付ける必要があった。しかし、各実施の形態では、ＴＦＴアレイ基板１０の表面と半導体層１ａの少なくともチャネル領域１ａ’及びＬＤＤ領域１ｂ、１ｃとの間に第１遮光膜１１ａが形成されているため、このようなＡＲ被膜された偏光手段やＡＲフィルムを用いたり、ＴＦＴアレイ基板１０そのものをＡＲ処理した基板を使用する必要が無くなる。従って、各実施の形態によれば、材料コストを削減でき、また偏光手段の貼り付け時に、ごみ、傷等により、歩留まりを落とすことがなく大変有利である。また、耐光性が優れているため、明るい光源を使用したり、偏光ビームスプリッタにより偏光変換して、光利用効率を向上させても、光によるクロストーク等の画質劣化を生じない。
【０１３５】
（電子機器）
上記の液晶装置を用いた電子機器の一例として、投射型表示装置の構成について、図１６を参照して説明する。図１６において、投射型表示装置１１００は、上述した液晶装置を３個用意し、夫々ＲＧＢ用の液晶装置９６２Ｒ、９６２Ｇ及び９６２Ｂとして用いた投射型液晶装置の光学系の概略構成図を示す。本例の投射型表示装置の光学系には、前述した光源装置９２０と、均一照明光学系９２３が採用されている。そして、投射型表示装置は、この均一照明光学系９２３から出射される光束Ｗを赤（Ｒ）、緑（Ｇ）、青（Ｂ）に分離する色分離手段としての色分離光学系９２４と、各色光束Ｒ、Ｇ、Ｂを変調する変調手段としての３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂと、変調された後の色光束を再合成する色合成手段としての色合成プリズム９１０と、合成された光束を投射面１００の表面に拡大投射する投射手段としての投射レンズユニット９０６を備えている。また、青色光束Ｂを対応するライトバルブ９２５Ｂに導く導光系９２７をも備えている。
【０１３６】
均一照明光学系９２３は、２つのレンズ板９２１、９２２と反射ミラー９３１を備えており、反射ミラー９３１を挟んで２つのレンズ板９２１、９２２が直交する状態に配置されている。均一照明光学系９２３の２つのレンズ板９２１、９２２は、それぞれマトリクス状に配置された複数の矩形レンズを備えている。光源装置９２０から出射された光束は、第１のレンズ板９２１の矩形レンズによって複数の部分光束に分割される。そして、これらの部分光束は、第２のレンズ板９２２の矩形レンズによって３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂ付近で重畳される。従って、均一照明光学系９２３を用いることにより、光源装置９２０が出射光束の断面内で不均一な照度分布を有している場合でも、３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを均一な照明光で照明することが可能となる。
【０１３７】
各色分離光学系９２４は、青緑反射ダイクロイックミラー９４１と、緑反射ダイクロイックミラー９４２と、反射ミラー９４３から構成される。まず、青緑反射ダイクロイックミラー９４１において、光束Ｗに含まれている青色光束Ｂおよび緑色光束Ｇが直角に反射され、緑反射ダイクロイックミラー９４２の側に向かう。赤色光束Ｒはこのミラー９４１を通過して、後方の反射ミラー９４３で直角に反射されて、赤色光束Ｒの出射部９４４からプリズムユニット９１０の側に出射される。
【０１３８】
次に、緑反射ダイクロイックミラー９４２において、青緑反射ダイクロイックミラー９４１において反射された青色、緑色光束Ｂ、Ｇのうち、緑色光束Ｇのみが直角に反射されて、緑色光束Ｇの出射部９４５から色合成光学系の側に出射される。緑反射ダイクロイックミラー９４２を通過した青色光束Ｂは、青色光束Ｂの出射部９４６から導光系９２７の側に出射される。本例では、均一照明光学素子の光束Ｗの出射部から、色分離光学系９２４における各色光束の出射部９４４、９４５、９４６までの距離がほぼ等しくなるように設定されている。
【０１３９】
色分離光学系９２４の赤色、緑色光束Ｒ、Ｇの出射部９４４、９４５の出射側には、それぞれ集光レンズ９５１、９５２が配置されている。したがって、各出射部から出射した赤色、緑色光束Ｒ、Ｇは、これらの集光レンズ９５１、９５２に入射して平行化される。
【０１４０】
このように平行化された赤色、緑色光束Ｒ、Ｇは、ライトバルブ９２５Ｒ、９２５Ｇに入射して変調され、各色光に対応した画像情報が付加される。すなわち、これらの液晶装置は、不図示の駆動手段によって画像情報に応じてスイッチング制御されて、これにより、ここを通過する各色光の変調が行われる。一方、青色光束Ｂは、導光系９２７を介して対応するライトバルブ９２５Ｂに導かれ、ここにおいて、同様に画像情報に応じて変調が施される。尚、本例のライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂは、それぞれさらに入射側偏光手段９６０Ｒ、９６０Ｇ、９６０Ｂと、出射側偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂと、これらの間に配置された液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂとからなる液晶ライトバルブである。
【０１４１】
導光系９２７は、青色光束Ｂの出射部９４６の出射側に配置した集光レンズ９５４と、入射側反射ミラー９７１と、出射側反射ミラー９７２と、これらの反射ミラーの間に配置した中間レンズ９７３と、ライトバルブ９２５Ｂの手前側に配置した集光レンズ９５３とから構成されている。集光レンズ９４６から出射された青色光束Ｂは、導光系９２７を介して液晶装置９６２Ｂに導かれて変調される。各色光束の光路長、すなわち、光束Ｗの出射部から各液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂまでの距離は青色光束Ｂが最も長くなり、したがって、青色光束の光量損失が最も多くなる。しかし、導光系９２７を介在させることにより、光量損失を抑制することができる。
【０１４２】
各ライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを通って変調された各色光束Ｒ、Ｇ、Ｂは、色合成プリズム９１０に入射され、ここで合成される。そして、この色合成プリズム９１０によって合成された光が投射レンズユニット９０６を介して所定の位置にある投射面１００の表面に拡大投射されるようになっている。
【０１４３】
本例では、液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂには、ＴＦＴの下側に遮光層が設けられているため、当該液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂからの投射光に基づく液晶プロジェクタ内の投射光学系による反射光、投射光が通過する際のＴＦＴアレイ基板の表面からの反射光、他の液晶装置から出射した後に投射光学系を突き抜けてくる投射光の一部等が、戻り光としてＴＦＴアレイ基板の側から入射しても、画素電極のスイッチング用のＴＦＴのチャネルに対する遮光を十分に行うことができる。
【０１４４】
このため、小型化に適したプリズムユニットを投射光学系に用いても、各液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂとプリズムユニットとの間において、戻り光防止用のフィルムを別途配置したり、偏光手段に戻り光防止処理を施したりすることが不要となるので、構成を小型且つ簡易化する上で大変有利である。
【０１４５】
また、本実施の形態では、戻り光によるＴＦＴのチャネル領域への影響を抑えることができるため、液晶装置に直接戻り光防止処理を施した偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂを貼り付けなくてもよい。そこで、図１６に示されるように、偏光手段を液晶装置から離して形成、より具体的には、一方の偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂはプリズムユニット９１０に貼り付け、他方の偏光手段９６０Ｒ、９６０Ｇ、９６０Ｂは集光レンズ９５３、９４５、９４４に貼り付けることが可能である。このように、偏光手段をプリズムユニットあるいは集光レンズに貼り付けることにより、偏光手段の熱は、プリズムユニットあるいは集光レンズで吸収されるため、液晶装置の温度上昇を防止することができる。
【０１４６】
また、図示を省略するが、液晶装置と偏光手段とを離間形成することにより、液晶装置と偏光手段との間には空気層ができるため、冷却手段を設け、液晶装置と偏光手段との間に冷風等の送風を送り込むことにより、液晶装置の温度上昇をさらに防ぐことができ、液晶装置の温度上昇による誤動作を防ぐことができる。
【０１４７】
上述の本実施形態では液晶装置を用いて説明したが、これに限るものではなく、エレクトロルミネッセンス、あるいはプラズマディスプレイ等の電気光学装置にも本実施形態は適用可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態における液晶装置の画像形成領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図２】液晶装置の一実施形態におけるデータ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図３】図２のＡ−Ａ’断面図である。
【図４】図２のＢ−Ｂ’断面図である。
【図５】図２乃至図４の半導体層の近傍の構造を概念的に示した斜視図である。
【図６】液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その１）である。
【図７】液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その２）である。
【図８】液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その３）である。
【図９】液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その４）である。
【図１０】液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その５）である。
【図１１】液晶装置の一実施形態の製造プロセスを順を追って示す工程図（その６）である。
【図１２】液晶装置における半導体層のチャネル領域の一部平面図でる。
【図１３】図１２のＣ−Ｃ’断面図である。
【図１４】液晶装置の各実施の形態におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図１５】図１４のＨ−Ｈ’断面図である。
【図１６】液晶装置を用いた電子機器の一例である投射型表示装置の構成図である。
【図１７】Ｐチャネルにおけるドーズ量としきい値電圧との関係を示すグラフである。
【図１８】Ｎチャネルにおけるドーズ量としきい値電圧との関係を示すグラフである。
【図１９】Ｐチャネルの半導体層の電圧−電流特性を示すグラフである。
【図２０】Ｎチャネルの半導体層の電圧−電流特性（その１）を示すグラフである。
【図２１】Ｎチャネルの半導体層の電圧−電流特性（その２）を示すグラフである。
【図２２】本実施形態の液晶装置の等価回路図である。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
１ｂ…低濃度ソース領域（ソース側ＬＤＤ領域）
１ｃ…低濃度ドレイン領域（ドレイン側ＬＤＤ領域）
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
３ａ…走査線
３ａ…回り込み部
３ｂ…容量線
６ａ…データ線
９ａ…画素電極
１０…ＴＦＴアレイ基板
２０１…接続配線
２０２…コンタクトホール
２０３…接続配線
２０４…コンタクトホール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electro-optical device having a semiconductor layer formed on a substrate, a method for manufacturing the electro-optical device, and an electronic apparatus. In particular, the present invention relates to an electro-optical device in which a channel region of a semiconductor layer is connected to a capacitor line, a method for manufacturing the electro-optical device, and an electronic apparatus.
[0002]
[Prior art]
SOI technology, in which a semiconductor layer made of a single crystal silicon layer is formed on an insulating substrate and a semiconductor device such as a transistor element is formed on the semiconductor layer, has advantages such as higher element speed, lower power consumption, and higher integration. It can be applied to a switching means of a TFT array in an electro-optical device, for example, a liquid crystal device.
[0003]
By the way, in a general bulk semiconductor component, since the channel region of the transistor element can be held at a predetermined potential through the base substrate, the breakdown voltage of the element is caused by a parasitic bipolar effect caused by the potential change of the channel portion. The electrical characteristics such as are not deteriorated.
[0004]
[Problems to be solved by the invention]
However, in such an electro-optical device such as a liquid crystal device, for example, since the transistor elements constituting the switching means of the TFT array are completely separated by the oxide insulating film, the channel region in the transistor elements is predetermined as described above. The channel region cannot be fixed and the channel region is in an electrically floating state. In particular, when the transistor element is made of a single crystal silicon layer, a carrier called “impact ionization” is caused by collisions between carriers accelerated by an electric field in the vicinity of the drain region and a crystal lattice because the mobility of carriers moving in the channel is high. For example, holes are generated in an N-channel TFT and accumulated in the lower part of the channel. When charges are accumulated in the channel in this way, the TFT's NPN (N-channel type) structure operates as an apparent bipolar element, and therefore, the electrical characteristics such as deterioration of the source / drain breakdown voltage of the element due to abnormal current are obtained. There is a problem of getting worse. A series of phenomena caused by these channel portions being in an electrically floating state is called a substrate floating effect.
[0005]
The present invention has been made to solve such a problem, and it is possible to prevent a transistor element made of a single crystal silicon layer covered with an insulating film from deteriorating a source / drain breakdown voltage due to a substrate floating effect, and It is an object of the present invention to provide an electro-optical device, a method for manufacturing the electro-optical device, and an electronic apparatus that can stabilize and improve the optical characteristics.
[0006]
[Means for Solving the Problems]
In order to solve such a problem, an electro-optical device according to the present invention is connected to a plurality of scanning lines on a substrate, a plurality of data lines intersecting with the plurality of scanning lines, the scanning lines, and the data lines. An electro-optical device having a transistor, a pixel electrode connected to the transistor, and a storage capacitor, wherein an extended portion of a semiconductor layer serving as a channel region of the transistor is connected to a capacitor line serving as an electrode of the storage capacitor It is characterized by being made.
[0007]
According to this configuration of the present invention, since the channel region of the semiconductor layer made of the single crystal silicon layer is connected to the capacitor line serving as the electrode of the storage capacitor, the channel region is held at the potential of the capacitor line, and the transistor element An abnormal current does not flow upward, and the electrical characteristics of the element are stabilized.
[0008]
In the electro-optical device according to the aspect of the invention, the extension portion and the capacitor line may be connected to each other through a first contact hole formed on the extension portion and a second contact hole formed on the capacitor line. The scanning lines and the capacitor lines are connected in parallel in the same layer, and have a wraparound portion formed so as to avoid the first contact hole.
[0009]
According to this configuration of the present invention, the channel region of the semiconductor layer can be connected to the capacitor line while effectively using the limited space. Further, since the connection wiring and the contact hole can be formed together with the data line, it can be formed by a conventional manufacturing process. Therefore, in the electro-optical device according to the aspect of the invention, it is preferable that the connection wiring is formed on the same layer as the data line.
[0010]
In the electro-optical device according to the aspect of the invention, the semiconductor layer may have a thickness of 100 to 180 nm.
[0011]
According to this configuration of the present invention, when the thickness of the semiconductor layer is larger than 100 nm, it is possible to prevent the semiconductor layer from penetrating when forming the contact hole for connecting the pixel electrode to the drain region of the semiconductor layer. be able to. Further, since the thickness of the semiconductor layer is smaller than 180 nm, the step difference of the element substrate due to the thickness of the semiconductor layer can be suppressed to the minimum necessary, and as a result, the disclination when the liquid crystal is aligned is reduced. It is possible to suppress and maintain a good display image quality.
[0012]
The electro-optical device of the present invention is characterized in that a gate insulating film having a thickness of 450 to 650 nm is interposed between a channel region of the semiconductor layer and a gate electrode region of the scanning line.
[0013]
According to this configuration of the present invention, since the thickness of the gate insulating film is larger than 450 nm, the gate insulating film can be driven without breakdown even with a power supply voltage necessary for driving the liquid crystal. In addition, since the thickness of the gate insulating film is smaller than 650 nm, the gate capacitance can be increased to ensure the operation speed of the TFT element necessary for driving the liquid crystal display device.
[0014]
The electro-optical device according to the present invention is characterized in that the impurity concentration at the end of the channel region of the semiconductor layer is higher than in other portions of the channel region.
[0015]
According to this configuration of the present invention, the impurity concentration at the end of the channel region of the semiconductor layer is higher than that in other portions of the channel region, and the apparent threshold voltage in this region is increased. Even when the electric field from the gate electrode is concentrated at the end of the channel region of the semiconductor layer, leakage current can be prevented from flowing.
[0016]
In the electro-optical device according to the aspect of the invention, it is preferable that the scanning line has a thickness of 350 nm to 700 nm.
[0017]
According to this configuration of the present invention, the thickness of the scanning line is larger than 350 nm, so that the wiring resistance can be reduced and the decrease in the signal writing speed to the pixel due to the wiring delay can be sufficiently suppressed. In addition, since the scanning line thickness is smaller than 550 nm, the step difference of the element substrate due to the scanning line thickness can be suppressed to the minimum necessary. As a result, the disclination when the liquid crystal is aligned is reduced. It is possible to suppress and maintain a good display image quality.
[0018]
In the electro-optical device according to the aspect of the invention, the scanning line includes a polysilicon layer or at least two layers of a polysilicon layer and a conductive metal layer. According to this configuration of the present invention, since the conductivity can be increased, a decrease in signal writing speed to the pixel due to wiring delay can be sufficiently suppressed. In particular, the scanning line composed of a polysilicon layer and a conductive metal layer can further increase the conductivity, so that even if the film thickness is reduced, a scanning line with less wiring delay can be formed, and at the same time, The level difference of the element substrate can be suppressed to the minimum necessary. As a result, the disclination when the liquid crystal is aligned can be suppressed and the display image quality can be kept good.
[0019]
The electro-optical device of the present invention is characterized in that an interlayer insulating layer having a thickness of 800 nm ± 200 nm is interposed between the data line and at least the scanning line.
[0020]
According to this configuration of the present invention, since the thickness of the interlayer insulating layer is larger than 600 nm, it is possible to suppress the capacitive coupling between the scanning line and the data line as much as possible, and to prevent the signal writing characteristics to the pixel from deteriorating. . Further, when the thickness of the interlayer insulating layer is smaller than 1000 nm, the throughput in the deposition process of the interlayer film can be improved.
[0021]
In the electro-optical device according to the aspect of the invention, the thickness of the data line is 350 nm to 700 nm.
[0022]
According to this configuration of the present invention, the thickness of the data line is larger than 350 nm, so that the wiring resistance can be reduced and the decrease in the signal writing speed to the pixel due to the wiring delay can be sufficiently suppressed. Further, since the thickness of the data line is smaller than 700 nm, the step difference of the element substrate due to the thickness of the data line can be suppressed to the minimum necessary. As a result, the disclination when the liquid crystal is aligned is reduced. It is possible to suppress and maintain a good display image quality.
[0023]
The electro-optical device according to the present invention is characterized in that an interlayer insulating layer having a thickness of 800 nm ± 200 nm is interposed between the data line and at least the pixel electrode.
[0024]
According to such a configuration of the present invention, when the thickness of the interlayer insulating layer is larger than 600 nm, the capacity coupling between the data line and the pixel electrode is suppressed as much as possible, and the signal writing characteristic to the pixel is deteriorated. Can be prevented. Further, when the thickness of the interlayer insulating layer is smaller than 1000 nm, the throughput in the deposition process of the interlayer film can be improved.
[0025]
The electro-optical device according to the aspect of the invention further includes a light shielding layer between the substrate and the semiconductor layer.
[0026]
According to such a configuration of the present invention, the light incident directly from the back surface of the substrate or the light reflected from the back surface of the substrate enters the transistor element formation region, causing light leakage and degrading signal writing characteristics to the pixel. Can be prevented.
[0027]
In the electro-optical device according to the aspect of the invention, the thickness of the light shielding layer is 200 nm to 400 nm.
[0028]
According to this configuration of the present invention, since the thickness of the light shielding layer is larger than 200 nm, the light leakage current due to the reflected light from the back surface of the substrate can be suppressed to a level that does not affect the writing characteristics to the pixel. Further, since the thickness of the light shielding layer is smaller than 400 nm, the step of the element substrate due to the thickness of the light shielding layer can be suppressed to the minimum necessary. As a result, the disclination when the liquid crystal is aligned is reduced. It is possible to suppress and maintain a good display image quality.
[0029]
The method of manufacturing an electro-optical device according to the present invention includes: (a) forming a semiconductor layer serving as one electrode of a channel region, an extension of the channel region, and a storage capacitor on a substrate; and (b) the semiconductor A step of forming an insulating film on the layer; (c) a step of forming a capacitor line on the insulating film as the other electrode of the scanning line and the storage capacitor; and (c) the extending portion and the capacitor line. And a step of connecting the two.
[0030]
According to such a configuration of the present invention, since the channel region of the semiconductor layer is connected to the capacitor line, the channel region is fixed to the potential of the capacitor line, and the transistor is caused by the substrate floating effect due to the SOI structure. It is possible to manufacture an electro-optical device in which problems such as deterioration of the source / drain breakdown voltage of the element are solved and the electrical characteristics of the element are stabilized.
[0031]
In the method of manufacturing the electro-optical device according to the aspect of the invention, in the step of connecting the extension portion and the capacitor line, a first contact hole formed on the extension portion and a second contact hole formed on the capacitor line. The extension line and the capacitor line are connected by a connection wiring through a contact hole, and a data line is formed to be connected to the semiconductor layer through a third contact hole formed on the semiconductor layer It is characterized by doing.
[0032]
According to this configuration of the present invention, since the connection wiring and the data line can be formed of the same material at the same time, the connection wiring can be formed without increasing the number of steps. The electro-optical device manufacturing method of the present invention further includes a step of forming a light shielding layer at least on a position corresponding to the semiconductor layer before the step (a).
[0033]
According to such a configuration of the present invention, the light incident directly from the back surface of the substrate or the light reflected from the back surface of the substrate enters the transistor element formation region, causing light leakage and degrading signal writing characteristics to the pixel. An electro-optical device that can be prevented can be manufactured.
[0034]
In the method of manufacturing the electro-optical device according to the aspect of the invention, the step (a) includes a step of bonding a single crystal silicon substrate on the substrate, and removing unnecessary portions from the bonded single crystal silicon substrate. And a step of forming a semiconductor layer.
[0035]
The method of manufacturing the electro-optical device according to the aspect of the invention is characterized in that the semiconductor layer has a thickness of 100 nm to 180 nm.
[0036]
According to this configuration of the present invention, when the thickness of the semiconductor layer is larger than 100 nm, it is possible to prevent the semiconductor layer from penetrating when forming the contact hole for connecting the pixel electrode to the drain region of the semiconductor layer. be able to. Further, since the thickness of the semiconductor layer is smaller than 180 nm, the step difference of the element substrate due to the thickness of the semiconductor layer can be suppressed to the minimum necessary, and as a result, the disclination when the liquid crystal is aligned is reduced. It is possible to suppress and maintain a good display image quality.
[0037]
In the method of manufacturing an electro-optical device according to the aspect of the invention, in the step (b), an n-type impurity as the impurity is 1e11 to 4e11 / cm for the P channel in the semiconductor layer. 2 Only the semiconductor layer is implanted.
[0038]
According to such a configuration of the present invention, the threshold voltage, which is one of the important switching characteristics of the TFT element necessary for driving the liquid crystal device, is set between −1.0 to −2.0 V which is optimum as a practical condition. It can be arbitrarily controlled.
[0039]
In the electro-optical device manufacturing method according to the aspect of the invention, in the step (b), a p-type impurity as the impurity is 5e11 to 15e11 / cm for the N channel in the semiconductor layer. 2 Only the semiconductor layer is implanted.
[0040]
According to the configuration of the present invention, the threshold voltage, which is one of the important switching characteristics of the TFT element necessary for driving the liquid crystal device, is arbitrarily set between 1.0 to 2.0 V which is optimum as a practical condition. It becomes possible to control.
[0041]
The method of manufacturing an electro-optical device according to the present invention includes a step of forming a gate insulating film on the semiconductor layer before the step (b). In addition, after the step (b), a step of forming a gate insulating film on the semiconductor layer is provided. Thereby, the threshold voltage can be controlled.
[0042]
In the method of manufacturing the electro-optical device according to the aspect of the invention, after the step (b), an n-type impurity is applied to the semiconductor layer P channel, and a p-type impurity is applied to the end portion of the channel region for the N channel. And a step of implanting at a dose of 2 to 10 times the amount of impurities implanted in the entire structure.
[0043]
According to this configuration of the present invention, the impurity concentration at the end of the channel region of the semiconductor layer is higher than that in other portions of the channel region, and the apparent threshold voltage in this region is increased. Even when the electric field from the gate electrode is concentrated at the end of the channel region of the semiconductor layer, leakage current can be prevented from flowing.
[0044]
In the electro-optical device according to the aspect of the invention, it is preferable that the scanning line has a thickness of 350 nm to 700 nm.
[0045]
In the method of manufacturing the electro-optical device according to the aspect of the invention, in the step (c), a p-type impurity as the impurity is 2e13 to 1e14 / cm for the P channel in the semiconductor layer. 2 In this case, an LDD region is formed by implanting the semiconductor layer, and a p-type impurity is further added at 5e14 to 2e15 / cm. 2 Only, the source / drain regions are formed by implanting into the semiconductor layer.
[0046]
According to this configuration of the present invention, the electric field strength in the vicinity of the drain has a gentle distribution due to the presence of the LDD region, so that the breakdown voltage of the transistor element can be ensured to be 10 V or higher for the power supply voltage required for driving the liquid crystal device. Furthermore, since the sheet resistance and contact resistance of the source / drain regions can be sufficiently lowered, a decrease in ON current due to parasitic resistance of the transistor element can be suppressed.
[0047]
In the method of manufacturing an electro-optical device according to the aspect of the invention, in the step (c), an n-type impurity as the impurity is 6e12 to 2.5e13 / cm for the N channel in the semiconductor layer. 2 In this case, the LDD region is formed by implanting the semiconductor layer, and n-type impurities are further added at 1e15-4e15 / cm. 2 Only, the source / drain regions are formed by implanting into the semiconductor layer.
[0048]
According to this configuration of the present invention, the electric field strength in the vicinity of the drain has a gentle distribution due to the presence of the LDD region, so that the withstand voltage of the transistor element can be ensured to be 10 V or higher for the power supply voltage required for driving the liquid crystal device. Furthermore, since the sheet resistance and contact resistance of the source / drain regions can be sufficiently lowered, a decrease in ON current due to parasitic resistance of the transistor element can be suppressed.
[0049]
In the method for manufacturing the electro-optical device of the present invention, after the step (c), activation annealing is performed at a temperature between 800 ° C. and 900 ° C.
[0050]
According to this configuration of the present invention, the impurities implanted into the LDD region and the source / drain regions can be activated. Here, when the temperature is lower than 800 ° C., the implanted impurities cannot be activated. On the other hand, when the temperature is higher than 900 ° C., impurities are significantly diffused in the lateral direction during the annealing process, and the impurity profile of the LDD structure necessary for ensuring the breakdown voltage of the transistor element cannot be formed.
[0051]
The method for manufacturing an electro-optical device according to the present invention is characterized in that, in the step (d), a scanning line is formed together with the capacitor line.
[0052]
According to this configuration of the present invention, the manufacturing process can be simplified.
[0053]
In the method of manufacturing the electro-optical device according to the aspect of the invention, the step (e) includes a step of forming a first contact connected to the extension portion and a second contact hole connected to the capacitor line, The method includes a step of forming a connection wiring for connecting the first contact hole and the second contact hole.
[0054]
According to this configuration of the present invention, the extension portion and the capacitor line can be connected without increasing the number of steps.
[0055]
The electro-optical device manufacturing method of the present invention is characterized in that a data line is formed together with the connection wiring.
[0056]
According to this configuration of the present invention, the connection wiring can be formed without increasing the number of steps.
[0057]
The electro-optical device according to the present invention includes another substrate disposed so as to face the surface of the substrate on which the semiconductor layer is formed, and a transistor formed between the two substrates and formed in the semiconductor layer. And a liquid crystal driven by the element.
[0058]
An electronic apparatus according to an aspect of the invention includes a light source, the electro-optical device that receives light emitted from the light source and performs modulation corresponding to image information, and a projection that projects light modulated by the electro-optical device. Means.
[0059]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0060]
(Configuration of electro-optical device)
FIG. 1 is an equivalent circuit of various elements, wirings, and the like in a plurality of pixels formed in a matrix that forms an image forming region of a liquid crystal device as an electro-optical device according to an embodiment of the invention. 2 is a plan view of a plurality of adjacent pixel groups on the TFT array substrate on which data lines, scanning lines, pixel electrodes, light-shielding films, and the like are formed, and FIG. 3 is a cross-sectional view taken along line AA ′ of FIG. FIG. 4 is a cross-sectional view, and FIG. 4 is a cross-sectional view taken along the line BB ′ of FIG. FIG. 5 is a perspective view conceptually showing the structure in the vicinity of the semiconductor layer in the liquid crystal device. 3, 4, and 5, the scales are different for each layer and each member so that each layer and each member have a size that can be recognized on the drawing. 2 and 5, the X direction indicates a direction parallel to the scanning line, and the Y direction indicates a direction parallel to the data line.
[0061]
In FIG. 1, a plurality of pixels formed in a matrix that form an image display region of the liquid crystal device according to the present embodiment are formed as a plurality of pixel electrodes 9a and transistors for controlling the pixel electrodes 9a. The data line 6 a to which an image signal is supplied is electrically connected to the source of the TFT 30. The image signals S1, S2,..., Sn written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied for each group to a plurality of adjacent data lines 6a. good. Further, the scanning line 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are applied to the scanning line 3a in a pulse-sequential manner in this order at a predetermined timing. It is configured. The pixel electrode 9a is electrically connected to the drain of the TFT 30, and the image signal S1, S2,..., Sn supplied from the data line 6a is obtained by closing the switch of the TFT 30 as a switching element for a certain period. Write at a predetermined timing. Image signals S1, S2,..., Sn written to the liquid crystal via the pixel electrode 9a are held for a certain period with a counter electrode (described later) formed on a counter substrate (described later). . The liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gradation display. In the normally white mode, incident light cannot pass through the liquid crystal part according to the applied voltage. In the normally black mode, incident light passes through the liquid crystal part according to the applied voltage. Through the liquid crystal device as a whole, light having a contrast according to the image signal is emitted. Here, in order to prevent the held image signal from leaking, a storage capacitor 70 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode. Thereby, the holding characteristics are further improved, and a liquid crystal device with a high contrast ratio can be realized. In this embodiment, in particular, in order to form such a storage capacitor 70, a capacitor line 3b having a low resistance using the same layer as the scanning line or a conductive light-shielding film is provided as will be described later. .
[0062]
In FIG. 2, on the TFT array substrate of the liquid crystal device, a plurality of transparent pixel electrodes 9a (outlined by a one-dot chain line portion 9a ′) is provided in a matrix, and the vertical and horizontal directions of the pixel electrodes 9a are provided. A data line 6a, a scanning line 3a, and a capacitor line 3b are provided along each boundary. The data line 6a is electrically connected to a source region to be described later in the semiconductor layer 1a of the single crystal silicon layer through the contact hole 5, and the pixel electrode 9a is to be described later in the semiconductor layer 1a through the contact hole 8. Is electrically connected to the drain region. In addition, the scanning line 3a is disposed so as to face a channel region (described later) in the semiconductor layer 1a, and the scanning line 3a functions as a gate electrode.
[0063]
The capacitance line 3b is formed from a main line portion (that is, a first region formed along the scanning line 3a in a plan view) extending substantially linearly along the scanning line 3a and a portion intersecting the data line 6a. And a protruding portion (that is, a second region extending along the data line 6 a when viewed in a plan view) that protrudes forward (upward in the drawing) along the data line 6 a.
[0064]
A plurality of first light-shielding films 11a are provided in a region indicated by oblique lines rising to the right in the drawing. More specifically, the first light shielding film 11a is provided at a position covering the TFT including the channel region of the semiconductor layer 1a in the pixel portion when viewed from the TFT array substrate side, and further, the main line of the capacitor line 3b. A main line portion that extends in a straight line along the scanning line 3a facing the portion, and a protruding portion that protrudes from the portion intersecting the data line 6a to the adjacent step side (that is, downward in the figure) along the data line 6a Have The tip of the downward projecting portion in each stage (pixel row) of the first light shielding film 11a overlaps the tip of the upward projecting portion of the capacitor line 3b in the next stage under the data line 6a. A contact hole 13 for electrically connecting the first light shielding film 11a and the capacitor line 3b to each other is provided at the overlapped portion. In other words, in the present embodiment, the first light-shielding film 11a is electrically connected to the upstream or downstream capacitor line 3b through the contact hole 13.
[0065]
Next, as shown in the cross-sectional view of FIG. 3, the liquid crystal device includes a TFT array substrate 10 that constitutes an example of a light transmissive substrate, and a transparent counter substrate 20 that is disposed to face the TFT array substrate 10. The TFT array substrate 10 is made of, for example, a quartz substrate, and the counter substrate 20 is made of, for example, a glass substrate or a quartz substrate. A pixel electrode 9a is provided on the TFT array substrate 10, and an alignment film 16 that has been subjected to a predetermined alignment process such as a rubbing process is provided above the pixel electrode 9a. The pixel electrode 9a is made of a transparent conductive thin film such as an ITO film (indium tin oxide film). The alignment film 16 is made of an organic thin film such as a polyimide thin film.
[0066]
On the other hand, the counter substrate 20 is provided with a counter electrode (common electrode) 21 over the entire surface thereof, and an alignment film 22 subjected to a predetermined alignment process such as a rubbing process is provided below the counter electrode 20. ing. The counter electrode 21 is made of a transparent conductive thin film such as an ITO film. The alignment film 22 is made of an organic thin film such as a polyimide thin film.
[0067]
As shown in FIG. 3, the TFT array substrate 10 is provided with a pixel switching TFT 30 that controls switching of each pixel electrode 9a at a position adjacent to each pixel electrode 9a.
[0068]
Further, as shown in FIG. 3, the counter substrate 20 is provided with a second light shielding film 23 in a region other than the opening region of each pixel portion. For this reason, incident light does not enter the channel region 1a ′ or the LDD (Lightly Doped Drain) regions 1b and 1c of the semiconductor layer 1a of the pixel switching TFT 30 from the counter substrate 20 side. Furthermore, the second light-shielding film 23 has functions such as improving contrast and preventing color mixture of color materials.
[0069]
Between the TFT array substrate 10 and the counter substrate 20, which are configured in this way and arranged so that the pixel electrode 9 a and the counter electrode 21 face each other, a liquid crystal is formed in a space surrounded by a sealing material (not shown). Is sealed to form the liquid crystal layer 50. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where the electric field from the pixel electrode 9a is not applied. The liquid crystal layer 50 is made of, for example, a liquid crystal in which one kind or several kinds of nematic liquid crystals are mixed. The sealing material is an adhesive made of, for example, a photocurable resin or a thermosetting resin for bonding the two substrates 10 and 20 around them, and is a glass for setting the distance between the two substrates to a predetermined value. Spacers such as fibers or glass beads are mixed.
[0070]
As shown in FIG. 3, first light shielding films 11 a are respectively provided at positions corresponding to the pixel switching TFTs 30 on the surface of the TFT array substrate 10 at positions facing the pixel switching TFTs 30. Here, the first light-shielding film 11a is preferably made of a simple metal, an alloy, a metal silicide, or the like containing at least one of Ti, Cr, W, Ta, Mo, and Pd, which are preferably opaque high melting point metals. The If comprised from such a material, the 1st light shielding film 11a will not be destroyed or melt | dissolved by the high temperature process in the formation process of the pixel switching TFT30 performed after the formation process of the 1st light shielding film 11a on the TFT array substrate 10 You can Since the first light shielding film 11a is formed, it is possible to prevent the return light from the TFT array substrate 10 from entering the channel region 1a ′ and the LDD regions 1b and 1c of the pixel switching TFT 30 in advance. The characteristics of the pixel switching TFT 30 as a transistor element do not deteriorate due to the generation of the photocurrent.
[0071]
Further, a first interlayer insulating film 12 is provided between the first light shielding film 11 a and the plurality of pixel switching TFTs 30. The first interlayer insulating film 12 is provided to electrically insulate the semiconductor layer 1a constituting the pixel switching TFT 30 from the first light shielding film 11a. Further, the first interlayer insulating film 12 has a function as a base film for the pixel switching TFT 30 by being formed on the entire surface of the TFT array substrate 10. That is, the TFT array substrate 10 has a function of preventing deterioration of the characteristics of the pixel switching TFT 30 due to roughness during polishing of the surface of the TFT array substrate 10 and dirt remaining after cleaning. The first interlayer insulating film 12 is made of, for example, highly insulating glass such as NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), or a silicon oxide film. And a silicon nitride film or the like. The first interlayer insulating film 12 can also prevent the first light shielding film 11a from contaminating the pixel switching TFT 30 and the like.
[0072]
In the present embodiment, the gate insulating film 2 is extended from a position facing the scanning line 3a and used as a dielectric film, the semiconductor film 1a is extended to form the first storage capacitor electrode 1f, and further opposed thereto. A storage capacitor 70 is configured by using a part of the capacitor line 3b as a second storage capacitor electrode. More specifically, the high-concentration drain region 1e of the semiconductor layer 1a is disposed so as to face the capacitor line 3b extending along the data line 6a and the scanning line 3a with the insulating film 2 interposed therebetween, so that the first storage capacitor electrode (semiconductor Layer) 1f. In particular, since the insulating film 2 as a dielectric of the storage capacitor 70 is nothing but the gate insulating film 2 of the TFT 30 formed on the single crystal silicon layer by high-temperature oxidation, it can be a thin and high withstand voltage insulating film. The storage capacitor 70 can be configured as a large storage capacitor with a relatively small area.
[0073]
Furthermore, in the storage capacitor 70, as can be seen from FIGS. 2 and 3, the first light shielding film 11a is connected to the first storage capacitor electrode 1f on the opposite side of the capacitor line 3b as the second storage capacitor electrode. By being disposed opposite to the third storage capacitor electrode through the film 12 (see the storage capacitor 70 on the right side of FIG. 3), a storage capacitor is further provided. That is, in the present embodiment, a double storage capacitor structure in which storage capacitors are provided on both sides across the first storage capacitor electrode 1f is constructed, and the storage capacitor is further increased. Accordingly, the function of the liquid crystal device that prevents flicker and burn-in in the display image is improved.
[0074]
As a result, the space outside the opening area, that is, the area under the data line 6a and the area where the liquid crystal disclination occurs along the scanning line 3a (that is, the area where the capacitor line 3b is formed) is effectively used. Thus, the storage capacity of the pixel electrode 9a can be increased.
[0075]
The first light shielding film 11a (and the capacitor line 3b electrically connected thereto) is electrically connected to a constant potential source, and the first light shielding film 11a and the capacitor line 3b are set to a constant potential. Therefore, the potential fluctuation of the first light shielding film 11a does not adversely affect the pixel switching TFT 30 disposed opposite to the first light shielding film 11a. Further, the capacitor line 3 b can function well as the second storage capacitor electrode of the storage capacitor 70. In this case, the constant potential source includes a negative power source supplied to a peripheral circuit for driving the liquid crystal device (for example, a scanning line driving circuit, a data line driving circuit, etc.), a constant potential source such as a positive power source, And a constant potential source supplied to the counter electrode 21. By using a power source such as a peripheral circuit in this way, the light shielding film 11a and the capacitor line 3b can be set to a constant potential without the need for providing a dedicated potential wiring or an external input terminal.
[0076]
Further, as shown in FIGS. 2 and 3, the first light-shielding film 11a is configured to be electrically connected to the capacitor line 3b at the previous stage or the subsequent stage through the contact hole 13. Therefore, compared with the case where each first light shielding film 11a is electrically connected to the capacitor line of its own stage, the capacitor line 3b and the first line are overlapped with the data line 6a along the edge of the opening region of the pixel portion. There are few steps with respect to the other area | region where the light shielding film 11a is formed. Thus, if there are few steps along the edge of the opening area of the pixel portion, the liquid crystal disclination (alignment failure) caused by the step can be reduced, so that the opening area of the pixel portion can be widened. Become.
[0077]
Further, in the first light shielding film 11a, the contact hole 13 is opened at the protruding portion protruding from the main line portion extending linearly as described above. Here, it has been found that, as the opening portion of the contact hole 13 is closer to the edge, cracks are less likely to occur due to the reason that stress is released from the edge. Therefore, in this case, depending on how close to the tip of the protruding portion the contact hole 13 is opened (preferably, depending on whether the contact hole 13 is close to the tip of the margin), the first light shielding film 11a is formed during the manufacturing process. Such stress is relieved, cracks can be prevented more effectively, and the yield can be improved.
[0078]
Furthermore, as shown in FIGS. 2, 4 and 5, the channel region 1a nitrogen of the semiconductor layer 1a is in the X direction (the direction aligned with the source region, channel region and drain region of the semiconductor layer 1a is the Y direction, and the substrate A direction orthogonal to the Y direction on 10 planes is defined as an X direction. As a result, the extending portion 201 extends so as to face the scanning line 3a. A terminal portion of the extending portion 201 is connected to the connection wiring 203 through a contact hole 202 formed in the second interlayer insulating film 4. One end of the connection wiring 203 is connected to the extending portion 201 through the contact hole 202 as described above, and is disposed in the Y direction to the position directly above the capacitor line 3b. Are connected to the capacitor line 3b. As a result, the channel region 1a of the semiconductor layer 1a is fixed to the potential of the capacitor line 3b connected to the above-described constant potential source, and the source / drain breakdown voltage of the transistor element deteriorates due to the substrate floating effect caused by the SOI structure. This problem can be solved and the electrical characteristics of the device can be stabilized.
[0079]
Further, the scanning line 3a and the capacitor line 3b are juxtaposed on the layer so as to be adjacent to each other between the first interlayer insulating film 12 and the second interlayer insulating film 4, and the extending portion 201 is opposed to the scanning line 3a. Therefore, the scanning line 3a and the contact hole 202 interfere with each other in arrangement. Therefore, in the present embodiment, the scanning line 3 a has the wraparound portion 3 a ′ formed so as to avoid the contact hole 202.
[0080]
The capacitor line 3b and the scanning line 3a are made of the same polysilicon film, the dielectric film of the storage capacitor 70 and the gate insulating film 2 of the TFT 30 are made of the same high-temperature oxide film, and the first storage capacitor electrode 1f and the channel forming region 1a ′, the source region 1d, the drain region 1e, the extending portion 201 and the like of the TFT 30 are formed of the same semiconductor layer 1a.
The data line 6a and the connection wiring 203 are made of the same metal film. For this reason, the laminated structure formed on the TFT array substrate 10 can be simplified, and in the manufacturing method of the liquid crystal device described later, the capacitor line 3b and the scanning line 3a can be simultaneously formed in the same thin film forming process, and the storage capacitor 70 dielectric films and the gate insulating film 2 can be formed simultaneously.
[0081]
Further, the first light shielding film 11a extends along the scanning line 3a, and is divided into a plurality of stripes in the direction along the data line 6a. For this reason, for example, the first light shielding film 11a, the scanning line 3a, and the capacitor line 3b are formed as compared with the case where a grid-shaped light shielding film formed integrally around the opening region of each pixel portion is provided. In the laminated structure of the liquid crystal device comprising a polysilicon film, a metal film forming the data line 6a, an interlayer insulating film, etc., the stress generated by heating and cooling during the manufacturing process due to the difference in physical properties of each film is remarkably increased. Alleviated. For this reason, the occurrence of cracks in the first light-shielding film 11a and the like can be prevented and the yield can be improved.
[0082]
In FIG. 2, the linear main line portion of the first light shielding film 11 a is formed so as to substantially overlap the linear main line portion of the capacitance line 3 b, but the first light shielding film 11 a is formed in the channel of the TFT 30. If it is provided at a position that covers the region and overlaps with the capacitor line 3b at any point so that the contact hole 13 can be formed, a light shielding function for the TFT and a function for reducing the resistance of the capacitor line can be exhibited. is there. Therefore, for example, the first light-shielding film 11a is provided even in a longitudinal gap region along the scanning line between the adjacent scanning line 3a and the capacitor line 3b or a position slightly overlapping with the scanning line 3a. Also good.
[0083]
The capacitor line 3b and the first light-shielding film 11a are reliably and highly reliable through the contact hole 13 opened in the first interlayer insulating film 12, and both are electrically connected. Such a contact hole 13 may be opened for each pixel, or may be opened for each pixel group including a plurality of pixels.
[0084]
When the contact hole 13 is opened for each pixel, the resistance of the capacitor line 3b can be reduced by the first light-shielding film 11a, and the degree of redundant structure between the two can be increased. On the other hand, when the contact hole 13 is opened for each pixel group composed of a plurality of pixels (for example, every 2 pixels or every 3 pixels), the sheet resistance, the driving frequency of the capacitor line 3b and the first light shielding film 11a, Taking into account the required specifications, etc., the benefits of the low resistance and redundant structure of the capacitor line 3b by the first light-shielding film 11a, the complexity of the manufacturing process by opening a large number of contact holes 13, or the liquid crystal device Since it is possible to properly balance the adverse effects such as the deterioration of the quality, it is very advantageous in practice.
[0085]
Further, the contact hole 13 provided for each pixel or each pixel group is formed under the data line 6a when viewed from the counter substrate 20 side. For this reason, the contact hole 13 is out of the opening region of the pixel portion, and is provided in the portion of the first interlayer insulating film 12 where the TFT 30 and the first storage capacitor electrode 1f are not formed. Defects of the TFT 30 and other wirings due to the formation of the contact hole 13 can be prevented while effectively utilizing.
[0086]
In FIG. 3 again, the pixel switching TFT 30 has an LDD (Lightly Doped Drain) structure, and a channel region 1a ′ of the semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a and the scanning line 3a. Gate insulating film 2 that insulates scan line 3a from semiconductor layer 1a, data line 6a, low concentration source region (source side LDD region) 1b and low concentration drain region (drain side LDD region) 1c of semiconductor layer 1a, semiconductor layer 1a of high concentration source region 1d and high concentration drain region 1e. A corresponding one of the plurality of pixel electrodes 9a is connected to the high concentration drain region 1e. As will be described later, the source regions 1b and 1d and the drain regions 1c and 1e are doped with n-type or p-type dopants with a predetermined concentration depending on whether an n-type or p-type channel is formed in the semiconductor layer 1a. It is formed by doping. An n-type channel TFT has an advantage of high operating speed, and is often used as a pixel switching TFT 30 which is a pixel switching element. The data line 6a is composed of a light-shielding thin film such as a metal film such as Al or an alloy film such as metal silicide. A second contact hole 5 leading to the high concentration source region 1d and a contact hole 8 leading to the high concentration drain region 1e are formed on the scanning line 3a, the gate insulating film 2 and the first interlayer insulating film 12, respectively. An interlayer insulating film 4 is formed. The data line 6a is electrically connected to the high concentration source region 1d through the contact hole 5 to the source region 1b. Furthermore, on the data line 6a and the second interlayer insulating film 4, a third interlayer insulating film 7 in which a contact hole 8 to the high concentration drain region 1e is formed is formed. The pixel electrode 9a is electrically connected to the high concentration drain region 1e through the contact hole 8 to the high concentration drain region 1e. The above-described pixel electrode 9a is provided on the upper surface of the third interlayer insulating film 7 thus configured. The pixel electrode 9a and the high-concentration drain region 1e may be electrically connected by relaying the same Al film as the data line 6a or the same polysilicon film as the scanning line 3b.
[0087]
The pixel switching TFT 30 preferably has an LDD structure as described above, but may have an offset structure in which impurity ions are not implanted into the low concentration source region 1b and the low concentration drain region 1c, and the gate electrode 3a is masked. Alternatively, a self-aligned TFT in which impurity ions are implanted at a high concentration to form high concentration source and drain regions in a self-aligning manner may be used.
[0088]
In addition, although a single gate structure in which only one gate electrode (scanning line 3a) of the pixel switching TFT 30 is disposed between the source-drain regions 1b and 1e is used, two or more gate electrodes are disposed therebetween. Also good. At this time, the same signal is applied to each gate electrode. If the TFT is constituted by a double gate or a triple gate or more in this way, a leakage current at the junction between the channel and the source-drain region can be prevented, and the off-state current can be reduced. If at least one of these gate electrodes has an LDD structure or an offset structure, the off-current can be further reduced and a stable switching element can be obtained.
[0089]
In general, single-crystal silicon layers such as the channel region 1a ′, the low-concentration source region 1b, and the low-concentration drain region 1c of the semiconductor layer 1a generate a photocurrent due to the photoelectric conversion effect of silicon when light enters. In this embodiment, the data line 6a is formed of a light-shielding metal thin film such as Al so as to cover the scanning line 3a from the upper side. Incident light can be effectively prevented from entering the channel region 1a ′ and the LDD regions 1b and 1c of the layer 1a. Further, as described above, since the first light shielding film 11a is provided below the pixel switching TFT 30, the incident of return light to at least the channel region 1a ′ and the LDD regions 1b and 1c of the semiconductor layer 1a. Can be effectively prevented.
[0090]
In this embodiment, since the capacitor line 3b provided in the adjacent upstream or downstream pixel is connected to the first light shielding film 11a, the first light shielding film is connected to the uppermost or lowermost pixel. The capacitor line 3b for supplying a constant potential to 11a is required. Therefore, it is preferable to provide one extra capacity line 3b with respect to the number of vertical pixels.
[0091]
FIG. 22 shows an equivalent circuit diagram of a liquid crystal device in which the TFT array substrate and the counter substrate in the embodiment of FIG. As shown in FIG. 22, data lines 6a (S1, S2...) And scanning lines 3a (G1, G2...) Are arranged on a matrix plane, and a pixel switching TFT 30 is provided in the vicinity of the intersection on this plane. Each is arranged. The source of the pixel switching TFT 30 is connected to the data line 6a, the gate electrode is connected to the scanning line 3a, and the drain is connected to the pixel electrode 9a. Further, the pixel electrode 9a is opposed to the counter electrode 21 disposed on the inner surface of the counter substrate with the liquid crystal layer interposed therebetween, and drives the liquid crystal between the electrodes to reverse the polarity. Note that the source and drain may be interchanged. A common potential VLC, which is a reference potential for polarity inversion driving, is applied to the counter electrode 21, and the pixel electrode 9a and the counter electrode 21 constitute a liquid crystal capacitor CLC having a liquid crystal layer as a dielectric. The capacitor electrode 1f forms a storage capacitor (storage capacitor) Cs between the capacitor line 3b. That is, one pixel is composed of a pixel switching TFT, a liquid crystal capacitor connected thereto, and a storage capacitor.
[0092]
The transistor channel region 1a is electrically connected to a capacitor line 3b for driving the transistor. As described above, the channel region of each transistor is electrically connected to the capacitor line 3b, which is one electrode of the capacitor connected to the transistor, and the excess carriers accumulated from the channel region 1a are extracted to the capacitor line 3b. Suppresses floating effects. A common electrode potential VLC is applied to the capacitor line 3b.
[0093]
(Method for manufacturing electro-optical device)
Next, a manufacturing process of the liquid crystal device having the above configuration will be described with reference to FIGS.
[0094]
6 to 11 are process diagrams showing each layer on the TFT array substrate side in each process corresponding to the AA ′ cross section of FIG.
[0095]
As shown in step (1) of FIG. 6, a TFT array substrate 10 such as a quartz substrate or hard glass is prepared. Where preferably N 2 Annealing is performed in an inert gas atmosphere such as (nitrogen) and at a high temperature of about 900 to 1300 ° C., and pretreatment is performed so as to reduce distortion generated in the TFT array substrate 10 in a high-temperature process to be performed later. That is, the TFT array substrate 10 is heat-treated in advance at the same temperature or higher in accordance with the temperature at which the high temperature treatment is performed at the maximum temperature in the manufacturing process.
[0096]
A metal alloy film such as a metal such as Ti, Cr, W, Ta, Mo, and Pd or a metal silicide is sputtered on the entire surface of the TFT array substrate 10 thus processed, and a layer thickness of about 200 to 400 nm, preferably Forms a light-shielding film 11 having a layer thickness of about 200 nm.
[0097]
Subsequently, as shown in step (2), a resist mask corresponding to the pattern of the first light shielding film 11a (see FIG. 2) is formed on the formed light shielding film 11 by photolithography, and the resist mask is interposed therebetween. Then, the first light shielding film 11a is formed by etching the light shielding film 11.
[0098]
Next, as shown in step (3), TEOS (tetraethylorthosilicate) gas, TEB (tetraethylboat) is formed on the first light shielding film 11a by, for example, atmospheric pressure or low pressure CVD. Rate) gas, TMOP (tetra-methyl-oxy-phosphate) gas, etc., and a first interlayer insulating film 12 made of a silicate glass film such as NSG, PSG, BSG, BPSG, a silicon nitride film, a silicon oxide film, or the like. Form. The layer thickness of the first interlayer insulating film 12 is, for example, about 600 to 1000 nm, more preferably about 800 nm.
[0099]
Next, as shown in step (4), the surface of the first interlayer insulating film 12 is globally polished and planarized. As a planarization method by polishing, for example, a CMP (chemical mechanical polishing) method can be used.
[0100]
Next, as shown in step (5), the substrate 10 and the single crystal silicon substrate 206a are bonded to each other. The single crystal silicon substrate 206a used for bonding has a thickness of 600 μm, its surface is previously oxidized by about 0.05 to 0.8 μm to form an oxide film layer 206b, and hydrogen ions (H +) are converted into an acceleration voltage, for example. 100 keV, dose 10e16 / cm 2 Injected at. For the bonding step, for example, a method of directly bonding two substrates by heat treatment at 300 ° C. for 2 hours can be employed.
[0101]
Next, as shown in step (6), the single crystal silicon substrate 206a is separated from the substrate 10 while leaving the oxide film 206b and the single crystal silicon layer 206 on the bonded surface side of the bonded single crystal silicon substrate 206a. Heat treatment is performed. This substrate peeling phenomenon occurs because the hydrogen ions introduced into the single crystal silicon substrate break silicon bonds in a certain layer near the surface of the single crystal silicon substrate. For example, two bonded substrates can be heated to 600 ° C. at a temperature rising rate of 20 ° C. per minute. By this heat treatment, the bonded single crystal silicon substrate 206a is separated from the substrate 10, and a single crystal silicon layer 206 having a thickness of about 200 nm ± 5 nm is formed on the surface of the substrate 10. Note that the single crystal silicon layer 206 bonded to the substrate 10 can be formed to have an arbitrary thickness by changing the acceleration voltage of hydrogen ion implantation performed on the single crystal silicon substrate described above. is there.
[0102]
Next, as shown in step (7), the semiconductor layer 1a having a predetermined pattern as shown in FIG. 2 is formed by a photolithography process, an etching process, or the like. That is, in particular, in a region where the capacitor line 3b is formed under the data line 6a and a region where the capacitor line 3b is formed along the scanning line 3a, the first layer extending from the semiconductor layer 1a constituting the pixel switching TFT 30 is provided. One storage capacitor electrode 1f is formed. At the same time, an extending portion 201 extending from the channel region 1a ′ of the semiconductor layer 1a is also formed.
[0103]
Next, as shown in step (8), the first storage capacitor electrode 1f together with the semiconductor layer 1a constituting the pixel switching TFT 30 is heated at a temperature of about 850 to 1300 ° C., preferably about 1000 ° C. for about 72 minutes. By oxidizing, a relatively thin thermal silicon oxide film having a thickness of about 60 nm is formed, and the gate insulating film 2 for forming a capacitor is formed together with the gate insulating film 2 of the pixel switching TFT 30. As a result, the thickness of the semiconductor layer 1a and the first storage capacitor electrode 1f is about 170 nm, and the thickness of the gate insulating film 2 is about 60 nm.
[0104]
Next, as shown in step (9) of FIG. 7, a resist film 301 is formed at a position corresponding to the N-channel semiconductor layer 1a, and a dopant 302 of a V group element such as P is applied to the P-channel semiconductor layer 1a. At a low concentration (for example, an acceleration voltage of 70 keV for P ions, 2e11 / cm 2 Dope).
[0105]
Next, as shown in step (10), a resist film is formed at a position corresponding to the P-channel semiconductor layer 1a (not shown), and a dopant 303 of a group III element such as B is added to the N-channel semiconductor layer 1a. At low concentrations (eg, B ions with an acceleration voltage of 35 keV, 1e12 / cm 2 Dope).
[0106]
Here, as shown in the graphs of FIGS. 17 and 18, it is possible to control the threshold voltage Vth of each channel according to the type of the dopant and the dose amount, and further according to the order of the steps.
[0107]
FIG. 17 shows the relationship between the dose in the P channel and the threshold voltage Vth. FIG. 17 (1) shows the simulation results when boron is used as the dopant, FIG. 17 (2) shows the simulation results when phosphorus is used as the dopant, and FIG. 17 (3) shows the experimental results. As can be seen from these figures, when it is desired to obtain −1.5 V as the threshold voltage Vth, phosphorus is 1e12 / cm. 2 It is preferable to dope with a dose amount of.
[0108]
FIG. 18 shows the relationship between the dose amount in the N channel and the threshold voltage Vth. FIG. 18 (1) is the simulation result when boron is used as the dopant, FIG. 18 (2) is the experimental result when step (9) and step (10) are performed after step (8), and FIG. ▼ shows the experimental results when step (8) is performed after step (9) and step (10). As can be seen from these figures, when it is desired to obtain 1.5 V as the threshold voltage Vth, boron is 7e11 / cm. 2 It is preferable to dope with a dose amount of.
[0109]
Next, as shown in step (11), a resist film 305 is formed on the surface of the substrate 10 excluding the end portion 304 (see FIGS. 12 and 13) of the channel region 1a ′ of each semiconductor layer 1a for each P channel and N channel. And a dopant 306 of a group V element such as P having a dose of about 1 to 10 times that of the step (9) for the P channel at the end 304, and a dose of about 1 to 10 times that of the step (10) for the N channel. An amount of a dopant of a group III element such as B is doped. The channel region 1a nitride end portion 304 of the semiconductor layer 1a has a concentrated electric field and an apparent threshold voltage is lowered, and a leak current tends to flow. However, the channel region 1a ′ of the semiconductor layer 1a is caused by such a doping process. Since the channel region 1a has a higher impurity concentration in the channel region 1a than in other portions, the apparent threshold voltage in this region becomes higher, and even if the electric field is concentrated as described above. Leakage current can be prevented from flowing.
[0110]
Next, as shown in step (12), a portion corresponding to the scanning line 3a (gate electrode) on the surface of the substrate 10 in order to reduce the resistance of the first storage capacitor electrode 1f formed by extending the semiconductor film 1a. A resist film 307 (wider than the scanning line 3a) is formed on the substrate, and a mask is used as a mask to form a V group element dopant 308 such as P at a low concentration (for example, an acceleration voltage of 70 keV for P ions, 3e14). / Cm 2 Dope).
[0111]
Next, as shown in step (13) of FIG. 8, the contact hole 13 reaching the first light shielding film 11a is formed in the first interlayer insulating film 12 by dry etching such as reactive etching, reactive ion beam etching, or wet etching. To form. At this time, opening the contact hole 13 or the like by anisotropic etching such as reactive etching or reactive ion beam etching has an advantage that the opening shape can be made substantially the same as the mask shape. However, if a hole is formed by combining dry etching and wet etching, these contact holes 13 and the like can be tapered, so that an advantage of preventing disconnection at the time of wiring connection can be obtained.
[0112]
Next, as shown in step (14), after the polysilicon layer 3 is deposited to a thickness of 350 nm to 550 nm by a low pressure CVD method or the like, phosphorus (P) is thermally diffused to make the polysilicon film 3 conductive. . Alternatively, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film 3 may be used. Thereby, the conductivity of the polysilicon layer 3 can be increased. In addition, since the thickness of the gate electrode region of the scanning line is larger than 350 nm, it is possible to reduce the wiring resistance and sufficiently suppress the decrease in the signal writing speed to the pixel due to the wiring delay. Further, since the thickness of the gate electrode region of the scanning line is smaller than 550 nm, the step of the element substrate due to the thickness of the gate electrode can be suppressed to a necessary minimum, and as a result, the liquid crystal is aligned. Disclination can be suppressed and display image quality can be kept good. The conductivity can also be increased by laminating a conductive metal layer in addition to the polysilicon layer 3.
[0113]
Next, as shown in the step (15), the capacitance line 3b is formed together with the scanning line 3a having a predetermined pattern as shown in FIG. 2 by a photolithography process using a resist mask, an etching process, and the like. After this, the polysilicon remaining on the back surface of the substrate 10 is removed by etching while covering the surface of the substrate 10 with a resist film.
[0114]
Next, as shown in step (16), in order to form a P-channel LDD region in the semiconductor layer 1a, a position corresponding to the N-channel semiconductor layer 1a is covered with a resist film 309 (the figure shows an N-channel semiconductor). The layer 1a is shown.) Using the scanning line 3a (gate electrode) as a diffusion mask, a group 310 element dopant 310 such as B is first applied at a low concentration (for example, BF2 ions are accelerated by 90 keV, 3e13 / cm). 2 The lightly doped source region 1b and the lightly doped drain region 1c of the P channel are formed.
[0115]
Subsequently, as shown in step (17), in order to form the P-channel high-concentration source region 1d and the high-concentration drain region 1e in the semiconductor layer 1a, the resist film 309 is positioned corresponding to the N-channel semiconductor layer 1a. Although not shown, a resist layer is formed on the scanning line 3a corresponding to the P channel with a mask wider than the scanning line 3a, but also a dopant of a group III element such as B 311 at a high concentration (for example, an acceleration voltage of 90 keV for BF2 ions, 2e15 / cm 2 Dope).
[0116]
Next, as shown in step (18) of FIG. 9, a position corresponding to the P-channel semiconductor layer 1a is covered with a resist film (not shown) in order to form an N-channel LDD region in the semiconductor layer 1a. Using the scanning line 3a (gate electrode) as a diffusion mask, a dopant 60 of a V group element such as P is used at a low concentration (for example, P ions are accelerated by 70 keV, 6e12 / cm 2 N-channel lightly doped source region 1b and lightly doped drain region 1c are formed.
[0117]
Subsequently, as shown in the step (19), in order to form the N channel high concentration source region 1d and the high concentration drain region 1e in the semiconductor layer 1a, the resist layer 62 is formed with a mask wider than the scanning line 3a. After forming on the scanning line 3a corresponding to the N channel, the dopant 61 of a V group element such as P is also used at a high concentration (for example, P ions are accelerated at a voltage of 70 keV, 4e15 / cm 2 Dope).
[0118]
Here, the LDD region is 3e13 / cm in FIG. 2 3 shows voltage-current characteristics of a P-channel semiconductor layer 1a formed by doping with a dopant 311 having a dose amount of. In FIG. 20, the LDD region is 1e13 / cm. 2 2 shows voltage-current characteristics of an N-channel semiconductor layer 1a formed by doping with a dopant 61 having a dose amount of. Furthermore, FIG. 21 shows that the LDD region is 6e12 / cm. 2 2 shows voltage-current characteristics of an N-channel semiconductor layer 1a formed by doping with a dopant 61 having a dose amount of.
[0119]
Next, as shown in step (20), the NSG is formed by using, for example, normal pressure or reduced pressure CVD, TEOS gas, or the like so as to cover the capacitor line 3b and the scan line 3a together with the scan line 3a in the pixel switching TFT 30. Then, a second interlayer insulating film 4 made of a silicate glass film such as PSG, BSG or BPSG, a silicon nitride film or a silicon oxide film is formed. The layer thickness of the second interlayer insulating film 4 is preferably about 600 to 1500 nm, and more preferably 800 nm.
[0120]
Thereafter, an annealing process at about 850 ° C. is performed for about 20 minutes in order to activate the high concentration source region 1d and the high concentration drain region 1e.
[0121]
Next, as shown in step (21), contact hole 5 and contact holes 202 and 204 (see FIGS. 4 and 5) for forming data line 6a are formed by reactive ion etching, reactive ion beam etching, or the like. It is formed by dry etching or wet etching. Further, contact holes for connecting the scanning lines 3 a and the capacitor lines 3 b to wirings (not shown) are also formed in the second interlayer insulating film 4 by the same process as the contact holes 5.
[0122]
Next, as shown in step (22) of FIG. 10, a light-shielding low-resistance metal such as Al, metal silicide, or the like is formed on the second interlayer insulating film 4 by sputtering or the like as a metal film 6. The film is deposited to a thickness of 100 to 700 nm, preferably about 350 nm. Further, as shown in step (23), the data line 6a is formed by a photolithography process, an etching process, or the like. At the same time, the connection wiring 203 is also formed from the metal film 6 (see FIGS. 4 and 5).
[0123]
Next, as shown in step (24), a silicate glass film such as NSG, PSG, BSG, or BPSG is used to cover the data line 6a using, for example, atmospheric pressure or reduced pressure CVD method or TEOS gas, A third interlayer insulating film 7 made of a silicon nitride film, a silicon oxide film or the like is formed. The layer thickness of the third interlayer insulating film 7 is preferably about 600 to 1500 nm, and more preferably 800 nm.
[0124]
Next, as shown in step (25) of FIG. 11, in the pixel switching TFT 30, the contact hole 8 for electrically connecting the pixel electrode 9a and the high-concentration drain region 1e is formed by reactive ion etching and reactivity. It is formed by dry etching such as ion beam etching.
[0125]
Next, as shown in step (26), a transparent conductive thin film 9 such as an ITO film is deposited on the third interlayer insulating film 7 to a thickness of about 50 to 200 nm by sputtering or the like. As shown in the step (27), the pixel electrode 9a is formed by a photolithography process, an etching process, or the like. When the liquid crystal device is used for a reflective liquid crystal device, the pixel electrode 9a may be formed of an opaque material having a high reflectance such as Al.
[0126]
Subsequently, after applying a polyimide alignment film coating solution on the pixel electrode 9a, the alignment film 16 (see FIG. 3) is subjected to a rubbing process so as to have a predetermined pretilt angle and in a predetermined direction. Is formed.
[0127]
On the other hand, for the counter substrate 20 shown in FIGS. 3 and 4, a glass substrate or the like is first prepared. After the second light shielding film 23 and a second light shielding film as a frame to be described later are sputtered with, for example, metallic chromium, photo It is formed through a lithography process and an etching process. These second light-shielding films may be formed from a material such as resin black in which carbon or Ti is dispersed in a photoresist in addition to a metal material such as Cr, Ni, or Al.
[0128]
Then, the counter electrode 21 is formed by depositing a transparent conductive thin film such as ITO to a thickness of about 50 to 200 nm by sputtering or the like on the entire surface of the counter substrate 20. Further, after applying a polyimide-based alignment film coating solution over the entire surface of the counter electrode 21, the alignment film 22 (see FIG. 3) is formed by performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle. It is formed.
[0129]
Finally, the TFT array substrate 10 on which the respective layers are formed as described above and the counter substrate 20 are bonded together with a sealing material 52 so that the alignment films 16 and 22 face each other, and a space between the two substrates is obtained by vacuum suction or the like. Further, for example, a liquid crystal formed by mixing a plurality of types of nematic liquid crystals is sucked to form a liquid crystal layer 50 having a predetermined thickness.
[0130]
(Overall configuration of liquid crystal device)
The overall configuration of each embodiment of the liquid crystal device configured as described above will be described with reference to FIGS. 14 is a plan view of the TFT array substrate 10 as viewed from the side of the counter substrate 20 together with the components formed thereon, and FIG. It is H 'sectional drawing.
[0131]
In FIG. 14, a sealing material 52 is provided on the TFT array substrate 10 along the edge thereof. In parallel with the sealing material 52, for example, as a frame made of the same or different material as the second light shielding film 23. A second light shielding film 53 is provided. A data line driving circuit 101 and a mounting terminal 102 are provided along one side of the TFT array substrate 10 in a region outside the sealing material 52, and the scanning line driving circuit 104 extends along two sides adjacent to the one side. Is provided. Needless to say, if the delay of the scanning signal supplied to the scanning line 3a is not a problem, the scanning line driving circuit 104 may be provided on only one side. Further, the data line driving circuit 101 may be arranged on both sides along the side of the screen display area. For example, the odd-numbered data lines 6a supply an image signal from a data line driving circuit disposed along one side of the screen display area, and the even-numbered data lines extend along the opposite side of the screen display area. Alternatively, an image signal may be supplied from a data line driving circuit arranged in this manner. If the data lines 6a are driven in a comb-like shape in this way, the area occupied by the data line driving circuit can be expanded, so that a complicated circuit can be configured. Further, on the remaining side of the TFT array substrate 10, a plurality of wirings 105 are provided for connecting between the scanning line driving circuits 104 provided on both sides of the screen display area. Further, at least one corner portion of the counter substrate 20 is provided with a conductive material 106 for electrical conduction between the TFT array substrate 10 and the counter substrate 20. As shown in FIG. 15, the counter substrate 20 having substantially the same outline as the sealing material 52 shown in FIG. 13 is fixed to the TFT array substrate 10 by the sealing material 52.
[0132]
On the TFT array substrate 10 of the above liquid crystal device, an inspection circuit or the like for inspecting the quality, defects, etc. of the liquid crystal device in the middle of manufacture or at the time of shipment may be further formed. Further, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, a driving LSI mounted on a TAB (tape automated bonding substrate) is connected to the periphery of the TFT array substrate 10. You may make it connect electrically and mechanically via the anisotropic conductive film provided in the part. Further, for example, a TN (twisted nematic) mode, an STN (super TN) mode, and a D-STN (dual scan) are respectively provided on the side on which the projection light of the counter substrate 20 enters and the side on which the outgoing light of the TFT array substrate 10 exits. -A polarizing film, a retardation film, a polarizing means, etc. are arranged in a predetermined direction according to the operation mode such as the -STN mode or the normally white mode / normally black mode.
[0133]
When the liquid crystal device described above is applied to, for example, a color liquid crystal projector (projection type display device), three liquid crystal devices are used as RGB light valves, and each panel is for RGB color separation. Each color light separated through the dichroic mirror is incident as projection light. Therefore, in this case, as shown in the above embodiment, the counter substrate 20 is not provided with a color filter. However, an RGB color filter may be formed on the counter substrate 20 together with the protective film in a predetermined region facing the pixel electrode 9a where the second light shielding film 23 is not formed. In this way, the liquid crystal device according to each embodiment can be applied to a color liquid crystal device such as a direct-view type or a reflective type color liquid crystal television other than the liquid crystal projector. Furthermore, a microlens may be formed on the counter substrate 20 so as to correspond to one pixel. In this way, a bright liquid crystal device can be realized by improving the collection efficiency of incident light. Furthermore, a dichroic filter that creates RGB colors using light interference may be formed by depositing multiple layers of interference layers having different refractive indexes on the counter substrate 20. According to this counter substrate with a dichroic filter, a brighter color liquid crystal device can be realized.
[0134]
In the liquid crystal device according to each of the embodiments described above, incident light is incident from the side of the counter substrate 20 as in the prior art. However, since the first light shielding film 11a is provided, from the side of the TFT array substrate 10. Incident light may be incident and emitted from the counter substrate 20 side. That is, even when the liquid crystal device is attached to the liquid crystal projector in this way, it is possible to prevent light from entering the channel region 1a ′ and the LDD regions 1b and 1c of the semiconductor layer 1a and display a high-quality image. Is possible. Here, conventionally, in order to prevent reflection on the back surface side of the TFT array substrate 10, it is necessary to separately arrange anti-reflection (AR) -coated polarizing means or to paste an AR film. there were. However, in each embodiment, since the first light shielding film 11a is formed between the surface of the TFT array substrate 10 and at least the channel region 1a ′ and the LDD regions 1b and 1c of the semiconductor layer 1a, such an AR There is no need to use a polarizing means or an AR film that is coated, or to use a substrate in which the TFT array substrate 10 itself is subjected to an AR treatment. Therefore, according to each embodiment, it is possible to reduce the material cost, and it is very advantageous that the yield is not lowered due to dust, scratches or the like when the polarizing means is attached. In addition, since the light resistance is excellent, even when a bright light source is used or polarization conversion is performed by a polarization beam splitter to improve light use efficiency, image quality degradation such as crosstalk due to light does not occur.
[0135]
(Electronics)
As an example of an electronic apparatus using the above liquid crystal device, a configuration of a projection display device will be described with reference to FIGS. In FIG. 16, a projection display device 1100 is provided with three liquid crystal devices described above, and shows a schematic configuration diagram of an optical system of the projection liquid crystal device used as RGB liquid crystal devices 962R, 962G, and 962B. The light source device 920 and the uniform illumination optical system 923 described above are employed in the optical system of the projection display device of this example. The projection display device includes a color separation optical system 924 as color separation means for separating the light beam W emitted from the uniform illumination optical system 923 into red (R), green (G), and blue (B); The three light valves 925R, 925G, and 925B as modulation means for modulating the color light beams R, G, and B, and the color synthesis prism 910 as color synthesis means for recombining the modulated color light beams are combined. A projection lens unit 906 is provided as projection means for enlarging and projecting the light beam onto the surface of the projection surface 100. Further, a light guide system 927 for guiding the blue light beam B to the corresponding light valve 925B is also provided.
[0136]
The uniform illumination optical system 923 includes two lens plates 921 and 922 and a reflection mirror 931, and the two lens plates 921 and 922 are arranged to be orthogonal to each other with the reflection mirror 931 interposed therebetween. The two lens plates 921 and 922 of the uniform illumination optical system 923 each include a plurality of rectangular lenses arranged in a matrix. The light beam emitted from the light source device 920 is divided into a plurality of partial light beams by the rectangular lens of the first lens plate 921. These partial light beams are superimposed in the vicinity of the three light valves 925R, 925G, and 925B by the rectangular lens of the second lens plate 922. Therefore, by using the uniform illumination optical system 923, even when the light source device 920 has a non-uniform illuminance distribution within the cross section of the emitted light beam, the three light valves 925R, 925G, and 925B can be uniformly illuminated. It can be illuminated.
[0137]
Each color separation optical system 924 includes a blue-green reflecting dichroic mirror 941, a green reflecting dichroic mirror 942, and a reflecting mirror 943. First, in the blue-green reflecting dichroic mirror 941, the blue light beam B and the green light beam G included in the light beam W are reflected at right angles and travel toward the green reflecting dichroic mirror 942. The red light beam R passes through the mirror 941, is reflected at a right angle by the rear reflecting mirror 943, and is emitted from the emission unit 944 of the red light beam R to the prism unit 910 side.
[0138]
Next, in the green reflection dichroic mirror 942, only the green light beam G out of the blue and green light beams B and G reflected by the blue-green reflection dichroic mirror 941 is reflected at right angles, and the green light beam G is emitted from the emitting portion 945. The light is emitted to the side of the combining optical system. The blue light beam B that has passed through the green reflecting dichroic mirror 942 is emitted from the emission part 946 of the blue light beam B to the light guide system 927 side. In this example, the distances from the light beam W emission part of the uniform illumination optical element to the color light emission parts 944, 945, and 946 in the color separation optical system 924 are set to be substantially equal.
[0139]
Condensing lenses 951 and 952 are disposed on the emission side of the emission portions 944 and 945 for the red and green light beams R and G of the color separation optical system 924, respectively. Therefore, the red and green light beams R and G emitted from the respective emission portions are incident on these condenser lenses 951 and 952 and are collimated.
[0140]
The collimated red and green light beams R and G are incident on the light valves 925R and 925G and modulated, and image information corresponding to each color light is added. That is, these liquid crystal devices are subjected to switching control according to image information by a driving unit (not shown), and thereby each color light passing therethrough is modulated. On the other hand, the blue light beam B is guided to the corresponding light valve 925B via the light guide system 927, where it is similarly modulated according to the image information. The light valves 925R, 925G, and 925B in this example further include incident-side polarization means 960R, 960G, and 960B, emission-side polarization means 961R, 961G, and 961B, and liquid crystal devices 962R and 962G disposed therebetween. , 962B.
[0141]
The light guide system 927 includes a condensing lens 954 arranged on the emission side of the emission part 946 of the blue light beam B, an incident-side reflection mirror 971, an emission-side reflection mirror 972, and an intermediate lens arranged between these reflection mirrors. 973 and a condenser lens 953 disposed on the front side of the light valve 925B. The blue light beam B emitted from the condenser lens 946 is guided to the liquid crystal device 962B via the light guide system 927 and modulated. The optical path length of each color light beam, that is, the distance from the emission part of the light beam W to each liquid crystal device 962R, 962G, 962B is the longest for the blue light beam B, and therefore, the light amount loss of the blue light beam is the largest. However, the light loss can be suppressed by interposing the light guide system 927.
[0142]
The color light beams R, G, and B modulated through the light valves 925R, 925G, and 925B are incident on the color synthesis prism 910 and synthesized there. Then, the light synthesized by the color synthesis prism 910 is enlarged and projected onto the surface of the projection surface 100 at a predetermined position via the projection lens unit 906.
[0143]
In this example, since the liquid crystal devices 962R, 962G, and 962B are provided with a light shielding layer on the lower side of the TFT, the liquid crystal devices 962R, 962G, and 962B depend on the projection optical system in the liquid crystal projector based on the projection light from the liquid crystal devices 962R, 962G, and 962B. Reflected light, reflected light from the surface of the TFT array substrate when the projected light passes, a part of the projected light that penetrates the projection optical system after being emitted from another liquid crystal device, etc. as return light of the TFT array substrate Even if the light is incident from the side, the light shielding for the channel of the TFT for switching the pixel electrode can be sufficiently performed.
[0144]
For this reason, even if a prism unit suitable for miniaturization is used in the projection optical system, a film for preventing return light is separately arranged between the liquid crystal devices 962R, 962G, 962B and the prism unit, or the polarizing means is used. Since it is not necessary to perform a return light prevention process, it is very advantageous in reducing the size and simplification of the configuration.
[0145]
In this embodiment mode, the influence of the return light on the channel region of the TFT can be suppressed. Therefore, it is not necessary to attach the polarizing means 961R, 961G, and 961B subjected to the return light prevention process directly to the liquid crystal device. . Therefore, as shown in FIG. 16, the polarizing means is formed apart from the liquid crystal device. More specifically, one polarizing means 961R, 961G, 961B is attached to the prism unit 910, and the other polarizing means 960R, 960G. , 960B can be attached to the condenser lenses 953, 945, and 944. In this way, by attaching the polarizing means to the prism unit or the condenser lens, the heat of the polarizing means is absorbed by the prism unit or the condenser lens, and thus the temperature rise of the liquid crystal device can be prevented.
[0146]
Although not shown, an air layer is formed between the liquid crystal device and the polarizing unit by forming the liquid crystal device and the polarizing unit apart from each other, so a cooling unit is provided between the liquid crystal device and the polarizing unit. By sending air such as cold air into the liquid crystal, it is possible to further prevent the temperature of the liquid crystal device from rising and to prevent malfunction due to the temperature rise of the liquid crystal device.
[0147]
In the above-described embodiment, the liquid crystal device has been described. However, the invention is not limited to this, and the embodiment can be applied to an electro-optical device such as electroluminescence or a plasma display.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit of various elements, wirings, and the like provided in a plurality of matrix pixels that form an image forming region of a liquid crystal device according to an embodiment of the present invention.
FIG. 2 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films and the like are formed in an embodiment of a liquid crystal device.
FIG. 3 is a cross-sectional view taken along the line AA ′ in FIG.
4 is a cross-sectional view taken along the line BB ′ of FIG.
FIG. 5 is a perspective view conceptually showing the structure in the vicinity of the semiconductor layer of FIGS.
FIG. 6 is a process diagram (part 1) illustrating a manufacturing process of the embodiment of the liquid crystal device in order.
FIG. 7 is a process diagram (part 2) illustrating the manufacturing process of the embodiment of the liquid crystal device in order.
FIG. 8 is a process diagram (part 3) illustrating the manufacturing process of the embodiment of the liquid crystal device in order.
FIG. 9 is a process diagram (part 4) illustrating the manufacturing process of the embodiment of the liquid crystal device in order.
FIG. 10 is a process diagram (part 5) illustrating the manufacturing process of the embodiment of the liquid crystal device in order.
FIG. 11 is a process diagram (part 6) illustrating the manufacturing process of the embodiment of the liquid crystal device in order.
FIG. 12 is a partial plan view of a channel region of a semiconductor layer in a liquid crystal device.
13 is a cross-sectional view taken along the line CC ′ of FIG.
FIG. 14 is a plan view of a TFT array substrate in each embodiment of the liquid crystal device as viewed from the counter substrate side together with the components formed thereon.
15 is a cross-sectional view taken along the line HH ′ of FIG.
FIG. 16 is a configuration diagram of a projection display device which is an example of an electronic apparatus using a liquid crystal device.
FIG. 17 is a graph showing a relationship between a dose amount and a threshold voltage in a P channel.
FIG. 18 is a graph showing a relationship between a dose amount and a threshold voltage in an N channel.
FIG. 19 is a graph showing voltage-current characteristics of a P-channel semiconductor layer.
FIG. 20 is a graph showing voltage-current characteristics (No. 1) of an N-channel semiconductor layer;
FIG. 21 is a graph showing voltage-current characteristics (No. 2) of an N-channel semiconductor layer;
FIG. 22 is an equivalent circuit diagram of the liquid crystal device of the present embodiment.
[Explanation of symbols]
1a ... Semiconductor layer
1a '... channel region
1b: low concentration source region (source side LDD region)
1c: Low concentration drain region (drain side LDD region)
1d ... High concentration source region
1e ... High concentration drain region
3a ... scan line
3a ... wraparound part
3b ... Capacity line
6a ... Data line
9a: Pixel electrode
10 ... TFT array substrate
201: Connection wiring
202 ... Contact hole
203 ... Connection wiring
204 ... Contact hole

Claims (24)

基板上に複数の走査線と、前記複数の走査線に交差する複数のデータ線と、前記各走査線と前記各データ線に接続されたトランジスタと、前記トランジスタに接続された画素電極と蓄積容量とを有する電気光学装置であって、
前記トランジスタのチャネル領域となる半導体層の延在部は前記蓄積容量の電極となる容量線に接続されてなり、
前記延在部と容量線とは、前記延在部上に形成された第１コンタクトホールと前記容量線上に形成された第２コンタクトホールとを介して接続配線により接続されてなり、前記走査線と前記容量線とは同一層により並設されており、さらに前記走査線は、前記第１コンタクトホールを回避するように形成された回り込み部を有することを特徴とする電気光学装置。A plurality of scanning lines on the substrate, a plurality of data lines intersecting the plurality of scanning lines, a transistor connected to each scanning line and each data line, a pixel electrode connected to the transistor, and a storage capacitor An electro-optical device comprising:
The extended portion of the semiconductor layer that becomes the channel region of the transistor is connected to the capacitor line that becomes the electrode of the storage capacitor,
The extension part and the capacitor line are connected by a connection wiring via a first contact hole formed on the extension part and a second contact hole formed on the capacitor line, and the scanning line And the capacitor line are arranged in parallel in the same layer, and the scanning line further includes a wraparound portion formed so as to avoid the first contact hole. 前記接続配線が、前記データ線と同一の層上に形成されていることを特徴とする請求項１記載の電気光学装置。  The electro-optical device according to claim 1, wherein the connection wiring is formed on the same layer as the data line. 前記半導体層のチャネル領域の端部における不純物濃度が、チャネル領域の他の部分の不純物濃度に比べより高くなっていることを特徴とする請求項１または請求項２に記載の電気光学装置。  3. The electro-optical device according to claim 1, wherein an impurity concentration in an end portion of the channel region of the semiconductor layer is higher than an impurity concentration in other portions of the channel region. 前記走査線が、ポリシリコン層、あるいはポリシリコン層と導電性金属層の少なくとも２層からなることを特徴とする請求項１から請求項３のうちいずれか１項に記載の電気光学装置。  4. The electro-optical device according to claim 1, wherein the scanning line includes a polysilicon layer or at least two layers of a polysilicon layer and a conductive metal layer. 5. 前記基板と前記半導体層との間に遮光層を更に具備することを特徴とする請求項１から請求項４のうちいずれか１項に記載の電気光学装置。  The electro-optical device according to claim 1, further comprising a light shielding layer between the substrate and the semiconductor layer. 前記遮光層の厚さが、２００ｎｍ〜４００ｎｍであることを特徴とする請求項５に記載の電気光学装置。  The electro-optical device according to claim 5, wherein the light shielding layer has a thickness of 200 nm to 400 nm. 前記遮光層が前記容量線と電気的に接続されることを特徴とする請求項５または請求項６に記載の電気光学装置。The light shielding layer is an electro-optical device according to claim 5 or claim 6, characterized in that it is connected to the capacitor line electrically. （ａ）基板上にチャネル領域と、前記チャネル領域の延在部と、蓄積容量の一方の電極となる半導体層を形成する工程と、
（ｂ）前記半導体層上に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜上に走査線及び前記蓄積容量の他方の電極となる容量線を形成する工程と、
（ｄ）前記延在部と前記容量線とを接続する工程とを有し、
前記延在部と前記容量線とを接続する工程において、前記延在部上に形成された第１コンタクトホールと、前記容量線上に形成された第２コンタクトホールを介して接続配線により前記延在部と前記容量線とを接続するとともに、前記半導体層上に形成された第３コンタクトホールを介して前記半導体層に接続されるようにデータ線を形成することを特徴とする電気光学装置の製造方法。(A) forming a channel region, an extension of the channel region, and a semiconductor layer serving as one electrode of a storage capacitor on a substrate;
(B) forming an insulating film on the semiconductor layer;
(C) forming a scanning line and a capacitor line which is the other electrode of the storage capacitor on the insulating film;
(D) connecting the extension part and the capacitor line;
In the step of connecting the extension part and the capacitor line, the extension by the connection wiring via the first contact hole formed on the extension part and the second contact hole formed on the capacitor line A data line is formed so as to be connected to the semiconductor layer through a third contact hole formed on the semiconductor layer. Method. 前記工程（ａ）より前に、少なくとも前記半導体層に対応する基板上の位置に遮光層を形成する工程を更に具備することを特徴とする請求項８に記載の電気光学装置の製造方法。  9. The method of manufacturing an electro-optical device according to claim 8, further comprising a step of forming a light shielding layer at least at a position on the substrate corresponding to the semiconductor layer before the step (a). 前記工程（ａ）が、前記基板上に単結晶シリコン基板を貼り合わせる工程と、前記貼り合わされた単結晶シリコン基板から不要部分を除去して単結晶シリコンからなる半導体層を形成する工程とを具備することを特徴とする請求項８または９に記載の電気光学装置の製造方法。  The step (a) includes a step of bonding a single crystal silicon substrate on the substrate, and a step of forming a semiconductor layer made of single crystal silicon by removing unnecessary portions from the bonded single crystal silicon substrate. The method of manufacturing an electro-optical device according to claim 8 or 9, 前記半導体層の厚さが、１００〜１８０ｎｍであることを特徴とする請求項８から請求項１０のうちいずれか１項に記載の電気光学装置の製造方法。  11. The method of manufacturing an electro-optical device according to claim 8, wherein the semiconductor layer has a thickness of 100 to 180 nm. 前記工程（ｂ）の後に、前記半導体層のうちＰチャネルについては、不純物としてｎ型不純物を１ｅ１１〜４ｅ１１／ｃｍ 2 だけ、前記半導体層に打ち込むことを特徴とする請求項８から請求項１０のうちいずれか１項に記載の電気光学装置の製造方法。11. The semiconductor device according to claim 8, wherein after the step (b), an n-type impurity is implanted into the semiconductor layer by 1e11 to 4e11 / cm 2 as an impurity for the P channel in the semiconductor layer. A method of manufacturing the electro-optical device according to any one of the above. 前記Ｐチャネルの半導体層に打ち込むｎ型不純物としてＰ（リン）を用いることを特徴とする請求項１２に記載の電気光学装置の製造方法。  13. The method of manufacturing an electro-optical device according to claim 12, wherein P (phosphorus) is used as an n-type impurity implanted into the P-channel semiconductor layer. 前記工程（ｂ）の後に、前記半導体層のうちＮチャネルについては、不純物としてｐ型不純物を５ｅ１１〜１５ｅ１１／ｃｍ 2 だけ、前記半導体層に打ち込むことを特徴とする請求項８から請求項１３のうちいずれか１項に記載の電気光学装置の製造方法。14. The semiconductor device according to claim 8, wherein after the step (b), a p-type impurity is implanted into the semiconductor layer by 5e11 to 15e11 / cm 2 as an impurity for the N channel in the semiconductor layer. A method of manufacturing the electro-optical device according to any one of the above. 前記Ｎチャネルの半導体層に打ち込むｐ型不純物としてＢ（ボロン）を用いることを特徴とする請求項１４に記載の電気光学装置の製造方法。  15. The method of manufacturing an electro-optical device according to claim 14, wherein B (boron) is used as a p-type impurity implanted into the N-channel semiconductor layer. 前記半導体層のＰチャネルについてはチャネル領域の端部に対してｎ型不純物をチャネル領域の全体に打ち込んだ不純物の２〜１０倍のドーズ量で打ち込む工程を具備することを特徴とする請求項１２または請求項１３に記載の電気光学装置の製造方法。Claim for the P-channel pre-Symbol semiconductor layer, characterized by comprising the step of implanting at 2-10 times the dose of impurities implanted in the entire n-type impurity channel region with respect to the end portion of the channel region the method of manufacturing an electro-optical device according to 12 or claim 13. 前記半導体層のＮチャネルについてはチャネル領域の端部に対してｐ型不純物をチャネル領域の全体に打ち込んだ不純物の２〜１０倍のドーズ量で打ち込む工程を具備することを特徴とする請求項１４または請求項１５に記載の電気光学装置の製造方法。Claim for the N-channel pre-Symbol semiconductor layer, characterized by comprising the step of implanting at 2-10 times the dose of implanted but impurities in the entire channel region of p-type impurity to the end of the channel region the method of manufacturing an electro-optical device according to 14 or claim 15. 前記工程（ｃ）において、前記半導体層のうちＰチャネルについては、不純物としてｐ型不純物を２ｅ１３〜１ｅ１４／ｃｍ2だけ、前記半導体層に打ち込んでＬＤＤ領域を形成し、さらにｐ型不純物を５ｅ１４〜２ｅ１５／ｃｍ2だけ、前記半導体層に打ち込んでソース・ドレイン領域を形成することを特徴とする請求項８から請求項１７のうちいずれか１項に記載の電気光学装置の製造方法。In the step (c), for the P channel in the semiconductor layer, an LDD region is formed by implanting p-type impurities into the semiconductor layer by 2e13 to 1e14 / cm 2 as impurities, and p-type impurities to 5e14 to only 2e15 / cm 2, the method of manufacturing an electro-optical device according to claim 8 in any one of claims 17, characterized in that to form the source and drain regions are implanted into the semiconductor layer. 前記工程（ｃ）において、前記半導体層のうちＮチャネルについては、不純物としてｎ型不純物を６ｅ１２〜２．５ｅ１３／ｃｍ2だけ、前記半導体層に打ち込んでＬＤＤ領域を形成し、さらにｎ型不純物を１ｅ１５〜４ｅ１５／ｃｍ2だけ、前記半導体層に打ち込んでソース・ドレイン領域を形成することを特徴とする請求項８から請求項１８のうちいずれか１項に記載の電気光学装置の製造方法。In the step (c), for the N channel of the semiconductor layer, an n-type impurity is implanted into the semiconductor layer by 6e12 to 2.5e13 / cm 2 as an impurity to form an LDD region. only 1e15~4e15 / cm 2, the method of manufacturing an electro-optical device according to claim 8 in any one of claims 18, wherein the forming source and drain regions are implanted into the semiconductor layer. 前記工程（ｃ）の後に、８００℃から９００℃の間の温度で活性化アニール処理を行うことを特徴とする請求項１２から請求項１９のうちいずれか１項に記載の電気光学装置の製造方法。After said step (c), the production of electro-optical device according to any one of claims 19 claim 12, characterized in that the activation annealing at temperatures between 900 ° C. from 800 ° C. Method. 前記工程（ｄ）が、前記延在部と接続される第１のコンタクト及び前記容量線と接続される第２のコンタクトホールを形成する工程と、前記第１のコンタクトホールと前記第２のコンタクトホールとを接続する接続配線を形成する工程を有することを特徴とする請求項８から請求項１９のうちいずれか１項に記載の電気光学装置の製造方法。The step (d) includes forming a first contact connected to the extension part and a second contact hole connected to the capacitor line, and the first contact hole and the second contact. the method of manufacturing an electro-optical device according to any one of claims 19 claim 8, characterized in that it comprises a step of forming a connecting wiring for connecting the hole. 前記接続配線と共にデータ線を形成することを特徴とする請求項２１に記載の電気光学装置の製造方法。The method of manufacturing an electro-optical device according to claim 21 , wherein a data line is formed together with the connection wiring. 前記基板の半導体層が形成された面と対向するように配置された他の基板と、
これら２枚の基板の間に挟持され、前記半導体層に形成されたトランジスタ素子により駆動される液晶とを更に具備することを特徴とする請求項１から請求項７のうちいずれか１項に記載の電気光学装置。Another substrate disposed to face the surface of the substrate on which the semiconductor layer is formed;
8. The liquid crystal display device according to claim 1, further comprising a liquid crystal sandwiched between the two substrates and driven by a transistor element formed in the semiconductor layer. 9. Electro-optic device. 光源と、
前記光源から出射される光が入射されて画像情報に対応した変調を施す、請求項２３に記載の電気光学装置と、
前記電気光学装置により変調された光を投射する投射手段と
を具備することを特徴とする電子機器。A light source;
24. The electro-optical device according to claim 23 , wherein light emitted from the light source is incident to perform modulation corresponding to image information;
Projection means for projecting light modulated by the electro-optical device.
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